CN112289687B - 半导体结构及其形成方法 - Google Patents

半导体结构及其形成方法 Download PDF

Info

Publication number
CN112289687B
CN112289687B CN201910673529.2A CN201910673529A CN112289687B CN 112289687 B CN112289687 B CN 112289687B CN 201910673529 A CN201910673529 A CN 201910673529A CN 112289687 B CN112289687 B CN 112289687B
Authority
CN
China
Prior art keywords
layer
substrate
forming
channel
gate structure
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201910673529.2A
Other languages
English (en)
Other versions
CN112289687A (zh
Inventor
张海洋
纪世良
周玉华
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Semiconductor Manufacturing International Shanghai Corp
Semiconductor Manufacturing International Beijing Corp
Original Assignee
Semiconductor Manufacturing International Shanghai Corp
Semiconductor Manufacturing International Beijing Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Semiconductor Manufacturing International Shanghai Corp, Semiconductor Manufacturing International Beijing Corp filed Critical Semiconductor Manufacturing International Shanghai Corp
Priority to CN201910673529.2A priority Critical patent/CN112289687B/zh
Publication of CN112289687A publication Critical patent/CN112289687A/zh
Application granted granted Critical
Publication of CN112289687B publication Critical patent/CN112289687B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0642—Isolation within the component, i.e. internal isolation
    • H01L29/0649—Dielectric regions, e.g. SiO2 regions, air gaps
    • H01L29/0653—Dielectric regions, e.g. SiO2 regions, air gaps adjoining the input or output region of a field-effect device, e.g. the source or drain region
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66484—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with multiple gate, at least one gate being an insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66545—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using a dummy, i.e. replacement gate in a process wherein at least a part of the final gate is self aligned to the dummy gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7831—Field effect transistors with field effect produced by an insulated gate with multiple gate structure

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

一种半导体结构及其形成方法，形成方法包括：提供基底，基底上依次形成有一个或多个堆叠的沟道叠层；形成横跨沟道叠层的栅极结构，栅极结构覆盖沟道叠层的部分顶部和部分侧壁；刻蚀栅极结构两侧的沟道叠层，在栅极结构两侧的沟道叠层内形成露出基底的第一凹槽；刻蚀第一凹槽底部的部分厚度的基底，在栅极结构两侧的基底内形成第二凹槽，第二凹槽的顶部与第一凹槽的底部相连通；在第二凹槽中形成隔离层；在第一凹槽中形成源漏掺杂层，源漏掺杂层位于隔离层上。通过隔离层，实现了源漏掺杂层与基底的电性隔离，有利于减小源漏掺杂层与基底之间的寄生电容和漏电流，且隔离层位于基底中，有利于改善底部穿通的问题。

Description

半导体结构及其形成方法
技术领域
本发明实施例涉及半导体制造领域，尤其涉及一种半导体结构及其形成方法。
背景技术
随着半导体制造技术的飞速发展，半导体器件朝着更高的元件密度，以及更高集成度的方向发展，半导体工艺节点遵循摩尔定律的发展趋势不断减小。晶体管作为最基本的半导体器件目前正被广泛应用，因此随着半导体器件的元件密度和集成度的提高，为了适应工艺节点的减小，不得不不断缩短晶体管的沟道长度。
晶体管沟道长度的缩短具有增加芯片的管芯密度，增加开关速度等好处。然而，随着沟道长度的缩短，晶体管源极与漏极间的距离也随之缩短，因此栅极对沟道的控制能力变差，使得亚阈值漏电(subthreshold leakage)现象，即所谓的短沟道效应(short-channel effects，SCE)更容易发生，使晶体管的沟道漏电流增大。
因此，为了更好的适应器件尺寸按比例缩小的要求，半导体工艺逐渐开始从平面晶体管向具有更高功效的三维立体式的晶体管过渡，如全包围栅极(Gate-all-around，GAA)晶体管。全包围栅极晶体管中，栅极从四周包围沟道所在的区域，与平面晶体管相比，全包围栅极晶体管的栅极对沟道的控制能力更强，能够更好的抑制短沟道效应。
发明内容
本发明实施例解决的问题是提供一种半导体结构及其形成方法，提升半导体结构的性能。
为解决上述问题，本发明实施例提供一种半导体结构的形成方法，包括：提供基底，所述基底上依次形成有一个或多个堆叠的沟道叠层，每一个所述沟道叠层包括牺牲层和位于所述牺牲层上的沟道层；形成横跨所述沟道叠层的栅极结构，所述栅极结构覆盖所述沟道叠层的部分顶部和部分侧壁；刻蚀所述栅极结构两侧的沟道叠层，在所述栅极结构两侧的沟道叠层内形成露出所述基底的第一凹槽；刻蚀所述第一凹槽底部的部分厚度的所述基底，在所述栅极结构两侧的基底内形成第二凹槽，所述第二凹槽的顶部与所述第一凹槽的底部相连通；在所述第二凹槽中形成隔离层；在所述第一凹槽中形成源漏掺杂层，所述源漏掺杂层位于所述隔离层上。
相应的，本发明实施例还提供一种半导体结构，包括：基底；沟道结构层，位于所述基底上且与所述基底间隔设置，所述沟道结构层包括一个或多个间隔设置的沟道层；栅极结构，横跨所述沟道结构层，所述栅极结构覆盖所述沟道结构层的部分顶部且包围所述沟道层；隔离层，位于所述栅极结构两侧的所述基底中；源漏掺杂层，位于所述栅极结构两侧的沟道结构层中，且所述源漏掺杂层位于所述隔离层上。
与现有技术相比，本发明实施例的技术方案具有以下优点：
本发明实施例刻蚀所述栅极结构两侧的沟道叠层，形成露出所述基底的第一凹槽后，还刻蚀所述第一凹槽底部的部分厚度的所述基底，在所述栅极结构两侧的基底内形成第二凹槽，随后在所述第二凹槽中形成隔离层，后续在所述第一凹槽中形成源漏掺杂层，所述源漏掺杂层位于所述隔离层上，所述隔离层位于所述源漏掺杂层与所述基底之间，从而实现所述源漏掺杂层与所述基底的电性隔离，有利于减小所述源漏掺杂层与所述基底之间的寄生电容和漏电流，且所述隔离层位于所述基底中，有利于改善器件工作时发生底部穿通(punch through)的问题，提升了半导体结构的性能。
附图说明
图1是一种半导体结构的结构示意图；
图2至图12是本发明半导体结构的形成方法一实施例中各步骤对应的结构示意图；
图13是本发明半导体结构一实施例的结构示意图。
具体实施方式
目前所形成的器件仍有性能不佳的问题。现结合一种半导体结构分析器件性能不佳的原因。
参考图1，示出了一种半导体结构的结构示意图。
所述半导体结构包括：基底1；沟道结构层3，位于所述基底1上且与所述基底1间隔设置，所述沟道结构层3包括一个或多个间隔设置的沟道层2；栅极结构4，横跨所述沟道结构层3，所述栅极结构4覆盖所述沟道结构层3的部分顶部和部分侧壁，且包围所述沟道层2；源漏掺杂层5，位于所述栅极结构4两侧的沟道结构层3中且位于所述基底1上。
所述半导体结构中，所述源漏掺杂层5位于所述栅极结构4两侧的沟道结构层3中且位于所述基底1上，所述源漏掺杂层5与所述基底1相接触，可视为所述源漏掺杂层5和所述基底1之间的距离较小，从而导致所述源漏掺杂层5和所述基底1之间的寄生电容较大。
而且，在半导体领域中，栅极结构4对位于沟道结构层3顶部的沟道层2的控制能力较强，越靠近所述基底1，栅极结构4对沟道层2的控制能力越弱，因此，器件工作时，与所述基底1相接触的栅极结构4与所述基底1、以及源漏掺杂层5之间发生底部穿通(punchthrough)问题的概率较高，所形成半导体结构的性能不佳。
为了解决所述技术问题，本发明实施例刻蚀所述栅极结构两侧的沟道叠层，形成露出所述基底的第一凹槽后，还刻蚀所述第一凹槽底部的部分厚度的所述基底，在所述栅极结构两侧的基底内形成第二凹槽，随后在所述第二凹槽中形成隔离层，后续在所述第一凹槽中形成源漏掺杂层，所述源漏掺杂层位于所述隔离层上，所述隔离层位于所述源漏掺杂层与所述基底之间，从而实现所述源漏掺杂层与所述基底的电性隔离，有利于减小所述源漏掺杂层与所述基底之间的寄生电容和漏电流，且所述隔离层位于所述基底中，有利于改善器件工作时发生底部穿通的问题，提升了半导体结构的性能。
为使本发明实施例的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
图2至图12是本发明半导体结构的形成方法一实施例中各步骤对应的结构示意图。
参考图2至图3，图2是沿垂直于沟道叠层延伸方向的剖面图，图3是沿沟道叠层的延伸方向(如图2中AA1方向所示)的剖面图，提供基底100，所述基底100上依次形成有一个或多个堆叠的沟道叠层110，每一个所述沟道叠层110包括牺牲层10和位于所述牺牲层10上的沟道层11。
所述基底100为后续形成全包围栅极(Gate-all-around，GAA)晶体管提供工艺平台。具体地，所述全包围栅极晶体管可以为PMOS晶体管和NMOS晶体管中的一种或两种。
本实施例中，所述基底100为平面型基底，所述基底100相应仅包括衬底。在其他实施例中，当所述基底为立体型基底时，所述基底还可以包括衬底、以及凸出于所述衬底的鳍部。
本实施例中，衬底为硅衬底。在其他实施例中，衬底的材料还可以为锗、锗化硅、碳化硅、砷化镓或镓化铟等其他材料，衬底还能够为绝缘体上的硅衬底或者绝缘体上的锗衬底等其他类型的衬底。衬底的材料可以是适宜于工艺需要或易于集成的材料。
所述沟道叠层110为后续形成悬空间隔设置的沟道层11提供工艺基础。具体地，所述牺牲层10用于支撑所述沟道层11，从而为后续实现所述沟道层11的间隔悬空设置提供工艺基础，也用于为后续金属栅结构的形成占据空间位置，所述沟道层11用于提供全包围栅极晶体管的沟道。
本实施例中，所述沟道层11的材料为Si，所述牺牲层10的材料为SiGe。在后续去除所述牺牲层10的过程中，SiGe和Si的刻蚀选择比较高，所以通过将所述牺牲层10的材料设置为SiGe、将所述沟道层11的材料设置为Si的做法，能够有效降低所述牺牲层10的去除工艺对所述沟道层11的影响，从而提高所述沟道层11的质量，进而有利于改善器件性能。
在其他实施例中，当所形成的全包围栅极晶体管为PMOS晶体管时，为了提升PMOS晶体管的性能，可以采用SiGe沟道技术，相应的，所述衬底和沟道层的材料均为SiGe，所述牺牲层的材料为Si。
本实施例中，所述基底100上形成有两个沟道叠层110，即所述基底100上形成有交替设置的两个牺牲层10和两个沟道层11。在其他实施例中，根据实际工艺需求，所述沟道叠层的数量还可以不仅限于两个。
具体地，形成所述沟道叠层110的步骤包括：提供基底100；在所述基底100上形成一个或多个堆叠的沟道材料叠层(图未示)，所述沟道材料层叠层包括牺牲材料层(图未示)和位于所述牺牲材料层上的沟道材料层(图未示)；图形化所述沟道材料叠层，形成位于基底100上一个或多个堆叠的沟道叠层110。
本实施例中，沟道叠层110的数量为两个，沟道材料叠层的数量相应也为两个。
本实施例中，所述沟道材料叠层通过外延生长的方式形成于所述基底100上，所述牺牲材料层和沟道材料层的形成质量较好，所述牺牲层10和沟道层11的质量相应也较好，所形成全包围栅极结构晶体管的沟道位于高质量的材料中，从而有利于改善器件性能。
参考图4，形成横跨所述沟道叠层110的栅极结构120，所述栅极结构120覆盖所述沟道叠层110的部分顶部和部分侧壁。
本实施例中，所述栅极结构120为伪栅结构(dummy gate)，所述栅极结构120为后续金属栅结构的形成占据空间位置。本实施例中，所述栅极结构120为单层结构，所述栅极结构120仅包括伪栅层，所述伪栅层横跨所述沟道叠层110且覆盖所述沟道叠层110的部分顶部和部分侧壁。
本实施例中，伪栅层的材料为多晶硅。其他实施例中，伪栅层的材料还可以为氧化硅、氮化硅、氮氧化硅、碳化硅、碳氮化硅、碳氮氧化硅或非晶碳等其他材料。
另一些实施例中，栅极结构还可以为叠层结构，栅极结构相应包括伪栅氧化层以及位于伪栅氧化层上的伪栅层。在该实施例中，伪栅氧化层还保形覆盖所述伪栅层露出的沟道叠层表面。伪栅氧化层的材料为氧化硅或氮氧化硅。
本实施例中，形成所述栅极结构120的步骤包括：形成横跨所述沟道叠层110的伪栅材料层(图未示)；在所述伪栅材料层表面形成栅极掩膜层130；以所述栅极掩膜层130为掩膜刻蚀所述伪栅材料层，露出部分沟道叠层110，刻蚀后的剩余伪栅材料层作为所述伪栅层。
需要说明的是，形成所述伪栅层后，保留位于所述伪栅层顶部的栅极掩膜层130。所述栅极掩膜层130的材料为氮化硅，所述栅极掩膜层130用于在后续工艺过程中对所述栅极结构120顶部起到保护作用。
还需要说明的是，本实施例中，为了便于图示，仅示意出一个栅极结构120。但形成于所述沟道叠层110上的栅极结构数量不仅限于一个。
本实施例中，形成所述栅极结构120后，还包括：在所述栅极结构120的侧壁上形成侧墙140。所述侧墙140用于作为后续刻蚀工艺的刻蚀掩膜，以定义后续源漏掺杂层的形成区域，所述侧墙140还用于保护栅极结构120的侧壁。
侧墙140的材料可以为氧化硅、氮化硅、碳化硅、碳氮化硅、碳氮氧化硅、氮氧化硅、氮化硼和碳氮化硼中的一种或多种，所述侧墙140可以为单层结构或叠层结构。本实施例中，侧墙140为单层结构，侧墙140的材料为氮化硅。
参考图5，刻蚀所述栅极结构120两侧的沟道叠层110，在所述栅极结构120两侧的沟道叠层110内形成露出所述基底100的第一凹槽200。
所述第一凹槽200为后续形成源漏掺杂层提供空间位置。所述第一凹槽200露出所述基底100，为后续刻蚀第一凹槽200底部的所述基底100做准备。
本实施例中，所述栅极结构120的侧壁上形成有侧墙140，因此在刻蚀栅极结构120两侧的沟道叠层110的步骤中，以侧墙140为掩膜，对所述栅极结构120两侧的沟道叠层110进行刻蚀处理；形成所述第一凹槽200后，沿垂直于栅极结构120侧壁的方向，所述沟道层11的侧壁和所述侧墙140的侧壁齐平。
本实施例中，刻蚀所述栅极结构120两侧的沟道叠层110的工艺为干法刻蚀工艺。干法刻蚀工艺易于实现各向异性的刻蚀，且干法刻蚀工艺具有较好的剖面控制性，从而有利于提高所述第一凹槽200的形貌质量，同时，采用干法刻蚀工艺还有利于提高刻蚀效率。
参考图6，刻蚀所述第一凹槽200底部的部分厚度所述基底100，在所述栅极结构120两侧的基底100内形成第二凹槽300，所述第二凹槽300的顶部与所述第一凹槽200的底部相连通。
所述第二凹槽300为后续形成隔离层提供空间位置，进而实现后续源漏掺杂层与所述基底100之间的电性隔离。
所述第二凹槽300的深度不宜过小，也不宜过大。如果所述第二凹槽300的深度过小，则后续形成于所述第二凹槽300中的隔离层的厚度相应过小，容易降低所述隔离层对后续源漏掺杂层与所述基底100的隔离效果，进而容易降低对底部穿通问题的改善效果；如果所述第二凹槽300的深度过大，则所述基底100的剩余量过小，由于所述基底100材料的导热性能大于后续隔离层材料的导热性能，这容易导致器件工作时散热能力较差，进而容易影响器件的性能。为此，本实施例中，所述第二凹槽300的深度为至/>
具体地，本实施例中，形成所述第二凹槽300的步骤包括：
参考图6，在所述栅极结构120的侧壁上、以及所述第一凹槽200的侧壁上形成保护层150。
所述保护层150用于在后续形成第二凹槽的刻蚀工艺中，保护所述第一凹槽200侧壁露出的所述沟道层11和牺牲层10，所述保护层150还用于作为后续刻蚀所述基底100以形成第二凹槽的刻蚀掩膜。
本实施例中，所述沟道层11的材料与所述基底100的材料相同，所述保护层150用于保护所述第一凹槽200侧壁露出的沟道层11的效果较显著。
需要说明的是，所述保护层150的厚度不宜过小，也不宜过大。如果保护层150的厚度过小，则保护层150易在后续形成第二凹槽的刻蚀工艺中被消耗，从而难以起到相应的保护作用；后续还包括去除保护层150的步骤，如果保护层150的厚度过大，容易导致去除保护层150的难度较大，且在去除所述保护层150的步骤中容易对其他膜层结构产生损耗，进而容易增加工艺风险、降低工艺兼容性。为此，本实施例中，所述保护层150的厚度为1纳米至10纳米。
本实施例中，保护层150的材料为聚合物。聚合物材料为半导体工艺中常见的副产物，形成聚合物材料所需的工艺成本较低、工艺兼容性较高，且聚合物材料易于去除，从而降低后续去除保护层150的工艺对半导体结构的影响。
在其他实施例中，所述保护层的材料也可以为其他与所述基底材料具有较高刻蚀选择性的材料、以及易于形成和去除的材料。
本实施例中，形成所述保护层150的步骤包括：形成保护膜(图未示)，保形覆盖所述栅极结构120顶部和侧壁、所述第一凹槽200的侧壁、以及所述基底100；采用各向异性刻蚀工艺刻蚀所述保护膜，所述栅极结构120侧壁上、以及所述第一凹槽200侧壁上的剩余所述保护膜作为所述保护层150。
所述保护膜用于后续形成保护层150。本实施例中，所述保护层150的材料为聚合物，所述保护膜的材料相应也为聚合物。
本实施例中，形成保护膜的步骤包括：进行等离子体处理，形成所述保护膜，所述等离子体处理采用的反应气体包括CH4、SiCl4、CH3F和CH2F2中的一种或多种。上述气体是用于形成聚合物材料时常用的反应气体，工艺兼容性高。
在所述等离子体处理的过程中，所述反应气体形成的聚合物材料沉积在所述栅极结构120顶部和侧壁、所述第一凹槽200的侧壁、以及所述基底100的表面上，从而形成所述保护膜。因此，本实施例中，形成所述保护膜的步骤中，所述保护膜的材料为碳氟聚合物和碳氢聚合物中的一种或两种。
所述等离子体处理的反应气体总气体流量不宜过小，也不宜过大。如果所述等离子体处理的反应气体总气体流量过小，容易降低反应速率，进而容易导致形成所需厚度的保护膜材料花费的时间过长，容易降低生产产能；如果所述等离子体处理的反应气体总气体流量过大，容易降低等离子体处理的反应均匀性和稳定性，而且，容易导致保护膜的厚度过大。为此，本实施例中，所述等离子体处理的反应气体总气体流量为50标准升每分钟至500标准升每分钟。
本实施例中，所述等离子体处理采用的气体还包括氧气，氧气用于在所述等离子体处理的过程中，提高所形成聚合物材料的沉积速率均匀性，从而提高保护膜的厚度均匀性。
因此，所述等离子体处理的过程中，氧气的气体流量不宜过小，也不宜过大。如果氧气的气体流量过小，容易减小沉积速率的均匀性；如果氧气的气体流量过大，容易导致所述第一凹槽200侧壁露出的所述沟道叠层110被氧化。为此，本实施例中，所述等离子体处理的过程中，氧气的气体流量为10标准升每分钟至100标准升每分钟。
等离子体处理的工艺压强不宜过小，也不宜过大。如果等离子体处理的工艺压强过小，容易降低反应速率，从而降低保护膜的沉积速率；如果等离子体处理的工艺压强过大，容易降低等离子体处理的工艺控制性和反应速率均匀性。为此，本实施例中，等离子体处理的工艺压强为5毫托至100毫托。
所述等离子体处理的源功率不宜过小，也不宜过大。如果所述等离子体处理的源功率过小，容易降低等离子体密度，进而降低反应速率；如果所述等离子体处理的源功率过大，则容易导致所述等离子体密度过大，反而容易降低反应速率均匀性，甚至导致所述保护膜的厚度过大。为此，本实施例中，所述等离子体处理的源功率为100瓦至1000瓦。
本实施例中，所述保护膜保形覆盖所述栅极结构120的顶部和侧壁、第一凹槽200的侧壁、以及基底100，因此，通过采用各向异性干法刻蚀工艺的刻蚀方式，能够采用无掩膜刻蚀工艺，将位于栅极结构120顶部、基底100顶部的保护膜去除，剩余保护膜作为保护层150，工艺步骤简单、工艺成本低。
相应地，形成所述保护层150后，所述保护层150的材料也为碳氟聚合物和碳氢聚合物中的一种或两种。
继续参考图6，刻蚀所述保护层150露出的部分厚度的所述基底100，形成所述第二凹槽300。
本实施例中，采用各向同性刻蚀工艺刻蚀基底100，形成所述第二凹槽300。
通过采用各向同性刻蚀工艺刻蚀基底100，从而使所述第二凹槽300靠近所述栅极结构120一侧的侧壁向栅极结构120底部的部分基底100中延伸，进而后续在第二凹槽300中形成隔离层后，所述隔离层还延伸至栅极结构120底部的部分基底100中，相应增大了位于所述栅极结构120底部的剩余基底100至源漏掺杂层之间的距离，进一步提高了隔离层用于改善底部穿通问题的效果。
具体地，本实施例中，采用各向同性干法刻蚀工艺刻蚀所述基底100，形成所述第二凹槽300。
干法刻蚀工艺的工艺控制性较好，有利于提高工艺稳定性、以及使所述第二凹槽300的剖面形貌满足工艺要求，且干法刻蚀工艺的刻蚀气体易于对具有较小关键尺寸的器件或结构进行刻蚀。
本实施例中，干法刻蚀工艺在各个方向的刻蚀速率差异较小，因此，形成所述第二凹槽300后，所述第二凹槽300的形状为碗形，也就是说，所述第二凹槽300靠近所述栅极结构120一侧的侧壁为弧形，从而能够增大位于栅极结构底部的剩余基底100至后续源漏掺杂层的距离，进而提高后续隔离层的隔离效果、以及对底部穿通问题的改善效果，而且，与所述第二凹槽靠近所述栅极结构一侧的侧壁具有尖角的情况相比，还有利于降低所述栅极结构120两侧基底100中的第二凹槽300侧壁发生相连通的概率，或者，有利于防止因所述第二凹槽300侧壁之间距离过近，而导致器件工作时发生击穿或穿通问题，进而提高了器件的可靠性。
本实施例中，所述各向同性干法刻蚀工艺的刻蚀气体包括NF3和H2。
所述各向同性干法刻蚀工艺的工艺压强不宜过小，也不宜过大。如果所述各向同性干法刻蚀工艺的工艺压强过小，所述干法刻蚀工艺难以沿垂直于栅极结构120的方向刻蚀所述基底，从而难以实现各向同性的刻蚀；如果所述各向同性干法刻蚀工艺的工艺压强过大，容易降低刻蚀速率均匀性和工艺稳定性。本实施例中，所述各向同性干法刻蚀工艺的工艺压强为50毫托至500毫托。
所述各向同性干法刻蚀工艺的偏置功率也不宜过大。如果所述各向同性干法刻蚀工艺的偏置功率过大，容易导致所述干法刻蚀工艺仅沿所述栅极结构120顶部指向所述基底100的方向刻蚀，各向同性刻蚀的比例过小，进而容易导致所形成第二凹槽300的剖面形貌难以满足工艺要求。为此，本实施例中，所述各向同性干法刻蚀工艺的偏置功率小于或等于50瓦。
在其他实施例中，根据第二凹槽的剖面形貌的要求，还可以依次采用干法刻蚀工艺和湿法刻蚀工艺的方式刻蚀所述基底，形成所述第二凹槽。通过先采用干法刻蚀、再采用湿法刻蚀工艺的方式，有利于提高刻蚀效率，且湿法刻蚀工艺易于实现各向同性的刻蚀，且湿法刻蚀工艺步骤简单、工艺成本低。在该实施例中，形成第二凹槽后，所述第二凹槽靠近栅极结构一侧的侧壁也向栅极结构底部的部分基底中延伸，且所述第二凹槽的形状为Σ形，即所述第二凹槽靠近栅极结构一侧的侧壁具有尖角，相应也可以增大位于栅极结构底部的剩余基底至后续源漏掺杂层的距离。
在另一些实施例中，根据实际工艺需求，还可以采用各向异性的干法刻蚀工艺刻蚀所述基底，形成所述第二凹槽。相应地，在该实施例中，所述第二凹槽的剖面形状为矩形。
但是，形成所述第二凹槽300后，位于所述栅极结构120两侧基底100中的所述第二凹槽300之间的最小距离不宜过小，否则在形成所述第二凹槽300的过程中，所述栅极结构120底部的剩余基底100材料过少，位于所述基底100上所述沟道叠层110倒塌的风险较大。为此，位于所述栅极结构120两侧基底100中的所述第二凹槽300之间的最小距离大于或等于10纳米。
结合参考图7，形成所述第二凹槽300后，还包括：去除所述保护层150。
去除所述保护层150，从而露出所述沟道层11和牺牲层10，为后续在牺牲层10的侧壁上形成内壁层、以及后续形成源漏掺杂层做准备。
本实施例中，保护层150的材料为聚合物，相应采用灰化工艺去除保护层150，去除保护层150的工艺步骤简单，且对半导体结构其他膜层的影响较小。
参考图8，在所述第二凹槽300(如图7所示)中形成隔离层160。
后续步骤还包括在所述第一凹槽200中形成源漏掺杂层，所述源漏掺杂层相应位于所述隔离层160上，所述隔离层160位于源漏掺杂层与基底100之间，从而实现源漏掺杂层与基底100的电性隔离，有利于减小源漏掺杂层与基底100之间的寄生电容和漏电流，且所述隔离层160位于基底100中，有利于改善器件工作时底部穿通的问题，提升了半导体结构的性能。
具体地，后续形成源漏掺杂层以及金属栅结构后，和所述基底100相接触的部分金属栅结构与所述基底100和源漏掺杂层180之间的电流通路，被所述隔离层160所隔断，从而发生底部穿通问题的概率较低。
此外，本实施例中，所述隔离层160位于所述第二凹槽300中，所述隔离层160未占据所述第一凹槽200的空间位置，从而后续在第一凹槽200中形成源漏掺杂层后，对源漏掺杂层的体积影响较小，进而防止对源漏掺杂层中提供的应力产生影响，相应提升了器件的性能。
因此，所述隔离层160的材料为介电材料。本实施例中，所述隔离层160的材料为氧化硅，氧化硅是工艺常用、成本较低的介电材料，且具有较高的工艺兼容性，有利于降低形成所述隔离层160的工艺难度和工艺成本。在其他实施例中，根据实际工艺需求，所述隔离层的材料还可以为氮化硅或氮氧化硅。
本实施例中，形成所述隔离层160的步骤包括：在所述第一凹槽200和第二凹槽300中形成隔离材料层(图未示)；去除所述第一凹槽200中的所述隔离材料层，位于所述第二凹槽300中的剩余所述隔离材料层作为所述隔离层160。
本实施例中，采用化学气相沉积工艺形成所述隔离材料层。化学气相沉积工艺为半导体工艺常用的沉积工艺，有利于提高工艺兼容性，且工艺成本较低。
本实施例中，采用干法刻蚀工艺去除第一凹槽200中的隔离材料层。干法刻蚀工艺易于实现各向异性的刻蚀，且工艺控制性较好，有利于精确控制对隔离材料层的刻蚀量，进而使隔离层160的厚度、顶面的形貌满足工艺要求。
结合参考图9，本实施例中，形成所述隔离层160后，还包括：沿垂直于所述栅极结构120侧壁的方向，刻蚀所述第一凹槽200露出的部分厚度牺牲层10，形成沟槽(图未示)，所述沟槽由相邻所述沟道层11和剩余所述牺牲层10围成，或者，所述沟槽由所述基底100、与所述基底100相邻的沟道叠层110中的沟道层11和剩余牺牲层10围成；在所述沟槽中形成内壁层170。
所述沟槽为形成内壁层提供空间位置。
本实施例中，采用湿法刻蚀工艺，刻蚀第一凹槽200露出的部分厚度牺牲层10。湿法刻蚀工艺为各向同性的刻蚀工艺，从而能够沿垂直于栅极结构120侧壁的方向，刻蚀牺牲层10，且湿法刻蚀工艺易于实现较大的刻蚀选择比，有利于降低刻蚀所述牺牲层10的难度、以及减小对其他膜层结构的损耗。
本实施例中，所述牺牲层10的材料为SiGe，所述沟道层11的材料为Si，通过HCl蒸汽对露出的牺牲层10进行湿法刻蚀。HCl蒸汽对SiGe材料的刻蚀速率远大于对Si材料的刻蚀速率，因此采用HCl蒸汽刻蚀所述第一凹槽200露出的牺牲层10，能有效降低所述沟道层11受到损耗的几率。
其他实施例中，当沟道层和基底的材料为SiGe，牺牲层的材料为Si时，湿法刻蚀工艺所采用的刻蚀溶液相应为四甲基氢氧化铵(TMAH)溶液。四甲基氢氧化铵溶液对Si材料刻蚀速率与对SiGe材料刻蚀速率的差值较大，因此采用四甲基氢氧化铵溶液刻蚀牺牲层，也能够有效降低沟道层受到损耗的几率。
内壁层170作为内侧墙(inner spacer)，用于覆盖后续形成于剩余牺牲层11位置处金属栅结构的侧壁，从而增大后续金属栅结构和源漏掺杂层之间的距离，进而减小金属栅结构和源漏掺杂层之间的寄生电容，提升了半导体结构的性能。
因此，所述内壁层170的材料不仅能够较好地起到减小寄生电容的作用，且为了减小对器件性能的影响，所述内壁层170的材料为介质材料。
本实施例中，所述内壁层170的材料为氧化硅。氧化硅为半导体工艺中常用的介电材料，有利于提高工艺兼容性、以及降低工艺成本。
在其他实施例中，所述内壁层的材料还可以为为氮化硅、氮氧化硅、低k介质材料或超低k介质材料。其中，所述低k介质材料可以为SiON、SiOCN、SiCN、SiOH、SiOCH、FSG(掺氟的二氧化硅)、BSG(掺硼的二氧化硅)、PSG(掺磷的二氧化硅)、BPSG(掺硼磷的二氧化硅)、氢化硅倍半氧烷(HSQ，(HSiO1.5)n)或甲基硅倍半氧烷(MSQ，(CH3SiO1.5)n)。低k介质材料指的是相对介电常数大于或等于2.6且小于或等于3.9的介质材料，超低k介质材料指的是相对介电常数小于2.6的介质材料。
本实施例中，形成内壁层170的步骤包括：形成保形覆盖栅极结构120顶部和侧壁、第一凹槽200的侧壁、以及隔离层160顶部的内壁膜(图未示)，内壁膜还填充于沟槽内；去除栅极结构120顶部和侧壁、第一凹槽200侧壁和隔离层160上的内壁膜，剩余内壁膜作为内壁层170。
本实施例中，采用原子层沉积(atomic layer deposition，ALD)工艺形成内壁膜。原子层沉积工艺具有良好的阶梯覆盖能力，有利于提高内壁膜在栅极结构120顶部和侧壁、第一凹槽200的侧壁、沟槽的底部和侧壁、以及隔离层160顶部的保形覆盖能力，从而使内壁膜能够填充于沟槽中，而且，采用原子层沉积工艺还有利于精确控制内壁膜的厚度。具体地，在形成内壁膜的步骤中，位于沟槽侧壁上的内壁膜相接触，从而能够将沟槽填充满。
其他实施例中，还可以采用其他填充性能较好的化学气相沉积工艺形成内壁膜，例如：低压化学气相沉积工艺(low pressure chemical vapor deposition，LPCVD)。
本实施例中，依次采用各向异性刻蚀工艺和各向同性刻蚀工艺刻蚀所述内壁膜，从而能够将位于所述栅极结构120顶部和侧壁、所述第一凹槽200的侧壁、以及所述隔离层160顶部的内壁膜去除。其中，位于所述沟槽中的内壁膜在相邻沟道层11、或基底100和与基底100相邻的沟道层11的遮挡下而难以被去除，从而位于所述沟槽中的剩余内壁膜能够被保留形成所述内壁层170。
参考图10，在所述第一凹槽200中形成源漏掺杂层180，所述源漏掺杂层180位于所述隔离层160上。
所述源漏掺杂层180与所述基底100之间形成有隔离层160，从而增大了源漏掺杂层180与基底100之间的距离，进而减小了源漏掺杂层180与基底100之间的寄生电容，而且，后续形成金属栅结构后，和所述基底100相接触的部分金属栅结构与所述基底100和源漏掺杂层180之间的电流通路，被所述隔离层160所隔断，从而发生底部穿通问题的概率较低。
本实施例中，形成所述源漏掺杂层180的步骤包括：采用外延工艺，在所述第一凹槽200内形成应力层，且在形成所述应力层的过程中原位自掺杂离子形成所述源漏掺杂层180。
其中，当所述全包围栅极晶体管为PMOS晶体管时，所述应力层的材料为Si或SiGe，所述应力层内的掺杂离子为P型离子；当所述全包围栅极晶体管为NMOS晶体管时，所述应力层的材料为Si或SiC，所述应力层内的掺杂离子为N型离子。
本实施例中，所述源漏掺杂层180的顶部高于所述沟道叠层110的顶部，且所述源漏掺杂层180还覆盖所述侧墙140的部分侧壁。在其他实施例中，所述源漏掺杂层顶部还可以与所述沟道叠层顶部齐平。
形成所述源漏掺杂层180后，后续工艺步骤还包括：
参考图11，去除所述栅极结构120(如图10所示)，形成露出沟道叠层110的栅极开口350；去除所述沟道叠层110中的牺牲层10，形成通槽400，通槽400由基底100、与基底相邻的沟道层11、以及源漏掺杂层180围成，或者，通槽400由相邻沟道层11与源漏掺杂层180围成，通槽400与栅极开口350相连通。
栅极开口350和通槽400为后续形成金属栅结构提供空间位置。
本实施例中，形成栅极开口350的步骤包括：在栅极结构120露出的基底100上形成层间介质层190，层间介质层190露出栅极结构120的顶部；去除栅极结构120，在层间介质层190中形成露出沟道叠层110的栅极开口350。
层间介质层190用于实现相邻半导体结构之间的电隔离。本实施例中，层间介质层190的材料为氧化硅。在其他实施例中，层间介质层的材料还可以为氮化硅或氮氧化硅等其他介质材料。
具体地，形成层间介质层190的步骤包括：在栅极结构120露出的基底100上形成介质材料层(图未示)，介质材料层覆盖栅极结构120顶部；对介质材料层进行平坦化处理，去除高于栅极结构120顶部的介质材料层，平坦化处理后的剩余介质材料层作为层间介质层190。
本实施例中，介质材料层覆盖栅极掩膜层130(如图10所示)顶部，因此在形成层间介质层190的过程中，还去除栅极掩膜层130。
本实施例中，采用干法刻蚀工艺去除所述栅极结构120。
本实施例中，通过湿法刻蚀的方式去除栅极开口350露出的牺牲层10。具体的，沟道层11的材料为Si，牺牲层10的材料为SiGe，所以通过HCl蒸汽去除栅极开口350露出的牺牲层10，湿法刻蚀工艺对牺牲层10的刻蚀速率远大于对沟道层11和基底100的刻蚀速率。
需要说明的是，由于牺牲层10在形成源漏掺杂层180之后去除，因此去除栅极开口350露出的牺牲层10后，沿沟道层11的延伸方向，沟道层11两端与源漏掺杂层180相连，悬空于栅极开口350内，从而为后续金属栅结构能够包围沟道层11提供基础。
参考图12，在栅极开口350(如图11所示)和通槽400(如图11所示)中形成金属栅结构195。
本实施例中，栅极开口350与通槽400相连通，因此在栅极开口350内形成金属栅结构195后，金属栅结构195还位于通槽400内，金属栅结构195能够从栅极开口350内露出的沟道层11四周包围沟道层11，且还覆盖衬底顶部，即金属栅结构195能够覆盖沟道层11的上表面、下表面和侧面以及基底100的部分顶部。
本实施例中，金属栅结构195包括栅介质层(图未示)以及位于栅介质层上的栅电极(图未示)。具体地，栅介质层覆盖沟道层11的上表面、下表面和侧面。
本实施例中，栅介质层的材料为高k介质材料；其中，高k介质材料是指相对介电常数大于氧化硅相对介电常数的介质材料。具体地，栅介质层的材料为HfO2。在其他实施例中，栅介质层的材料还可以选自ZrO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO或Al2O3等。
本实施例中，栅电极的材料为W。在其他实施例中，栅电极的材料还可以为Al、Cu、Ag、Au、Pt、Ni或Ti等导电材料。
相应的，本发明还提供一种半导体结构。参考图13，示出了本发明半导体结构一实施例的结构示意图。
所述半导体结构包括：基底500；沟道结构层510，位于所述基底500上且与所述基底500间隔设置，所述沟道结构层510包括一个或多个间隔设置的沟道层51；栅极结构595，横跨所述沟道结构层510，所述栅极结构595覆盖所述沟道结构层510的部分顶部且包围所述沟道层51；隔离层560，位于所述栅极结构595两侧的所述基底500中；源漏掺杂层580，位于所述栅极结构595两侧的沟道结构层510中，且所述源漏掺杂层580位于所述隔离层560上。
所述源漏掺杂层580位于所述隔离层560上，所述源漏掺杂层580与所述基底500之间设置有所述隔离层560，从而实现所述源漏掺杂层580与所述基底500的电性隔离，有利于减小所述源漏掺杂层580与所述基底500之间的寄生电容和漏电流，且所述隔离层560位于所述基底500中，有利于改善器件工作时底部穿通的问题，提升了半导体结构的性能。
所述基底500为全包围栅极晶体管的形成提供工艺平台。具体地，所述全包围栅极晶体管可以为PMOS晶体管和NMOS晶体管中的一种或两种。
本实施例中，基底500为平面型基底，基底500相应仅包括衬底。其他实施例中，当基底为立体型基底时，基底还可以包括衬底以及凸出于衬底的鳍部。
本实施例中，所述衬底为硅衬底。在其他实施例中，所述衬底的材料还可以为锗、锗化硅、碳化硅、砷化镓或镓化铟等其他材料，所述衬底还能够为绝缘体上的硅衬底或者绝缘体上的锗衬底等其他类型的衬底。所述衬底的材料可以是适宜于工艺需要或易于集成的材料。
沟道结构层510位于基底500上且与基底500间隔设置，沟道结构层510包括一个或多个间隔设置的沟道层51，从而使栅极结构595能够包围沟道层51。
所述全包围栅极晶体管的沟道位于所述沟道结构层510(即所述沟道层51)内。本实施例中，所述沟道层51的材料为Si。在其他实施例中，当所述全包围栅极晶体管为PMOS晶体管时，为了提升PMOS晶体管的性能，通常采用SiGe沟道技术，相应的，沟道层的材料为SiGe。
本实施例中，所述沟道结构层510包括两个间隔设置的沟道层51。在其他实施例中，根据实际工艺需求，所述沟道层的数量不仅限于两个。
本实施例中，所述栅极结构595横跨所述沟道结构层510，所述栅极结构595包围所述沟道层51，即所述栅极结构595覆盖所述沟道层51的上表面、下表面和侧面。
本实施例中，所述栅极结构595为金属栅结构，所述栅极结构595包括栅介质层(图未示)以及位于栅介质层上的栅电极(图未示)。具体地，栅介质层覆盖沟道层51的上表面、下表面和侧面，且还覆盖衬底的部分顶部。
本实施例中，栅介质层的材料为高k介质材料；其中，高k介质材料是指相对介电常数大于氧化硅相对介电常数的介质材料。具体地，栅介质层的材料为HfO2。在其他实施例中，栅介质层的材料还可以选自ZrO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO或Al2O3等。
本实施例中，栅电极的材料为W。在其他实施例中，栅电极的材料还可以为Al、Cu、Ag、Au、Pt、Ni或Ti等导电材料。
本实施例中，位于所述基底500和与基底500相邻的沟道层51之间的栅极结构595、以及位于相邻所述沟道层51之间的栅极结构595为栅极结构第一部分591，剩余栅极结构595为栅极结构第二部分592。
所述半导体结构还包括：侧墙540，位于所述栅极结构第二部分592的侧壁上。侧墙540用于保护所述栅极结构第二部分592的侧壁，侧墙540还用于定义源漏掺杂层580的形成区域。
侧墙540的材料可以为氧化硅、氮化硅、碳化硅、碳氮化硅、碳氮氧化硅、氮氧化硅、氮化硼和碳氮化硼中的一种或多种，侧墙540可以为单层结构或叠层结构。本实施例中，侧墙540为单层结构，侧墙540的材料为氮化硅。
所述隔离层560用于实现源漏掺杂层580与基底500之间的电性隔离，从而改善源漏掺杂层580与基底500之间的寄生电容和漏电流，且所述隔离层560位于基底500中，有利于改善器件工作时底部穿通的问题
具体地，器件工作时，和所述基底500相接触的栅极结构595与基底500和源漏掺杂层580之间的电流通路，被所述隔离层560所隔断，从而发生底部穿通问题的概率较低。
此外，本实施例中，所述隔离层560位于基底500中，所述隔离层560未占据所述源漏掺杂层580的空间位置，从而对源漏掺杂层580的体积影响较小，进而防止对源漏掺杂层580中提供的应力产生影响，相应提升了器件的性能。
因此，所述隔离层560的材料为介电材料。本实施例中，所述隔离层560的材料为氧化硅，氧化硅是工艺常用、成本较低的介电材料，且具有较高的工艺兼容性，有利于降低形成所述隔离层560的工艺难度和工艺成本。在其他实施例中，根据实际工艺需求，所述隔离层的材料还可以为氮化硅或氮氧化硅。
沿基底500表面的法线方向上，隔离层560的底部至基底500表面的距离不宜过小，也不宜过大。如果所述距离过小，则隔离层560的厚度相应过小，容易降低隔离层560对源漏掺杂层580和基底500的隔离效果，进而容易降低对源漏掺杂层580和基底500之间寄生电容、以及底部穿通问题的改善效果；如果所述距离过大，则隔离层560底部的剩余基底500厚度相应过小，由于基底500材料的导热性能通常大于隔离层560材料的导热性能，这容易导致器件工作时散热能力较差，进而容易降低器件的性能。为此，本实施例中，沿基底500表面的法线方向上，隔离层560的底部至基底500表面的距离为至/>
本实施例中，所述隔离层560还延伸至栅极结构595底部的部分基底500中，从而增大了位于所述栅极结构595底部的剩余基底500至源漏掺杂层580之间的距离，有利于进一步提高隔离层560对底部穿通问题的改善效果。
但是，位于所述栅极结构595两侧基底500中的隔离层560之间的最小距离不宜过小，否则，位于所述栅极结构595底部的剩余基底500材料过少，这容易增加所述沟道结构层510、以及栅极结构595倒塌的风险，进而容易降低器件的可靠性。为此，本实施例中，位于所述栅极结构595两侧基底500中的隔离层560之间的最小距离大于或等于10纳米。
本实施例中，沿所述沟道结构层510的延伸方向，所述隔离层560的形状为碗形，也就是说，所述隔离层560位于所述栅极结构595底部中的侧壁为弧形，从而能够增大位于栅极结构595底部的剩余基底500至源漏掺杂层580之间的距离，进而提高隔离层560的隔离效果、以及对底部穿通问题的改善效果。在其他实施例中，所述隔离层的形状还可以为Σ形，也就是说，所述隔离层位于所述栅极结构底部中的侧壁具有尖角，相应也可以增大位于栅极结构底部的剩余基底至后续源漏掺杂层的距离。
在另一些实施例中，根据实际工艺，所述隔离层的剖面还可以为矩形。
本实施例中，源漏掺杂层580包括掺杂有离子的应力层。具体地，当全包围栅极晶体管为PMOS晶体管时，应力层的材料为Si或SiGe，应力层内的掺杂离子为P型离子；当全包围栅极晶体管为NMOS晶体管时，应力层的材料为Si或SiC，应力层内的掺杂离子为N型离子。
本实施例中，源漏掺杂层580的顶部高于沟道结构层510的顶部，且源漏掺杂层580还覆盖侧墙540的部分侧壁。在其他实施例中，源漏掺杂层顶部还可以与沟道结构层顶部齐平。
本实施例中，所述半导体结构还包括：内壁层570，位于栅极结构第一部分591和源漏掺杂层580之间。所述内壁层570作为内侧墙，增大了栅极结构第一部分591和源漏掺杂层580之间的距离，有利于减小栅极结构第一部分591和源漏掺杂层580之间的寄生电容，进而提升了器件的性能。
因此，所述内壁层570的材料不仅能够较好地起到减小寄生电容的作用，且为了减小对器件性能的影响，所述内壁层570的材料为介质材料。
本实施例中，内壁层570的材料为氧化硅。氧化硅为半导体工艺中常用的介电材料，有利于提高工艺兼容性、以及降低工艺成本。在其他实施例中，内壁层的材料还可以为为氮化硅、氮氧化硅、低k介质材料或超低k介质材料。
所述半导体结构可以采用前述实施例所述的形成方法所形成，也可以采用其他形成方法所形成。对本实施例所述半导体结构的具体描述，可参考前述实施例中的相应描述，本实施例在此不再赘述。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (18)

1.一种半导体结构的形成方法，其特征在于，包括：
提供基底，所述基底上依次形成有一个或多个堆叠的沟道叠层，每一个所述沟道叠层包括牺牲层和位于所述牺牲层上的沟道层；
形成横跨所述沟道叠层的栅极结构，所述栅极结构覆盖所述沟道叠层的部分顶部和部分侧壁；
刻蚀所述栅极结构两侧的沟道叠层，在所述栅极结构两侧的沟道叠层内形成露出所述基底的第一凹槽，所述第一凹槽用于形成源漏掺杂层；
刻蚀所述第一凹槽底部的部分厚度的所述基底，在所述栅极结构两侧的基底内形成第二凹槽，所述第二凹槽的顶部与所述第一凹槽的底部相连通，所述第二凹槽靠近所述栅极结构一侧的侧壁向所述栅极结构底部的部分基底中延伸，用于增大位于所述栅极结构底部的剩余基底至源漏掺杂层之间的横向距离；
在所述第二凹槽中形成隔离层；
在所述第一凹槽中形成源漏掺杂层，所述源漏掺杂层位于所述隔离层上。
2.如权利要求1所述的半导体结构的形成方法，其特征在于，形成所述第二凹槽的步骤包括：在所述栅极结构的侧壁上、以及所述第一凹槽的侧壁上形成保护层；刻蚀所述保护层露出的部分厚度的所述基底，形成所述第二凹槽；
形成所述第二凹槽后，形成所述隔离层之前，还包括：去除所述保护层。
3.如权利要求2所述的半导体结构的形成方法，其特征在于，形成所述保护层的步骤包括：形成保护膜，保形覆盖所述栅极结构顶部和侧壁、所述第一凹槽的侧壁、以及所述基底；采用各向异性刻蚀工艺刻蚀所述保护膜，所述栅极结构侧壁上、以及所述第一凹槽侧壁上的剩余所述保护膜作为所述保护层。
4.如权利要求3所述的半导体结构的形成方法，其特征在于，形成所述保护膜的步骤包括：进行等离子体处理，形成所述保护膜，所述等离子体处理采用的反应气体包括CH4、SiCl4、CH3F和CH2F2中的一种或多种。
5.如权利要求4所述的半导体结构的形成方法，其特征在于，所述等离子体处理的工艺参数包括：所述反应气体的总气体流量为50标准升每分钟至500标准升每分钟，工艺压强为5毫托至100毫托，源功率为100瓦至1000瓦。
6.如权利要求2所述的半导体结构的形成方法，其特征在于，形成所述保护层的步骤中，所述保护层的材料为聚合物。
7.如权利要求2所述的半导体结构的形成方法，其特征在于，形成所述保护层的步骤中，所述保护层的厚度为1纳米至10纳米。
8.如权利要求1所述的半导体结构的形成方法，其特征在于，采用各向同性刻蚀工艺刻蚀所述基底，形成所述第二凹槽。
9.如权利要求1所述的半导体结构的形成方法，其特征在于，采用各向同性的干法刻蚀工艺刻蚀所述基底，形成所述第二凹槽。
10.如权利要求9所述的半导体结构的形成方法，其特征在于，所述各向同性的干法刻蚀工艺的工艺参数包括：刻蚀气体包括NF3和H2，工艺压强为50毫托至500毫托，偏置功率小于或等于50瓦。
11.如权利要求1所述的半导体结构的形成方法，其特征在于，形成所述隔离层的步骤包括：在所述第一凹槽和第二凹槽中形成隔离材料层；去除所述第一凹槽中的所述隔离材料层，位于所述第二凹槽中的剩余所述隔离材料层作为所述隔离层。
12.如权利要求11所述的半导体结构的形成方法，其特征在于，采用化学气相沉积工艺形成所述隔离材料层。
13.如权利要求11所述的半导体结构的形成方法，其特征在于，采用干法刻蚀工艺去除所述第一凹槽中的所述隔离材料层。
14.一种半导体结构，其特征在于，包括：
基底；
沟道结构层，位于所述基底上且与所述基底间隔设置，所述沟道结构层包括一个或多个间隔设置的沟道层；
栅极结构，横跨所述沟道结构层，所述栅极结构覆盖所述沟道结构层的部分顶部且包围所述沟道层；
隔离层，位于所述栅极结构两侧的所述基底中，所述隔离层靠近所述栅极结构一侧的部分区域向所述栅极结构底部的部分基底中延伸；
源漏掺杂层，位于所述栅极结构两侧的沟道结构层中，且所述源漏掺杂层位于所述隔离层上，所述隔离层用于增大位于所述栅极结构底部的剩余基底至源漏掺杂层之间的横向距离。
15.如权利要求14所述的半导体结构，其特征在于，沿所述沟道结构层的延伸方向，所述隔离层的形状为碗形或Σ形。
16.如权利要求14所述的半导体结构，其特征在于，所述隔离层的材料包括氧化硅、氮化硅或氮氧化硅。
17.如权利要求14所述的半导体结构，其特征在于，沿所述基底表面的法线方向上，所述隔离层的底部至所述基底表面的距离为至/>
18.如权利要求14所述的半导体结构，其特征在于，位于所述栅极结构两侧基底中的隔离层之间的最小距离大于或等于10纳米。
CN201910673529.2A 2019-07-24 2019-07-24 半导体结构及其形成方法 Active CN112289687B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201910673529.2A CN112289687B (zh) 2019-07-24 2019-07-24 半导体结构及其形成方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201910673529.2A CN112289687B (zh) 2019-07-24 2019-07-24 半导体结构及其形成方法

Publications (2)

Publication Number Publication Date
CN112289687A CN112289687A (zh) 2021-01-29
CN112289687B true CN112289687B (zh) 2024-05-17

Family

ID=74419538

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201910673529.2A Active CN112289687B (zh) 2019-07-24 2019-07-24 半导体结构及其形成方法

Country Status (1)

Country Link
CN (1) CN112289687B (zh)

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104752211A (zh) * 2013-12-30 2015-07-01 中芯国际集成电路制造(上海)有限公司 鳍式场效应晶体管及其形成方法
CN107785261A (zh) * 2016-08-26 2018-03-09 中芯国际集成电路制造(上海)有限公司 半导体结构及其制造方法
US10170638B1 (en) * 2018-01-23 2019-01-01 International Business Machines Corporation Nanosheet substrate isolated source/drain epitaxy by dual bottom spacer

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10872953B2 (en) * 2018-01-16 2020-12-22 International Business Machines Corporation Nanosheet substrate isolated source/drain epitaxy by counter-doped bottom epitaxy

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104752211A (zh) * 2013-12-30 2015-07-01 中芯国际集成电路制造(上海)有限公司 鳍式场效应晶体管及其形成方法
CN107785261A (zh) * 2016-08-26 2018-03-09 中芯国际集成电路制造(上海)有限公司 半导体结构及其制造方法
US10170638B1 (en) * 2018-01-23 2019-01-01 International Business Machines Corporation Nanosheet substrate isolated source/drain epitaxy by dual bottom spacer

Also Published As

Publication number Publication date
CN112289687A (zh) 2021-01-29

Similar Documents

Publication Publication Date Title
CN110828541B (zh) 半导体结构及其形成方法
CN110767549B (zh) 半导体结构及其形成方法
CN110277316B (zh) 半导体结构及其形成方法
US10553492B2 (en) Selective NFET/PFET recess of source/drain regions
KR101372603B1 (ko) 핀 전계 효과 트랜지스터의 게이트 스택
CN109148278B (zh) 半导体结构及其形成方法
US11749755B2 (en) Method of forming FinFET with low-dielectric-constant gate electrode spacers
US11605728B2 (en) Semiconductor device structure with inner spacer layer
US11855082B2 (en) Integrated circuits with FinFET gate structures
CN110581173B (zh) 半导体结构及其形成方法
US10056465B2 (en) Transistor device and fabrication method
CN110047741B (zh) 半导体结构及其形成方法
CN110854194A (zh) 半导体结构及其形成方法
CN112289687B (zh) 半导体结构及其形成方法
CN111490092B (zh) 半导体结构及其形成方法
CN112310198B (zh) 半导体结构及其形成方法
CN112951725B (zh) 半导体结构及其形成方法
TWI835324B (zh) 半導體結構及其形成方法
CN114068396B (zh) 半导体结构及其形成方法
CN110875390B (zh) 半导体结构及其形成方法
CN109994548B (zh) 半导体结构及其形成方法
CN112151595B (zh) 半导体结构及其形成方法
CN110808286B (zh) 半导体结构及其形成方法
TW202339104A (zh) 半導體結構及其形成方法
CN114188413A (zh) 半导体结构及其形成方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant