CN104752211A - 鳍式场效应晶体管及其形成方法 - Google Patents

鳍式场效应晶体管及其形成方法 Download PDF

Info

Publication number
CN104752211A
CN104752211A CN201310745705.1A CN201310745705A CN104752211A CN 104752211 A CN104752211 A CN 104752211A CN 201310745705 A CN201310745705 A CN 201310745705A CN 104752211 A CN104752211 A CN 104752211A
Authority
CN
China
Prior art keywords
semiconductor layer
field effect
fin
formula field
effect transistor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201310745705.1A
Other languages
English (en)
Other versions
CN104752211B (zh
Inventor
三重野文健
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Semiconductor Manufacturing International Shanghai Corp
Original Assignee
Semiconductor Manufacturing International Shanghai Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Semiconductor Manufacturing International Shanghai Corp filed Critical Semiconductor Manufacturing International Shanghai Corp
Priority to CN201310745705.1A priority Critical patent/CN104752211B/zh
Publication of CN104752211A publication Critical patent/CN104752211A/zh
Application granted granted Critical
Publication of CN104752211B publication Critical patent/CN104752211B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007Multistep manufacturing processes
    • H01L29/66075Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409Unipolar field-effect transistors
    • H01L29/66477Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66787Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
    • H01L29/66795Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843Source or drain regions of field-effect devices
    • H01L29/0847Source or drain regions of field-effect devices of field-effect transistors with insulated gate
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/36Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the concentration or distribution of impurities in the bulk material
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76Unipolar devices, e.g. field effect transistors
    • H01L29/772Field effect transistors
    • H01L29/78Field effect transistors with field effect produced by an insulated gate
    • H01L29/785Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H01L29/7851Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET with the body tied to the substrate

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

一种鳍式场效应晶体管及其形成方法,其中,所述鳍式场效应晶体管的形成方法包括:提供半导体衬底,所述半导体衬底上形成有鳍部,所述鳍部的顶部和侧壁表面形成有栅极结构,所述栅极结构的两侧侧壁形成有侧墙;刻蚀栅极结构两侧的鳍部,在栅极结构两侧的鳍部内形成凹槽;在凹槽的侧壁和底部形成第一半导体层,所述第一半导体层中掺杂有杂质离子;在第一半导体层上形成第二半导体层,所述第二半导体层填充凹槽,所述第二半导体层中掺杂有杂质离子,第二半导体层中掺杂的杂质离子的浓度大于第一半导体层中掺杂的杂质离子浓度。第一半导体层和第二半导体层中的杂质离子浓度均匀分布,提高了鳍式场效应晶体管的性能。

Description

鳍式场效应晶体管及其形成方法
技术领域
本发明涉及半导体制作领域,特别涉及一种鳍式场效应晶体管及其形成方法。
背景技术
随着半导体工艺技术的不断发展,工艺节点逐渐减小,后栅(gate-last)工艺得到了广泛应用,来获得理想的阈值电压,改善器件性能。但是当器件的特征尺寸(CD,Critical Dimension)进一步下降时,即使采用后栅工艺,常规的MOS场效应管的结构也已经无法满足对器件性能的需求,鳍式场效应晶体管(Fin FET)作为常规器件的替代得到了广泛的关注。
图1示出了现有技术的一种鳍式场效应晶体管的结构示意图。如图1所示,包括:半导体衬底10,所述半导体衬底10上形成有凸出的鳍部14,鳍部14一般是通过对半导体衬底10刻蚀后得到的;隔离层11,覆盖所述半导体衬底10的表面以及鳍部14的侧壁的一部分;栅极结构12,横跨在所述鳍部14上,覆盖所述鳍部14的顶端和侧壁,栅极结构12包括栅介质层和位于栅介质层上的栅电极。
现有技术的鳍式场效应晶体管的形成过程,请结合参考图1和图2,图2为图1沿切割线AB方向的剖面结构示意图,首先,刻蚀半导体衬底10,形成凸起的鳍部14;然后,在相邻鳍部14之间的半导体衬底上形成隔离层11,隔离层11的表面低于鳍部14的表面;接着,形成横跨所述鳍部14的侧壁和顶部表面的栅极结构12,所述栅极结构12包括栅介质层15和位于栅介质层15上的栅电极;接着,在栅极结构12的侧壁表面形成侧墙13;最后,以所述栅极结构12和侧墙13为掩膜,对栅极结构12两侧的鳍部14进行离子注入,在栅极结构12两侧的鳍部14内形成源/漏区17。
现有技术在栅极结构12两侧的鳍部14内形成的源/漏区17中容易产生杂质离子分布不均的缺陷,影响了鳍式场效应晶体管的性能。
发明内容
本发明解决的问题是怎样提高现有的鳍式场效应晶体管的性能。
为解决上述问题,本发明提供了一种鳍式场效应晶体管的形成方法,包括:提供半导体衬底,所述半导体衬底上形成有鳍部,所述鳍部的顶部和侧壁表面形成有栅极结构,所述栅极结构的两侧侧壁形成有侧墙;刻蚀栅极结构两侧的鳍部,在栅极结构两侧的鳍部内形成凹槽;在凹槽的侧壁和底部形成第一半导体层,所述第一半导体层中掺杂有杂质离子;在第一半导体层上形成第二半导体层,所述第二半导体层填充凹槽,所述第二半导体层中掺杂有杂质离子,第二半导体层中掺杂的杂质离子的浓度大于第一半导体层中掺杂的杂质离子浓度。
可选的,所述鳍式场效应晶体管为N型鳍式场效应晶体管,第一半导体层和第二半导体层中掺杂的杂质离子为N型杂质离子。
可选的,所述N型杂质离子为磷离子、砷离子、锑离子中的一种或几种。
可选的,所述第一半导体层或第二半导体层的材料为硅或碳化硅。
可选的,所述第一半导体层的厚度为4~8纳米,第一半导体层中N型杂质离子的浓度1E18~5E19atoms/cm3,所述第二半导体层中的N型杂质离子的浓度为1E20~3E20atoms/cm3
可选的,所述鳍式场效应晶体管为P型鳍式场效应晶体管,第一半导体层和第二半导体层中掺杂的杂质离子为P型杂质离子。
可选的,所述P型杂质离子为硼离子、镓离子、铟离子中的一种或几种。
可选的,所述第一半导体层或第二半导体层的材料为硅或硅化锗。
可选的,所述第一半导体层的厚度为4~8纳米,第一半导体层中P型杂质离子的浓度1E18~5E19atoms/cm3,所述第二半导体层中的P型杂质离子的浓度为1E20~3E20atoms/cm3
可选的,所述第一半导体层和第二半导体层的形成工艺为原位掺杂选择性外延工艺。
可选的,所述凹槽部分位于侧墙的底部,所述凹槽的宽度等于或大于鳍部的宽度。
可选的,所述侧墙的宽度为8~20纳米,所述侧墙底部的凹槽的边缘与栅极结构的边缘的距离小于等于4纳米。
本发明还提供了一种鳍式场效应晶体管,包括:半导体衬底,所述半导体衬底上形成有鳍部,所述鳍部的顶部和侧壁表面形成有栅极结构,所述栅极结构的两侧侧壁形成有侧墙;位于栅极结构两侧的鳍部内的凹槽;位于凹槽的侧壁和底部的第一半导体层,所述第一半导体层中掺杂有杂质离子;位于第一半导体层上的第二半导体层,所述第二半导体层填充凹槽,所述第二半导体层中掺杂有杂质离子,第二半导体层中掺杂的杂质离子的浓度大于第一半导体层中掺杂的杂质离子浓度。
可选的,所述鳍式场效应晶体管为N型鳍式场效应晶体管,第一半导体层和第二半导体层中掺杂的杂质离子为N型杂质离子。
可选的,所述第一半导体层或第二半导体层的材料为硅或碳化硅。
可选的,所述第一半导体层的厚度为4~8纳米,第一半导体层中N型杂质离子的浓度1E18~5E19atoms/cm3,所述第二半导体层中的N型杂质离子的浓度为1E20~3E20atoms/cm3
可选的,所述鳍式场效应晶体管为P型鳍式场效应晶体管,第一半导体层和第二半导体层中掺杂的杂质离子为P型杂质离子。
可选的,所述第一半导体层的厚度为4~8纳米,第一半导体层中P型杂质离子的浓度1E18~5E19atoms/cm3,所述第二半导体层中的P型杂质离子的浓度为1E20~3E20atoms/cm3
可选的,所述凹槽部分位于侧墙的底部,所述凹槽的宽度等于或大于鳍部的宽度。
可选的,所述侧墙的宽度为8~20纳米,所述侧墙底部的凹槽的边缘与栅极结构的边缘的距离小于等于4纳米。
与现有技术相比,本发明的技术方案具有以下优点:
在鳍部上形成栅极结构后,刻蚀栅极结构两侧的鳍部,形成凹槽,在凹槽的侧壁和底部形成第一半导体层,在第一半导体层上形成第二半导体层,所述第一半导体和第二半导体层可以采用自掺杂外延工艺形成,使得第一半导体层和第二半导体层中的杂质离子的浓度分布均匀,栅极结构底部的顶部表面沟道和两侧侧壁表面沟道与杂质离子浓度分布均匀的第一半导体层接触,鳍式场效应晶体管工作时,使得从第一半导体层中进入栅极结构底部的顶部表面沟道和两侧侧壁表面沟道的载流子较为均匀,提高了鳍式场效应晶体管的性能。
进一步,在凹槽中形成第一半导体层和第二半导体层的工艺为原位掺杂选择性外延工艺(in-situ doping selective epitaxy),采用原位掺杂选择性外延工艺可以使得形成的第一半导体层和第二半导体层中的杂质离子均匀分布,并能很好的控制形成的第一半导体层距离栅极结构底部的沟道区的距离。
进一步,所述形成的第一半导体层的厚度为4~8纳米,使得形成的第二半导体层与鳍式场效应晶体管的沟道区保持合适的距离,第一半导体层中N型杂质离子的浓度1E18~5E19atoms/cm3,且第一半导体层中的N型杂质离子的浓度小于后续形成的第二半导体层中的N型杂质离子的浓度,使得栅极结构与栅极结构底部靠近沟道区的电势差减小,防止了热载流子向栅极结构的注入效应。
进一步,所述凹槽部分位于侧墙的底部,后续在凹槽中形成第一半导体层时,第一半导体层距离栅极结构较近,第一半导体层能调节栅极结构底部靠近沟道区域的电势防止热载流子向栅极结构中的注入效应。所述凹槽的宽度等于或大于鳍部的宽度,使得凹槽中形成的第一半导体层能够覆盖栅极结构下方的鳍部的整个截面,第一半导体层中掺杂有均匀的杂质离子,第一半导体层与栅极结构底部形成的沟道区接触,鳍式场效应晶体管工作时,使得从第一半导体层中进入栅极结构底部的顶部表面沟道和两侧侧壁表面沟道的载流子较为均匀,提高了鳍式场效应晶体管的性能。
附图说明
图1~图2为现有技术鳍式场效应晶体管的结构示意图;
图3~图7为本发明实施例鳍式场效应晶体管的形成过程的结构示意图。
具体实施方式
经研究,由于鳍部为立体的结构,包括一个顶面和两侧侧面,在采用离子注入工艺在栅极结构两侧的鳍部内形成源/漏区时,极易使得形成源/漏区中的杂质离子分布不均,比如,鳍部底部(源/漏区底部)的杂质离子浓度小,靠近栅极结构的鳍部的顶部表面和两侧侧壁表面(源/漏区顶部和两侧侧壁)的杂质离子分布浓度存在较大差异。由于鳍式场效应晶体管工作时,沟道是形成在栅极结构底部的鳍部的顶部表面和两侧侧壁表面,如果与沟道接触的源/漏区中的顶部和两侧侧壁中的杂质离子分布不均的话,使得通过鳍部的顶部表面沟道中和通过鳍部的两侧侧壁表面的沟道中的电流数量是不均匀的,不利于鳍式场效应晶体管性能的提高。
现有虽然可以采用有角度的离子注入改变源/漏区中的杂质离子的浓度分布,但是工艺难度较大,且效果非常有限。
为此,本发明实施例提供了一种鳍式场效应晶体管及其形成方法,在鳍部上形成栅极结构后,刻蚀栅极结构两侧的鳍部,形成凹槽,在凹槽的侧壁和底部形成第一半导体层,在第一半导体层上形成第二半导体层,所述第一半导体和第二半导体层可以采用自掺杂外延工艺形成,使得第一半导体层和第二半导体层中的杂质离子的浓度分布均匀,提高了鳍式场效应晶体管的性能。
为使本发明的上述目的、特征和优点能够更为明显易懂,下面结合附图对本发明的具体实施例做详细的说明。在详述本发明实施例时,为便于说明,示意图会不依一般比例作局部放大,而且所述示意图只是示例,其在此不应限制本发明的保护范围。此外,在实际制作中应包含长度、宽度及深度的三维空间尺寸。
图3~图7为本发明实施例鳍式场效应晶体管的形成过程的结构示意图。
参考图3,提供半导体衬底200,所述半导体衬底200上形成有鳍部201,所述鳍部201的顶部和侧壁表面形成有栅极结构204。
所述半导体衬底200可以是硅或者绝缘体上硅(SOI),所述半导体衬底200也可以是锗、锗硅、砷化镓或者绝缘体上锗。本实施中所述半导体衬底200的材料为硅。
本实施例中,所述鳍部201可以通过刻蚀半导体衬底200形成,在本发明的其他实施例中,所述鳍部201也可以通过外延工艺形成。所述鳍部201中根据形成的鳍式场效应晶体管的类型不同掺杂有不同类型的杂质离子。当形成的鳍式场效应晶体管为P型鳍式场效应晶体管时,鳍部201中掺杂有N型杂质离子;当形成的鳍式场效应晶体管为N型鳍式场效应晶体管时,鳍部201中掺杂有P型杂质离子。
在半导体衬底200上形成鳍部后,形成覆盖所述鳍部201和半导体衬底200的隔离材料层,然后平坦化所述隔离材料层,以鳍部201的表面作为停止层,回刻蚀所述隔离材料层,使得剩余的隔离材料的表面低于鳍部201的表面,在相邻鳍部之间形成隔离层210。所述隔离层210的材料可以为氧化硅。
本实施例中,所述栅极结构204包括栅介质层202和位于栅介质层202上的栅电极203。所述栅介质层202的材料为氧化硅,栅电极203的材料为多晶硅。
在本发明的其他实施例中,所述栅极结构可以包括栅介质层和位于栅介质层上的伪栅。所述栅介质层的材料为氧化硅,伪栅的材料为多晶硅,后续可以通过“后栅”工艺,在去除伪栅后形成凹槽,在凹槽的侧壁和底部表面形成高K栅介质层,在高K栅介质层上形成金属栅。
接着,请参考图4,图4为图3沿切割线AB方向的剖面结构示意图,在形成栅极结构204后,在栅极结构204的两侧侧壁上形成侧墙205。
所述侧墙205可以为单层或多层堆叠结构。在一具体的实施例中,所述侧墙205可以为双层侧墙,所述双层侧墙包括氧化硅侧墙和位于氧化硅侧墙表面的氮化硅侧墙。
所述侧墙205的宽度为8~20纳米。所述侧墙205的宽度限定了后续栅极结构204两侧的鳍部201内形成的凹槽以及凹槽内形成的第一半导体层与栅极结构之间的面积。侧墙205的宽度是指侧墙的外侧与内侧之间的垂直距离。
本实施例中,可以采用沉积和无掩膜刻蚀工艺形成所述侧墙205。
接着,请参考图5,刻蚀栅极结构204两侧的鳍部201,在栅极结构203两侧的鳍部201内形成凹槽206。
所述凹槽206内后续形成第一半导体层和第二半导体层。
所述凹槽206部分位于侧墙205的底部,后续在凹槽206中形成第一半导体层时,第一半导体层距离栅极结构204较近,第一半导体层能调节栅极结构底部靠近沟道区域的电势防止热载流子向栅极结构中的注入效应,所述凹槽201的宽度等于或大于鳍部201的宽度(沿图3中垂直于切割线AB方向的鳍部的尺寸),使得凹槽中形成的第一半导体层能够覆盖栅极结构下方的鳍部的整个截面(沿图3中垂直于切割线AB的方向获得的剖面),第一半导体层中掺杂有均匀的杂质离子,第一半导体层与栅极结构底部形成的沟道区接触,鳍式场效应晶体管工作时,使得从第一半导体层中进入栅极结构底部的顶部表面沟道和两侧侧壁表面沟道的载流子较为均匀,提高了鳍式场效应晶体管的性能。
本实施例中,所述侧墙底部的凹槽的边缘与栅极结构的边缘的距离小于等于4纳米。
在形成凹槽205之前,可以在栅极结构顶部和部分鳍部上形成图形化掩膜层,比如氧化硅层或氮化硅层,所述图形化的掩膜层暴露出需要刻蚀的鳍部区域,形成图形化的掩膜层之后,采用干法刻蚀工艺刻蚀栅极结构204两侧的鳍部201,在栅极结构204两侧的鳍部201内形成开口,采用湿法刻蚀工艺扩展所述开口,形成凹槽206。干法刻蚀工艺采用的气体为HBr、Cl2中的一种或几种,湿法刻蚀工艺采用的刻蚀溶液为TMAH溶液或KOH溶液。
请参考图6,在凹槽206的侧壁和底部形成第一半导体层207,所述第一半导体层207中掺杂有杂质离子。
当形成的鳍式场效应晶体管为N型鳍式场效应晶体管,第一半导体层207中掺杂的杂质离子为N型杂质离子,所述N型杂质离子为磷离子、砷离子、锑离子中的一种或几种,所述第一半导体层207的材料为硅或碳化硅。
形成所述第一半导体层207的工艺为原位掺杂选择性外延工艺(in-situdoping selective epitaxy),采用原位掺杂选择性外延工艺可以使得形成的第一半导体层207中的杂质离子均匀分布,并能很好的控制形成的第一半导体层207距离栅极结构底部的沟道区的距离。通过调节外延过程中杂质源气体(比如:PH3、AsH3等)的流量可以调节第一半导体层中杂质离子的浓度。
所述形成的第一半导体层207的厚度为4~8纳米,使得厚度形成的第二半导体层与鳍式场效应晶体管的沟道区保持合适的距离,第一半导体层中N型杂质离子的浓度1E18~5E19atoms/cm3,且第一半导体层中的N型杂质离子的浓度小于后续形成的第二半导体层中的N型杂质离子的浓度,使得栅极结构与栅极结构底部靠近沟道区的电势差减小,防止了热载流子向栅极结构的注入效应。在具体的实施例中,当形成的所述第一半导体层207的厚度为5~7纳米,第一半导体层207中N型杂质离子的浓度2E18~4E19atoms/cm3时,形成的第一半导体层207中杂质离子分布更为均匀,防止了热载流子向栅极结构的注入效应的效果更佳。
在本发明的其他实施例中,当形成的鳍式场效应晶体管为P型鳍式场效应晶体管时,第一半导体层中掺杂的杂质离子为P型杂质离子,所述P型杂质离子为硼离子、镓离子、铟离子中的一种或几种,所述第一半导体层的材料为硅或硅化锗。所述第一半导体层的厚度为4~8纳米,第一半导体层中N型杂质离子的浓度1E18~5E19atoms/cm3。形成所述第一半导体层的工艺为原位掺杂选择性外延工艺。
接着,请参考图7,在第一半导体层207上形成第二半导体层208,所述第二半导体层208填充凹槽,所述第二半导体层208中掺杂有杂质离子,第二半导体层208中掺杂的杂质离子的浓度大于第一半导体层207中掺杂的杂质离子浓度。
第一半导体层207和第二半导体层208构成鳍式场效应晶体管的源/漏区。第一半导体层207中掺杂的杂质离子浓度小于第二半导体层208中掺杂的杂质离子的浓度,所述第一半导体层207可以作为形成第二半导体层208时的过渡层,有利于提高在形成第二半导体层208的中间区域与第一半导体层207交界区域杂质离子分布的均匀性,并能在后续退火过程中,防止第二半导体层中的杂质离子向沟道区域的大量扩散而产生短沟道效应。
当形成的鳍式场效应晶体管为N型鳍式场效应晶体管,第二半导体层208中掺杂的杂质离子为N型杂质离子,所述N型杂质离子为磷离子、砷离子、锑离子中的一种或几种,第二半导体层208的材料为硅或碳化硅。第二半导体层208的材料可以与第一半导体层207的材料相同或不相同。
采用原位掺杂选择性外延工艺形成所述第二半导体层208,所述第二半导体层208中的N型杂质离子的浓度为1E20~3E20atoms/cm3
在本发明的其他实施例中,所述鳍式场效应晶体管为P型鳍式场效应晶体管时,第二半导体层中掺杂的杂质离子为P型杂质离子,所述P型杂质离子为硼离子、镓离子、铟离子中的一种或几种,第二半导体层的材料为硅或硅化锗,所述第二半导体层中的P型杂质离子的浓度为1E20~3E20atoms/cm3。第二半导体层的形成工艺为原位掺杂选择性外延工艺。
在形成所述第二半导体层207后,还包括退火工艺,以使得第一半导体层207和第二半导体层208交界处的杂质离子分布梯度更加均匀,所述退火的温度为800~1000摄氏度,时间为1ms~3ms。在退火后,第一半导体层207和第二半导体层208交界处的杂质离子浓度从第一半导体层207向第二半导体层208呈阶段状增大或呈线性的增大。
在本发明的其他实施例中,所述栅极结构包括栅介质层和位于栅介质层上的伪栅时,在形成第二半导体层后,形成覆盖所述半导体衬底和鳍部的介质层,所述介质层中具有暴露栅极结构表面的开口;沿开口去除所述栅极结构,形成凹槽;在凹槽的侧壁和底部表面形成高K栅介质层,在高K栅介质层上形成金属栅。
上述方法形成的鳍式场效应晶体管,请参考图7,包括:
半导体衬底,所述半导体衬底上形成有鳍部201,所述鳍部201的顶部和侧壁表面形成有栅极结构204,所述栅极结构204的两侧侧壁形成有侧墙205;
位于栅极结构204两侧的鳍部201内的凹槽;
位于凹槽的侧壁和底部的第一半导体层207,所述第一半导体层207中掺杂有杂质离子;
位于第一半导体层207上的第二半导体层208,所述第二半导体层208填充凹槽,所述第二半导体层208中掺杂有杂质离子,第二半导体层208中掺杂的杂质离子的浓度大于第一半导体层207中掺杂的杂质离子浓度。
具体的,所述栅极结构204包括栅介质层202和位于栅介质层202上的栅电极203。
所述鳍式场效应晶体管为N型鳍式场效应晶体管,第一半导体层207和第二半导体层208中掺杂的杂质离子为N型杂质离子,所述第一半导体层207或第二半导体层208的材料为硅或碳化硅。
所述第一半导体层207的厚度为4~8纳米,第一半导体层207中N型杂质离子的浓度1E18~5E19atoms/cm3,所述第二半导体层208中的N型杂质离子的浓度为1E20~3E20atoms/cm3
在本发明的其他实施例中,所述鳍式场效应晶体管为P型鳍式场效应晶体管,第一半导体层和第二半导体层中掺杂的杂质离子为P型杂质离子,所述P型杂质离子为硼离子、镓离子、铟离子中的一种或几种,第二半导体层的材料为硅或硅化锗,所述第一半导体层的厚度为4~8纳米,第一半导体层中P型杂质离子的浓度1E18~5E19atoms/cm3,所述第二半导体层中的P型杂质离子的浓度为1E20~3E20atoms/cm3
所述凹槽部分位于侧墙205的底部,所述凹槽的宽度等于或大于鳍部201的宽度。
所述侧墙205的宽度为8~20纳米,所述侧墙205底部的凹槽的边缘与栅极结构204的边缘的距离小于等于4纳米。
虽然本发明披露如上,但本发明并非限定于此。任何本领域技术人员,在不脱离本发明的精神和范围内,均可作各种更动与修改,因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (20)

1.一种鳍式场效应晶体管的形成方法,其特征在于,包括:
提供半导体衬底,所述半导体衬底上形成有鳍部,所述鳍部的顶部和侧壁表面形成有栅极结构,所述栅极结构的两侧侧壁形成有侧墙;
刻蚀栅极结构两侧的鳍部,在栅极结构两侧的鳍部内形成凹槽;
在凹槽的侧壁和底部形成第一半导体层,所述第一半导体层中掺杂有杂质离子;
在第一半导体层上形成第二半导体层,所述第二半导体层填充凹槽,所述第二半导体层中掺杂有杂质离子,第二半导体层中掺杂的杂质离子的浓度大于第一半导体层中掺杂的杂质离子浓度。
2.如权利要求1所述的鳍式场效应晶体管的形成方法,其特征在于,所述鳍式场效应晶体管为N型鳍式场效应晶体管,第一半导体层和第二半导体层中掺杂的杂质离子为N型杂质离子。
3.如权利要求2所述的鳍式场效应晶体管的形成方法,其特征在于,所述N型杂质离子为磷离子、砷离子、锑离子中的一种或几种。
4.如权利要求2所述的鳍式场效应晶体管的形成方法,其特征在于,所述第一半导体层或第二半导体层的材料为硅或碳化硅。
5.如权利要求4所述的鳍式场效应晶体管的形成方法,其特征在于,所述第一半导体层的厚度为4~8纳米,第一半导体层中N型杂质离子的浓度1E18~5E19atoms/cm3,所述第二半导体层中的N型杂质离子的浓度为1E20~3E20atoms/cm3
6.如权利要求1所述的鳍式场效应晶体管的形成方法,其特征在于,所述鳍式场效应晶体管为P型鳍式场效应晶体管,第一半导体层和第二半导体层中掺杂的杂质离子为P型杂质离子。
7.如权利要求6所述的鳍式场效应晶体管的形成方法,其特征在于,所述P型杂质离子为硼离子、镓离子、铟离子中的一种或几种。
8.如权利要求6所述的鳍式场效应晶体管的形成方法,其特征在于,所述第一半导体层或第二半导体层的材料为硅或硅化锗。
9.如权利要求8所述的鳍式场效应晶体管的形成方法,其特征在于,所述第一半导体层的厚度为4~8纳米,第一半导体层中P型杂质离子的浓度1E18~5E19atoms/cm3,所述第二半导体层中的P型杂质离子的浓度为1E20~3E20atoms/cm3
10.如权利要求2或6所述的鳍式场效应晶体管的形成方法,其特征在于,所述第一半导体层和第二半导体层的形成工艺为原位掺杂选择性外延工艺。
11.如权利要求1所述的鳍式场效应晶体管的形成方法,其特征在于,所述凹槽部分位于侧墙的底部,所述凹槽的宽度等于或大于鳍部的宽度。
12.如权利要求11所述的鳍式场效应晶体管的形成方法,其特征在于,所述侧墙的宽度为8~20纳米,所述侧墙底部的凹槽的边缘与栅极结构的边缘的距离小于等于4纳米。
13.一种鳍式场效应晶体管,其特征在于,包括:
半导体衬底,所述半导体衬底上形成有鳍部,所述鳍部的顶部和侧壁表面形成有栅极结构,所述栅极结构的两侧侧壁形成有侧墙;
位于栅极结构两侧的鳍部内的凹槽;
位于凹槽的侧壁和底部的第一半导体层,所述第一半导体层中掺杂有杂质离子;
位于第一半导体层上的第二半导体层,所述第二半导体层填充凹槽,所述第二半导体层中掺杂有杂质离子,第二半导体层中掺杂的杂质离子的浓度大于第一半导体层中掺杂的杂质离子浓度。
14.如权利要求13所述的鳍式场效应晶体管,其特征在于,所述鳍式场效应晶体管为N型鳍式场效应晶体管,第一半导体层和第二半导体层中掺杂的杂质离子为N型杂质离子。
15.如权利要求14所述的鳍式场效应晶体管,其特征在于,所述第一半导体层或第二半导体层的材料为硅或碳化硅。
16.如权利要求14所述的鳍式场效应晶体管,其特征在于,所述第一半导体层的厚度为4~8纳米,第一半导体层中N型杂质离子的浓度1E18~5E19atoms/cm3,所述第二半导体层中的N型杂质离子的浓度为1E20~3E20atoms/cm3
17.如权利要求13所述的鳍式场效应晶体管,其特征在于,所述鳍式场效应晶体管为P型鳍式场效应晶体管,第一半导体层和第二半导体层中掺杂的杂质离子为P型杂质离子。
18.如权利要求17所述的鳍式场效应晶体管,其特征在于,所述第一半导体层的厚度为4~8纳米,第一半导体层中P型杂质离子的浓度1E18~5E19atoms/cm3,所述第二半导体层中的P型杂质离子的浓度为1E20~3E20atoms/cm3
19.如权利要求13所述的鳍式场效应晶体管,其特征在于,所述凹槽部分位于侧墙的底部,所述凹槽的宽度等于或大于鳍部的宽度。
20.如权利要求19所述的鳍式场效应晶体管,其特征在于,所述侧墙的宽度为8~20纳米,所述侧墙底部的凹槽的边缘与栅极结构的边缘的距离小于等于4纳米。
CN201310745705.1A 2013-12-30 2013-12-30 鳍式场效应晶体管及其形成方法 Active CN104752211B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201310745705.1A CN104752211B (zh) 2013-12-30 2013-12-30 鳍式场效应晶体管及其形成方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201310745705.1A CN104752211B (zh) 2013-12-30 2013-12-30 鳍式场效应晶体管及其形成方法

Publications (2)

Publication Number Publication Date
CN104752211A true CN104752211A (zh) 2015-07-01
CN104752211B CN104752211B (zh) 2018-12-21

Family

ID=53591722

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201310745705.1A Active CN104752211B (zh) 2013-12-30 2013-12-30 鳍式场效应晶体管及其形成方法

Country Status (1)

Country Link
CN (1) CN104752211B (zh)

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106856170A (zh) * 2015-12-09 2017-06-16 中芯国际集成电路制造(上海)有限公司 鳍式场效应晶体管的形成方法
CN107785261A (zh) * 2016-08-26 2018-03-09 中芯国际集成电路制造(上海)有限公司 半导体结构及其制造方法
CN108257870A (zh) * 2016-12-28 2018-07-06 中芯国际集成电路制造(上海)有限公司 鳍式场效晶体管及其制造方法
CN109817524A (zh) * 2017-11-22 2019-05-28 中芯国际集成电路制造(上海)有限公司 半导体器件及其形成方法
CN109950314A (zh) * 2017-12-21 2019-06-28 中芯国际集成电路制造(上海)有限公司 半导体结构及其制造方法
CN111725067A (zh) * 2019-03-21 2020-09-29 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
CN112289687A (zh) * 2019-07-24 2021-01-29 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
CN112582268A (zh) * 2019-09-30 2021-03-30 中芯国际集成电路制造(上海)有限公司 一种半导体器件及形成方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102656672A (zh) * 2009-12-23 2012-09-05 英特尔公司 具有自对准外延源和漏的多栅半导体器件
US20130122676A1 (en) * 2011-11-10 2013-05-16 Taiwan Semiconductor Manufacturing Company, Ltd., ("Tsmc") Source/drain doping method in 3d devices
CN103325831A (zh) * 2012-03-21 2013-09-25 台湾积体电路制造股份有限公司 用于FinFET的源极/漏极轮廓

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102656672A (zh) * 2009-12-23 2012-09-05 英特尔公司 具有自对准外延源和漏的多栅半导体器件
US20130122676A1 (en) * 2011-11-10 2013-05-16 Taiwan Semiconductor Manufacturing Company, Ltd., ("Tsmc") Source/drain doping method in 3d devices
CN103325831A (zh) * 2012-03-21 2013-09-25 台湾积体电路制造股份有限公司 用于FinFET的源极/漏极轮廓

Cited By (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106856170A (zh) * 2015-12-09 2017-06-16 中芯国际集成电路制造(上海)有限公司 鳍式场效应晶体管的形成方法
CN106856170B (zh) * 2015-12-09 2019-11-29 中芯国际集成电路制造(上海)有限公司 鳍式场效应晶体管的形成方法
CN107785261A (zh) * 2016-08-26 2018-03-09 中芯国际集成电路制造(上海)有限公司 半导体结构及其制造方法
CN108257870A (zh) * 2016-12-28 2018-07-06 中芯国际集成电路制造(上海)有限公司 鳍式场效晶体管及其制造方法
CN109817524A (zh) * 2017-11-22 2019-05-28 中芯国际集成电路制造(上海)有限公司 半导体器件及其形成方法
CN109817524B (zh) * 2017-11-22 2022-02-15 中芯国际集成电路制造(上海)有限公司 半导体器件及其形成方法
CN109950314A (zh) * 2017-12-21 2019-06-28 中芯国际集成电路制造(上海)有限公司 半导体结构及其制造方法
CN111725067A (zh) * 2019-03-21 2020-09-29 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
CN112289687A (zh) * 2019-07-24 2021-01-29 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
CN112289687B (zh) * 2019-07-24 2024-05-17 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
CN112582268A (zh) * 2019-09-30 2021-03-30 中芯国际集成电路制造(上海)有限公司 一种半导体器件及形成方法

Also Published As

Publication number Publication date
CN104752211B (zh) 2018-12-21

Similar Documents

Publication Publication Date Title
US11437517B2 (en) Semiconductor structures and methods with high mobility and high energy bandgap materials
CN104752211A (zh) 鳍式场效应晶体管及其形成方法
US8871584B2 (en) Replacement source/drain finFET fabrication
CN107958873B (zh) 鳍式场效应管及其形成方法
US9472470B2 (en) Methods of forming FinFET with wide unmerged source drain EPI
US9793384B2 (en) Tunneling field effect transistor and methods of making such a transistor
US9679962B2 (en) FinFET and method of manufacturing the same
WO2012116529A1 (en) Tunneling device and method for forming the same
US20120223387A1 (en) Tunneling device and method for forming the same
KR20240100487A (ko) 반도체 디바이스, 그 제조 방법 및 상기 반도체 디바이스를 포함하는 전자 기기
CN104517847A (zh) 无结晶体管及其形成方法
CN105448916A (zh) 晶体管及其形成方法
TW202306162A (zh) 電晶體結構
CN105097528A (zh) 一种finfet制造方法
CN104752216B (zh) 晶体管的形成方法
CN104425591A (zh) 晶体管及其形成方法
US8227841B2 (en) Self-aligned impact-ionization field effect transistor
CN104425520A (zh) 半导体器件及形成方法
CN108630542B (zh) 半导体结构及其形成方法
CN106558493B (zh) 鳍式场效应管的形成方法
CN104217948B (zh) 半导体制造方法
CN103123899B (zh) FinFET器件制造方法
CN104282562A (zh) 鳍式场效应晶体管及其形成方法
CN104752210A (zh) 晶体管的制造方法
CN104078356B (zh) 分段沟道晶体管及其形成方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant