CN104078356B - 分段沟道晶体管及其形成方法 - Google Patents

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Abstract

一种分段沟道晶体管及其形成方法，所述分段沟道晶体管的形成方法包括：提供半导体衬底；在半导体衬底表面形成第一外延层和第一外延层表面的第二外延层；图形化第二外延层，形成若干第一开口；沿第一开口刻蚀所述第一外延层，去除所述第一开口底部的第一外延层以及第一开口两侧的第二外延层下方的部分第一外延层，形成第二开口；在所述第二开口内形成介质层，所述介质层的表面低于第二外延层的表面并且部分第二外延层与半导体衬底之间通过介质层隔离；形成横跨所述介质层和第二外延层的栅极结构；在所述栅极结构两侧形成源极和漏极。所述分段沟道晶体管的形成方法可以降低晶体管的寄生电容。

Description

分段沟道晶体管及其形成方法
技术领域
本发明涉及半导体技术领域，特别涉及分段沟道晶体管及其形成方法。
背景技术
随着半导体技术的不断发展，晶体管的特征尺寸不断缩小，使得集成电路的功能和成本都不断提高。然而随着晶体管尺寸的缩小，短沟道效应、栅极漏电等现象使晶体管的性能越来越难以控制，从而使集成电路的性能受到影响。为了克服这些问题，晶体管的结构已经从传统的平面结构向FinFET或全耗尽的绝缘体上硅（FDSOI）晶体管过渡。虽然这些结构的晶体管的性能较高，但是需要更为复杂的工艺流程或者昂贵的衬底材料，增加了集成电路的制作成本。
分段沟道晶体管（SegFET）结合了平面晶体管和多栅器件（例如FinFET）的优点，既能提高器件的电学性能和稳定性，又具有生产成本低，工艺步骤简单的优点。
请参考图1，为现有的分段沟道晶体管（SegFET）的俯视示意图，图2至图4为现有的分段沟道晶体管（SegFET）的剖面示意图。
依旧参考图1，所述分段沟道晶体管形成在波纹状的半导体衬底上，所述波纹状的半导体衬底表面具有平行排列的硅条纹11，相邻硅条纹11之间具有超浅沟槽隔离结构（very shallow trench isolation，VSTI）12，最外侧具有浅沟道隔离结构13，栅极结构14横跨所述硅条纹11以及超浅沟槽隔离结构12，位于栅极结构14下方的部分硅条纹构成晶体管的沟道区域。所述栅极结构14两侧，还具有侧墙15。
请参考图2，为所述SegFET沿AA’方向的剖面示意图。
所述波纹状的半导体衬底位于体硅10表面，被栅极结构14覆盖的硅条纹11的部分区域，作为晶体管的沟道区域，位于栅极结构14两侧的半导体衬底内还具有源极16和漏极17。
请参考图3，为所述SegFET沿BB’方向的剖面示意图。
由于所述超浅沟槽隔离结构12的深度很浅，所以半导体衬底的下部分都是连续的，所以在超浅沟槽隔离结构12下方也具有源极16和漏极17。
请参考图4，为所述SegFET沿CC’方向的剖面示意图。
所述超浅沟槽隔离结构12的深度小于浅沟槽隔离结构13，并且所述硅条纹11的表面略高出于超浅沟槽隔离结构12的表面，所以所述栅极结构14覆盖硅条纹的顶部表面和部分侧壁，提高了沟道的有效宽度。
所述分段沟道晶体管的寄生电容较大，需要进一步降低所述寄生电容来提高所述分段沟道晶体管的性能。
发明内容
本发明解决的问题是提供一种分段沟道晶体管及其形成方法，降低分段沟道晶体管的寄生电容，从而进一步提高分段沟道晶体管的性能。
为解决上述问题，本发明的技术方案提供了一种分段沟道晶体管的形成方法，包括：提供半导体衬底；在所述半导体衬底表面形成第一外延层；在所述第一外延层表面形成第二外延层；图形化所述第二外延层，形成第一开口，暴露出第一外延层的部分表面；沿第一开口刻蚀所述第一外延层，去除第一开口底部的第一外延层以及去除位于第一开口两侧的第二外延层下方的部分第一外延层，形成第二开口，使第二外延层部分悬空，减少第一外延层与第二外延层、半导体衬底之间的接触面积；在所述第二开口内形成介质层，所述介质层的表面低于第二外延层的表面并且部分第二外延层与半导体衬底之间通过介质层隔离；形成横跨所述介质层和第二外延层的栅极结构；在所述栅极结构两侧的第二外延层内形成源极和漏极。
可选的，所述第一外延层的材料为SiGe或GaAs，所述第二外延层的材料为Si或Ge。
可选的，所述第一外延层的材料和第二外延层的材料之间具有刻蚀选择性，所述第一外延层的材料和半导体衬底的材料之间具有刻蚀选择性。
可选的，所述第一开口的宽度为10nm～50nm。
可选的，所述第一外延层的厚度为5nm～100nm，所述第二外延层的厚度为5nm～100nm。
可选的，所述第二开口的宽度为15nm～300nm。
可选的，采用干法刻蚀工艺刻蚀所述第一外延层，形成第二开口。
可选的，所述干法刻蚀工艺采用HCl作为刻蚀气体，温度为550℃～670℃，压力为0.08托～3托。
可选的，所述介质层的表面低于第二外延层的表面5nm～100nm。
可选的，所述介质层的材料为氧化硅或氮氧化硅。
可选的，所述第二外延层为重掺杂外延层，所述第二外延层的掺杂浓度为5E15atom/cm3～2E20atom/cm3。
可选的，形成所述重掺杂外延层的方法为离子注入或原位掺杂。
为解决上述问题，本发明的技术方案还提供了一种分段沟道晶体管，包括：半导体衬底；位于所述半导体衬底表面的第一外延层，所述第一外延层具有第二开口；位于第一外延层表面的第二外延层，所述第二外延层具有第一开口，所述第一开口宽度小于第二开口，并且第一开口和第二开口连通，部分第二外延层位于第二开口上方；位于所述第二开口内的介质层，所述介质层的表面低于第二外延层的表面并且部分第二外延层与半导体衬底之间通过介质层隔离；横跨所述介质层和第二外延层的栅极结构；在所述栅极结构两侧的第二外延层内的源极和漏极。
可选的，所述第一外延层的材料为SiGe或GaAs，所述第二外延层的材料为Si或Ge。
可选的，所述第一外延层的材料和第二外延层的材料之间具有刻蚀选择性，所述第一外延层的材料和半导体衬底的材料之间具有刻蚀选择性。
可选的，所述第一外延层的厚度为5nm～100nm，所述第二外延层的厚度为5nm～100nm。
可选的，所述第二开口的宽度为15nm～300nm。
可选的，所述介质层的表面低于第二外延层的表面5nm～100nm。
可选的，所述介质层的材料为氧化硅或氮氧化硅。
可选的，所述第一外延层为重掺杂外延层，所述第一外延层的掺杂浓度为5E15 atom/cm3 ～2E20 atom/cm3。
与现有技术相比，本发明具有以下优点：
本发明的技术方案，通过刻蚀第二外延层形成第二开口，使部分第二外延层悬空，减少了第一外延层与第二外延层、半导体衬底之间的接触面积，并且使所述部分第二外延层与半导体衬底之间通过介质层隔离，降低所述第二外延层与半导体衬底之间的寄生电容，从而提高在所述第二外延层表面形成的分段沟道晶体管的性能。
进一步的，所述第一外延层还可以是重掺杂外延层，所述第一外延层中掺杂浓度较大，导致第一外延层内载流子的迁移率较低，而第二外延层为本征或者低掺杂材料，具有较高的载流子迁移率，所以可以提高第二外延层内的载流子密度和迁移率，从而提高晶体管的驱动电流。并且，所述第一外延层的掺杂类型与晶体管导通后的沟道区域的类型相反，所述沟道区域位于第二外延层内，所以所述沟道区域与半导体衬底之间会形成PN结隔离，可以降低后续形成的晶体管的漏电流，从而抑制短沟道效应，从而提高晶体管的性能。
附图说明
图1至图4是本发明的现有技术的分段沟道晶体管的示意图；
图5至图13是本发明的实施例中形成分段沟道晶体管的流程示意图。
具体实施方式
如背景技术中所述，分段沟道晶体管的寄生电容较大，严重影响晶体管的工作性能。
研究发现，为了降低短沟道效应，减少漏电流，会在半导体衬底内形成与晶体管类型相反的掺杂区域。由于晶体管的寄生电容与半导体衬底的掺杂浓度成正比，所以随着半导体衬底的掺杂浓度提高，分段沟道晶体管的寄生电容也会随之提高。
进一步研究发现，所述分段沟道晶体管的寄生电容与晶体管和半导体衬底之间的接触面积成正比，所以降低所述晶体管的源漏、沟道区域与半导体衬底之间的接触面积就可以降低分段沟道晶体管的寄生电容。
本发明的技术方案提供一种分段沟道晶体管及其形成方法，可以降低分段沟道晶体管的寄生电容，从而提高分段沟道晶体管的性能。
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施方式做详细的说明。所描述的实施例仅仅是本发明的可实施方式的一部分，而不是其全部。在详述本发明实施例时，为便于说明，示意图会不依一般比例作局部放大，而且所述示意图只是示例，其在此不应限制本发明的保护范围。此外，在实际制作中应包含长度、宽度及深度的三维空间尺寸。根据所述实施例，本领域的普通技术人员在无需创造性劳动的前提下可获得的所有其它实施方式，都属于本发明的保护范围。因此本发明不受下面公开的具体实施的限制。
请参考图5，在所述半导体衬底100表面形成第一外延层200和位于第一外延层100表面的第二外延层300。
所述半导体衬底100的材料包括硅、锗、锗化硅、砷化镓等半导体材料，本实施例中，所述半导体衬底100的材料为硅。
采用化学气相沉积工艺，在所述半导体衬底100表面依次形成第一外延层200和第二外延层300，所述半导体衬底100和第一外延层200之间具有刻蚀选择性，所述第一外延层200和第二外延层300之间具有刻蚀选择性。
所述第一外延层200的材料为SiGe或GaAs等半导体材料，所述第一外延层200的材料与半导体衬底100的材料不相同，使第一外延层200和半导体衬底100之间具有较高的刻蚀选择性。所述第一外延层200的厚度为5nm～100nm，本实施例中，所述第一外延层200的厚度为20nm。
在本发明的其他实施例中，所述第一外延层200还可以是重掺杂外延层，在形成所述第一外延层之后对所述第一外延层进行重掺杂离子注入，或者在外延形成所述第一外延层的同时进行原位掺杂，形成重掺杂外延层。所述第一外延层200的掺杂浓度为5E15atom/cm3～2E20atom/cm3。如果形成NMOS晶体管，则对所述第一外延层进行P型重掺杂离子注入，所述重掺杂离子可以是硼离子等P型离子；如果形成PMOS晶体管，则对所述第一外延层进行N型重掺杂离子注入，所述重掺杂离子可以是磷离子等N型离子。形成所述重掺杂离子区域，可以降低后续形成的晶体管的漏电流，抑制短沟道效应，并且可以提高后续在第一外延层表面形成的第二外延层内的载流子迁移率，提高晶体管的驱动电流。
所述第二外延层300的材料为Si或Ge等半导体材料，所述第二外延层的材料与第一外延层300的材料不相同，使第一外延层200和第二外延层300的材料之间具有较高的刻蚀选择性。所述第二外延层300的厚度为5nm～100nm。本实施例中，所述第二外延层300的厚度为20nm。
在本发明的其他实施例中，还可以采用离子注入或者原位掺杂工艺对位于所述第二外延层300进行轻掺杂处理，调整晶体管的阈值电压。
请参考图6，图形化所述第二外延层300（请参考图5），形成若干第一开口302，暴露出第一外延层200的部分表面。
具体的，形成所述第一开口302的方法为：在所述第二外延层300（请参考图5）的表面形成光刻胶层（未示出），通过显影曝光之后图形化，然后以所述图形化光刻胶层为掩膜，以所述第一外延层200为刻蚀停止层，采用干法刻蚀工艺刻蚀所述第二外延层300（请参考图5），形成第一开口302以及图形化的第二外延层301，暴露出第一外延层200的部分表面。所述第一开口301的宽度为10nm～50nm，本实施例中，所述第一开口的宽度为23nm。
请参考图7，沿第一开口302刻蚀所述第一外延层200（请参考图6），去除第一开口302底部的第一外延层200（请参考图6）以及去除位于第一开口302两侧的部分第二外延层301下方的第一外延层200，形成第二开口202，使第二外延层301部分悬空，降低了第一外延层201和第二外延层301、半导体衬底100之间的接触面积。
具体的，采用干法刻蚀工艺刻蚀所述第一外延层200（请参考图6），形成第二开口202。本实施例中，所述干法刻蚀工艺采用HCl作为刻蚀气体，刻蚀温度为550℃～670℃，压力为0.08托～3托。在本发明的其他实施例中，也可以采用湿法刻蚀等其他各向同性刻蚀工艺，刻蚀所述第一外延层。
采用干法刻蚀工艺刻蚀所述第一外延层200（请参考图6）时，由于所述第一外延层200和第二外延层300之间具有较高的刻蚀选择性，所以选择对第一外延层200具有较高刻蚀速率的气体作为刻蚀气体，首先沿第一开口302向下刻蚀第一外延层。由于干法刻蚀工艺为各向同性刻蚀工艺，所以在沿第一开口向下刻蚀的同时，也同时在水平方向向两侧刻蚀位于第一开口两侧的第二外延层301下方的第一外延层，形成第二开口202，所述第二开口的宽度为15nm～300nm，大于第一开口302的宽度。所述第二开口202和第一开口302连通，两者形成左右对称的倒T形开口。由于第一外延层200和第二外延层300之间具有较高的刻蚀选择性，所以采用干法刻蚀工艺对所述第一外延层进行刻蚀的时候不会对所述第二外延层301产生损伤，从而防止对后续形成的晶体管的性能造成影响。
相邻的第二开口202之间，还有部分未被刻蚀的第一外延层201，所述未被刻蚀的第一外延层201位于第二外延层301下方，宽度大于10nm，所述第一外延层201的宽度小于第二外延层301的宽度，使第二外延层301的两侧悬空。
通过控制所述干法刻蚀的时间，可以调整所述第二开口202的宽度，从而调整未被刻蚀的第一外延层201的宽度。由于形成第二开口202使得第一外延层201与第二外延层301、半导体衬底100之间的接触面积下降，可以降低后续在第二外延层表面形成的晶体管与半导体衬底之间的寄生电容。
在本实施例中，所述第二开口202暴露出半导体衬底100的部分表面，所述第二开口202的深度为第一外延层201的厚度。在本发明的其他实施例中，所述第二开口202的深度还可以小于或大于第一外延层201的厚度。
请参考图8，形成填充满所述第一开口302（请参考图7）和第二开口202（请参考图7），并且覆盖所述第二外延层301表面的介质材料层400。
具体的，采用化学气相沉积工艺形成所述介质材料层400，所述介质材料层400的材料为氧化硅或氮氧化硅等绝缘介质。
请参考图9，刻蚀所述介质材料层400（请参考图8），形成介质层401，所述介质层401的表面低于第二外延层301的表面。
具体的，形成所述介质层401的方法为：采用湿法刻蚀或干法刻蚀工艺，回刻蚀所述第二介质材料层400（请参考图8），使其表面低于第二外延层301的表面，形成介质层401。
在本发明的其他实施例中，也可以以所述第二外延层301为研磨停止层，先对所述第二介质材料层400（请参考图8）进行平坦化；再采用湿法刻蚀或干法刻蚀工艺，回刻蚀所述介质材料层，使其表面低于第二外延层301的表面，形成第二介质层401。
所述介质层401表面低于第二外延层301表面5nm～100nm。本实施例中，所述介质层401的表面与第一外延层201的表面齐平。
在本发明的其他实施例中，所述介质层还可以高于第一外延层201的表面（请参考图10）或者低于第一外延层201的表面（请参考图11）。
所述介质层401作为相邻的第一外延层201之间的隔离结构，由于介质层401的表面低于第二外延层301的表面，暴露出第二外延层301的部分侧壁，所以后续形成的栅极结构覆盖第二外延层的表面和部分侧壁，提高了有效的沟道长度。通过调节所述介质层401的表面与第二外延层301表面之间的高度差，就可以调整形成的晶体管的有效沟道长度。
由于所述第二开口宽度大于第一开口宽度，所以部分第二外延层301位于所述介质层401表面，与所述半导体衬底100之间通过介质层401隔离开，降低了第二外延层301与半导体衬底100之间的寄生电容，从而可以提高后续形成的晶体管的性能，降低晶体管的损耗。
请参考图12，形成横跨所述介质层401和第二外延层301的栅极结构500。
本实施例中，在以图9所示的介质层401和第二外延层301表面形成栅极结构。所述栅极结构500包括栅介质层501和位于栅介质层501表面的栅电极层502。所述栅介质层的材料可以是SiO2或高K介质材料，所述栅电极层502的材料可以是多晶硅或其他可以作为栅电极层的金属材料。
由于介质层401的表面低于第二外延层301的表面，所以，所述栅极结构500覆盖所述第二外延层301的顶部表面及部分侧壁，提高了第二外延层301与栅极结构500的接触面积，提高了晶体管的有效沟道宽度。
在本发明的其他实施例中，也可以在图10所示的介质层401a表面和第二外延层301表面形成栅极结构。由于所述介质层401a的表面高于第一外延层201的表面，覆盖部分第二外延层301的侧壁，所以所述栅极结构仅能覆盖第二外延层的顶面和部分侧壁。
在本发明的其他实施例中，还可以在图11所示的介质层401b表面和第二外延层301表面形成栅极结构。由于所述介质层401b的表面低于第一外延层201的表面，所述栅极结构可以覆盖第二外延层的顶面、侧壁以及部分底面，进一步提高晶体管的有效沟道宽度。
请参考图13，为形成所述栅极结构500（请参考图12）之后的俯视示意图。
所述栅极结构500（请参考图10）横跨第二外延层301和介质层401，暴露出所述栅极结构500两侧的晶体管的源极和漏极区域（图中未示出）。
具体的，形成所述栅极结构500的方法为：在所述介质层401和第二外延层301表面形成栅介质材料层和位于栅介质材料层表面的栅电极材料层，刻蚀所述栅介质材料层和栅电极材料层，去除覆盖在晶体管源极和漏极区域的栅介质材料层和栅电极材料层，形成栅极结构500（请参考图12）。
后续，在所述栅极结构500两侧形成侧墙，然后以所述侧墙和栅极结构为掩膜，对侧墙两侧的源漏区域进行离子注入形成源极和漏极。
在本发明的其他实施例中，还可以在形成所述侧墙之前，先对源极和漏极区域进行轻掺杂离子注入，形成源漏轻掺杂区，然后形成侧墙，再以所述侧墙和栅极结构作为掩膜，对源极和漏极区域进行重掺杂离子注入形成源极和漏极。
本实施例的分段沟道晶体管的形成方法，通过刻蚀第一外延层形成第二开口，使部分第二外延层悬空，减少了第一外延层与第二外延层、半导体衬底之间的接触面积，并且使所述部分第二外延层与半导体衬底之间通过介质层隔离，降低所述第二外延层与半导体衬底之间的寄生电容，从而提高在所述第二外延层表面形成的分段沟道晶体管的性能。并且，位于第二外延层下方的第一外延层还可以是重掺杂外延层，可以降低晶体管的漏电流，抑制短沟道效应，并且可以提高作为沟道区域的第二外延层内的载流子迁移率，提高晶体管的驱动电流。
本发明的实施例还提供一种采用上述方法形成的分段沟道晶体管。
请参考图12，所述分段沟道晶体管包括：半导体衬底100，位于所述半导体衬底表面的第一外延层201，所述第一外延层201具有第二开口；位于第一外延层201表面的第二外延层301，所述第二外延层具有第一开口，所述第一开口宽度小于第二开口；位于所述第二开口内的介质层401，所述介质层401的表面低于第二外延层301的表面；横跨所述介质层401和第二外延层301的栅极结构500；在所述栅极结构两侧的第二外延层内的源极和漏极（图中未示出）。
所述第一外延层201的材料为SiGe或GaAs，所述第二外延层301的材料为Si或Ge，所述第一外延层201的材料和第二外延层301的材料之间具有刻蚀选择性，所述第一外延层201的材料和半导体衬底100的材料之间具有刻蚀选择性。
所述第一外延层201的厚度为5nm～100nm，所述第二外延层301的厚度为5nm～100nm。所述第二开口的宽度为15nm～300nm。
所述介质层401的材料为氧化硅或氮氧化硅。所述介质层401的表面低于第二外延层的表面5nm～100nm，本实施例中，所述介质层401的表面与第一外延层201的表面齐平。在本发明的其他实施例中，所述介质层的表面还可以高于或低于第一外延层的表面，通过调整介质层401的高度，可以获得不同的沟道宽度。
本发明的其他实施例中，所述第一外延层201还可以是重掺杂外延层，所述第二外延层的掺杂浓度为5E15atom/cm3～2E20atom/cm3。
本实施例的分段沟道晶体管中，部分第二外延层301与半导体衬底100之间通过介质层401隔离开，第一外延层201与第二外延层301、半导体衬底之间的接触面积较低，可以有效降低晶体管与半导体衬底之间的寄生电容，提高晶体管的工作效率和工作性能。并且，所述第一外延层201还可以是重掺杂外延层，所述重掺杂外延层与晶体管工作时沟道区域的类型相反，从而使沟道区域与半导体衬底之间形成PN结隔离，减小了晶体管的漏电流。
本发明虽然已以较佳实施例公开如上，但其并不是用来限定本发明，任何本领域技术人员在不脱离本发明的精神和范围内，都可以利用上述揭示的方法和技术对本发明技术方案做出可能的变动和修改，因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化及修饰，均属于本发明技术方案的保护范围。

Claims (12)

1.一种分段沟道晶体管的形成方法，其特征在于，包括：
提供半导体衬底；
在所述半导体衬底表面形成第一外延层；
在所述第一外延层表面形成第二外延层；
图形化所述第二外延层，形成若干第一开口，暴露出第一外延层的部分表面；
沿第一开口刻蚀所述第一外延层，去除所述第一开口底部的第一外延层以及位于所述第一开口两侧的第二外延层下方的部分第一外延层，形成第二开口，使部分第二外延层悬空，减少第一外延层与第二外延层、半导体衬底之间的接触面积；
在所述第二开口内形成介质层，所述介质层的表面低于第二外延层的表面并且部分第二外延层与半导体衬底之间通过介质层隔离；
形成横跨所述介质层和第二外延层的栅极结构；
在所述栅极结构两侧的第二外延层内形成源极和漏极。
2.根据权利要求1所述的分段沟道晶体管的形成方法，其特征在于，所述第一外延层的材料为SiGe或GaAs，所述第二外延层的材料为Si或Ge。
3.根据权利要求1所述的分段沟道晶体管的形成方法，其特征在于，所述第一外延层的材料和第二外延层的材料之间具有刻蚀选择性，所述第一外延层的材料和半导体衬底的材料之间具有刻蚀选择性。
4.根据权利要求1所述的分段沟道晶体管的形成方法，其特征在于，所述第一开口的宽度为10nm～50nm。
5.根据权利要求1所述的分段沟道晶体管的形成方法，其特征在于，所述第一外延层的厚度为5nm～100nm，所述第二外延层的厚度为5nm～100nm。
6.根据权利要求1所述的分段沟道晶体管的形成方法，其特征在于，所述第二开口的宽度为15nm～300nm。
7.根据权利要求1所述的分段沟道晶体管的形成方法，其特征在于，采用干法刻蚀工艺刻蚀所述第一外延层，形成第二开口。
8.根据权利要求7所述的分段沟道晶体管的形成方法，其特征在于，所述干法刻蚀工艺采用HCl作为刻蚀气体，温度为550℃～670℃，压力为0.08托～3托。
9.根据权利要求1所述的分段沟道晶体管的形成方法，其特征在于，所述介质层的表面低于第二外延层的表面5nm～100nm。
10.根据权利要求1所述的分段沟道晶体管的形成方法，其特征在于，所述介质层的材料为氧化硅或氮氧化硅。
11.根据权利要求1所述的分段沟道晶体管的形成方法，其特征在于，所述第一外延层为重掺杂外延层，所述第一外延层的掺杂浓度为5E15atom/cm3～2E20atom/cm3。
12.根据权利要求11所述的分段沟道晶体管的形成方法，其特征在于，形成所述重掺杂外延层的方法为离子注入或原位掺杂。
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