CN105590854B - 半导体器件制造方法 - Google Patents

半导体器件制造方法 Download PDF

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Abstract

一种半导体器件制造方法，包括：在衬底上依次形成穿通阻挡层以及半导体材料层；在半导体材料层上形成掩膜图形；利用掩膜图形依次刻蚀半导体材料层和穿通阻挡层，直至进入衬底中，在衬底上形成包含了半导体材料层和穿通阻挡层的多个鳍片；在多个鳍片之间的衬底上形成浅沟槽隔离。依照本发明的半导体器件制造方法，先形成穿通阻挡层然后外延并刻蚀形成鳍片，通过浓度分布超陡的PTSL层降低了器件的漏电并且改善了器件的短沟道效应，采用兼容主流硅工艺降低了成本、提高了导热性，并且采用高迁移率材料用作沟道区以有效提高器件驱动性能。

Description

半导体器件制造方法
技术领域
本发明涉及一种半导体器件制造方法，特别是涉及一种FinFET制造方法。
背景技术
在当前的亚20nm技术中，三维多栅器件(FinFET或Tri-gate)是主要的器件结构，这种结构增强了栅极控制能力、抑制了漏电与短沟道效应。
例如，双栅SOI结构的MOSFET与传统的单栅体Si或者SOI MOSFET相比，能够抑制短沟道效应(SCE)以及漏致感应势垒降低(DIBL)效应，具有更低的结电容，能够实现沟道轻掺杂，可以通过设置金属栅极的功函数来调节阈值电压，能够得到约2倍的驱动电流，降低了对于有效栅氧厚度(EOT)的要求。而三栅器件与双栅器件相比，栅极包围了沟道区顶面以及两个侧面，栅极控制能力更强。进一步地，全环绕纳米线多栅器件更具有优势。现有技术中，为了进一步提高器件的性能以及降低成本，主流的CMOS器件开始由平面器件逐渐转变为鳍片场效应晶体管(FinFET)。
对于体Si衬底而言，为了防止在Si质鳍片顶部构成的源漏区、沟道区与鳍片底部的衬底之间的泄漏电流，需要通过注入掺杂或注入氧化等工艺在沟道区下部形成穿通阻挡层(PTSL)，例如向n沟道区下部注入形成p+高浓度隔离区，通过反向偏置的PN结来隔离可能的泄漏电流。然而，常规工艺中，该PTSL注入会导致沟道区内部浓度不均匀的掺杂，例如PTSL层中的掺杂剂受到后续高温退火影响而扩散进入沟道区中，导致沟道区内部载流子迁移率退化，器件驱动性能下降。同时，由于常规的注入方法很难在大高宽比的沟道底部形成浓度分布超陡的隔离掺杂层(沿深度方向的浓度分布出现明显的台阶式变化，例如在某一特定深度掺杂剂分布浓度突然减小2个数量级以上)，而仅能够形成变化率较小的平缓过渡。如此导致沟道区底部之上的沟道区与下部的掺杂隔离区的浓度接近(例如仅有一个数量级差别甚至更小)，这将导致沟道区底部的部分掺杂隔离区也可以在电场影响下形成额外的沟道，从而使得器件的短沟道效应变差。
解决上述问题的通常方法是采用SOI衬底，通过埋氧层(BOX)来提供顶部薄硅层中的沟道区与下方较厚的衬底之间的绝缘隔离。然而，SOI衬底的制造成本远大于传统的体Si衬底，并且电路的散热性差也制约了在小的占地面积下集成大量CMOS器件，不利于器件性能的提高。
发明内容
由上所述，本发明的目的在于克服上述技术困难，提出一种新的FinFET制造方法，先形成穿通阻挡层然后外延并刻蚀形成鳍片，通过浓度分布超陡的PTSL层降低了器件的漏电并且改善了器件的短沟道效应，同时也降低了成本。
为此，本发明提供了一种半导体器件制造方法，包括：在衬底上依次形成穿通阻挡层以及半导体材料层；在半导体材料层上形成掩膜图形；利用掩膜图形依次刻蚀半导体材料层和穿通阻挡层，直至进入衬底中，在衬底上形成包含了半导体材料层和穿通阻挡层的多个鳍片；在多个鳍片之间的衬底上形成浅沟槽隔离。
其中，形成穿通阻挡层以及半导体材料层的步骤进一步包括：在衬底表面形成衬垫层；穿过衬垫层对衬底执行离子注入，在衬底表面上形成穿通阻挡层；去除衬垫层，暴露穿通阻挡层的表面；在穿通阻挡层上外延生长半导体材料层。
其中，采用低注入能量、高注入剂量的离子注入形成高掺杂、浅结深的穿通阻挡层。
其中，去除衬垫层之前进一步包括，采用高注入能量、低注入剂量的离子注入形成低掺杂、深结深的阱区。
其中，形成穿通阻挡层以及半导体材料层的步骤进一步包括：在衬底表面外延生长半导体材料层，并且同时执行原位掺杂；执行退火，驱使掺杂离子聚集在衬底与半导体材料层之间界面处形成穿通阻挡层。
其中，形成掩膜图形的工艺为光刻/刻蚀工艺，或者侧墙转移工艺。
其中，形成浅沟槽隔离之后进一步包括，在多个鳍片顶部形成盖层。
其中，半导体材料层为一层或者多层，每一层材料选自II、III、IV、V、VI族半导体材料的一种或其组合。
其中，半导体材料层的材质为高迁移率材料和/或常规半导体材料层，选自单晶硅、单晶锗、锗硅、III-V族化合物半导体、II-VI族化合物半导体。
其中，穿通阻挡层中含有的掺杂离子使其导电类型与将要形成的器件的源漏区的离子类型相反。
其中，衬垫层的材质选自氧化硅、氮化硅、氮氧化硅、掺杂碳的氧化硅的任一种或其组合。
其中，浅沟槽隔离的顶部高于穿通阻挡层的底部，并且低于穿通阻挡层的顶部。
依照本发明的半导体器件制造方法，先形成穿通阻挡层然后外延并刻蚀形成鳍片，通过浓度分布超陡的PTSL层降低了器件的漏电并且改善了器件的短沟道效应，采用兼容主流硅工艺降低了成本、提高了导热性，并且采用高迁移率材料用作沟道区以有效提高器件驱动性能。
附图说明
以下参照附图来详细说明本发明的技术方案，其中：
图1至图6为依照本发明的FinFET制造方法各步骤的剖视图；以及
图7为依照本发明的FinFET器件制造方法的示意性流程图。
具体实施方式
以下参照附图并结合示意性的实施例来详细说明本发明技术方案的特征及其技术效果，公开了低成本形成浓度分布超陡PTSL层的三维多栅FinFET制造方法。需要指出的是，类似的附图标记表示类似的结构，本申请中所用的术语“第一”、“第二”、“上”、“下”等等可用于修饰各种器件结构或制造工序。这些修饰除非特别说明并非暗示所修饰器件结构或制造工序的空间、次序或层级关系。
如图1所示，在衬底1上形成衬垫层2。提供衬底1，其材质可以为单晶硅、SOI、单晶锗、GeOI、应变硅(Strained Si)、锗硅(SiGe)，或是化合物半导体材料，例如氮化镓(GaN)、砷化镓(GaAs)、磷化铟(InP)、锑化铟(InSb)，以及碳基半导体例如石墨烯、SiC、碳纳管等等。在本发明一个优选实施例中，衬底1为单晶硅，以便于与CMOS工艺兼容并且降低制造成本。在衬底1顶面上形成衬垫层2，工艺例如热氧化、化学氧化、浅注入氧和/或氮之后退火、PECVD、HDPCVD、MBE、ALD等，衬垫层2材质例如氧化硅、氮化硅、氮氧化硅、掺杂碳的氧化硅等等。衬垫层2用于在图2所示注入过程中通过吸收、俘获等机制而控制注入的掺杂剂的浓度分布。在本发明一个优选实施例中，衬垫层2厚度仅为0.5～3nm，并优选1nm。
如图2所示，穿过衬垫层2向衬底1中离子注入掺杂剂，形成穿通阻挡层3。优选地，采用低能量(相较于稍后的阱区，减小注入深度)高剂量(相较于稍后的阱区，提高层3的掺杂浓度以利于通过反向偏置PN结阻挡可能的泄漏电流)离子注入工艺，在衬底1表面(贴近或者抵接衬垫层2底部，例如距离衬垫层2的底部不超过1nm，优选0～0.5nm)形成高浓度的掺杂区以用作穿通阻挡层3。在本发明一个优选实施例中，注入能量例如500eV～3KeV并优选1KeV～2.5KeV，注入剂量例如1019～5*1021原子/cm3，掺杂剂依照pFinFET和nFinFET类型而选取使得穿通阻挡层3的导电类型与源漏区的离子类型相反。优选地，通过调整衬垫层2的厚度以及离子注入的工艺参数，使得绝大部分(例如数量百分比大于95％)注入的掺杂离子均分布在一定深度内，而在穿通阻挡层3的底面上掺杂剂浓度降低了至少两个数量级，由此形成了超陡的高浓度掺杂区。任选地，之后可以增大注入能量(相较于之前的PTSL 3)、减小注入剂量(相较于之前的PTSL 3)，在穿通阻挡层3下方形成深度较大、浓度较低的阱区(未示出)。
如图3所示，在穿通阻挡层3上外延半导体材料层4。优选地，外延工艺之前采用湿法工艺(例如dHF、dBOE针对氧化硅材质，热磷酸针对氮化硅材质，强氧化剂与强酸配合使用针对氮氧化硅等其他材质)、或者干法工艺(例如在等离子干法刻蚀或者RIE工艺中，调整碳氟基刻蚀气体的配比、例如碳氟比等，降低对于衬底1材质的刻蚀速率并同时提高对于衬垫层2的刻蚀速率)完全去除衬垫层2，暴露了衬底1表面的穿通阻挡层3。随后，采用PECVD、HDPCVD、MOCVD、MBE、ALD等工艺，在穿通阻挡层3顶面上外延生长半导体材料层4，用于后续形成器件的鳍片结构。半导体材料层4的材质可以与衬底1材质相同，例如均为单晶硅；也可以具有不同于衬底1的晶格常数，从而相对于衬底1具有更大的载流子迁移率，便于提高器件的驱动能力。其中，半导体材料层为一层或者多层，每一层材料选自II、III、IV、V、VI族半导体材料的一种或其组合。其中，半导体材料层的材质为高迁移率材料和/或常规半导体材料层，选自单晶硅、单晶锗、锗硅、III-V族化合物半导体、II-VI族化合物半导体。具体地，半导体材料层4的材质例如单晶硅、单晶锗、锗硅、III-V族化合物、II-VI族化合物，包括SiGe、Si:C、Si:H、SiSn、GeSn、SiGe:C、GaN、GaAs、InP、InSb等及其组合。半导体材料层4的厚度例如20～1000nm，并优选50～200nm。
如图4所示，在半导体材料层4顶部形成掩膜图形5。例如通过旋涂、丝网印刷、喷涂等工艺形成光刻胶(未示出)，并光刻/刻蚀形成软质的掩膜图形5。也可以通过沉积、溅射工艺形成氧化物或氮化物的硬掩膜层，并以光刻胶图形为掩膜刻蚀形成硬质的掩膜图形5。值得注意的是，虽然图4仅示出了一个掩膜图形，但是实际上可以在层4顶部形成沿垂直于纸面而平行延伸分布的多个掩膜图形5，以便于稍后形成多个平行的鳍片结构。在本发明另一个优选实施例中，掩膜图形5通过侧墙转移工艺形成，例如先形成间距和尺寸较宽的粗线条(未示出)，在粗线条两侧通过沉积、刻蚀等工艺形成薄的侧墙，然后选择性刻蚀去除粗线条，在层4顶部留下了多个侧墙5构成的细线条。
如图5所示，以掩膜图形5为掩膜，依次刻蚀半导体材料层4、穿通阻挡层3，直至深入衬底1中，形成了鳍片结构5/4/3，以及鳍片结构之间的沟槽1G。刻蚀工艺优选各向异性的干法刻蚀，例如等离子干法刻蚀或RIE，刻蚀气体例如碳氟基气体(至少含有碳、氟原子，还可以还有氢、氮、氧等其他原子)、氯气、溴蒸汽、HCl、HBr等，还可以添加氧气、CO、臭氧等氧化剂以调节刻蚀速率。在本发明一个优选实施例中，刻蚀深入衬底1的深度(也即剩余的PTSL层3正下方剩余衬底1的部分高于衬底1其余部分的高度)大于等于20nm，并优选50～350nm。
如图6所示，在鳍片结构之间的沟槽中填充绝缘材料形成浅沟槽隔离(STI)6。例如通过热氧化、LPCVD、PECVD等工艺，在鳍片结构之间的沟槽1G中形成了氧化物材料的STI 6。在本发明一个优选实施例中，STI 6材质为氧化硅。STI 6的顶部优选地高于穿通阻挡层(PTSL)3的底部，并且进一步优选地低于PTSL 3的顶部，如此可以在垂直方向上通过PTSL 3阻挡泄漏电流而在水平方向上利用STI 3阻挡侧向或者表面泄漏电流。在本发明一个实施例中，STI 6形成过程中也会在外延的半导体材料层4的顶部和/或侧面形成薄的原生氧化物(例如SiGeO)，而这种氧化物通常是不稳定的，可能在后续的沉积、刻蚀、退火处理过程中发生裂纹，增大了未来沟道区和源漏区的表面缺陷密度。为此，可以优选地在形成STI 6之后、后续在鳍片结构4顶部上形成栅极堆叠之前，在鳍片结构顶部、也即外延的半导体材料层4顶部外延形成薄的盖层(未示出)，其材质例如单晶硅或单晶锗。
如上所述，完成了FinFET器件鳍片的制备。此后，采用常规工艺完成FinFET器件制造，例如在层4顶部沉积、刻蚀形成假栅极堆叠，在假栅极堆叠两侧(垂直纸面方向)形成栅极侧墙和源漏区，假栅极堆叠下方的层4用作沟道区，在整个器件上形成层间介质层，刻蚀去除假栅极堆叠留下栅极开口，在栅极开口中沉积高k材料的栅极绝缘层以及金属材质的栅极导电层，刻蚀层间介质层形成暴露源漏区的接触孔，在接触孔中沉积金属材质形成接触塞等等。
以上图1至图6示出了根据本发明一个实施例的对应于图7流程图的各个步骤的剖视图。然而根据本发明另一实施例，图2与图3所示的步骤可以简并为一步，例如在衬底1顶面上不首先形成衬垫层2，而是直接外延生长半导体材料层4，在该外延生长中通过交替、间歇式通入含有掺杂元素的辅助原料气(例如硼烷、砷烷等等)而原位掺杂，使得半导体材料层4靠底部的一部分形成掺杂的穿通阻挡层3。辅助原料气的调节可以通过在某一时刻、例如对应于层3厚度的沉积时间的时刻停止通入来获得较为陡峭的浓度分布，或者自底向上逐渐减小辅助原料气的流量直至为零而获得较为平缓的浓度分布。优选地，外延生长过程中原位掺杂之后执行进一步的退火工艺，例如激光快速退火，温度700～850摄氏度、时间1s～1min，驱使掺杂离子扩散而聚集至半导体材料层4与衬底1之间的界面处，提高了穿通阻挡层3的浓度，有利于更好地限制泄漏电流。
依照本发明的半导体器件制造方法，先形成穿通阻挡层然后外延并刻蚀形成鳍片，通过浓度分布超陡的PTSL层降低了器件的漏电并且改善了器件的短沟道效应，采用兼容主流硅工艺降低了成本、提高了导热性，并且采用高迁移率材料用作沟道区以有效提高器件驱动性能。
尽管已参照一个或多个示例性实施例说明本发明，本领域技术人员可以知晓无需脱离本发明范围而对器件结构做出各种合适的改变和等价方式。此外，由所公开的教导可做出许多可能适于特定情形或材料的修改而不脱离本发明范围。因此，本发明的目的不在于限定在作为用于实现本发明的最佳实施方式而公开的特定实施例，而所公开的器件结构及其制造方法将包括落入本发明范围内的所有实施例。

Claims (10)

1.一种半导体器件制造方法，包括：
在衬底表面形成衬垫层；
穿过衬垫层对衬底执行离子注入，在衬底表面上形成穿通阻挡层，衬垫层用于在离子注入过程中通过吸收、俘获机制而控制注入的掺杂剂的浓度分布；
去除衬垫层，暴露穿通阻挡层的表面；
在穿通阻挡层上外延生长半导体材料层；
在半导体材料层上形成掩膜图形；
利用掩膜图形依次刻蚀半导体材料层和穿通阻挡层，直至进入衬底中，在衬底上形成包含了半导体材料层和穿通阻挡层的多个鳍片；
在多个鳍片之间的衬底上形成浅沟槽隔离。
2.如权利要求1的半导体器件制造方法，其中，采用低注入能量、高注入剂量的离子注入形成高掺杂、浅结深的穿通阻挡层。
3.如权利要求1的半导体器件制造方法，其中，去除衬垫层之前进一步包括，采用高注入能量、低注入剂量的离子注入形成低掺杂、深结深的阱区。
4.如权利要求1的半导体器件制造方法，其中，形成掩膜图形的工艺为光刻/刻蚀工艺，或者侧墙转移工艺。
5.如权利要求1的半导体器件制造方法，其中，形成浅沟槽隔离之后进一步包括，在多个鳍片顶部形成盖层。
6.如权利要求1的半导体器件制造方法，其中，半导体材料层为一层或者多层，每一层材料选自II、III、IV、V、VI族半导体材料的一种或其组合。
7.如权利要求1的半导体器件制造方法，其中，半导体材料层的材质为高迁移率材料或单晶硅。
8.如权利要求7所述的半导体器件制造方法，其中，所述高迁移率材料为单晶锗、锗硅、III-V族化合物半导体、II-VI族化合物半导体。
9.如权利要求1的半导体器件制造方法，其中，穿通阻挡层中含有的掺杂离子使其导电类型与将要形成的器件的源漏区离子类型相反。
10.如权利要求1的半导体器件制造方法，其中，浅沟槽隔离的顶部高于穿通阻挡层的底部，并且低于穿通阻挡层的顶部。
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