CN103824775A - FinFET及其制造方法 - Google Patents
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Abstract
公开了一种FinFET及其制造方法。该制造FinFET的方法包括：在半导体衬底上形成穿通阻止层；在穿通阻止层上形成第一半导体层；在第一半导体层中形成源区和漏区；由第一半导体层形成半导体鳍片，源区和漏区在半导体鳍片的两端与半导体鳍片接触；以及形成横跨半导体鳍片的栅堆叠，栅堆叠包括栅极导体和夹在栅极导体和半导体鳍片之间的栅极电介质。本发明的方法通过后鳍(fin-last)工艺制造FinFET，有利于集成高K栅极电介质和金属栅以及作为应力源的源区和漏区，从而改善器件性能。
Description
技术领域
本发明涉及半导体技术，更具体地，涉及具有鳍片的场效应晶体管(FinFET)及其制造方法。
背景技术
集成电路技术的一个重要发展方向是金属氧化物半导体场效应晶体管(MOSFET)的尺寸按比例缩小，以提高集成度和降低制造成本。然而，众所周知的是随着MOSFET的尺寸减小会产生短沟道效应。随着MOSFET的尺寸按比例缩小，栅极的有效长度减小，使得实际上由栅极电压控制的耗尽层电荷的比例减少，从而阈值电压随沟道长度减小而下降。当栅极长度小于30纳米时，常规的MOSFET难以控制短沟道效应。
为了抑制短沟道效果，在美国专利US6,413,802中公开了在SOI上形成的FinFET，包括在半导体材料的鳍片(Fin)的中间形成的沟道区，以及在鳍片两端形成的源/漏区。栅电极在沟道区的两个侧面包围沟道区(即双栅结构)，从而反型层形成在沟道各侧上。鳍片中的沟道区厚度很薄，使得整个沟道区都能受到栅极的控制，因此能够起到抑制短沟道效应的作用。
通过向MOSFET的沟道区施加合适的应力，可以提高载流子的迁移率，从而减小导通电阻并提高器件的开关速度。当形成的器件是n型MOSFET时，应当沿着沟道区的纵向方向对沟道区施加拉应力，并且沿着沟道区的横向方向对沟道区施加压应力，以提高作为载流子的电子的迁移率。相反，当晶体管是p型MOSFET时，应当沿着沟道区的纵向方向对沟道区压应力，并且沿着沟道区的横向方向对沟道区施加拉应力，以提高作为载流子的空穴的迁移率。
采用与半导体衬底的材料不同的半导体材料形成源区和漏区，可以产生期望的应力。对于n型MOSFET，在Si衬底上形成的Si:C源区和 漏区可以沿着沟道区的纵向方向对沟道区施加拉应力。对于p型MOSFET，在Si衬底上形成的SiGe源区和漏区可以沿着沟道区的纵向方向对沟道区施加压应力。用于提供应力的源区和漏区应当具有一定的体积以产生所需的应力，因此，在应力增强的MOSFET中通常采用体硅衬底。
然而，期望在体硅上形成FinFET以及进一步利用应力改善器件的性能。
发明内容
本发明的目的是提供一种应力增强的FinFET及其制造方法。
根据本发明的一方面，提供一种制造FinFET的方法，包括：在半导体衬底上形成穿通阻止层；在穿通阻止层上形成第一半导体层；在第一半导体层中形成源区和漏区；由第一半导体层形成半导体鳍片，源区和漏区在半导体鳍片的两端与半导体鳍片接触；以及形成横跨半导体鳍片的栅堆叠，栅堆叠包括栅极导体和夹在栅极导体和半导体鳍片之间的栅极电介质。
根据本发明的另一方面，提供一种FinFET，包括：半导体衬底；位于半导体衬底上的穿通阻止层；位于穿通阻止层上的半导体鳍片；位于穿通阻止层上的源区和漏区，源区和漏区在半导体鳍片的两端与半导体鳍片接触；以及位于半导体鳍片的顶部和侧壁上的栅堆叠，其中栅堆叠包括栅极导体和夹在栅极导体和半导体鳍片之间的栅极电介质。
本发明的方法通过后鳍(fin-last)工艺制造FinFET，其中首先形成源区和漏区，然后形成半导体鳍片和栅堆叠。该方法可以将高k栅介质层和金属栅极集成到鳍型场效应晶体管中，减小器件的短沟道效应，有利于集成高K栅极电介质和金属栅以及作为应力源的源区和漏区，从而改善器件性能。通过与半导体鳍片不同的材料形成与半导体鳍片的两端接触的源区和漏区，可以根据器件类型可以向半导体鳍片施加不同的应力，从而增加沟道载流子的迁移率。
附图说明
图1-9示出了根据本发明的方法制造FinFET的各个阶段的半导体结构的示意图，其中在图1-4、5b-9b中示出了沿沟道区的纵向方向的截面图，在图5c-9c中示出了沿沟道区的横向方向的截面图，在图5a-9a中示出半导体结构的俯视图。
具体实施方式
以下将参照附图更详细地描述本发明。在各个附图中，相同的元件采用类似的附图标记来表示。为了清楚起见，附图中的各个部分没有按比例绘制。
为了简明起见，可以在一幅图中描述经过数个步骤后获得的半导体结构。
应当理解，在描述器件的结构时，当将一层、一个区域称为位于另一层、另一个区域“上面”或“上方”时，可以指直接位于另一层、另一个区域上面，或者在其与另一层、另一个区域之间还包含其它的层或区域。并且，如果将器件翻转，该一层、一个区域将位于另一层、另一个区域“下面”或“下方”。
如果为了描述直接位于另一层、另一个区域上面的情形，本文将采用“直接在......上面”或“在......上面并与之邻接”的表述方式。
在本申请中，术语“半导体结构”指在制造半导体器件的各个步骤中形成的整个半导体结构的统称，包括已经形成的所有层或区域；术语“沟道区的纵向方向”指从源区到漏区和方向，或相反的方向；术语“沟道区的横向方向”在与半导体衬底的主表面平行的平面内与沟道区的纵向方向垂直的方向。例如，对于在(100)上硅晶片上形成的MOSFET，沟道区的纵向方向通常沿着硅晶片的<110>方向，沟道区的横向方向通常沿着硅晶片的<011>方向。
在下文中描述了本发明的许多特定的细节，例如器件的结构、材料、尺寸、处理工艺和技术，以便更清楚地理解本发明。但正如本领域的技术人员能够理解的那样，可以不按照这些特定的细节来实现本发明。
除非在下文中特别指出，MOSFET的各个部分可以由本领域的技术人员公知的材料构成。半导体材料例如包括III-V族半导体，如GaAs、 InP、GaN、SiC，以及IV族半导体，如Si、Ge。栅极导体可以由能够导电的各种材料形成，例如金属层、掺杂多晶硅层、或包括金属层和掺杂多晶硅层的叠层栅极导体或者是其他导电材料，例如为TaC、TiN、TaTbN、TaErN、TaYbN、TaSiN、HfSiN、MoSiN、RuTax、NiTax，MoNx、TiSiN、TiCN、TaAlC、TiAlN、TaN、PtSix、Ni3Si、Pt、Ru、Ir、Mo、HfRu、RuOx和所述各种导电材料的组合。栅极电介质可以由SiO2或介电常数大于SiO2的材料构成，例如包括氧化物、氮化物、氧氮化物、硅酸盐、铝酸盐、钛酸盐，其中，氧化物例如包括SiO2、HfO2、ZrO2、Al2O3、TiO2、La2O3，氮化物例如包括Si3N4，硅酸盐例如包括HfSiOx，铝酸盐例如包括LaAlO3，钛酸盐例如包括SrTiO3，氧氮化物例如包括SiON。并且，栅极电介质不仅可以由本领域的技术人员公知的材料形成，也可以采用将来开发的用于栅极电介质的材料。
按照本发明的实施例，执行图1至9中所示的以下步骤以制造应力增强的MSOFET，在图中示出了不同阶段的半导体结构的截面图。如果必要，在图中还示出了俯视图，在俯视图中采用线AA表示沿沟道区的纵向方向的截取位置，采用线BB表示沿沟道区的横向方向的截取位置。
该方法开始于图1所示的半导体结构，在半导体衬底101上依次形成穿通阻止层(punch-through stopper layer)102、第一半导体层103、第一氧化物层104和第一氮化物层105。半导体衬底101例如由Si组成。如果需要，对半导体衬底101可以进行阱注入和阱退火。穿通阻止层102例如由掺杂半导体材料组成，厚度约为10-50nm。第一半导体层103将用于形成半导体鳍片，例如由Si组成，厚度约为20-100nm。第一氧化物层104例如由氧化硅组成，厚度约为2-10nm。第一氮化物层105例如由氮化硅组成，厚度约为50-150nm。正如已知的那样，第一氧化物层104可以减轻半导体衬底101和第一氮化物层105之间的应力。衬底氮化物层105在随后的蚀刻步骤中用作化学机械抛光(CMP)的停止层，以及用作蚀刻的硬掩模。
用于形成上述各层的工艺是已知的。例如，通过电子束蒸发(EBM)、化学气相沉积(CVD)、原子层沉积(ALD)、溅射等沉积工艺形成穿通阻止层102和第一半导体层103。例如，通过热氧化形成第一氧化物层 104。例如，通过化学气相沉积形成第一氮化物层105。
在一个优选的实施例中，穿通阻止层102是在半导体衬底101上外延生长的例如Si或SiGe的半导体层。对穿通阻止层102原位掺杂，其掺杂浓度例如为1e18-2e19/cm3。对于p型FinFET采用n型杂质，如As或P，对于n型FinFET采用p型杂质，如In、BF2或B。穿通阻止层102的掺杂类型与源区和漏区的掺杂类型相反，从而可以阻断FinFET的源区和漏区经由半导体衬底101的漏电流路径。
然后，通过旋涂在第一氮化物层105上形成光致抗蚀剂层PR1，并通过其中包括曝光和显影的光刻工艺将光致抗蚀剂层PR1形成用于限定将要形成的半导体鳍片的纵向尺寸(即长度)的图案。利用光致抗蚀剂层PR1作为掩模，通过干法蚀刻，如离子铣蚀刻、等离子蚀刻、反应离子蚀刻、激光烧蚀，或者通过其中使用蚀刻剂溶液的湿法蚀刻，从上至下依次去除第一氮化物层105、第一氧化物层104、第一半导体层103的暴露部分。该蚀刻进一步去除穿通阻止层102的一部分，例如通过控制蚀刻时间，使得该蚀刻在穿通阻止层102中的一定深度位置停止，如图2所示。通过在溶剂中溶解或灰化去除光致抗蚀剂层PR1。
该蚀刻形成用于源区和漏区的开口。应当注意，在图2及随后的图中示出的半导体结构仅仅是半导体衬底101上的一部分，例如，位于浅沟槽隔离(STI，未示出)围绕的有源区中。正如本领域的技术人员可以理解的那样，尽管在图中示出的蚀刻部分为台阶状态，但在大多数情形下，该蚀刻部分实际上是半导体结构中的沟槽或开口。
然后，通过已知的沉积工艺，在开口内形成第二半导体层106，如图3所示。在优选的实施例中，第二半导体层106可以是仅仅在开口内生长并填充开口的一部分的外延半导体层。替代地，第二半导体层106可以是在半导体结构上形成的覆盖层以填充开口，然后通过采用第一氮化物层105作为停止层的化学机械抛光(CMP)去除开口外的部分，以及进行回蚀刻，使得第二半导体层106仅仅填充开口的一部分。
第二半导体层106包括位于第一半导体层103两侧的两个部分，用于形成FinFET的源区和漏区。而且，第二半导体层106与第一半导体层103不同的材料组成，从而可以向将要形成的半导体鳍片施加应力。。 例如，对于p型FinFET，第二半导体层106由SiGe组成且掺入原子百分比约为15-75％的Ge，对于n型FinFET，第二半导体层106由Si:C组成且掺入原子百分比约为0.5-2％的C。
第二半导体层106的侧面与第一半导体层103的侧面相邻，从而可以向第一半导体层103中的沟道区施加合适的应力。优选地，第二半导体层106的顶部可以与第一半导体层103的顶部齐平，或者更高，以最大化与第一半导体层103的接触面积，从而相应地最大化应力作用。
然后，通过已知的沉积工艺，在半导体衬底上形成覆盖的第二氧化物层107，然后通过采用第一氮化物层105作为停止层的CMP去除开口外的部分，使得第二氧化物层107填充开口的剩余部分，如图4所示。
然后，通过旋涂在半导体结构上形成光致抗蚀剂层PR2，并通过其中包括曝光和显影的光刻工艺将光致抗蚀剂层PR2形成用于限定将要形成的半导体鳍片的横向尺寸(即宽度)的图案。利用光致抗蚀剂层PR2和第二氧化物层107作为掩模，通过干法蚀刻，如离子铣蚀刻、等离子蚀刻、反应离子蚀刻、激光烧蚀，或者通过其中使用蚀刻剂溶液的湿法蚀刻，从上至下依次去除第一氮化物层105、第一氧化物层104和第一半导体层103的暴露部分。该蚀刻在穿通阻止层102的顶部停止，如图5a、5b和5c所示。通过在溶剂中溶解或灰化去除光致抗蚀剂层PR2。
应当注意，由于蚀刻速率较低，第二氧化物层107可以在该蚀刻中作为硬掩模。然而，该第二氧化物层107也可能部分地受到蚀刻使得厚度减小。
该蚀刻使得第一半导体层103形成半导体鳍片，其中不仅限定了该半导体鳍片的宽度，而且形成暴露半导体鳍片的侧壁的开口。如上所述，尽管在图5c中示出的蚀刻部分为台阶状态，但该蚀刻部分实际上是半导体结构中的沟槽或开口。该半导体鳍片的两端与第二半导体层106形成的源区和漏区接触。第一氧化物层104和第一氮化物层105位于该半导体鳍片的顶部。
然后，通过已知的沉积工艺，在半导体结构上形成覆盖的第二氮化物层108，接着可以对第二氮化物层108进行CMP以获得平整的表面，如图6a、6b和6c所示。
然后，在未使用掩模的情形下，通过选择性的干法蚀刻或湿法蚀刻，相对于第一氧化物层104和第二氧化物层107去除第二氮化物层108的一部分，如图7a、7b和7c所示。第二氮化物层108仅仅保留位于开口底部的一部分。该蚀刻进一步去除位于第二氮化物层108下方的第一氮化物层105，从而暴露半导体鳍片的顶部。
然后，通过已知的沉积工艺，在半导体结构上形成共形的第三氧化物层。第三氧化物层例如由氧化硅组成，厚度约为5-10nm。以第二氮化物层108作为停止层，例如采用反应离子蚀刻，对第三氧化物层进行各向异性蚀刻，使得仅仅第三氧化物层位于第二半导体层106和第二氧化物层107的侧壁上的部分保留而形成栅极侧墙109，如图8a、8b和8c所示。第一半导体层103的厚度(即鳍片的侧壁的高度)远小于第二半导体层106和第二氧化物层107的在开口内的暴露侧壁的高度，结果在对第三氧化物层进行各向异性蚀刻时，可以完全去除第三氧化物层位于鳍片侧壁上的部分。此外，在蚀刻中，第二氧化物层107也可能部分地受到蚀刻使得厚度减小。
然后，通过已知的沉积工艺，在半导体结构上依次形成共形的电介质层以及覆盖的栅极材料层。电介质层至少覆盖半导体鳍片的顶部和侧壁。电介质层例如由高K材料组成，优选为HfO2，厚度约为2-4nm。栅极材料层的厚度应当足以填充开口。接着，以第二氧化物层107作为停止层进行化学机械抛光，去除电介质层和多晶硅层位于开口外部的部分，从而形成包括栅极电介质110和栅极导体111的栅堆叠，如图9a、9b和9c所示。栅极导体111位于第一半导体层103形成的半导体鳍片的顶部和两个侧壁上，中间夹着栅极电介质110。栅极导体111沿着半导体鳍片的宽度方向延伸，与第二半导体层106中的源区和漏区之间由栅极侧墙109隔开，与穿通阻止层102之间由作为隔离层的第二氮化物层108隔开。
在优选的实施例中，在形成电介质层和形成栅极材料层之间，还可以共形的阈值调节金属层(未示出)，用于进一步调节FinFET的阈值电压。阈值调节金属层例如由选自TaN、TaAlN、TiAlN等的一种金属组成，厚度约为3-15nm。
在图9a、9b和9c所示的步骤之后，在半导体结构上形成层间绝缘层、位于层间绝缘层中并且到达第二半导体层106中的源区和漏区以及到达栅极导体111的通孔、位于层间绝缘层上表面的布线或电极，从而完成MOSFET的其他部分。
尽管在上述实施例中描述了应力增强的p型MOSFET及其中使用的应力源的材料，但本发明同样适应于应力增强的n型MOSFET。在n型MOSFET中，半导体衬底101例如由Si组成，第一半导体层101例如由Si组成，第二半导体层106例如由Si:C组成，用于形成源区和漏区，并且作为沿着沟道区的纵向方向对沟道区施加拉应力的应力源。除了应力源的材料不同之外，可以采用与上述方法类似的方法制造应力增强的n型MOSFET。
尽管在上述实施例中描述了第一氧化物层104、第二氧化物层107以及用于形成栅极侧墙109的第三氧化物层，以及第一氮化物层105、第二氮化物层108，但上述氧化物层和氮化物层的材料可以互换。也即，第一氧化物层104、第二氧化物层107和第三氧化物层可以改为由氮化物组成，同时，第一氮化物层105、第二氮化物层108可以改为由氧化物组成。
进一步地，本领域的技术人员可以理解，在替代的实施例中，上述氧化物层和氮化物层的材料可以由各种绝缘材料替代。也即，第一氧化物层104、第二氧化物层107和第三氧化物层可以改为由第一绝缘材料组成，同时，第一氮化物层105、第二氮化物层108可以改为由第二绝缘材料组成。重要的是第一绝缘材料和第二绝缘材料具有不同的蚀刻速率，使得可以相对于第一绝缘材料选择性地去除第二绝缘材料，以及相对于第二绝缘材料选择性地去除第一绝缘材料。
以上描述只是为了示例说明和描述本发明，而非意图穷举和限制本发明。因此，本发明不局限于所描述的实施例。对于本领域的技术人员明显可知的变型或更改，均在本发明的保护范围之内。
Claims (18)
1.一种制造FinFET的方法，包括：
在半导体衬底上形成穿通阻止层；
在穿通阻止层上形成第一半导体层；
在第一半导体层中形成源区和漏区；
由第一半导体层形成半导体鳍片，源区和漏区在半导体鳍片的两端与半导体鳍片接触；以及
形成横跨半导体鳍片的栅堆叠，栅堆叠包括栅极导体和夹在栅极导体和半导体鳍片之间的栅极电介质。
2.根据权利要求1所述的方法，其中穿通阻止层是半导体衬底上的外延层，并且原位掺杂成与源区和漏区的掺杂类型相反的掺杂类型。
3.根据权利要求2所述的方法，其中穿通阻止层的掺杂浓度约为1e18-2e19/cm3。
4.根据权利要求1所述的方法，其中形成源区和漏区包括：
蚀刻第一半导体层以形成到达穿通阻止层的第一开口；以及
通过在开口中外延生长半导体材料，形成源区和漏区。
5.根据权利要求4所述的方法，其中第一开口限定半导体鳍片的长度，并且形成半导体鳍片的步骤包括；
蚀刻第一半导体层以形成到达穿通阻止层的第二开口，从而形成半导体鳍片，第二开口限定半导体鳍片的宽度。
6.根据权利要求5所述的方法，其中在形成半导体鳍片的步骤和形成栅堆叠的步骤之间，还包括：
在第二开口的底部形成隔离层。
7.根据权利要求5所述的方法，其中形成栅堆叠的步骤包括：
在第二开口与源区和漏区相邻的侧壁形成栅极侧墙；
在第二开口内半导体鳍片的顶部和侧壁上形成栅极电介质；以及
在栅极电介质上形成栅极导体。
8.根据权利要求1所述的方法，其中，半导体鳍片由第一半导体材料组成，源区和漏区由与第一半导体材料不同的第二半导体材料组成，使得源区和漏区沿着半导体鳍片的纵向方向对半导体鳍片施加应力。
9.根据权利要求8所述的方法，其中所述FinFET为p型，并且第一半导体材料为Si，第二半导体材料由SiGe组成且掺入原子百分比约为15-75％的Ge。
10.根据权利要求8所述的方法，其中所述FinFET为n型，并且第一半导体材料为Si，第二半导体材料由Si:C组成且掺入原子百分比约为0.5-2％的C。
11.一种FinFET，包括：
半导体衬底；
位于半导体衬底上的穿通阻止层；
位于穿通阻止层上的半导体鳍片；
位于穿通阻止层上的源区和漏区，源区和漏区在半导体鳍片的两端与半导体鳍片接触；以及
位于半导体鳍片的顶部和侧壁上的栅堆叠，其中栅堆叠包括栅极导体和夹在栅极导体和半导体鳍片之间的栅极电介质。
12.根据权利要求11所述的FinFET，其中穿通阻止层是半导体衬底上的外延层，并且原位掺杂成与源区和漏区的掺杂类型相反的掺杂类型。
13.根据权利要求12所述的FinFET，其中穿通阻止层的掺杂浓度约为1e18-2e19/cm3。
14.根据权利要求11所述的FinFET，还包括：
栅极侧墙，该栅极侧墙隔开栅极导体与源区和漏区。
15.根据权利要求11所述的FinFET，还包括：
隔离层，该隔离层隔开栅极导体和穿通阻止层。
16.根据权利要求11所述的FinFET，其中，半导体鳍片由第一半导体材料组成，源区和漏区由与第一半导体材料不同的第二半导体材料组成，使得源区和漏区沿着半导体鳍片的纵向方向对半导体鳍片施加应力。
17.根据权利要求16所述的FinFET，其中所述FinFET为p型，并且第一半导体材料为Si，第二半导体材料由SiGe组成且掺入原子百分比约为15-75％的Ge。
18.根据权利要求16所述的FinFET，其中所述FinFET为n型，并且第一半导体材料为Si，第二半导体材料由Si:C组成且掺入原子百分比约为0.5-2％的C。
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