WO2020141758A1 - 트랜지스터 소자, 이를 포함하는 삼진 인버터 장치, 및 이의 제조 방법 - Google Patents

트랜지스터 소자, 이를 포함하는 삼진 인버터 장치, 및 이의 제조 방법 Download PDF

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constant current
transistor element
fin structure
forming layer
substrate
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김경록
정재원
최영은
김우석
장지원
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울산과학기술원
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Definitions

  • the present disclosure relates to a transistor element, a ternary inverter device comprising the same, and a method for manufacturing the same.
  • the problem to be solved is to provide a transistor element having a constant current independent from the gate voltage.
  • the problem to be solved is to provide a ternary inverter device having a constant current independent from the input voltage.
  • the problem to be solved is to provide a method of manufacturing a transistor element having a constant current independent from a gate voltage.
  • the substrate A fin structure extending in a direction parallel to the upper surface of the substrate on the substrate; A source region and a drain region provided on the fin structure; A constant current forming layer provided under the fin structure; A gate insulating film provided on both side surfaces and an upper surface of the upper portion of the fin structure; And a gate electrode provided on the gate insulating film, wherein the gate electrode is provided between the source region and the drain region on the fin structure, and the constant current forming layer forms a constant current between the drain region and the substrate.
  • the constant current may be provided with a transistor element independent of the gate voltage applied to the gate electrode.
  • the constant current forming layer may be electrically connected to the lower portion of the source region and the lower portion of the drain region.
  • the constant current forming layer may directly contact the bottom surface of the source region and the bottom surface of the drain region.
  • the substrate and the constant current forming layer may have a first conductivity type, and the source region and the drain region may have a second conductivity type different from the first conductivity type.
  • the doping concentration of the constant current forming layer may be 3 X 10 18 cm -3 or more.
  • An electric field is formed between the drain region and the constant current forming layer, and the intensity of the electric field may be 10 6 V/cm or more.
  • the NMOS (NMOS) transistor device comprising: a substrate; A fin structure extending in a direction parallel to the upper surface of the substrate on the substrate; A source region and a drain region provided on the fin structure; Containing; a constant current forming layer provided below the fin structure, wherein the constant current forming layer directly contacts the bottom of the source region and the bottom of the drain region, forms a constant current between the drain region and the substrate, and the NMOS transistor
  • the drain region of the device and the drain region of the PMOS transistor element may be provided with a ternary inverter device having the same voltage.
  • Each of the NMOS transistor element and the PMOS transistor element includes: a gate insulating film provided on both side surfaces and an upper surface of the upper portion of the fin structure; And a gate electrode provided on the gate insulating layer, wherein the constant current may be independent from the gate voltage applied to the gate electrode.
  • the drain region of the NMOS transistor element and the drain region of the PMOS transistor element are: when the NMOS transistor element has a channel current that is superior to the constant current and the PMOS transistor element has the constant current that is superior to the channel current. , Having a first voltage, when the NMOS transistor element has the constant current that is superior to the channel current and the PMOS transistor element has the channel current that is superior to the constant current, has a second voltage, and the NMOS transistor element And when each of the PMOS transistor elements has the constant current that is superior to the channel current, a third voltage is provided, wherein the second voltage is greater than the first voltage, and the third voltage is the first voltage and the first voltage. It can have a value between 2 voltages.
  • the substrate and the constant current forming layer have the same conductivity types, and the doping concentration of the constant current forming layer may be higher than that of the substrate.
  • the doping concentration of the constant current forming layer may be 3 X 10 18 cm -3 or more.
  • a method of manufacturing a transistor device spaced apart from each other with the gate electrode therebetween may be provided.
  • the forming of the constant current forming layer may include: forming a pair of impurity films on both sides of the lower portion of the fin structure, respectively; And heat-treating the pair of impurity films.
  • the pair of impurity films may include a Boron Silicate Glass (BSG) film or a Phosphorus silicate glass (PSG) film.
  • BSG Boron Silicate Glass
  • PSG Phosphorus silicate glass
  • Forming the constant current forming layer may include implanting impurities into the lower portion of the fin structure using an ion implantation process.
  • the present disclosure can provide a transistor device having a constant current independent from the gate voltage.
  • the present disclosure can provide a ternary inverter device having a constant current independent from the input voltage.
  • the present disclosure can provide a method of manufacturing a transistor device having a constant current independent from the gate voltage.
  • FIG. 1 is a perspective view of a transistor device according to example embodiments.
  • FIG. 2 is a cross-sectional view taken along line I-I' and II-II' of the transistor device of FIG. 1.
  • FIG. 3 shows gate voltage-drain current graphs of NMOS transistor elements and conventional NMOS transistor elements according to the present disclosure.
  • FIG 4 shows gate voltage-drain current graphs of the PMOS transistor devices of the present disclosure and the conventional PMOS transistor devices.
  • FIG. 5 is a perspective view illustrating a method of manufacturing the transistor device of FIG. 1.
  • FIG. 6 is a cross-sectional view taken along line I-I' and II-II' of FIG. 5.
  • FIG. 7 is a perspective view illustrating a method of manufacturing the transistor device of FIG. 1.
  • FIG. 8 is a cross-sectional view taken along line I-I' and II-II' of FIG. 7.
  • FIG. 9 is a perspective view illustrating a method of manufacturing the transistor device of FIG. 1.
  • FIG. 10 is a cross-sectional view taken along line I-I' and II-II' of FIG. 9.
  • FIG. 11 is a perspective view illustrating a method of manufacturing the transistor device of FIG. 1.
  • FIG. 12 is a cross-sectional view taken along line I-I' and II-II' of FIG. 11.
  • Fig. 13 is a circuit diagram of a ternary inverter device according to example embodiments.
  • FIG. 14 shows a graph of gate voltage-drain current of ternary inverter devices and binary inverter devices of the present disclosure.
  • Vout 15 shows a graph of input voltage (Vin)-output voltage (Vout) of a ternary inverter device and a binary inverter device of the present disclosure.
  • top or “top” may include not only the one that is directly above and in contact, but also one that is not contacted.
  • FIG. 1 is a perspective view of a transistor device according to example embodiments.
  • 2 is a cross-sectional view taken along line I-I' and II-II' of the transistor device of FIG. 1.
  • a transistor element 10 may be provided.
  • the transistor device 10 may include a substrate 100, a fin structure FS, a pair of lower insulating layers 110, a gate electrode 210, and a gate insulating layer 220.
  • the substrate 100 may be a semiconductor substrate.
  • the substrate 100 may be a silicon (Si) substrate, a germanium (Ge) substrate, or a silicon-germanium (SiGe) substrate.
  • the substrate 100 may have a first conductivity type.
  • the first conductivity type may be n-type or p-type.
  • the substrate 100 may include a group V element (eg, P, As) as an impurity.
  • the conductivity type of the substrate 100 is p-type, the substrate 100 may include a group III element (eg, B, In) as an impurity.
  • a fin structure FS may be provided on the substrate 100.
  • the fin structure FS may extend along the second direction DR2 parallel to the upper surface of the substrate 100.
  • the fin structure FS may protrude from the top surface of the substrate 100.
  • the fin structure FS may include a semiconductor material.
  • the fin structure FS may include silicon (Si), germanium (Ge), or silicon germanium (SiGe).
  • the fin structure FS may include a pair of source/drain regions SD and a constant current forming layer 300.
  • a pair of source/drain regions SD spaced apart from each other along the second direction DR2 may be provided on the fin structure FS.
  • One of the pair of source/drain regions SD may be a source of a transistor device.
  • the other of the pair of source/drain regions SD may be the drain of the transistor element.
  • the pair of source/drain regions SD may have a second conductivity type different from the first conductivity type. When the first conductivity type is n-type, the second conductivity type may be p-type.
  • the pair of source/drain regions SD may include a group III element (eg, B, In) as an impurity.
  • the first conductivity type is p-type
  • the second conductivity type may be n-type.
  • the conductivity type of the pair of source/drain regions SD is n-type
  • the pair of source/drain regions SD may include a group V element (eg, P, As) as an impurity. .
  • the constant current forming layer 300 may be provided under the fin structure FS.
  • the constant current forming layer 300 may be provided between the pair of source/drain regions SD and the substrate 100.
  • the constant current forming layer 300 may be electrically connected to a pair of source/drain regions SD.
  • the constant current forming layer 300 may directly contact the bottom surfaces of the pair of source/drain regions SD.
  • the constant current forming layer 300 may extend in the second direction DR2.
  • the constant current forming layer 300 may have a first conductivity type. When the conductivity type of the constant current forming layer 300 is n-type, the constant current forming layer 300 may include group V elements (eg, P, As) as impurities.
  • the constant current forming layer 300 may include a group III element (eg, B, In) as an impurity.
  • the doping concentration of the constant current forming layer 300 may be higher than the doping concentration of the substrate 100.
  • the doping concentration of the constant current forming layer 300 may be 3 X 10 18 cm -3 or more.
  • An electric field may be formed between the constant current forming layer 300 and the pair of source/drain regions SD.
  • the intensity of the electric field may be 10 6 V/cm or more.
  • the constant current forming layer 300 may form a constant current between the source/drain region SD, which is the drain of the transistor element, and the substrate 100 among the pair of source/drain regions SD.
  • the constant current may be a BTBT (Band-To-Band Tunneling) current between the drain source/drain region SD and the constant current forming layer 300.
  • the constant current may be independent from the gate voltage applied to the gate electrode 210. That is, the constant current can flow regardless of the gate voltage.
  • the transistor element 10 is an NMOS transistor element
  • a constant current may flow from the source/drain region SD, which is a drain, through the constant current forming layer 300 to the substrate 100.
  • the transistor element 10 is a PMOS transistor element
  • the constant current may flow from the substrate 100 through the constant current forming layer 300 to the drain source/drain region SD.
  • the pair of lower insulating layers 110 may be spaced apart from each other with the fin structure FS interposed therebetween.
  • the pair of lower insulating layers 110 may be parallel to the upper surface of the substrate 100 but may be arranged along the first direction DR1 crossing the second direction DR2.
  • the pair of lower insulating layers 110 may overlap the lower portion of the fin structure FS along the first direction DR1.
  • the pair of lower insulating layers 110 may cover both sides of the constant current forming layer 300.
  • the pair of lower insulating layers 110 may expose a pair of source/drain regions SD. In other words, the pair of source/drain regions SD may protrude from the pair of lower insulating layers 110.
  • the pair of lower insulating layers 110 may include an electrical insulating material.
  • the pair of lower insulating layers 110 may include SiO 2 or a high dielectric material (eg, SiON, HfO 2 , ZrO 2 ).
  • the gate electrode 210 may be provided on the fin structure FS and the pair of lower insulating layers 110.
  • the gate electrode 210 may extend in the first direction DR1.
  • the gate electrode 210 may intersect the fin structure FS.
  • the planar view is a view of the transistor device 10 in a direction opposite to the third direction DR3.
  • the gate electrode 210 may be provided between a pair of source/drain regions SD.
  • the gate electrode 210 may include an electrically conductive material.
  • the gate electrode may include metal (eg, Cu) or doped-poly Si.
  • a gate insulating layer 220 may be provided between the gate electrode 210 and the fin structure FS.
  • the gate insulating layer 220 may conformally cover the upper portion of the fin structure FS.
  • the gate insulating layer 220 may electrically insulate the gate electrode 210 and the fin structure FS from each other.
  • the gate insulating layer 220 may separate the gate electrode 210 and the fin structure FS from each other.
  • the gate insulating layer 220 may include an electrical insulating material.
  • the gate insulating layer 220 may include SiO 2 or a high-k material (eg, SiON, HfO 2 , ZrO 2 ).
  • the present disclosure may provide a transistor device 10 in which a constant current flows between the drain source/drain region SD and the substrate 100.
  • FIG. 3 shows gate voltage-drain current graphs of NMOS transistor elements and conventional NMOS transistor elements according to the present disclosure.
  • the gate voltage-drain current graphs (NGR1, NGR2) of the conventional NMOS transistor elements and the gate voltage-drain current graphs (NGR3, NGR4, NGR5) of the NMOS transistor elements according to the present disclosure are shown. It was shown.
  • drain currents of the conventional NMOS transistor elements do not have a constant current component flowing regardless of the gate voltage.
  • the drain currents of the NMOS transistor elements of the present disclosure had a constant current component flowing irrespective of the gate voltage. For example, even when the NMOS transistor elements of the present disclosure have an OFF state, a constant current flows through the NMOS transistor elements of the present disclosure.
  • FIG 4 shows gate voltage-drain current graphs of the PMOS transistor devices of the present disclosure and the conventional PMOS transistor devices.
  • gate voltage-drain current graphs PGR1 and PGR2 of conventional PMOS transistor elements and gate voltage-drain current graphs PGR3, PGR4 and PGR5 of PMOS transistor elements of the present disclosure are illustrated. Became.
  • the drain currents of the conventional PMOS transistor elements do not have a constant current component flowing irrespective of the gate voltage.
  • the drain currents of the PMOS transistor elements of the present disclosure had a constant current component flowing irrespective of the gate voltage. For example, even when the PMOS transistor elements of the present disclosure have an OFF state, a constant current flows through the PMOS transistor elements of the present disclosure.
  • FIG. 5 is a perspective view illustrating a method of manufacturing the transistor device of FIG. 1.
  • 6 is a cross-sectional view taken along line I-I' and II-II' of FIG. 5.
  • 7 is a perspective view illustrating a method of manufacturing the transistor device of FIG. 1.
  • 8 is a cross-sectional view taken along line I-I' and II-II' of FIG. 7.
  • 9 is a perspective view illustrating a method of manufacturing the transistor device of FIG. 1.
  • 10 is a cross-sectional view taken along line I-I' and II-II' of FIG. 9.
  • 11 is a perspective view illustrating a method of manufacturing the transistor device of FIG. 1.
  • FIG. 12 is a cross-sectional view taken along the line I-I' and II-II' of FIG.
  • a fin structure FS may be formed on the substrate 100.
  • Forming the fin structure FS may include preparing a semiconductor film (not shown) and exposing the fin structure FS by patterning an upper portion of the semiconductor film.
  • the semiconductor film may be, for example, a silicon (Si) film, a germanium (Ge) film, or a silicon-germanium (SiGe) film.
  • the semiconductor film may have a first conductivity type.
  • the first conductivity type may be n-type or p-type.
  • the semiconductor film may include a group V element (eg, P, As) as an impurity.
  • the semiconductor film may include a group III element (eg, B, In) as an impurity.
  • the patterning process may include forming a mask pattern on the semiconductor film and performing an anisotropic etching process using the mask pattern as an etch mask on the semiconductor film.
  • the mask pattern may be removed during the anisotropic etching process or after the anisotropic etching process ends.
  • impurities may be injected into the lower portion of the fin structure FS.
  • the process for injecting impurities may include, for example, a process using an impurity film or an ion implantation process (IP).
  • a pair of impurity films 400 may be formed on both sides of the lower portion of the fin structure FS, respectively.
  • each of the pair of impurity films 400 may include a Boron Silicate Glass (BSG) film or a Phosphorus silicate glass (PSG) film.
  • the pair of impurity films 400 may be formed by a deposition process.
  • the pair of impurity films 400 may expose the upper portion of the fin structure FS. In other words, the pair of impurity films 400 may not cover the upper portion of the fin structure FS.
  • an ion implantation process IP may be performed under the fin structure FS.
  • impurities implanted under the fin structure FS by the ion implantation process IP may be boron (B) or phosphorus (P).
  • a constant current forming layer 300 may be formed under the fin structure FS.
  • forming the constant current forming layer 300 heat-treats a pair of impurity films 400 described with reference to FIGS. 7 and 8 to pin impurities in the pair of impurity films 400.
  • a process of diffusing into the lower portion of (FS) and a process of removing the pair of impurity films 400 after the diffusion process is completed may be included.
  • the pair of impurity films 400 is a BSG film
  • boron B may be injected under the fin structure FS by the diffusion process. Accordingly, the conductivity type of the constant current forming layer 300 may be p-type.
  • the pair of impurity films 400 is a PSG film
  • phosphorus (P) may be injected under the fin structure FS by the diffusion process.
  • the conductivity type of the constant current forming layer 300 may be n-type.
  • the constant current forming layer 300 may be formed by the ion implantation process (IP) described with reference to FIGS. 9 and 10.
  • the lower insulating layer 110 may be formed on the substrate 100.
  • Forming the lower insulating film 110 may include a process of depositing an insulating material on the substrate 100 to form a deposition film (not shown) and exposing the upper portion of the fin structure FS by etching the deposition film. have.
  • the deposition process may include a chemical vapor deposition process or a physical vapor deposition process.
  • the insulating material may include SiO 2 or a high dielectric material (eg, SiON, HfO 2 , ZrO 2 ).
  • the gate insulating layer 220 and the gate electrode 210 may be sequentially formed on the lower insulating layer 110 and the fin structure FS.
  • the gate insulating film 220 and the gate electrode 210 are formed by sequentially depositing an insulating material and a conductive material on the lower insulating film 110 and the fin structure FS, and forming the deposited film (not shown). Patterning may include a process of exposing the upper portion of the fin structure FS.
  • the deposition process may include a chemical vapor deposition process or a physical vapor deposition process.
  • the insulating material may include SiO 2 or a high-k material (eg, SiON, HfO 2 , ZrO 2 ).
  • the conductive material may include metal (eg, Cu) or doped-poly Si.
  • a pair of source/drain regions SD may be respectively formed on portions exposed on both sides of the gate electrode 210 of the fin structure FS. Forming a pair of source/drain regions SD may include a process of doping an upper portion of the exposed fin structure FS. For example, the doping process may include an ion implantation process.
  • the pair of source/drain regions SD may have a different conductivity type from the constant current forming layer 300. When the conductivity type of the constant current forming layer 300 is n-type, a group III element (eg, B, In) may be implanted on the exposed fin structure FS. Accordingly, the conductivity type of the pair of source/drain regions SD may be p-type.
  • a group V element eg, P, As
  • the conductivity type of the pair of source/drain regions SD may be n-type. Accordingly, the transistor element 10 having a constant current independent of the gate voltage can be formed.
  • the constant current forming layer 300 may be formed by an ion implantation process instead of a process using a pair of impurity films 400.
  • the constant current forming layer 300 may be formed by implanting impurities under the fin structure FS using an ion implantation process.
  • the impurity may be boron (B) or phosphorus (P).
  • Fig. 13 is a circuit diagram of a ternary inverter device according to example embodiments. For the sake of brevity, substantially the same content as described with reference to FIGS. 1 and 2 may not be described.
  • a ternary inverter device 20 including an NMOS transistor element and a PMOS transistor element may be provided.
  • the NMOS transistor device is a transistor device 10 described with reference to FIGS. 1 and 2 having a p-type substrate 100, a p-type constant current forming layer 300, and a pair of n-type source/drain regions SD.
  • the PMOS transistor device may be a transistor device 10 having an n-type substrate 100, an n-type constant current forming layer 300, and a pair of p-type source/drain regions SD.
  • a ground voltage may be applied to the source and substrate of the NMOS transistor device.
  • the ground voltage is 0 volts (V).
  • a driving voltage V DD may be applied to the source and the substrate of the PMOS transistor device.
  • An input voltage Vin may be applied to each of the gate electrode of the NMOS transistor element and the gate electrode of the PMOS transistor element.
  • the drain of the NMOS transistor element is electrically connected to the drain of the PMOS transistor element, and may have the same voltages, respectively.
  • the voltage of the drain of the NMOS transistor element and the drain of the PMOS transistor element may be the output voltage Vout of the ternary inverter device 20.
  • a constant current may flow from the drain of the NMOS transistor element to the substrate.
  • a constant current may flow from the substrate of the PMOS transistor element to the drain.
  • the constant currents may be independent from the input voltage Vin.
  • the first input voltage is applied to the gate electrode of the PMOS transistor element and the gate electrode of the NMOS transistor element such that the PMOS transistor element has a constant current that is superior to the channel current and the NMOS transistor element has a channel current that is superior to the constant current. Can be applied.
  • the output voltage Vout of the ternary inverter device 20 may be the first voltage.
  • the second input voltage is applied to the gate electrode of the PMOS transistor element and the gate electrode of the NMOS transistor element such that the NMOS transistor element has a constant current that is superior to the channel current and the PMOS transistor element has a channel current that is superior to the constant current.
  • the output voltage of the ternary inverter device 20 may be a second voltage greater than the first voltage.
  • a third input voltage may be applied to the gate electrode of the PMOS transistor element and the gate electrode of the NMOS transistor element such that each of the NMOS transistor element and the PMOS transistor element has a constant current that is superior to the channel current.
  • the output voltage of the ternary inverter device 20 may be a third voltage between the first voltage and the second voltage.
  • the constant current flowing from the drain of the NMOS transistor element to the substrate and the constant current flowing from the substrate of the PMOS transistor element to the drain may flow regardless of gate voltages applied to the PMOS transistor element and the gate electrodes of the NMOS transistor element.
  • the current in the ternary inverter device 20 may flow from the substrate of the PMOS transistor element to the substrate of the NMOS transistor element through the drain of the PMOS transistor element and the drain of the NMOS transistor element.
  • the driving voltage V DD applied to the substrate of the PMOS transistor element depends on the resistance between the substrate of the PMOS transistor element and the drain of the PMOS transistor element and the resistance between the substrate of the NMOS transistor element and the drain of the NMOS transistor element. Can be distributed.
  • the output voltage Vout may be a voltage applied to the resistance between the substrate of the NMOS transistor element and the drain of the NMOS transistor element.
  • the output voltage Vout may have a value between the driving voltage V DD and 0 V.
  • the output voltage Vout is 0 V ('0' state), the voltage between the driving voltage (V DD ) and 0 V ('1' state), or the driving voltage (V DD ) ('2'state).
  • the present disclosure may provide a ternary inverter device having three states according to an input voltage Vin.
  • FIG. 14 shows a graph of gate voltage-drain current of ternary inverter devices and binary inverter devices of the present disclosure.
  • gate voltage-drain current graphs (IGR1, IGR2) of binary inverter devices and gate voltage-drain current graphs (IGR3, IGR4, IGR5) of ternary inverter devices of the present disclosure are shown.
  • the drain currents of the binary inverter devices did not have a constant current component flowing regardless of the gate voltage.
  • Vout 15 shows a graph of input voltage (Vin)-output voltage (Vout) of a ternary inverter device and a binary inverter device of the present disclosure.
  • the driving voltage (V DD ) of the ternary inverter device and the binary inverter device of the present disclosure was 1.0 V
  • the ground voltage (GND) was 0 V
  • the input voltage Vin of the ternary inverter device and the binary inverter device was 0 V to 1.0 V.
  • the binary inverter device when the input voltage changes from 0 V to 1 V, the output voltage Vout rapidly decreases from 1 V to 0 V near the input voltage of 0.5 V. That is, the binary inverter device has two states (eg, '0' state and '1' state).
  • the ternary inverter device of the present disclosure when the input voltage changes from 0 V to 1 V, the output voltage Vout rapidly decreases from 1 V to 0.5 V to maintain 0.5 V, and once from 0.5 V to 0 V It decreased more rapidly. That is, the ternary inverter device of the present disclosure has three states (eg, '0' state, '1' state, and '2' state).

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Abstract

트랜지스터 소자는 기판, 기판 상에서 기판의 상면에 평행한 방향으로 연장하는 핀 구조체, 핀 구조체의 상부에 제공되는 소스 영역 및 드레인 영역, 핀 구조체의 하부에 제공되는 정전류 형성층, 핀 구조체의 상부의 양 측면들 및 상면 상에 제공되는 게이트 절연막, 및 게이트 절연막 상에 제공되는 게이트 전극을 포함하되, 게이트 전극은 핀 구조체 상에서 소스 영역 및 드레인 영역 사이에 제공되고, 정전류 형성층은 드레인 영역과 기판 사이에 정전류를 형성하고, 정전류는 게이트 전극에 인가되는 게이트 전압으로부터 독립적이다.

Description

트랜지스터 소자, 이를 포함하는 삼진 인버터 장치, 및 이의 제조 방법
본 개시는 트랜지스터 소자, 이를 포함하는 삼진 인버터 장치, 및 이의 제조 방법에 관한 것이다.
종래 2진수 논리 기반의 디지털 시스템은 많은 양의 데이터를 빠르게 처리하기 위하여 CMOS 소자의 소형화를 통한 정보의 밀도 (bit density) 높이는데 주력하였다. 하지만 최근 30-nm 이하로 집적되면서 양자적 터널링 효과에 의한 누설전류와 전력 소비의 증가로 인해 bit density 를 높이는데 제약을 받았다. 이러한 bit density 의한계를 극복하기 위하여 다중 값 논리 (multi-valued logic) 중 하나인 3진수 논리 소자 및 회로에 대한 관심이 급증하고 있으며, 특히 3진수 논리 구현을 위한 기본 단위로써 표준 3진수 인버터(STI)에 대한 개발이 활발하게 진행되어 오고 있다. 하지만 하나의 전압원에 두 개의 CMOS를 사용하는 기존의 2진수 인버터와 달리, STI에 관한 종래 기술들은 보다 많은 전압원을 필요로 하거나 복잡한 회로 구성이 요구 되는 문제점이 있다.
해결하고자 하는 과제는 게이트 전압으로부터 독립적인 정전류를 갖는 트랜지스터 소자를 제공하는 것에 있다.
해결하고자 하는 과제는 입력 전압으로부터 독립적인 정전류를 갖는 삼진 인버터 장치를 제공하는 것에 있다.
해결하고자 하는 과제는 게이트 전압으로부터 독립적인 정전류를 갖는 트랜지스터 소자를 제조하는 방법을 제공하는 것에 있다.
다만, 해결하고자 하는 과제는 상기 개시에 한정되지 않는다.
일 측면에 있어서, 기판; 상기 기판 상에서 상기 기판의 상면에 평행한 방향으로 연장하는 핀 구조체; 상기 핀 구조체의 상부에 제공되는 소스 영역 및 드레인 영역; 상기 핀 구조체의 하부에 제공되는 정전류 형성층; 상기 핀 구조체의 상기 상부의 양 측면들 및 상면 상에 제공되는 게이트 절연막; 및 상기 게이트 절연막 상에 제공되는 게이트 전극;을 포함하되, 상기 게이트 전극은 상기 핀 구조체 상에서 상기 소스 영역 및 상기 드레인 영역 사이에 제공되고, 상기 정전류 형성층은 상기 드레인 영역과 상기 기판 사이에 정전류를 형성하고, 상기 정전류는 상기 게이트 전극에 인가되는 게이트 전압으로부터 독립적인 트랜지스터 소자가 제공될 수 있다.
상기 정전류 형성층은 상기 소스 영역의 하부와 상기 드레인 영역의 하부에 전기적으로 연결될 수 있다.
상기 정전류 형성층은 상기 소스 영역의 바닥면 및 상기 드레인 영역의 바닥면에 직접 접할 수 있다.
상기 기판 및 상기 정전류 형성층은 제1 도전형을 갖고, 상기 소스 영역 및 상기 드레인 영역은 상기 제1 도전형과 다른 제2 도전형을 가질 수 있다.
상기 정전류 형성층의 상기 도핑 농도는 3 X 1018 cm-3 이상일 수 있다.
상기 드레인 영역 및 상기 정전류 형성층 사이에 전기장이 형성되고, 상기 전기장의 세기는 106 V/cm 이상일 수 있다.
일 측면에 있어서, 엔모스(NMOS) 트랜지스터 소자; 및 피모스(PMOS) 트랜지스터 소자;를 포함하되, 상기 엔모스 트랜지스터 소자 및 피모스 트랜지스터 소자의 각각은: 기판; 상기 기판 상에서 상기 기판의 상면에 평행한 방향으로 연장하는 핀 구조체; 상기 핀 구조체의 상부에 제공되는 소스 영역 및 드레인 영역; 상기 핀 구조체 하부에 제공되는 정전류 형성층;을 포함하고, 상기 정전류 형성층은 상기 소스 영역의 하부 및 상기 드레인 영역의 하부에 직접 접하며, 상기 드레인 영역과 상기 기판 사이에 정전류를 형성하고, 상기 엔모스 트랜지스터 소자의 상기 드레인 영역 및 상기 피모스 트랜지스터 소자의 상기 드레인 영역은 서로 동일한 전압을 갖는 삼진 인버터 장치가 제공될 수 있다.
상기 엔모스 트랜지스터 소자 및 상기 피모스 트랜지스터 소자의 각각은: 상기 핀 구조체의 상기 상부의 양 측면들 및 상면 상에 제공되는 게이트 절연막; 및 상기 게이트 절연막 상에 제공되는 게이트 전극;을 포함하되, 상기 정전류는 상기 게이트 전극에 인가되는 게이트 전압으로부터 독립적일 수 있다.
상기 엔모스 트랜지스터 소자의 상기 드레인 영역과 상기 피모스 트랜지스터 소자의 상기 드레인 영역은: 상기 엔모스 트랜지스터 소자가 상기 정전류보다 우세한 채널 전류를 갖고 상기 피모스 트랜지스터 소자가 채널 전류보다 우세한 상기 정전류를 가질 때, 제1 전압을 갖고, 상기 엔모스 트랜지스터 소자가 상기 채널 전류보다 우세한 상기 정전류를 갖고 상기 피모스 트랜지스터 소자가 상기 정전류보다 우세한 상기 채널 전류를 가질 때, 제2 전압을 가지며, 상기 엔모스 트랜지스터 소자 및 상기 피모스 트랜지스터 소자의 각각이 상기 채널 전류보다 우세한 상기 정전류를 가질 때, 제3 전압을 갖되, 상기 제2 전압은 상기 제1 전압보다 크고, 상기 제3 전압은 상기 제1 전압과 상기 제2 전압 사이의 값을 가질 수 있다.
상기 엔모스 트랜지스터 소자 및 상기 피모스 트랜지스터 소자의 각각에서, 상기 기판과 상기 정전류 형성층은 서로 동일한 도전형들을 갖고, 상기 정전류 형성층의 도핑 농도는 상기 기판의 도핑 농도보다 높을 수 있다.
상기 엔모스 트랜지스터 소자 및 상기 피모스 트랜지스터 소자의 각각에서, 상기 정전류 형성층의 도핑 농도는 3 X 1018 cm-3 이상일 수 있다.
일 측면에 있어서, 기판 상에 제1 방향으로 연장하는 핀 구조체를 형성하는 것; 상기 핀 구조체의 하부에 정전류 형성층을 형성하는 것; 상기 기판 상에 상기 제1 방향과 교차하는 제2 방향으로 연장하는 게이트 전극을 형성하는 것; 상기 게이트 전극과 상기 핀 구조체 사이에 게이트 절연막을 형성하는 것; 및 상기 핀 구조체의 상부에 상기 제1 방향을 따라 서로 이격된 소스 영역 및 드레인 영역을 형성하는 것;을 포함하고, 상기 정전류 형성층은 상기 기판과 동일한 도전형을 갖고, 상기 소스 영역 및 상기 드레인 영역을 상기 게이트 전극을 사이에 두고 서로 이격되는 트랜지스터 소자의 제조 방법이 제공될 수 있다.
상기 정전류 형성층을 형성하는 것은: 상기 핀 구조체의 하부의 양 측면들 상에 한 쌍의 불순물 필름들을 각각 형성하는 것; 및 상기 한 쌍의 불순물 필름들을 열처리하는 것;을 포함할 수 있다.
상기 한 쌍의 불순물 필름들은 BSG(Boron Silicate Glass) 필름 또는 PSG(Phosphorus silicate glass) 필름을 포함할 수 있다.
상기 정전류 형성층을 형성하는 것은: 이온 주입 공정을 이용하여, 상기 핀 구조체의 하부에 불순물을 주입하는 것을 포함할 수 있다.
본 개시는 게이트 전압으로부터 독립적인 정전류를 갖는 트랜지스터 소자를 제공할 수 있다.
본 개시는 입력 전압으로부터 독립적인 정전류를 갖는 삼진 인버터 장치를 제공할 수 있다.
본 개시는 게이트 전압으로부터 독립적인 정전류를 갖는 트랜지스터 소자를 제조하는 방법을 제공할 수 있다.
다만, 효과는 상기 개시에 한정되지 않는다.
도 1은 예시적인 실시예들에 따른 트랜지스터 소자의 사시도이다.
도 2는 도 1의 트랜지스터 소자의 I-I'선 및 II-II'선을 따른 단면도들이다.
도 3은 본 개시에 따른 엔모스 트랜지스터 소자들과 종래의 엔모스 트랜지스터 소자들의 게이트 전압-드레인 전류 그래프들을 나타낸다.
도 4는 본 개시의 피모스 트랜지스터 소자들과 종래의 피모스 트랜지스터 소자들의 게이트 전압-드레인 전류 그래프들을 나타낸다.
도 5는 도 1의 트랜지스터 소자를 제조하는 방법을 설명하기 위한 사시도이다.
도 6은 도 5의 I-I'선 및 II-II'선을 따른 단면도들이다.
도 7은 도 1의 트랜지스터 소자를 제조하는 방법을 설명하기 위한 사시도이다.
도 8은 도 7의 I-I'선 및 II-II'선을 따른 단면도들이다.
도 9는 도 1의 트랜지스터 소자를 제조하는 방법을 설명하기 위한 사시도이다.
도 10은 도 9의 I-I'선 및 II-II'선을 따른 단면도들이다.
도 11은 도 1의 트랜지스터 소자를 제조하는 방법을 설명하기 위한 사시도이다.
도 12는 도 11의 I-I'선 및 II-II'선을 따른 단면도들이다.
도 13은 예시적인 실시예들에 따른 삼진 인버터 장치의 회로도이다.
도 14는 본 개시의 삼진(Ternary) 인버터 장치들과 이진(Binary) 인버터 장치들의 게이트 전압-드레인 전류 그래프를 나타낸다.
도 15는 본 개시의 삼진 인버터 장치와 이진(Binary) 인버터 장치의 입력 전압(Vin)-출력 전압(Vout) 그래프를 나타낸다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예들에 대해 상세히 설명하기로 한다. 이하의 도면들에서 동일한 참조부호는 동일한 구성요소를 지칭하며, 도면상에서 각 구성요소의 크기는 설명의 명료성과 편의상 과장되어 있을 수 있다. 한편, 이하에 설명되는 실시예는 단지 예시적인 것에 불과하며, 이러한 실시예들로부터 다양한 변형이 가능하다.
이하에서, "상부" 나 "상"이라고 기재된 것은 접촉하여 바로 위에 있는 것뿐만 아니라 비접촉으로 위에 있는 것도 포함할 수 있다.
단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 또한 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
또한, 명세서에 기재된 "..부" 등의 용어는 적어도 하나의 기능이나 동작을 처리하는 단위를 의미하며, 이는 하드웨어 또는 소프트웨어로 구현되거나 하드웨어와 소프트웨어의 결합으로 구현될 수 있다.
도 1은 예시적인 실시예들에 따른 트랜지스터 소자의 사시도이다. 도 2는 도 1의 트랜지스터 소자의 I-I'선 및 II-II'선을 따른 단면도들이다.
도 1 및 도 2를 참조하면, 트랜지스터 소자(10)가 제공될 수 있다. 트랜지스터 소자(10)는 기판(100), 핀 구조체(FS), 한 쌍의 하부 절연막들(110), 게이트 전극(210), 및 게이트 절연막(220)을 포함할 수 있다.
기판(100)은 반도체 기판일 수 있다. 예를 들어, 기판(100)은 실리콘(Si) 기판, 저마늄(Ge) 기판, 또는 실리콘-저마늄(SiGe) 기판일 수 있다. 기판(100)은 제1 도전형을 가질 수 있다. 예를 들어, 제1 도전형은 n형 또는 p형일 수 있다. 기판(100)의 도전형이 n형인 경우, 기판(100)은 V족 원소(예를 들어, P, As)를 불순물로 포함할 수 있다. 기판(100)의 도전형이 p형인 경우, 기판(100)은 III족 원소(예를 들어, B, In)를 불순물로 포함할 수 있다.
기판(100) 상에 핀 구조체(FS)가 제공될 수 있다. 핀 구조체(FS)는 기판(100)의 상면에 평행한 제2 방향(DR2)을 따라 연장할 수 있다. 핀 구조체(FS)는 기판(100)의 상면으로부터 돌출될 수 있다. 핀 구조체(FS)는 반도체 물질을 포함할 수 있다. 예를 들어, 핀 구조체(FS)는 실리콘(Si), 저마늄(Ge), 또는 실리콘저마늄(SiGe)을 포함할 수 있다.
핀 구조체(FS)는 한 쌍의 소스/드레인 영역들(SD) 및 정전류 형성층(300)을 포함할 수 있다. 핀 구조체(FS)의 상부에 제2 방향(DR2)을 따라 서로 이격된 한 쌍의 소스/드레인 영역들(SD)이 제공될 수 있다. 한 쌍의 소스/드레인 영역들(SD) 중 하나는 트랜지스터 소자의 소스일 수 있다. 한 쌍의 소스/드레인 영역들(SD) 중 다른 하나는 트랜지스터 소자의 드레인일 수 있다. 한 쌍의 소스/드레인 영역들(SD)은 제1 도전형과 다른 제2 도전형을 가질 수 있다. 제1 도전형이 n형인 경우, 제2 도전형은 p형일 수 있다. 한 쌍의 소스/드레인 영역들(SD)의 도전형이 p형인 경우, 한 쌍의 소스/드레인 영역들(SD)은 III족 원소(예를 들어, B, In)를 불순물로 포함할 수 있다. 제1 도전형이 p형인 경우, 제2 도전형은 n형일 수 있다. 한 쌍의 소스/드레인 영역들(SD)의 도전형이 n형인 경우, 한 쌍의 소스/드레인 영역들(SD)은 V족 원소(예를 들어, P, As)를 불순물로 포함할 수 있다.
정전류 형성층(300)은 핀 구조체(FS)의 하부에 제공될 수 있다. 정전류 형성층(300)은 한 쌍의 소스/드레인 영역들(SD)과 기판(100) 사이에 제공될 수 있다. 정전류 형성층(300)은 한 쌍의 소스/드레인 영역들(SD)에 전기적으로 연결될 수 있다. 예를 들어, 정전류 형성층(300)은 한 쌍의 소스/드레인 영역들(SD)의 바닥면들에 직접 접할 수 있다. 정전류 형성층(300)은 제2 방향(DR2)을 따라 연장할 수 있다. 정전류 형성층(300)은 제1 도전형을 가질 수 있다. 정전류 형성층(300)의 도전형이 n형인 경우, 정전류 형성층(300)은 V족 원소(예를 들어, P, As)를 불순물로 포함할 수 있다. 정전류 형성층(300)의 도전형이 p형인 경우, 정전류 형성층(300)은 III족 원소(예를 들어, B, In)를 불순물로 포함할 수 있다. 정전류 형성층(300)의 도핑 농도는 기판(100)의 도핑 농도보다 높을 수 있다. 예를 들어, 정전류 형성층(300)의 도핑 농도는 3 X 1018 cm-3 이상일 수 있다. 정전류 형성층(300)과 한 쌍의 소스/드레인 영역들(SD) 사이에 전기장이 형성될 수 있다. 예를 들어, 상기 전기장의 세기는 106 V/cm 이상일 수 있다.
정전류 형성층(300)은 한 쌍의 소스/드레인 영역들(SD) 중 트랜지스터 소자의 드레인인 소스/드레인 영역(SD)과 기판(100) 사이에 정전류를 형성할 수 있다. 정전류는 드레인인 소스/드레인 영역(SD)과 정전류 형성층(300) 사이의 BTBT(Band-To-Band Tunneling) 전류일 수 있다. 정전류는 게이트 전극(210)에 인가되는 게이트 전압으로부터 독립적일 수 있다. 즉, 정전류는 게이트 전압과 무관하게 흐를 수 있다. 트랜지스터 소자(10)가 엔모스(NMOS) 트랜지스터 소자인 경우, 정전류는 드레인인 소스/드레인 영역(SD)으로부터 정전류 형성층(300)을 지나 기판(100)으로 흐를 수 있다. 트랜지스터 소자(10)가 피모스(PMOS) 트랜지스터 소자인 경우, 정전류는 기판(100)으로부터 정전류 형성층(300)을 지나 드레인인 소스/드레인 영역(SD)으로 흐를 수 있다.
한 쌍의 하부 절연막들(110)은 핀 구조체(FS)를 사이에 두고 서로 이격될 수 있다. 한 쌍의 하부 절연막들(110)은 기판(100)의 상면에 평행하되 제2 방향(DR2)과 교차하는 제1 방향(DR1)을 따라 배열될 수 있다. 한 쌍의 하부 절연막들(110)은 핀 구조체(FS)의 하부와 제1 방향(DR1)을 따라 중첩할 수 있다. 한 쌍의 하부 절연막들(110)은 정전류 형성층(300)의 양 측면들을 덮을 수 있다. 한 쌍의 하부 절연막들(110)은 한 쌍의 소스/드레인 영역들(SD)을 노출할 수 있다. 다시 말해, 한 쌍의 소스/드레인 영역들(SD)은 한 쌍의 하부 절연막들(110)로부터 돌출될 수 있다. 한 쌍의 하부 절연막들(110)은 전기적인 절연 물질을 포함할 수 있다. 예를 들어, 한 쌍의 하부 절연막들(110)은 SiO2 또는 고유전 물질(예를 들어, SiON, HfO2, ZrO2)을 포함할 수 있다.
핀 구조체(FS) 및 한 쌍의 하부 절연막들(110) 상에 게이트 전극(210)이 제공될 수 있다. 게이트 전극(210)은 제1 방향(DR1)을 따라 연장할 수 있다. 평면적 관점에서, 게이트 전극(210)은 핀 구조체(FS)와 교차할 수 있다. 이하에서, 평면적 관점은 트랜지스터 소자(10)를 제3 방향(DR3)의 반대 방향으로 바라보는 관점이다. 평면적 관점에서, 게이트 전극(210)은 한 쌍의 소스/드레인 영역들(SD) 사이에 제공될 수 있다. 게이트 전극(210)은 전기적인 전도성 물질을 포함할 수 있다. 예를 들어, 게이트 전극은 금속(예를 들어, Cu) 또는 도핑된 폴리 실리콘(doped-poly Si)을 포함할 수 있다.
게이트 전극(210)과 핀 구조체(FS) 사이에 게이트 절연막(220)이 제공될 수 있다. 예를 들어, 게이트 절연막(220)은 핀 구조체(FS)의 상부를 컨포멀하게 덮을 수 있다. 게이트 절연막(220)은 게이트 전극(210)과 핀 구조체(FS)를 서로 전기적으로 절연시킬 수 있다. 게이트 절연막(220)은 게이트 전극(210)과 핀 구조체(FS)를 서로 이격시킬 수 있다. 게이트 절연막(220)은 전기적인 절연 물질을 포함할 수 있다. 예를 들어, 게이트 절연막(220)은 SiO2 또는 고유전 물질(예를 들어, SiON, HfO2, ZrO2)을 포함할 수 있다.
본 개시는 드레인인 소스/드레인 영역(SD)과 기판(100) 사이에 정전류가 흐르는 트랜지스터 소자(10)를 제공할 수 있다.
도 3은 본 개시에 따른 엔모스 트랜지스터 소자들과 종래의 엔모스 트랜지스터 소자들의 게이트 전압-드레인 전류 그래프들을 나타낸다.
도 3을 참조하면, 종래의 엔모스 트랜지스터 소자들의 게이트 전압-드레인 전류 그래프들(NGR1, NGR2) 및 본 개시에 따른 엔모스 트랜지스터 소자들의 게이트 전압-드레인 전류 그래프들(NGR3, NGR4, NGR5)이 도시되었다.
종래의 엔모스 트랜지스터 소자들의 드레인 전류들은 게이트 전압과 무관하게 흐르는 정전류 성분을 갖지 않았다.
본 개시의 엔모스 트랜지스터 소자들의 드레인 전류들은 게이트 전압과 무관하게 흐르는 정전류 성분을 가졌다. 예를 들어, 본 개시의 엔모스 트랜지스터 소자들이 오프(Off) 상태를 가질 때에도, 본 개시의 엔모스 트랜지스터 소자들에 정전류가 흘렀다.
도 4는 본 개시의 피모스 트랜지스터 소자들과 종래의 피모스 트랜지스터 소자들의 게이트 전압-드레인 전류 그래프들을 나타낸다.
도 4를 참조하면, 종래의 피모스 트랜지스터 소자들의 게이트 전압-드레인 전류 그래프들(PGR1, PGR2) 및 본 개시의 피모스 트랜지스터 소자들의 게이트 전압-드레인 전류 그래프들(PGR3, PGR4, PGR5)이 도시되었다.
종래의 피모스 트랜지스터 소자들의 드레인 전류들은 게이트 전압과 무관하게 흐르는 정전류 성분을 갖지 않았다.
본 개시의 피모스 트랜지스터 소자들의 드레인 전류들은 게이트 전압과 무관하게 흐르는 정전류 성분을 가졌다. 예를 들어, 본 개시의 피모스 트랜지스터 소자들이 오프(Off) 상태를 가질 때에도, 본 개시의 피모스 트랜지스터 소자들에 정전류가 흘렀다.
도 5는 도 1의 트랜지스터 소자를 제조하는 방법을 설명하기 위한 사시도이다. 도 6은 도 5의 I-I'선 및 II-II'선을 따른 단면도들이다. 도 7은 도 1의 트랜지스터 소자를 제조하는 방법을 설명하기 위한 사시도이다. 도 8은 도 7의 I-I'선 및 II-II'선을 따른 단면도들이다. 도 9는 도 1의 트랜지스터 소자를 제조하는 방법을 설명하기 위한 사시도이다. 도 10은 도 9의 I-I'선 및 II-II'선을 따른 단면도들이다. 도 11은 도 1의 트랜지스터 소자를 제조하는 방법을 설명하기 위한 사시도이다. 도 12는 도 11의 I-I'선 및 II-II'선을 따른 단면도들이다.설명의 간결함을 위해 도 1을 참조하여 설명된 것과 실질적으로 동일한 내용은 설명되지 않을 수 있다.
도 5 및 도 6을 참조하면, 기판(100) 상에 핀 구조체(FS)가 형성될 수 있다. 핀 구조체(FS)를 형성하는 것은 반도체 막(미도시)을 준비하는 것 및 상기 반도체 막의 상부를 패터닝하여 핀 구조체(FS)를 노출하는 것을 포함할 수 있다.
반도체 막은, 예를 들어, 실리콘(Si) 막, 저마늄(Ge) 막, 또는 실리콘-저마늄(SiGe) 막일 수 있다. 반도체 막은 제1 도전형을 가질 수 있다. 예를 들어, 제1 도전형은 n형 또는 p형일 수 있다. 반도체 막의 도전형이 n형인 경우, 반도체 막은 V족 원소(예를 들어, P, As)를 불순물로 포함할 수 있다. 반도체 막의 도전형이 p형인 경우, 반도체 막은 III족 원소(예를 들어, B, In)를 불순물로 포함할 수 있다.
예를 들어, 상기 패터닝 공정은 상기 반도체 막 상에 마스크 패턴을 형성하는 것 및 상기 반도체 막에 상기 마스크 패턴을 식각 마스크로 이용하는 이방성 식각 공정을 수행하는 것을 포함할 수 있다. 마스크 패턴은 이방성 식각 공정 동안 또는 이방성 식각 공정 종료 후에 제거될 수 있다.
도 7 내지 도 12를 참조하면, 핀 구조체(FS)의 하부에 불순물이 주입될 수 있다. 불순물을 주입하는 공정은, 예를 들어, 불순물 필름을 이용하는 공정 또는 이온 주입 공정(IP)을 포함할 수 있다.
일 예에서, 도 7 및 도 8에 도시된 것과 같이, 핀 구조체(FS)의 하부의 양 측면들 상에 한 쌍의 불순물 필름들(400)이 각각 형성될 수 있다. 예를 들어, 한 쌍의 불순물 필름들(400)의 각각은 BSG(Boron Silicate Glass) 필름 또는 PSG(Phosphorus silicate glass) 필름을 포함할 수 있다. 한 쌍의 불순물 필름들(400)은 증착 공정에 의해 형성될 수 있다. 한 쌍의 불순물 필름들(400)은 핀 구조체(FS)의 상부를 노출할 수 있다. 다시 말해, 한 쌍의 불순물 필름들(400)은 핀 구조체(FS)의 상부를 덮지 않을 수 있다.
다른 예에서, 도 9 및 도 10에 도시된 것과 같이, 핀 구조체(FS)의 하부에 이온 주입 공정(IP)이 수행될 수 있다. 예를 들어, 이온 주입 공정(IP)에 의해 핀 구조체(FS)의 하부에 주입되는 불순물은 보론(B) 또는 인(P)일 수 있다.
도 11 및 도 12를 참조하면, 핀 구조체(FS)의 하부에 정전류 형성층(300)이 형성될 수 있다. 일 예에서, 정전류 형성층(300)을 형성하는 것은 도 7 및 도 8을 참조하여 설명된 한 쌍의 불순물 필름들(400)을 열처리하여, 한 쌍의 불순물 필름들(400) 내의 불순물을 핀 구조체(FS)의 하부 내로 확산시키는 공정 및 상기 확산 공정 종료 후 상기 한 쌍의 불순물 필름들(400)을 제거하는 공정을 포함할 수 있다. 한 쌍의 불순물 필름들(400)이 BSG 필름인 경우, 상기 확산 공정에 의해 핀 구조체(FS)의 하부에 보론(B)이 주입될 수 있다. 이에 따라, 정전류 형성층(300)의 도전형은 p형이 될 수 있다. 한 쌍의 불순물 필름들(400)이 PSG 필름인 경우, 상기 확산 공정에 의해 핀 구조체(FS)의 하부에 인(P)이 주입될 수 있다. 이에 따라, 정전류 형성층(300)의 도전형은 n형이 될 수 있다. 다른 예에서, 정전류 형성층(300)은 도 9 및 도 10을 참조하여 설명된 이온 주입 공정(IP)에 의해 형성될 수 있다.
기판(100) 상에 하부 절연막(110)이 형성될 수 있다. 하부 절연막(110)을 형성하는 것은 기판(100) 상에 절연 물질을 증착하여 증착막(미도시)을 형성하는 공정 및 상기 증착막을 식각하여 핀 구조체(FS)의 상부를 노출하는 공정을 포함할 수 있다. 상기 증착 공정은 화학 기상 증착 공정 또는 물리 기상 증착 공정을 포함할 수 있다. 예를 들어, 절연 물질은 SiO2 또는 고유전 물질(예를 들어, SiON, HfO2, ZrO2)를 포함할 수 있다.
도 1 및 도 2를 다시 참조하면, 하부 절연막(110) 및 핀 구조체(FS) 상에 차례로 게이트 절연막(220) 및 게이트 전극(210)이 형성될 수 있다. 게이트 절연막(220) 및 게이트 전극(210)을 형성하는 것은 하부 절연막(110) 및 핀 구조체(FS) 상에 차례로 절연 물질 및 전도성 물질을 증착하여 증착막(미도시)을 형성하는 공정 및 상기 증착막을 패터닝하여 핀 구조체(FS)의 상부를 노출하는 공정을 포함할 수 있다. 상기 증착 공정은 화학 기상 증착 공정 또는 물리 기상 증착 공정을 포함할 수 있다. 예를 들어, 상기 절연 물질은 SiO2 또는 고유전 물질(예를 들어, SiON, HfO2, ZrO2)을 포함할 수 있다. 예를 들어, 전도성 물질은 금속(예를 들어, Cu) 또는 도핑된 폴리 실리콘(doped-poly Si)을 포함할 수 있다.
핀 구조체(FS)의 게이트 전극(210)의 양 측면들 상에서 노출된 부분들에 한 쌍의 소스/드레인 영역들(SD)이 각각 형성될 수 있다. 한 쌍의 소스/드레인 영역들(SD)을 형성하는 것은 상기 노출된 핀 구조체(FS)의 상부를 도핑하는 공정을 포함할 수 있다. 예를 들어, 상기 도핑 공정은 이온 주입 공정을 포함할 수 있다. 한 쌍의 소스/드레인 영역들(SD)은 정전류 형성층(300)과 다른 도전형을 가질 수 있다. 정전류 형성층(300)의 도전형이 n형인 경우, 노출된 핀 구조체(FS)의 상부에 III족 원소(예를 들어, B, In)가 주입될 수 있다. 이에 따라, 한 쌍의 소스/드레인 영역들(SD)의 도전형은 p형이 될 수 있다. 정전류 형성층(300)의 도전형이 p형인 경우, 노출된 핀 구조체(FS)의 상부에 V족 원소(예를 들어, P, As)가 주입될 수 있다. 이에 따라, 한 쌍의 소스/드레인 영역들(SD)의 도전형은 n형이 될 수 있다. 이에 따라, 게이트 전압과 무관한 정전류를 갖는 트랜지스터 소자(10)가 형성될 수 있다.
다른 예에서, 정전류 형성층(300)은 한 쌍의 불순물 필름들(400)을 이용한 공정 대신 이온 주입 공정에 의해 형성될 수 있다. 정전류 형성층(300)은 이온 주입 공정을 이용하여 불순물을 핀 구조체(FS)의 하부에 주입하는 것에 의해 형성될 수 있다. 예를 들어, 불순물은 보론(B) 또는 인(P)일 수 있다.
도 13은 예시적인 실시예들에 따른 삼진 인버터 장치의 회로도이다. 설명의 간결함을 위해, 도 1 및 도 2를 참조하여 설명된 것과 실질적으로 동일한 내용은 설명되지 않을 수 있다.
도 13을 참조하면, 엔모스 트랜지스터 소자 및 피모스 트랜지스터 소자를 포함하는 삼진(Ternary) 인버터 장치(20)가 제공될 수 있다.
엔모스 트랜지스터 소자는 p형 기판(100), p형 정전류 형성층(300), 및 n형 한 쌍의 소스/드레인 영역들(SD)을 갖는 도 1 및 도 2를 참조하여 설명된 트랜지스터 소자(10)일 수 있다. 피모스 트랜지스터 소자는 n형 기판(100), n형 정전류 형성층(300), 및 p형 한 쌍의 소스/드레인 영역들(SD)을 갖는 트랜지스터 소자(10)일 수 있다.
엔모스 트랜지스터 소자의 소스 및 기판에 접지 전압이 인가될 수 있다. 설명의 간결함을 위해, 이하에서 접지 전압은 0 볼트(V)인 것으로 가정한다. 피모스 트랜지스터 소자의 소스 및 기판에 구동 전압(VDD)이 인가될 수 있다. 엔모스 트랜지스터 소자의 게이트 전극과 피모스 트랜지스터 소자의 게이트 전극의 각각에 입력 전압(Vin)이 인가될 수 있다.
엔모스 트랜지스터 소자의 드레인은 피모스 트랜지스터 소자의 드레인과 전기적으로 연결되어, 동일한 전압들을 각각 가질 수 있다. 엔모스 트랜지스터 소자의 드레인과 피모스 트랜지스터 소자의 드레인의 전압은 삼진 인버터 장치(20)의 출력 전압(Vout)일 수 있다.
엔모스 트랜지스터 소자의 드레인에서 기판으로 정전류가 흐를 수 있다. 피모스 트랜지스터 소자의 기판에서 드레인으로 정전류가 흐를 수 있다. 상기 정전류들은 입력 전압(Vin)으로부터 독립적일 수 있다.
일 예에서, 피모스 트랜지스터 소자가 채널 전류보다 우세한 정전류를 갖고 엔모스 트랜지스터 소자가 정전류보다 우세한 채널 전류를 갖도록, 피모스 트랜지스터 소자의 게이트 전극과 엔모스 트랜지스터 소자의 게이트 전극에 제1 입력 전압이 인가될 수 있다. 이때, 삼진 인버터 장치(20)의 출력 전압(Vout)은 제1 전압일 수 있다.
다른 예에서, 엔모스 트랜지스터 소자가 채널 전류보다 우세한 정전류를 갖고 피모스 트랜지스터 소자가 정전류보다 우세한 채널 전류를 갖도록, 피모스 트랜지스터 소자의 게이트 전극과 엔모스 트랜지스터 소자의 게이트 전극에 제2 입력 전압이 인가될 수 있다. 이때, 삼진 인버터 장치(20)의 출력 전압은 상기 제1 전압보다 큰 제2 전압일 수 있다.
또 다른 예에서, 엔모스 트랜지스터 소자와 피모스 트랜지스터 소자의 각각이 채널 전류보다 우세한 정전류를 갖도록, 피모스 트랜지스터 소자의 게이트 전극과 엔모스 트랜지스터 소자의 게이트 전극에 제3 입력 전압이 인가될 수 있다. 이때, 삼진 인버터 장치(20)의 출력 전압은 상기 제1 전압과 제2 전압 사이의 제3 전압일 수 있다.
엔모스 트랜지스터 소자의 드레인에서 기판으로 흐르는 정전류 및 피모스 트랜지스터 소자의 기판에서 드레인으로 흐르는 정전류는 피모스 트랜지스터 소자와 엔모스 트랜지스터 소자의 게이트 전극들에 인가되는 게이트 전압들과 무관하게 흐를 수 있다. 삼진 인버터 장치(20) 내의 전류는 피모스 트랜지스터 소자의 기판으로부터 피모스 트랜지스터 소자의 드레인과 엔모스 트랜지스터 소자의 드레인을 거쳐서 엔모스 트랜지스터 소자의 기판으로 흐를 수 있다. 피모스 트랜지스터 소자의 기판에 인가되는 구동 전압(VDD)은 피모스 트랜지스터 소자의 기판과 피모스 트랜지스터 소자의 드레인 사이의 저항 및 엔모스 트랜지스터 소자의 기판과 엔모스 트랜지스터 소자의 드레인 사이의 저항에 분배될 수 있다. 출력 전압(Vout)은 엔모스 트랜지스터 소자의 기판과 엔모스 트랜지스터 소자의 드레인 사이의 저항에 인가된 전압일 수 있다. 출력 전압(Vout)은 구동 전압(VDD)과 0 V 사이의 값을 가질 수 있다.
출력 전압(Vout)은 입력 전압(Vin)에 따라 0 V('0' 상태), 구동 전압(VDD)과 0 V 사이의 전압('1' 상태), 또는 구동 전압(VDD)('2' 상태)을 가질 수 있다. 본 개시는 입력 전압(Vin)에 따라 3가지 상태를 갖는 삼진(Ternary) 인버터 장치를 제공할 수 있다.
도 14는 본 개시의 삼진(Ternary) 인버터 장치들과 이진(Binary) 인버터 장치들의 게이트 전압-드레인 전류 그래프를 나타낸다.
도 14를 참조하면, 이진 인버터 장치들의 게이트 전압-드레인 전류 그래프들(IGR1, IGR2) 및 본 개시의 삼진 인버터 장치들의 게이트 전압-드레인 전류 그래프들(IGR3, IGR4, IGR5)이 도시되었다.
이진 인버터 장치들의 드레인 전류들은 게이트 전압과 무관하게 흐르는 정전류 성분을 갖지 않았다.
본 개시의 삼진 인버터 장치들의 드레인 전류들은 게이트 전압과 무관하게 흐르는 정전류 성분을 가졌다. 예를 들어, 본 개시의 삼진 인버터 장치들이 오프(Off) 상태를 가질 때에도, 본 개시의 삼진 인버터 장치들에 정전류가 흘렀다.
도 15는 본 개시의 삼진 인버터 장치와 이진(Binary) 인버터 장치의 입력 전압(Vin)-출력 전압(Vout) 그래프를 나타낸다.
도 15를 참조하면, 본 개시의 삼진 인버터 장치 및 이진 인버터 장치의 구동 전압(VDD)은 1.0 V, 접지 전압(GND)은 0 V이었다. 삼진 인버터 장치 및 이진 인버터 장치의 입력 전압(Vin)은 0 V 내지 1.0 V이었다.
이진 인버터 장치의 경우, 입력 전압이 0 V에서 1 V로 변할 때, 0.5 V의 입력 전압 부근에서 출력 전압(Vout)이 1 V에서 0 V로 급격히 감소하였다. 즉, 이진 인버터 장치는 두 가지 상태들(예를 들어, '0' 상태 및 '1' 상태)을 가졌다.
본 개시의 삼진 인버터 장치의 경우, 입력 전압이 0 V에서 1 V로 변할 때, 출력 전압(Vout)은 1 V에서 0.5 V로 급격히 감소하여 0.5 V를 유지하였다가, 0.5 V에서 0 V로 한번 더 급격히 감소하였다. 즉, 본 개시의 삼진 인버터 장치는 세 가지 상태들(예를 들어, '0' 상태, '1' 상태, 및 '2' 상태)을 가졌다.
본 발명의 기술적 사상의 실시예들에 대한 이상의 설명은 본 발명의 기술적 사상의 설명을 위한 예시를 제공한다. 따라서 본 발명의 기술적 사상은 이상의 실시예들에 한정되지 않으며, 본 발명의 기술적 사상 내에서 당해 기술 분야의 통상의 지식을 가진 자에 의하여 상기 실시예들을 조합하여 실시하는 등 여러 가지 많은 수정 및 변경이 가능함은 명백하다.

Claims (15)

  1. 기판;
    상기 기판 상에서 상기 기판의 상면에 평행한 방향으로 연장하는 핀 구조체;
    상기 핀 구조체의 상부에 제공되는 소스 영역 및 드레인 영역;
    상기 핀 구조체의 하부에 제공되는 정전류 형성층;
    상기 핀 구조체의 상기 상부의 양 측면들 및 상면 상에 제공되는 게이트 절연막; 및
    상기 게이트 절연막 상에 제공되는 게이트 전극;을 포함하되,
    상기 게이트 전극은 상기 핀 구조체 상에서 상기 소스 영역 및 상기 드레인 영역 사이에 제공되고,
    상기 정전류 형성층은 상기 드레인 영역과 상기 기판 사이에 정전류를 형성하고,
    상기 정전류는 상기 게이트 전극에 인가되는 게이트 전압으로부터 독립적인 트랜지스터 소자.
  2. 제 1 항에 있어서,
    상기 정전류 형성층은 상기 소스 영역의 하부와 상기 드레인 영역의 하부에 전기적으로 연결되는 트랜지스터 소자.
  3. 제 1 항에 있어서,
    상기 정전류 형성층은 상기 소스 영역의 바닥면 및 상기 드레인 영역의 바닥면에 직접 접하는 트랜지스터 소자.
  4. 제 1 항에 있어서,
    상기 기판 및 상기 정전류 형성층은 제1 도전형을 갖고,
    상기 소스 영역 및 상기 드레인 영역은 상기 제1 도전형과 다른 제2 도전형을 갖는 트랜지스터 소자.
  5. 제 4 항에 있어서,
    상기 정전류 형성층의 상기 도핑 농도는 3 X 1018 cm-3 이상인 트랜지스터 소자.
  6. 제 4 항에 있어서,
    상기 드레인 영역 및 상기 정전류 형성층 사이에 전기장이 형성되고,
    상기 전기장의 세기는 106 V/cm 이상인 트랜지스터 소자.
  7. 엔모스(NMOS) 트랜지스터 소자; 및
    피모스(PMOS) 트랜지스터 소자;를 포함하되,
    상기 엔모스 트랜지스터 소자 및 피모스 트랜지스터 소자의 각각은:
    기판;
    상기 기판 상에서 상기 기판의 상면에 평행한 방향으로 연장하는 핀 구조체;
    상기 핀 구조체의 상부에 제공되는 소스 영역 및 드레인 영역;
    상기 핀 구조체 하부에 제공되는 정전류 형성층;을 포함하고,
    상기 정전류 형성층은 상기 소스 영역의 하부 및 상기 드레인 영역의 하부에 직접 접하며, 상기 드레인 영역과 상기 기판 사이에 정전류를 형성하고,
    상기 엔모스 트랜지스터 소자의 상기 드레인 영역 및 상기 피모스 트랜지스터 소자의 상기 드레인 영역은 서로 동일한 전압을 갖는 삼진 인버터 장치.
  8. 제 7 항에 있어서,
    상기 엔모스 트랜지스터 소자 및 상기 피모스 트랜지스터 소자의 각각은:
    상기 핀 구조체의 상기 상부의 양 측면들 및 상면 상에 제공되는 게이트 절연막; 및
    상기 게이트 절연막 상에 제공되는 게이트 전극;을 포함하되,
    상기 정전류는 상기 게이트 전극에 인가되는 게이트 전압으로부터 독립적인 삼진 인버터 장치.
  9. 제 7 항에 있어서,
    상기 엔모스 트랜지스터 소자의 상기 드레인 영역과 상기 피모스 트랜지스터 소자의 상기 드레인 영역은:
    상기 엔모스 트랜지스터 소자가 상기 정전류보다 우세한 채널 전류를 갖고 상기 피모스 트랜지스터 소자가 채널 전류보다 우세한 상기 정전류를 가진 때, 제1 전압을 갖고,
    상기 엔모스 트랜지스터 소자가 상기 채널 전류보다 우세한 상기 정전류를 갖고 상기 피모스 트랜지스터 소자가 상기 정전류보다 우세한 상기 채널 전류를 가진 때, 제2 전압을 가지며,
    상기 엔모스 트랜지스터 소자 및 상기 피모스 트랜지스터 소자의 각각이 상기 채널 전류보다 우세한 상기 정전류를 가진 때, 제3 전압을 갖되,
    상기 제2 전압은 상기 제1 전압보다 크고,
    상기 제3 전압은 상기 제1 전압과 상기 제2 전압 사이의 값을 갖는 삼진 인버터 장치.
  10. 제 7 항에 있어서,
    상기 엔모스 트랜지스터 소자 및 상기 피모스 트랜지스터 소자의 각각에서, 상기 기판과 상기 정전류 형성층은 서로 동일한 도전형들을 갖고, 상기 정전류 형성층의 도핑 농도는 상기 기판의 도핑 농도보다 높은 삼진 인버터 장치.
  11. 제 7 항에 있어서,
    상기 엔모스 트랜지스터 소자 및 상기 피모스 트랜지스터 소자의 각각에서, 상기 정전류 형성층의 도핑 농도는 3 X 1018 cm-3 이상인 삼진 인버터 장치.
  12. 기판 상에 제1 방향으로 연장하는 핀 구조체를 형성하는 것;
    상기 핀 구조체의 하부에 정전류 형성층을 형성하는 것;
    상기 기판 상에 상기 제1 방향과 교차하는 제2 방향으로 연장하는 게이트 전극을 형성하는 것;
    상기 게이트 전극과 상기 핀 구조체 사이에 게이트 절연막을 형성하는 것; 및
    상기 핀 구조체의 상부에 상기 제1 방향을 따라 서로 이격된 소스 영역 및 드레인 영역을 형성하는 것;을 포함하고,
    상기 정전류 형성층은 상기 기판과 동일한 도전형을 갖고,
    상기 소스 영역 및 상기 드레인 영역을 상기 게이트 전극을 사이에 두고 서로 이격되는 트랜지스터 소자의 제조 방법.
  13. 제 12 항에 있어서,
    상기 정전류 형성층을 형성하는 것은:
    상기 핀 구조체의 하부의 양 측면들 상에 한 쌍의 불순물 필름들을 각각 형성하는 것; 및
    상기 한 쌍의 불순물 필름들을 열처리하는 것;을 포함하는 트랜지스터 소자의 제조 방법.
  14. 제 13 항에 있어서,
    상기 한 쌍의 불순물 필름들은 BSG(Boron Silicate Glass) 필름 또는 PSG(Phosphorus silicate glass) 필름을 포함하는 트랜지스터 소자의 제조 방법.
  15. 제 12 항에 있어서,
    상기 정전류 형성층을 형성하는 것은:
    이온 주입 공정을 이용하여, 상기 핀 구조체의 하부에 불순물을 주입하는 것을 포함하는 트랜지스터 소자의 제조 방법.
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