KR100734327B1 - 서로 다른 두께의 게이트 절연막들을 구비하는 반도체소자의 제조방법 - Google Patents

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Abstract

서로 다른 두께의 게이트 절연막들을 구비하는 반도체 소자의 제조방법을 제공한다. 상기 제조방법은 고전압 소자 영역 및 저전압 소자 영역을 구비하는 기판을 제공하는 단계를 구비한다. 상기 고전압 소자 영역 및 상기 저전압 소자 영역 상에 산화방지막을 형성한다. 상기 산화방지막의 일부를 제거하고, 상기 기판을 열산화시켜 상기 산화방지막이 제거된 부분에 필드 산화막을 형성한다. 상기 산화방지막의 상기 고전압 소자 영역 상에 위치한 부분을 제거하고, 상기 기판을 열산화시켜 상기 고전압 소자 영역 상에 중앙부 고전압 게이트 산화막을 형성한다. 상기 산화방지막의 상기 저전압 소자 영역 상에 위치한 부분을 제거하고, 상기 기판을 열산화시켜 상기 저전압 소자 영역 상에 저전압 게이트 산화막을 형성한다.

Description

서로 다른 두께의 게이트 절연막들을 구비하는 반도체 소자의 제조방법 {Method of fabricating semiconductor device including gate dielectrics having different thicknesses}
도 1a 내지 도 1f는 본 발명의 일 실시예에 따른 반도체 소자의 제조방법을 나타낸 단면도들이다.
도 2는 본 발명의 일 실시예에 따라 형성된 고전압 소자가 적용된 회로를 나타낸 회로도이다.
도 3a 및 도 3b는 도 2에 적용된 고전압 소자의 작동을 설명하기 위한 개략도들이다.
(도면의 주요 부위에 대한 부호의 설명)
100 : 베이스 기판 105 : 에피층
130a, 130b : 측부 고전압 게이트 산화막 130c, 130d : 필드 산화막
140H : 중앙부 고전압 게이트 산화막 140L : 저전압 게이트 산화막
150H : 고전압 게이트 전극
150L_p, 150L_n : 저전압 게이트 전극
본 발명은 반도체 소자의 제조방법에 관한 것으로, 보다 구체적으로는 서로 다른 두께의 게이트 절연막들을 구비하는 반도체 소자의 제조방법에 관한 것이다.
반도체 칩의 종류에 따라서는 서로 다른 전압조건에서 동작하는 소자들이 하나의 기판 상에 형성되기도 한다. 예를 들어, 입출력부 또는 주변회로영역들 중 일부에는 전원전압 즉, 고전압이 그대로 인가될 수 있으며, 고속동작이 요구되는 메모리부 또는 주변회로영역들 중 다른 일부에는 전압강하회로에 의해 강하된 전압 즉, 저전압이 인가될 수 있다.
한편, 고전압이 인가되는 영역의 고전압 트랜지스터와 저전압이 인가되는 영역의 저전압 트랜지스터는 동작전압 범위의 차이로 인해 그 구조에 차이를 가질 수 있다. 예를 들어, 상기 고전압 트랜지스터와 상기 저전압 트랜지스터는 서로 다른 두께의 게이트 산화막을 가질 수 있다.
이러한 서로 다른 두께의 게이트 산화막을 갖는 트랜지스터들을 형성하기 위해, 필드 산화막을 형성한 뒤, 기판 전면에 두꺼운 게이트 산화막을 형성한다. 그 후, 저전압 영역 상에 형성된 상기 두꺼운 게이트 산화막을 식각하고, 상기 저전압 영역 상에 얇은 게이트 산화막을 형성한다. 상기 저전압 영역 상에 형성된 상기 두꺼운 게이트 산화막을 식각할 때, 상기 저전압 영역 주위의 필드 산화막 또한 식각되어 리세스될 수 있다. 상기 필드 산화막의 리세스로 인해 소자분리 내압(device isolation breakdown voltage)이 감소될 수 있는 단점이 있다.
본 발명이 이루고자 하는 기술적 과제는 필드 산화막을 리세스시키지 않으면서도 단순한 공정을 통해 서로 다른 두께의 게이트 산화막들을 구비하는 반도체 소자를 제조할 수 있는 반도체 소자의 제조방법을 제공함에 있다.
상기 기술적 과제를 이루기 위하여 본 발명의 일 측면은 반도체 소자의 제조방법을 제공한다. 상기 제조방법은 고전압 소자 영역 및 저전압 소자 영역을 구비하는 기판을 제공하는 단계를 구비한다. 상기 고전압 소자 영역 및 상기 저전압 소자 영역 상에 산화방지막을 형성한다. 상기 산화방지막의 일부를 제거하고, 상기 기판을 열산화시켜 상기 산화방지막이 제거된 부분에 필드 산화막을 형성한다. 상기 산화방지막의 상기 고전압 소자 영역 상에 위치한 부분을 제거하고, 상기 기판을 열산화시켜 상기 고전압 소자 영역 상에 중앙부 고전압 게이트 산화막을 형성한다. 상기 산화방지막의 상기 저전압 소자 영역 상에 위치한 부분을 제거하고, 상기 기판을 열산화시켜 상기 저전압 소자 영역 상에 저전압 게이트 산화막을 형성한다.
상기 기술적 과제를 이루기 위하여 본 발명의 일 측면은 반도체 소자의 다른 제조방법을 제공한다. 상기 제조방법은 고전압 소자 영역 및 저전압 소자 영역을 구비하는 기판을 제공하는 단계를 구비한다. 이 때, 상기 고전압 소자 영역은 고전압 소오스/드레인 영역들과 상기 고전압 소오스/드레인 영역들 사이에 위치하는 고전압 채널 영역을 구비한다. 상기 고전압 소자 영역 및 상기 저전압 소자 영역 상에 산화방지막을 형성한다. 상기 산화방지막의 일부를 제거하고, 상기 기판을 열산화시켜 상기 산화방지막이 제거된 부분에 필드 산화막 및 측부 고전압 게이트 산화막들을 형성한다. 이 때, 상기 측부 고전압 게이트 산화막들은 상기 고전압 채널 영역의 양측부에 위치한다. 상기 측부 고전압 게이트 산화막들 사이에 위치한 상기 산화방지막을 제거하고, 상기 기판을 열산화시켜 상기 고전압 채널 영역 상에 중앙부 고전압 게이트 산화막을 형성한다. 상기 산화방지막의 상기 저전압 소자 영역 상에 위치한 부분을 제거하고, 상기 기판을 열산화시켜 상기 저전압 소자 영역 상에 저전압 게이트 산화막을 형성한다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명한다. 그러나, 본 발명은 여기서 설명되어지는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예들은 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하여 위하여 과장되어진 것이다. 명세서 전체에 걸쳐서 동일한 참조번호들은 동일한 구성요소들을 나타낸다.
도 1a 내지 도 1f는 본 발명의 일 실시예에 따른 반도체 소자의 제조방법을 나타낸 단면도들이다.
도 1a를 참조하면, 고전압 소자 영역 및 저전압 소자 영역을 구비하는 베이스 기판(100)을 제공한다. 상기 고전압 소자 영역은 제1 고전압 소오스/드레인 영역, 제2 고전압 소오스/드레인 영역 및 그들 사이에 위치하는 고전압 채널 영역을 구비할 수 있고, 상기 저전압 소자 영역은 저전압 PMOS 영역과 저전압 NMOS 영역을 구비할 수 있다. 한편, 상기 베이스 기판(100)은 제1 도전형 기판일 수 있다.
상기 베이스 기판(100) 상에 제1 마스크 패턴(미도시)을 형성하고, 상기 제1 마스크 패턴을 마스크로 하여 제1 도전형 불순물을 고농도로 주입하여 제1 매몰 불순물층들(110)을 형성한다. 상기 제1 마스크 패턴을 제거하고, 상기 베이스 기판(100) 상에 제2 마스크 패턴(미도시)을 형성한 후, 상기 제2 마스크 패턴을 마스크로 하여 제2 도전형 불순물을 고농도로 주입하여 제2 매몰 불순물층(111)을 형성한다. 그 후, 상기 제2 마스크 패턴을 제거한다. 상기 제1 매몰 불순물층들(110) 중 하나는 고전압 소자의 채널 영역에 대응하여 형성될 수 있고, 다른 하나는 상기 고전압 소자 영역과 상기 저전압 소자 영역의 사이에 형성될 수 있다. 상기 제2 매몰 불순물층(111)은 상기 저전압 소자 영역 전체에 걸쳐 형성될 수 있다. 이 때, 상기 제1 도전형은 P형이고, 상기 제2 도전형은 N형일 수 있다.
상기 매몰 불순물층들(110, 111)이 형성된 베이스 기판(100) 상에 저농도의 제2 도전형 즉, 저농도 N형 에피층(105)을 형성한다. 상기 에피층(105)은 약 10㎛의 두께로 성장시킬 수 있고, 상기 에피층(105)의 비저항은 약 2Ω일 수 있다. 이로써, 상기 베이스 기판(100) 및 상기 에피층(105)을 포함하는 기판(106)이 형성된다.
상기 에피층(105) 상에 희생 산화막(120)을 적층한 후, 상기 희생 산화막(120) 상에 상기 고전압 소자 영역과 상기 저전압 소자 영역이 접하는 부분을 노출시키는 제3 마스크 패턴(미도시)을 형성하고, 상기 제3 마스크 패턴을 마스크로 하여 상기 에피층(105) 내에 제1 도전형 즉, P형 불순물을 주입하여 소자분리 불순 물 영역(114)을 형성한다. 그 후, 상기 제3 마스크 패턴을 제거한다. 상기 소자분리 불순물 영역(114)은 상기 고전압 소자 영역에 인가되는 고전압으로부터 상기 저전압 소자 영역에 형성되는 저전압 소자를 전기적으로 분리시키는 역할을 한다.
이어서, 상기 희생 산화막(120) 상에 상기 고전압 소오스/드레인 영역들 및 상기 저전압 PMOS 영역을 노출시키는 제4 마스크 패턴(미도시)을 형성한 후, 상기 제4 마스크 패턴을 마스크로 하여 상기 에피층(105) 내에 제2 도전형 즉, N형 웰들(113a, 113b, 113c)을 형성한다. 그 후, 상기 제4 마스크 패턴을 제거한다. 상기 고전압 소오스/드레인 영역들 내에 형성된 N형 웰들(113a, 113b)은 제1 및 제2 드리프트 영역들(113a, 113b)일 수 있다.
그 후, 상기 희생 산화막(120) 상에 상기 고전압 채널 영역 및 상기 저전압 NMOS 영역을 노출시키는 제5 마스크 패턴(미도시)을 형성한 후, 상기 제5 마스크 패턴을 마스크로 하여 상기 에피층(105) 내에 제1 도전형 즉, P형 웰들(112a, 112b)을 형성한다. 그 후, 상기 제5 마스크 패턴을 제거한다. 상기 고전압 채널 영역 내에 형성된 P형 웰(112a)은 고전압 소자의 바디 영역(112a)일 수 있다.
도 1b를 참조하면, 상기 희생 산화막(도 1a의 120)을 제거하고, 상기 에피층(105) 상에 패드 산화막(122)을 형성한다. 상기 패드 산화막(122) 상에 산화방지막(127)을 형성한다. 상기 산화방지막(127)은 약 1500Å의 두께로 형성할 수 있다. 상기 산화방지막(127)은 실리콘 질화막일 수 있다.
상기 산화방지막(127) 상에 제6 마스크 패턴(미도시)을 형성하고, 상기 제6 마스크 패턴을 마스크로 하여 상기 산화방지막(127)을 식각한다. 이 후, 상기 제6 마스크 패턴을 제거하고 상기 기판(106)을 열산화하여 상기 산화방지막(127)이 식각된 부분에 측부 고전압 게이트 산화막들(130a, 130b) 및 필드 산화막들(130c, 130c)을 형성한다. 상기 측부 고전압 게이트 산화막들(130a, 130b) 및 필드 산화막들(130c, 130c)은 약 8000Å의 두께로 형성할 수 있다. 상기 측부 고전압 게이트 산화막들(130a, 130b)은 고전압 채널 영역의 양측에 위치하며, 상기 고전압 소오스/드레인 영역들과 일부분 중첩한다. 상기 필드 산화막들(130c, 130d) 중 하나(130c)는 상기 고전압 소자 영역과 상기 저전압 소자 영역 사이에 위치하여, 상기 소자분리 불순물 영역(114)과 함께 상기 고전압 소자 영역과 상기 저전압 소자 영역을 전기적으로 분리시킨다. 상기 필드 산화막들(130c, 130d) 중 다른 하나(130d)는 상기 저전압 PMOS 영역과 상기 저전압 NMOS 영역 사이에 위치하여, 상기 상기 저전압 PMOS 영역과 상기 저전압 NMOS 영역을 전기적으로 분리시킨다.
도 1c를 참조하면, 상기 기판(106) 상에 적어도 상기 고전압 채널 영역을 노출시키는 제7 마스크 패턴(190)을 형성한다. 상기 제7 마스크 패턴(190)을 마스크로 하여 상기 고전압 채널 영역 상에 형성된 산화방지막(127)을 선택적으로 식각한다. 그 결과, 상기 고전압 채널 영역의 패드 산화막(122)이 노출된다.
이어서, 상기 제7 마스크 패턴(190)을 마스크로 하여, 상기 에피층(105) 내에 채널 불순물을 주입하여 채널 불순물 영역(115)을 형성한다. 상기 채널 불순물 영역(115)을 형성함으로써, 고전압 소자의 온(on) 저항을 조절할 수 있다.
도 1d를 참조하면, 상기 제7 마스크 패턴(190) 및 상기 고전압 채널 영역 상에 노출된 패드 산화막(122)을 제거한 후, 상기 기판(106)을 열산화한다. 그 결 과, 상기 고전압 채널 영역 상에 고전압 게이트 산화막(140H)이 형성되되, 상기 고전압 게이트 산화막(140H)은 상기 측부 고전압 게이트 산화막들(130a, 130b) 사이에 형성될 수 있다. 상기 고전압 게이트 산화막(140H)은 상기 측부 고전압 게이트 산화막들(130a, 130b)에 비해 낮은 두께인 약 2000Å의 두께로 형성할 수 있다.
상기 고전압 게이트 산화막(140H)을 형성할 때, 상기 고전압 채널 영역을 제외한 영역들 상에는 산화방지막(127)이 잔존하거나 두꺼운 필드 산화막(130a, 130b, 130c, 130d)이 형성되어 있으므로, 상기 열산화공정에 의해 산화막이 생성되지 않을 수 있다. 그 결과, 상기 고전압 채널 영역 상에만 선택적으로 고전압 게이트 산화막(140H)이 형성될 수 있다.
도 1e를 참조하면, 상기 산화방지막(127) 및 그 하부의 패드 산화막(122)을 제거한다. 상기 패드 산화막(122)을 제거할 때, 상기 필드 산화막(130c, 130d) 및 상기 고전압 게이트 산화막(130a, 130b)이 일부 식각될 수 있으나, 상기 패드 산화막(122)에 비해 상기 필드 산화막(130c, 130d) 및 상기 고전압 게이트 산화막(130a, 130b)은 매우 두꺼우므로, 상기 패드 산화막(122)의 식각으로 인한 상기 필드 산화막(130c, 130d) 및 상기 고전압 게이트 산화막(130a, 130b)의 두께감소는 미미할 수 있다.
이어서, 상기 기판(106)을 열산화하여 상기 저전압 영역 상에 저전압 게이트 산화막(140L)을 형성한다. 상기 저전압 게이트 산화막(140L)은 약 185Å의 두께로 형성할 수 있다.
상술한 바와 같이, 상기 필드 산화막(130c, 130d)을 형성하는데 사용된 산화 방지막(127)을 패터닝하고, 상기 패터닝된 산화방지막(127)을 사용하여 선택적으로 고전압 게이트 산화막(140H)을 형성함으로써, 상기 고전압 게이트 산화막(140H)을 형성하기 위한 산화방지막을 다시 형성할 필요가 없다. 따라서, 공정단계가 감소될 수 있다. 또한, 상기 산화방지막(127)으로 인해 저전압 소자 영역 상에 두꺼운 산화막이 형성되지 않을 수 있어, 상기 저전압 소자 영역에서 상기 두꺼운 산화막을 제거할 때 발생할 수 있는 필드 산화막(130c, 130d)의 리세스 현상이 제거될 수 있다.
도 1f를 참조하면, 상기 기판(106) 상에 게이트 도전막을 적층하고, 상기 게이트 도전막을 패터닝하여 상기 고전압 채널 영역과 중첩하는 고전압 게이트 전극(150H)을 형성하고, 상기 저전압 PMOS 영역 및 상기 저전압 NMOS 영역 상에 각각 저전압 PMOS 게이트 전극(150L_p) 및 저전압 NMOS 게이트 전극(150L_n)을 형성한다.
이어서, 상기 고전압 소자 영역 및 상기 저전압 NMOS 영역을 노출시키는 제8 마스크 패턴(미도시)을 형성하고, 상기 마스크 패턴, 상기 고전압 게이트 전극(150H) 및 상기 저전압 NMOS 게이트 전극(150L_n)을 마스크로 하여 제2 도전형 불순물을 고농도로 주입함으로써, 상기 제1 및 제2 고전압 소오스/드레인 영역들 내에 고전압 소오스/드레인들(115a, 115b)을 각각 형성하고, 상기 저전압 NMOS 영역 내에 저전압 NMOS 소오스/드레인들(115c)을 형성한다. 그 후, 상기 제8 마스크 패턴을 제거한다. 상기 고전압 소오스/드레인들(115a, 115b)은 상기 드리프트 영역들(113a, 113b) 내에 각각 형성된다.
이어서, 상기 저전압 PMOS 소자 영역을 노출시키는 제9 마스크 패턴(미도시)을 형성하고, 상기 제9 마스크 패턴 및 상기 저전압 PMOS 게이트 전극(150L_p)을 마스크로 하여 제1 도전형 불순물을 고농도로 주입함으로써, 상기 저전압 PMOS 영역 내에 저전압 PMOS 소오스/드레인들(116)을 형성한다. 그 후, 상기 제9 마스크 패턴을 제거한다.
상기 고전압 소자 영역에 형성된 고전압 소자는 상기 고전압 게이트 전극(150H), 상기 고전압 소오스/드레인들(115a, 115b), 상기 드리프트 영역들(113a, 113b)및 바디영역(112a)을 구비한다. 상기 고전압 소오스/드레인(115a, 115b)은 상기 저농도의 드리프트 영역(113a, 113b) 내에 형성된다. 따라서, 상기 고전압 소자는 소오스/드레인(115a, 115b)에 고전압이 인가되는 경우에도 졍션의 항복전압(junction breakdown voltage)이 높은 이중 확산 모스 트랜지스터(Double diffused MOS Transistor; DMOS Tr)로 구현될 수 있다. 나아가 상기 드리프트 영역들(113a, 113b)은 상기 저농도의 N형 에피층(105)을 통해 상기 P형 바디영역(112a)과 접하므로, 상기 고전압 소자의 소오스/드레인 졍션의 항복전압은 더 커질 수 있다.
또한, 상기 측부 고전압 게이트 산화막(130a, 130b)은 상기 필드 산화막(130c, 130d)과 동시에 형성되어, 상기 중앙부 게이트 산화막(140H)에 비해 더 두껍다. 따라서, 상기 게이트 전극(150H)과 상기 소오스/드레인(115a, 115b) 사이의 절연내압(dielectric breakdown voltage)이 증가될 수 있다. 이와 더불어, 상기 중앙부 게이트 산화막(140H)은 상기 필드 산화막(130c, 130d)에 비해 얇으므로, 상기 고전압 채널 영역의 전류밀도는 증가될 수 있다.
또한, 상기 고전압 소자의 소오스/드레인 영역들은 서로 대칭적인 구조를 갖는다. 따라서, 상기 고전압 소자는 양방향 소자로 사용할 수 있다.
도 2는 본 발명의 일 실시예에 따라 제조된 고전압 소자가 적용된 회로도로서 에너지 회수 회로(Energy Recovery Circuit; ERC)의 일부를 나타낸다.
도 2를 참조하면, 에너지 회수 회로는 풀업 소자(M1), 풀다운 소자(M2), 에너지 회수 캐패시터(CERC) 및 양방향 고전압 스위칭 소자(HV_Bi_SW)를 구비한다. 상기 양방향 고전압 스위칭 소자(HV_Bi_SW)는 도 1a 및 도 1f를 참조하여 설명한 반도체 제조방법에 따라 제조된 고전압 소자일 수 있다. 상기 풀업 소자(M1)는 전원 전압단(VPP)과 출력 노드(Nout) 사이에 연결되어, 상기 출력 노드(Nout)에 전원전압을 전달한다. 상기 풀다운 소자(M2)는 접지 전압단과 출력 노드(Nout) 사이에 연결되어, 상기 출력 노드(Nout)에 접지전압을 전달한다. 상기 에너지 회수 캐패시터(CERC)는 상기 출력 노드(Nout)와 접지 전압단 사이에 연결된다. 상기 양방향 고전압 스위칭 소자(HV_Bi_SW)는 상기 출력 노드(Nout)와 에너지 회수 캐패시터(CERC) 사이에 연결되어, 상기 출력 노드(Nout)에 충전된 전압을 에너지 회수 캐패시터(CERC)에 전달하거나, 상기 에너지 회수 캐패시터(CERC)에 충전된 전압을 상기 출력 노드(Nout)에 전달한다. 이와 같이, 상기 에너지 회수 캐패시터(CERC)에 전원 전압을 충전하고, 또 에너지 회수 캐패시터(CERC)로부터 충전된 전압을 방전시켜 사 용함으로써, 상기 전원전압이 고전압인 경우 소비되는 에너지를 효과적으로 감소시킬 수 있다.
미설명부호인 VG_pu는 풀업 소자(M1)의 활성화신호를 나타내고, VG_pd는 풀다운 소자(M2)의 활성화신호를 나타내며, VG_sw는 양방향 고전압 스위칭 소자(HV_Bi_SW)의 활성화신호를 나타낸다.
도 3a 및 도 3b는 상기 고전압 반도체 소자의 구동을 개략적으로 나타낸 도면이다.
도 2 및 도 3a를 참조하면, 풀업 소자(M1)가 활성화되고 풀다운 소자(M2)가 비활성화되면, 출력 노드(Nout)에 전원 전압(VPP)이 전달된다. 그 때, 상기 양방향 고전압 스위칭 소자(HV_Bi_SW)가 활성화되면, 에너지 회수 캐패시터(CERC)에 전원 전압(VPP)을 충전한다.
그 후, 풀업 소자(M1)가 비활성화되고 풀다운 소자(M2)가 활성화되면, 출력 노드(Nout)에 접지 전압(VGND)이 전달된다. 그 때, 상기 양방향 고전압 스위칭 소자(HV_Bi_SW)가 활성화되면, 에너지 회수 캐패시터(CERC)에 충전된 전압이 방전된다.
상술한 바와 같이 본 발명에 따르면, 필드 산화막을 형성하는데 사용된 산화방지막을 패터닝하고, 상기 패터닝된 산화방지막을 사용하여 선택적으로 고전압 게 이트 산화막을 형성함으로써, 상기 고전압 게이트 산화막을 형성하기 위한 산화방지막을 다시 형성할 필요가 없다. 따라서, 공정단계가 감소될 수 있다. 또한, 상기 산화방지막으로 인해 저전압 소자 영역 상에 두꺼운 산화막이 형성되지 않을 수 있어, 상기 저전압 소자 영역에서 상기 두꺼운 산화막을 제거할 때 발생할 수 있는 필드 산화막의 리세스 현상이 제거될 수 있다.

Claims (11)

  1. 고전압 소자 영역 및 저전압 소자 영역을 구비하는 기판을 제공하고;
    상기 고전압 소자 영역 및 상기 저전압 소자 영역 상에 산화방지막을 형성하고;
    상기 산화방지막의 일부를 제거하고, 상기 기판을 열산화시켜 상기 산화방지막이 제거된 부분에 필드 산화막을 형성하고;
    상기 산화방지막의 상기 고전압 소자 영역 상에 위치한 부분을 제거하고, 상기 기판을 열산화시켜 상기 고전압 소자 영역 상에 중앙부 고전압 게이트 산화막을 형성하고,
    상기 산화방지막의 상기 저전압 소자 영역 상에 위치한 부분을 제거하고, 상기 기판을 열산화시켜 상기 저전압 소자 영역 상에 저전압 게이트 산화막을 형성하는 것을 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  2. 제 1 항에 있어서,
    상기 필드 산화막을 형성함과 동시에 상기 고전압 소자 영역 상에 측부 고전압 게이트 산화막들을 형성하고,
    상기 중앙부 고전압 게이트 산화막은 상기 측부 고전압 게이트 산화막들 사이에 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  3. 제 1 항에 있어서,
    상기 중앙부 고전압 게이트 산화막의 두께는 상기 필드 산화막의 두께에 비해 낮은 것을 특징으로 하는 반도체 소자의 제조방법.
  4. 제 1 항에 있어서,
    상기 산화방지막은 실리콘 질화막인 것을 특징으로 하는 반도체 소자의 제조방법.
  5. 제 1 항에 있어서,
    상기 기판은 베이스 기판 및 상기 베이스 기판 상에 형성된 에피층을 구비하는 것을 특징으로 하는 반도체 소자의 제조방법.
  6. 고전압 소자 영역 및 저전압 소자 영역을 구비하는 기판을 제공하되, 상기 고전압 소자 영역은 고전압 소오스/드레인 영역들과 상기 고전압 소오스/드레인 영역들 사이에 위치하는 고전압 채널 영역을 구비하고;
    상기 고전압 소자 영역 및 상기 저전압 소자 영역 상에 산화방지막을 형성하고;
    상기 산화방지막의 일부를 제거하고, 상기 기판을 열산화시켜 상기 산화방지막이 제거된 부분에 필드 산화막 및 측부 고전압 게이트 산화막들을 형성하되, 상기 측부 고전압 게이트 산화막들은 상기 고전압 채널 영역의 양측부에 위치하고;
    상기 측부 고전압 게이트 산화막들 사이에 위치한 상기 산화방지막을 제거하고, 상기 기판을 열산화시켜 상기 고전압 채널 영역 상에 중앙부 고전압 게이트 산화막을 형성하고,
    상기 산화방지막의 상기 저전압 소자 영역 상에 위치한 부분을 제거하고, 상기 기판을 열산화시켜 상기 저전압 소자 영역 상에 저전압 게이트 산화막을 형성하는 것을 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  7. 제 6 항에 있어서,
    상기 산화방지막을 형성하기 전에 상기 고전압 소오스/드레인 영역들에 불순물을 주입하여 드리프트 영역들을 각각 형성하고,
    상기 드리프트 영역들 내에 불순물을 주입하여 고전압 소오스/드레인들을 각각 형성하는 것을 더 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  8. 제 6 항에 있어서,
    상기 산화방지막을 형성하기 전에 상기 고전압 채널 영역 내에 불순물을 주입하여 바디 영역을 형성하는 것을 더 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  9. 제 6 항에 있어서,
    상기 중앙부 고전압 게이트 산화막의 두께는 상기 필드 산화막의 두께에 비 해 낮은 것을 특징으로 하는 반도체 소자의 제조방법.
  10. 제 6 항에 있어서,
    상기 산화방지막은 실리콘 질화막인 것을 특징으로 하는 반도체 소자의 제조방법.
  11. 제 6 항에 있어서,
    상기 기판은 베이스 기판 및 상기 베이스 기판 상에 형성된 에피층을 구비하는 것을 특징으로 하는 반도체 소자의 제조방법.
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