JP2004297044A - 半導体装置及びその製造方法 - Google Patents
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Abstract
【解決手段】半導体層20にトレンチ埋め込み型のSTI 21を形成し、STI 21によって囲まれた半導体層20からなるMOS型素子領域22を形成する工程と、MOS型素子領域22の全領域上及びMOS型素子領域の周囲に設けられたSTI 21の一部の領域上に渡って連続するように開口された開口部26を有するマスク層25を半導体層20上に形成する工程と、不純物プロファイルのピークがSTI 21の底面直下の半導体層20内に位置するように、第1の不純物イオンをマスク層25を介して全面に注入する工程と、不純物プロファイルのピークがSTI 21の深さ方向の途中に位置するように、第2の不純物イオンをマスク層25を介して全面に注入する工程と、第1、第2の不純物イオンを活性化する工程とを具備する。
【選択図】図1
Description
第1の実施形態では、エンハンスメント(enhancement)タイプ(以下、Eタイプと称する)のNMOSFETと、ディプリージョン(depression)(以下、Dタイプと称する)のNMOSFETとが同一基板上に形成される半導体装置を製造する場合を例にして説明する。
第2の実施形態では、EタイプのNMOSFET、高耐圧のDタイプのNMOSFET、及び低耐圧のDタイプのNMOSFETそれぞれにおけるフィールドインプラとチャネルインプラとが、第1の実施形態に準じて1回のPEP工程で作成されたレジスト層を用いて行われる例を説明する。
前述した第1の実施形態において、低耐圧のDタイプのNMOSFETに代えて、第2の実施形態に示したような高耐圧のDタイプのNMOSFETを製造する、つまり、EタイプのNMOSFETと高耐圧のDタイプのNMOSFETのフィールドインプラとチャネルインプラとを、1回のPEP工程で形成された1つのマスク層を用いて実施するように変更できる。この場合にも、前述した第1の実施形態と同様の効果が得られる。
図4(a)は耐圧が異なる2つのDタイプのNMOSFETがカスケード接続された半導体装置の等価回路を示す。
第1の実施形態では、ゲート酸化膜及びゲート電極用の導電体膜の堆積がプロセスの後半で行われる場合を説明した。これに対し、第4の実施形態では、ゲート酸化膜及びゲート電極用の導電体膜の堆積がプロセスの初期の段階で行われる。この場合にも、第1の実施形態と同様に、EタイプのNMOSFETとDタイプのNMOSFETとが同一基板上に形成される半導体装置を製造する場合を例にして説明する。
第4の実施形態では、STI 21が形成された後にフィールドインプラとチャネルインプラとが行われる場合を説明した。これに対し、第5の実施形態では、フィールドインプラとチャネルインプラとが行われた後にSTI 21が形成される。以下、図7乃至図8を参照して第5の実施形態の方法を説明する。
Claims (5)
- 第1導電型の半導体層の表面領域に素子分離領域を形成し、前記素子分離領域によって囲まれた前記半導体層からなるMOS型素子領域を形成する工程と、
前記MOS型素子領域の全領域上及び前記MOS型素子領域の周囲に設けられた前記素子分離領域の一部の領域上に渡って連続するように開口された開口部を有するマスク層を上記半導体層上に形成する工程と、
不純物プロファイルのピークが前記素子分離領域の底面直下の前記半導体層内に位置するように、第1の不純物イオンを前記マスク層を介して全面に注入する工程と、
不純物プロファイルのピークが前記素子分離領域の深さ方向の途中に位置するように、第2の不純物イオンを前記マスク層を介して全面に注入する工程と、
前記第1、第2の不純物イオンを活性化する工程
とを具備したことを特徴とする半導体装置の製造方法。 - 第1導電型の半導体層の表面領域に第1、第2の素子分離領域を形成し、前記第1の素子分離領域によって囲まれた前記半導体層からなる第1のMOS型素子領域と前記第2の素子分離領域によって囲まれた前記半導体層からなる第2のMOS型素子領域を形成する工程と、
前記第1のMOS型素子領域の全領域上及び前記第1のMOS型素子領域の周囲に設けられた前記第1の素子分離領域の一部の領域上に渡って連続するように開口された第1の開口部、及び前記第2のMOS型素子領域の周囲に設けられた前記第2の素子分離領域のほぼ中央の領域上に対応した位置に開口された第2の開口部を有するマスク層を上記半導体層上に形成する工程と、
不純物プロファイルのピークが前記第1及び第2の素子分離領域の底面直下の前記半導体層内に位置するように、第1の不純物イオンを前記マスク層を介して全面に注入する工程と、
不純物プロファイルのピークが前記第1及び第2の素子分離領域の深さ方向の途中に位置するように、第2の不純物イオンを前記マスク層を介して全面に注入する工程と、
前記第1、第2の不純物イオンを活性化する工程
とを具備したことを特徴とする半導体装置の製造方法。 - 半導体層内に形成された素子分離領域によって素子分離された素子領域と、
上記素子領域内に形成され、それぞれソース領域とドレイン領域とが設けられ、一方のソース領域と他方のドレイン領域とは共有され、第1の膜厚の第1のゲート絶縁膜が設けられた第1のゲート電極を有する第1のMOSトランジスタ及び上記第1の膜厚よりも薄い第2の膜厚の第2のゲート絶縁膜が設けられた第2のゲート電極を有する第2のMOSトランジスタと、
前記素子分離領域のうち前記第1のMOSトランジスタのソース領域及びドレイン領域から離間するように前記素子分離領域の下部に形成された第1のフィールド反転防止領域と、
前記素子分離領域のうち前記第2のMOSトランジスタのソース領域及びドレイン領域と接するように前記素子分離領域の下部に形成された第2のフィールド反転防止領域
とを具備したことを特徴とする半導体装置。 - 第1導電型の半導体層の表面上にゲート酸化膜及び導電体膜を順次堆積する工程と、
前記導電体膜、ゲート酸化膜及び前記半導体層を選択的に除去し、絶縁膜によって埋め込まれたトレンチ埋め込み型の第1、第2の素子分離領域を形成し、前記第1の素子分離領域によって囲まれた前記半導体層からなる第1のMOS型素子領域と前記第2の素子分離領域によって囲まれた前記半導体層からなる第2のMOS型素子領域を形成する工程と、
前記第1のMOS型素子領域の全領域上及び前記第1のMOS型素子領域の周囲に設けられた前記第1の素子分離領域の一部の領域上に渡って連続するように開口された第1の開口部、及び前記第2のMOS型素子領域の周囲に設けられた前記第2の素子分離領域のほぼ中央の領域上に対応した位置に開口された第2の開口部を有するマスク層を上記半導体層上に形成する工程と、
不純物プロファイルのピークが前記第1及び第2の素子分離領域の底面直下の前記半導体層内に位置するように、第1の不純物イオンを前記マスク層を介して全面に注入する工程と、
不純物プロファイルのピークが前記第1及び第2の素子分離領域の深さ方向の途中に位置するように、第2の不純物イオンを前記マスク層を介して全面に注入する工程と、
前記第1、第2の不純物イオンを活性化する工程
とを具備したことを特徴とする半導体装置の製造方法。 - 第1導電型の半導体層の表面上にゲート酸化膜及び導電体膜を順次堆積する工程と、
前記半導体層の第1のMOS型素子形成予定領域に第1の開口部、及び第2のMOS型素子形成予定領域の周囲を囲む素子分離形成予定領域に第2の開口部を有するマスク層を前記半導体層上に形成する工程と、
不純物プロファイルのピークが第1の深さに位置するように、第1の不純物イオンを前記マスク層を介して全面に注入する工程と、
不純物プロファイルのピークが前記第1の深さよりも浅い第2の深さに位置するように、第2の不純物イオンを前記マスク層を介して全面に注入する工程と、
前記第1、第2の不純物イオンを活性化する工程と、
前記導電体膜、ゲート酸化膜及び前記半導体層を選択的に除去し、絶縁膜によって埋め込まれたトレンチ埋め込み型の第1の素子分離領域を前記第1のMOS型素子形成予定領域の周囲に形成し、トレンチ埋め込み型の第2の素子分離領域を前記第2のMOS型素子形成予定領域の周囲に形成する工程
とを具備したことを特徴とする半導体装置の製造方法。
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---|---|---|---|
JP2004045170A JP2004297044A (ja) | 2003-03-10 | 2004-02-20 | 半導体装置及びその製造方法 |
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JP2004045170A JP2004297044A (ja) | 2003-03-10 | 2004-02-20 | 半導体装置及びその製造方法 |
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JP2004297044A true JP2004297044A (ja) | 2004-10-21 |
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ID=33421487
Family Applications (1)
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JP2004045170A Pending JP2004297044A (ja) | 2003-03-10 | 2004-02-20 | 半導体装置及びその製造方法 |
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Cited By (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2006253499A (ja) * | 2005-03-11 | 2006-09-21 | Oki Electric Ind Co Ltd | 半導体装置およびその製造方法 |
JP2008277510A (ja) * | 2007-04-27 | 2008-11-13 | Sharp Corp | 半導体装置およびその製造方法 |
JP2009206450A (ja) * | 2008-02-29 | 2009-09-10 | Toshiba Corp | 不揮発性半導体記憶装置、及びディプレッション型mosトランジスタ |
JP2010205950A (ja) * | 2009-03-04 | 2010-09-16 | Sony Corp | 固体撮像装置とその製造方法、および撮像装置 |
JP2011077405A (ja) * | 2009-09-30 | 2011-04-14 | Toshiba Corp | 半導体装置及びその製造方法 |
US8013381B2 (en) | 2008-01-31 | 2011-09-06 | Kabushiki Kaisha Toshiba | Semiconductor device |
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2004
- 2004-02-20 JP JP2004045170A patent/JP2004297044A/ja active Pending
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Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2006253499A (ja) * | 2005-03-11 | 2006-09-21 | Oki Electric Ind Co Ltd | 半導体装置およびその製造方法 |
JP2008277510A (ja) * | 2007-04-27 | 2008-11-13 | Sharp Corp | 半導体装置およびその製造方法 |
US8013381B2 (en) | 2008-01-31 | 2011-09-06 | Kabushiki Kaisha Toshiba | Semiconductor device |
JP2009206450A (ja) * | 2008-02-29 | 2009-09-10 | Toshiba Corp | 不揮発性半導体記憶装置、及びディプレッション型mosトランジスタ |
JP2010205950A (ja) * | 2009-03-04 | 2010-09-16 | Sony Corp | 固体撮像装置とその製造方法、および撮像装置 |
JP2011077405A (ja) * | 2009-09-30 | 2011-04-14 | Toshiba Corp | 半導体装置及びその製造方法 |
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