KR101212266B1 - 반도체 소자 및 그 제조방법 - Google Patents

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Abstract

본 발명은 STI 구조를 갖는 소자분리막과 게이트 산화막이 중첩되는 영역에서 항복전압이 저하되는 것을 억제할 수 있는 반도체 소자 및 그 제조방법을 제공하기 위한 것으로서, 기판 내에 형성된 웰 영역과, 액티브 영역과 필드 영역을 정의하기 위해 상기 웰 영역 내에 형성된 STI 소자분리막과, 액티브 영역에 대응되는 상기 웰 영역 내에 형성된 드리프트 영역과, 상기 드리프트 영역과 중첩되지 않도록 상기 드리프트 영역 사이의 상기 기판 상에 형성된 게이트 전극과, 상기 게이트 전극과 일정 거리 이격되어 상기 드리프트 영역 내에 형성된 소오스/드레인 영역과, 상기 게이트 전극을 덮도록 상기 기판 상 전면에 형성된 절연막과, 상기 소오스/드레인 영역과 상기 게이트 전극 사이의 상기 드리프트 영역과 중첩되도록 상기 절연막 상에 형성되고, 상기 게이트 전극과 전기적으로 접속된 게이트 패드를 포함하는 반도체 소자를 제공한다.
게이트 패드, STI 소자분리막, 게이트 절연막, 항복전압, 드리프트 영역.

Description

반도체 소자 및 그 제조방법{SEMICONDUCTOR DEVICE AND METHOD FOR MANUFACTURING THE SAME}
도 1은 종래기술에 따른 DDD 구조를 갖는 NMOSFET 소자를 도시한 단면도.
도 2는 종래기술에 따른 옵셋 STI 구조를 갖는 NMOSFET 소자의 평면도.
도 3은 도 2에 도시된 I-I' 절취선을 따라 NMOSFET 소자의 단면구조를 도시한 단면도.
도 4는 실제 게이트 산화막의 씨닝 현상을 나타낸 SEM(Scanning Electron Microscope) 사진.
도 5는 본 발명의 실시예에 따른 NMOSFET 소자를 도시한 평면도.
도 6은 도 5에 도시된 I-I' 절취선을 따라 NMOSFET 소자의 단면구조를 도시한 단면도.
도 7은 도 6에 도시된 NMOSFET 소자의 동작특성을 설명하기 위해 도시한 단면도.
도 8a 내지 도 8m은 본 발명의 실시예에 따른 NMOSFET 소자 제조방법을 도시한 공정단면도.
도 9는 게이트 전극의 변형을 도시한 단면도.
<도면의 주요부분에 대한 부호의 설명>
100 : 기판
101 : 스크린 산화막
102, 106, 112, 121, 124, 128 : 포토레지스트 패턴
103, 107, 129 : 이온주입공정
105 : 고전압 P웰 영역
109 : N- 드리프트 영역
110 : 패드 산화막
111 : 패드 질화막
113, 122 : 식각공정
115 : 트렌치
117 : STI 소자분리막
119 : 게이트 산화막
120 : 폴리 실리콘막
123 : 게이트 전극
125 : 소오스/드레인 이온주입공정
127a, 127b : 소오스 및 드레인 영역
130 : P+ 접합영역
131 : 층간 절연막
132a, 132b : 소오스 패드 및 드레인 패드
132c : 바디 패드
132d : 게이트 패드
본 발명은 반도체 소자에 관한 것으로, 특히 STI(Shallow Trench Isolation) 소자분리막을 갖는 MOSFET(Metal Oxide Semiconductor Field Effect Transistor) 소자 및 그 제조방법에 관한 것이다.
반도체 집적회로에는 고전압을 사용하는 외부 시스템을 직접 제어하기 위하여 고전압이 직접 인가되는 고전압 제어용 소자가 형성된다. 이러한 고전압 제어용 소자는 높은 항복전압(Breakdown voltage, BV)을 필요로 하는 회로에서도 요구된다.
고전압 제어용 소자로는 전력 소비가 작은 CMOS 소자가 보편적으로 널리 사용되고 있다. CMOS 소자는 PMOS(P-type MOS) 트랜지스터와 NMOS(N-type MOS) 트랜지스터로 이루어지며, 각 트랜지스터는 높은 항복전압을 얻기 위해 소오스(Source) 영역 및 드레인(Drain) 영역의 하부에 소오스 영역 및 드레인 영역과 동일한 도전형으로 저농도 영역을 갖는 이중 확산 드레인(Double Diffused Drain; 이하, DDD라 함) 구조를 갖는다.
이하, 도 1을 참조하여 종래기술에 따른 DDD 구조를 갖는 MOSFET 소자를 설명하기로 한다. 도 1은 DDD 구조를 갖는 NMOSFET 소자를 일례로 도시한 단면도이다.
도 1에 도시된 바와 같이, 종래기술에 따른 DDD 구조를 갖는 NMOFET 소자는 P형 또는 N형 반도체 기판(10) 내에 형성된 고전압 P- 웰 영역(HPWELL)과, P- 웰 영역(HPWELL) 내의 일정 영역에 형성된 N- 드리프트(drift) 영역(11)과, N- 드리프트 영역(11) 사이의 기판(10) 상에 형성된 게이트 전극(14)과, 게이트 전극(14)으로 인해 노출된 N- 드리프트 영역(11) 내에 각각 형성된 N+ 소오스 영역(15a) 및 N+ 드레인 영역(15b)으로 이루어진다. 한편, 게이트 전극(14)은 게이트 산화막(12) 및 폴리 실리콘막(13)으로 이루어진다.
이러한 구조를 갖는 종래기술에 따른 NMOSFET 소자에서는 동작을 위해 게이트 전극(14)과 드레인 영역(15b)에 각각 고전압(VPP)을 인가하는 경우 게이트 전극(14)과 기판(10) 간 또는 드레인 영역(15b)과 기판(10) 간에 높은 전기장(Electric field)이 형성된다. 즉, 드레인 영역(15b)과 게이트 전극(14)이 인접한 부위('A' 부위 참조)에 높은 전기장이 형성되어 항복전압이 저하되는 문제가 발생한다. 이러한 현상은 NMOSFET 소자 뿐만 아니라, PMOSFET 소자에서도 동일하게 발생하게 된다.
이에 따라, DDD 구조를 갖는 MOSFET 소자에서 발생하는 항복전압의 저하를 방지하기 위하여 0.25㎛급 이하의 기술(Technology)에서는 옵셋-STI(Offset-Shallow Trench Isolation) 구조를 갖는 MOSFET 소자가 제안되었다.
도 2는 종래기술에 따른 옵셋 STI 구조를 갖는 NMOSFET 소자의 평면도이고, 도 3은 도 2에 도시된 I-I' 절취선을 따라 NMOSFET 소자의 단면구조를 도시한 단면도이다.
도 2 및 도 3에 도시된 바와 같이, 종래기술에 따른 옵셋 STI 구조를 갖는 NMOSFET 소자는 도 1에 도시된 DDD 구조를 갖는 NMOSFET 소자에서 게이트 전극(26)과 소오스 영역(27a) 및 드레인 영역(27b) 사이의 기판(20) 내에 소자분리막(23)이 더 형성된 구조를 갖는다. 소자분리막(23)은 소자 동작시 게이트 산화막(24)의 양측에 가해지는 높은 전기장을 분산시켜 이 부위에서 전기장에 의한 스트레스(Stress)를 완화시키기 위해 형성된다. 참고로, 전기장에 의한 전기적인 스트레스는 게이트 산화막(24)의 두께가 증가할수록 감소하게 된다. 또한, 소자분리막(23)은 통상 N- 드리프트(22) 영역을 형성한 후 STI 공정을 실시하여 형성한다.
그러나, STI 특성상 STI 구조를 갖는 소자분리막(23)의 양측 모서리 부분에서는 모트가 발생된다. 이에 따라, 종래에는 게이트 산화막(24)과 소자분리막(23)이 중첩(Overlap)되는 부위('E' 부위 참조), 즉 모트 발생영역과 대응되는 영역에서의 게이트 산화막(24) 두께가 채널 영역에 대응되는 영역에서의 게이트 산화막(24) 두께에 비하여 상대적으로 얇아지는 씨닝(thinning) 현상이 발생하게 된다.
이러한 게이트 산화막(24)의 씨닝 현상은 도 4를 통해서도 확인할 수 있다. 도 4는 실제 게이트 산화막의 씨닝 현상을 나타낸 SEM(Scanning Electron Microscope) 사진으로, 도 4를 참조하면 STI 구조를 갖는 소자분리막(23)의 양측 모서리 부분과 대응되는 영역의 게이트 산화막(24)이 채널 영역과 대응되는 영역의 게이트 산화막(24)보다 현저히 얇게 형성되는 것을 알 수 있다.
이처럼, 게이트 산화막(24)의 씨닝 현상이 발생하게 되면, 게이트 산화막(24)의 두께가 얇아지는 부분, 즉 STI 구조의 소자분리막(23) 양측 모서리 부분과 대응되는 영역에서 항복전압이 낮아지게 된다.
한편, 도 2 및 도 3에 도시된 도면부호 중 미설명된 '21'은 고전압 P웰영역(HPWELL)이고, '27c'는 고전압 P웰영역에 전압을 인가하기 위한 P+ 접합영역이고, '25'는 게이트 전극(26)을 이루는 폴리 실리콘막이고, '28'은 층간절연막이고, '29a'는 소오스 영역(27a)과 접속된 소오스 패드이고, '29b'는 드레인 영역(27b)과 접속된 드레이 패드이며, '29c'는 P+ 접항영역(27c)과 접속된 바디 패드(Body pad)이다.
따라서, 본 발명은 상기한 종래기술의 문제점을 해결하기 위해 안출된 것으로서, STI 구조를 갖는 소자분리막과 게이트 산화막이 중첩되는 영역에서 항복전압이 저하되는 것을 억제할 수 있는 반도체 소자 및 그 제조방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 일측면에 따른 본 발명은, 기판 내에 형성된 웰 영역과, 액티브 영역과 필드 영역을 정의하기 위해 상기 웰 영역 내에 형성된 STI 소자분리막과, 액티브 영역에 대응되는 상기 웰 영역 내에 형성된 드리프트 영역과, 상기 드리프트 영역과 중첩되지 않도록 상기 드리프트 영역 사이의 상기 기판 상에 형성된 게이트 전극과, 상기 게이트 전극과 일정 거리 이격되어 상기 드리프트 영역 내에 형성된 소오스/드레인 영역과, 상기 게이트 전극을 덮도록 상기 기판 상 전면에 형성된 절연막과, 상기 소오스/드레인 영역과 상기 게이트 전극 사이의 상기 드리프트 영역과 중첩되도록 상기 절연막 상에 형성되고, 상기 게이트 전극과 전기적으로 접속된 게이트 패드를 포함하는 반도체 소자를 제공한다.
또한, 상기 목적을 달성하기 위한 다른 측면에 따른 본 발명은, 기판 내에 웰 영역을 형성하는 단계와, 상기 웰 영역 내에 드리프트 영역을 형성하는 단계와, 상기 웰 영역 내에 액티브 영역과 필드 영역을 정의하기 위한 STI 소자분리막을 형성하는 단계와, 상기 드리프트 영역과 중첩되지 않도록 상기 드리프트 영역 사이의 상기 기판 상에 게이트 전극을 형성하는 단계와, 상기 게이트 전극과 일정 거리 이격되도록 상기 드리프트 영역 내에 소오스/드레인 영역을 형성하는 단계와, 상기 게이트 전극을 덮도록 상기 기판 상 전면에 절연막을 증착하는 단계와, 상기 절연막을 선택적으로 식각하여 상기 소오스/드레인 영역을 노출시키는 컨택홀을 형성하는 단계와, 상기 컨택홀이 매립되도록 금속층을 증착하는 단계와, 상기 금속층을 식각하여 상기 소오스/드레인 영역과 접속된 소오스/드레인 패드와, 상기 소오스/ 드레인 패드와 분리되어 상기 소오스/드레인 영역과 상기 게이트 전극 사이의 상기 드리프트 영역과 중첩되도록 상기 절연막 상에 게이트 패드를 형성하는 단계와, 상기 게이트 패드와 상기 게이트 전극을 접속시키는 단계를 포함하는 반도체 소자 제조방법을 제공한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부한 도면을 참조하여 설명한다. 또한, 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이며, 층이 다른 층 또는 기판 "상"에 있다고 언급되어지는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나, 또는 그들 사이에 제3의 층이 개재될 수도 있다. 또한 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분은 동일한 구성요소들을 나타낸다.
실시예
도 5는 본 발명의 실시예에 따른 반도체 소자의 평면도이고, 도 6은 도 5에 도시된 I-I' 절취선을 따라 도시된 단면도이다. 여기서는, 설명의 편의를 위해 일례로 NMOSFET 소자를 도시하였으나, 이는 PMOSFET 또는 CMOSFET 소자에도 충분히 적용 가능하다.
도 5 및 도 6을 참조하면, 본 발명의 실시예에 따른 NMOSFET 소자는 액티브 영역(A)과 필드 영역을 정의하기 위해 웰 영역(105) 내에 형성된 STI 구조를 갖는 소자분리막(117; 이하, STI 소자분리막이라 함)과, 액티브 영역(A)과 대응되는 웰 영역(105) 내에 형성된 N- 드리프트 영역(109)과, N- 드리프트 영역(109)과 중첩되지 않도록 웰 영역(105) 상에 형성된 게이트 전극(123)을 포함한다. 즉, N- 드리프트 영역(109) 내에는 STI 소자분리막(117)이 형성되지 않는다.
전술한 바와 같이, 도 3에 도시된 옵셋-STI 구조를 갖는 MOSFET 소자에서는 게이트 산화막(119)의 양측이 드리프트 영역(22) 내에 형성된 STI 소자분리막(23)과 일부 중첩되어 형성됨에 따라 게이트 산화막(119)의 양측이 상대적으로 얇아지는 씨닝 현상이 발생하여 게이트 산화막(119)의 양측에서 항복전압이 저하되는 문제가 발생하였다.
따라서, 본 발명의 실시예에서는 게이트 산화막(119) 저부의 기판(100) 내에는 STI 소자분리막(117)이 형성되지 않도록 하기 위하여, N- 드리프트 영역(109) 내에는 STI 소자분리막(117)이 형성되지 않는다. 그리고, 이러한 N- 드리프트 영역(109)과 중첩되지 않도록 N- 드리프트 영역(109) 사이의 기판(100) 상에 게이트 전극(123)이 형성된다.
이를 통해, STI 소자분리막(117)과 게이트 산화막(119)이 중첩되는 영역에서 항복전압이 저하되는 것을 억제할 수 있다.
또한, 본 발명의 실시예에 따른 NMOSFET 소자는 소오스 및 드레인 영역 (127a, 127b)과 게이트 전극(123) 사이의 웰 영역(105) 내에 형성된 N- 드리프트 영역(109)과 각각 중첩되도록 층간 절연막(Inter Layer Dielectric; ILD, 131) 상에 형성된 두 개의 게이트 패드(132d)를 더 구비한다.
게이트 패드(132d)는 게이트 컨택(140)을 통해 게이트 전극(123)과 전기적으로 접속되어 게이트 전극으로 기능한다. 이에 따라, 게이트 패드(132d)의 하부에 형성된 층간 절연막(131)은 도 3에 도시된 옵셋-STI 구조를 갖는 MOSFET 소자에서 게이트 전극(26)과 소오스/드레인 영역(27a/27b) 사이에 형성된 STI 소자분리막(23)과 동일한 기능을 수행한다.
이때, 층간 절연막(131)은 산화막 계열의 물질로 형성되고, 게이트 패드(132d)는 게이트 전극(123)과 동일한 폭(Width)으로 형성된다.
전술한 바와 같이, 도 3에 도시된 옵셋-STI 구조를 갖는 MOSFET 소자에서는 STI 소자분리막(23)이 소자 동작시 게이트 산화막(24)의 양측에 가해지는 높은 전기장을 분산시켜 이 부위에서 전기장에 의한 스트레스를 완화시키며, 이러한 전기장에 의한 전기적 스트레스는 게이트 산화막(24)의 두께가 증가할 수록 감소하게 된다.
따라서, 본 발명의 실시예에서는 도 3에 도시된 옵셋-STI 구조를 갖는 MOSFET 소자에서 전기장에 기인한 스트레스를 완화시키기 위해 STI 소자분리막(23)을 형성하는 대신에 층간 절연막(131)을 이용한다.
이에 따라, 도 7에 도시된 바와 같이 게이트 전극(123)의 양측에서의 산화막 두께(T)는 층간 절연막(131)의 두께에 따라 결정된다. 전술한 바와 같이, 전기장이 집중된 부위, 즉 게이트 산화막(119) 양측의 산화막의 두께가 두꺼울 수록 전기장에 기인한 스트레스는 더욱 분산, 완화된다.
이와 같이, 본 발명의 실시예에 따른 MOSFET 소자에서는 층간 절연막(131)을 이용하여 게이트 산화막(119)의 양측으로 집중되는 전기장을 분산시킨다. 이것이 가능한 이유는, 게이트 전극(123) 양측의 N- 드리프트 영역(109)과 중첩되도록 층간 절연막(131) 상에 게이트 패드(132d)를 형성한 후, 이 게이트 패드(132d)를 게이트 컨택(140)을 통해 게이트 전극(123)과 전기적으로 접속시키기 때문이다. 이로써, 소자 동작시 게이트 패드(132d)가 게이트 전극(123)의 일부로 기능하게 되고, 결국 게이트 패드(132d)와 N- 드리프트 영역(109)의 사이에 개재된 층간 절연막(131)이 게이트 산화막(119)의 일부가 되어 전기장이 집중되는 게이트 산화막(119) 양측의 두께가 증가한 구조를 갖게 된다.
한편, 본 발명에서 층간 절연막(131)이 게이트 산화막(119)의 일부처럼 기능한다 하더라도, 궁극적으로 채널영역은 게이트 산화막(119) 하부의 고전압 P웰 영역(105, HPWELL)에 형성되기 때문에 기본적인 소자 특성에는 전혀 영향을 미치지 않는다.
이러한 구조를 통해 본 발명의 실시예에서는 다음과 같은 효과들을 얻을 수 있다.
먼저, STI 소자분리막(117)을 갖는 MOSFET에서 게이트 산화막(119) 양측에서 항복전압이 감소하는 현상을 방지할 수 있다. 이는, 게이트 산화막(119) 양측과 중 첩되는 부분의 STI 소자분리막(117)을 제거하기 때문이다.
다음으로, 옵셋-STI 구조를 갖는 MOSFET 소자에서 얻을 수 있는 전기장 스트레스 분산 및 완화 효과를 얻을 수 있다. 이는, 전술한 바와 같이 층간 절연막(131)을 통해 옵셋-STI 구조에서 전기장 집중을 분산 및 완화시키기 때문이다.
또한, 후술하는 제조방법을 통해 설명되는 사항으로서, 본 발명에서는 소오스 패드(132a), 드레인 패드(132b) 및 바디 패드(132c)를 형성하기 위한 금속배선 형성공정시 게이트 패드(132d)를 함께 형성함에 따라 별도의 추가 공정 없이 마스크 공정의 변경을 통해 공정을 진행할 수 있다. 따라서, 그만큼 제조공정이 용이하다.
한편, 상기한 게이트 전극(123)은 도 9에 도시된 바와 같이, N- 드리프트 영역(109)과 중첩되지 않도록 N- 드리프트 영역(109) 사이의 기판(100) 상에 형성된 게이트 산화막(119)과, 게이트 산화막(119)의 양측으로부터 일정 거리 이격되도록 게이트 산화막 상에 형성된 폴리 실리콘막(120)으로 이루어질 수 있다.
이는, 전기장에 의한 스트레스가 집중되고 항복전압이 낮이지는 부위인 게이트 산화막(119)의 양측부에 게이트 전도막으로 기능하는 폴리 실리콘막(120)이 형성되지 않도록 하는 것이다. 이를 통해, 폴리 실리콘막(120)이 STI 소자분리막과 중첩될 수 있는 가능성을 미연에 제거하여 TDDB(Time Dependent Dielectric Breakdown) 및 GOI(Gate Oxide Integrity) 특성을 개선시킬 수 있다.
이하에서는, 도 8a 내지 도 8m을 참조하여 본 발명의 실시예에 따른 MOSFET 소자의 제조방법을 설명하기로 한다. 여기서는, 도 6에 도시된 바와 같이 NMOSFET 소자의 제조방법을 예로 들어 설명하기로 한다.
먼저, 도 8a에 도시된 바와 같이, N형 또는 P형으로 도핑된 기판(100) 상의 전면에 스크린 산화막(screen oxide, 101)을 형성한다. 스크린 산화막(101)은 후속 웰 및 드리프트 영역을 형성하기 위한 확산(Diffusion)공정(또는, 이온주입공정)시 노출된 기판(100)의 상부 표면이 손상되는 것을 방지한다. 이때, 스크린 산화막(101)은 습식 또는 건식산화공정을 이용하여 산화 실리콘막(SiO2)으로 형성한다. 예컨대, O2 기체를 이용한 열산화공정으로 형성한다.
이어서, 스크린 산화막(101) 상에 포토레지스트(미도시)를 도포한 후, 포토 마스크(미도시)를 이용한 노광 및 현상공정을 실시하여 포토레지스트 패턴(102)을 형성한다. 그런 다음, 포토레지스트 패턴(102)을 이용한 P형 이온주입공정(103)을 실시하여 3족물질인 보론(B)과 같은 P형 불순물 이온을 기판(100) 내에 주입한다.
이어서, 도 8b에 도시된 바와 같이, 스트립(strip) 공정을 실시하여 포토레지스트 패턴(102, 도 8a 참조)을 제거한다.
이어서, 드라이브 인(drive in) 공정을 실시하여 기판(100) 내에 주입된 P형 불순물 이온을 확산시켜 고전압 P웰 영역(105, HPWELL)을 형성한다.
이어서, 도 8c에 도시된 바와 같이, 포토마스크 공정을 실시하여 스크린 산화막(101) 상에 고전압 P웰 영역(105)의 일부가 오픈된 구조의 포토레지스트 패턴(106)을 형성한다. 여기서, 포토레지스트 패턴(106)을 통해 노출되는 영역은 NMOS 소자의 N- 드리프트 영역이 형성될 영역이다.
이어서, 포토레지스트 패턴(106)을 이용한 N형 이온주입공정(107)을 실시하여 5족 물질인 비소(As) 또는 인(P)과 같은 N형 불순물 이온을 노출된 P웰 영역(105) 내에 주입한다.
이어서, 도 8d에 도시된 바와 같이, 스트립 공정을 통해 포토레지스트 패턴(106, 도 8d 참조)을 제거한 후, 드라이브 인 공정을 실시하여 기판(100) 내에 주입된 N형 불순물 이온을 확산시켜 N- 드리프트 영역(109)을 형성한다.
이어서, 도 8e에 도시된 바와 같이, 습식식각공정을 실시하여 스크린 산화막(101, 도 8d 참조)을 제거한다. 이때, 습식식각공정의 공정시간을 조절하여 기판(100) 상부 표면이 손상되지 않는 범위 내에서 선택적으로 스크린 산화막(101)을 제거한다.
이어서, 산화공정을 실시하여 기판(100) 상 전면에 패드 산화막(110)을 형성한다. 여기서, 패드 산화막(110)은 후속 소자분리막 형성공정시 마스크로 사용된다. 산화공정은 습식 또는 건식산화공정으로 실시한다.
이어서, 패드 산화막(110) 상에 패드 질화막(111)을 증착한다. 이때, 패드 질화막(111)은 LPCVD(Low Pressure Chemical Vapor Deposition) 방식을 이용하여 Si3N4막으로 형성한다. 여기서, 패드 질화막(111)은 후속 소자분리막 형성공정시 기판(100)의 표면을 보호하기 위한 마스크로 기능한다.
이어서, 도 8f에 도시된 바와 같이, 포토 마스크공정을 실시하여 필드 영역 이 오픈된 구조의 포토레지스트 패턴(112)을 형성한다.
이어서, 포토레지스트 패턴(112)을 이용한 ,STI 식각공정(113)을 실시하여 노출된 패드 질화막(111), 패드 산화막(110) 및 기판(100)의 일부를 식각한다. 이로써, 필드 영역의 기판(100) 내에 복수의 트렌치(115)가 각각 형성된다.
이어서, 도 8g에 도시된 바와 같이, 스트립 공정을 실시하여 포토레지스트 패턴(112)을 제거한 후, 트렌치(115, 도 8f 참조)가 매립되도록 패드 질화막(111) 상의 전면에 고밀도의 HDP(High Density Plasma) 산화막을 증착한다.
이어서, CMP(Chemical Mechanical Polishing) 공정을 실시하여 트렌치(115)를 매립시키는 소자분리막(117)을 형성한다.
이어서, 도 8h에 도시된 바와 같이, 습식식각공정을 실시하여 패드 질화막(111, 도 8g 참조)을 제거한다. 이때, 습식식각공정은 인산(H3PO4)용액을 이용하여 실시한다.
이어서, 습식식각공정을 실시하여 패드 산화막(110)을 제거한다. 이때, 습식식각공정은 DHF(Diluted HF)용액 또는 BOE(Buffered Oxide Etchant, HF와 NH4F가 100:1 또는 300:1로 혼합된 용액)용액을 이용하여 실시한다. 이러한, 패드 산화막(110) 제거시에는 기판(100) 상부로 돌출된 소자분리막(117)도 함께 제거된다.
이어서, 도 8i에 도시된 바와 같이, 산화공정을 실시하여 기판(100) 상에 게이트 산화막(119)을 형성한다. 이때, 산화공정은 건식 또는 습식산화공정으로 실시한다.
이어서, 게이트 산화막(119) 상에 게이트 전도막으로 사용될 폴리 실리콘막(120)을 증착한다. 이때, 폴리 실리콘막(120)은 언도프트(Undoped) 또는 도프트(Doped) 실리콘막으로 형성한다. 언도프트 실리콘막은 LPCVD 방식으로 SiH4 또는 Si2H6를 이용하여 형성한다. 한편, 도프트 실리콘막은 LPCVD 방식으로 SiH4와 PH3 또는 Si2H6와 PH3를 이용하여 형성한다.
이어서, 도 8j에 도시된 바와 같이, 포토 마스크공정을 실시하여 포토레지스트 패턴(121)을 형성한다. 여기서, 포토레지스트 패턴(121)은 게이트 전극을 정의하기 위한 마스크이다.
이어서, 포토레지스트 패턴(121)을 식각마스크로 이용한 식각공정(122)을 실시하여 폴리 실리콘막(120) 및 게이트 산화막(119)을 순차적으로 식각한다. 이로써, N- 드리프트 영역(109) 사이의 기판(100) 상에 게이트 전극(123)이 형성된다.
이어서, 도 8k에 도시된 바와 같이, 스트립 공정을 실시하여 포토레지스트 패턴(121, 도 8j 참조)을 제거한다.
이어서, 포토 마스크공정을 실시하여 포토레지스트 패턴(124)을 형성한다. 여기서, 포토레지스트 패턴(124)은 소오스/드레인 영역을 정의하기 위한 마스크이다.
이어서, 포토레지스트 패턴(124)을 이용한 소오스/드레인 이온주입공정(125)을 실시하여 게이트 전극(123)과 일정 거리 이격되도록 노출된 N- 드리프트 영역 (109) 내에 각각 소오스 및 드레인 영역(127a, 127b)을 형성한다. 여기서, 소오스/드레인 이온주입공정(125)은 5족 물질인 인과 비소와 같은 N형 불순물 이온을 주입하여 실시한다.
이어서, 도 8l에 도시된 바와 같이, 스트립 공정을 실시하여 포토레지스트 패턴(124, 도 8k 참조)을 제거한다.
이어서, 포토 마스크공정을 실시하여 포토레지스트 패턴(128)을 형성한다. 여기서, 포토레지스트 패턴(128)은 바디패드와 접속되는 P+ 접합영역을 정의하기 위한 마스크이다.
이어서, 포토레지스트 패턴(128)을 마스크로 이용한 이온주입공정(129)을 실시하여 노출된 고전압 P웰 영역(105) 내에 P+ 접합영역(130)을 형성한다. P+ 접합영역(130)은 고전압 P웰 영역(105)에 전압을 인가하기 위해 형성한다.
이어서, 도 8m에 도시된 바와 같이, 스트립 공정을 실시하여 포토레지스트 패턴(128, 도 8l 참조)을 제거한다.
이어서, 게이트 전극(123)을 덮도록 기판(100) 상 전면에 층간 절연막(131)을 증착한다. 이때, 층간 절연막(131)은 산화막 계열의 물질로 형성한다. 예컨대, HDP(High Density Plasma) 산화막, BPSG(Boron Phosphorus Silicate Glass)막, PSG(Phosphorus Silicate Glass)막, PETEOS(Plasma Enhanced Tetra Ethyle Ortho Silicate)막, PECVD(Plasma Enhanced Chemical Vapor Deposition)막, USG(Un-doped Silicate Glass)막, FSG(Fluorinated Silicate Glass)막, CDO(Carbon Doped Oxide) 막 및 OSG(Organic Silicate Glass)막 중 어느 하나를 이용하여 단층막 또는 이들이 적층된 적층막으로 형성한다.
이어서, CMP 공정을 실시하여 층간 절연막(131)을 평탄화할 수도 있다.
이어서, 포토 마스크공정을 실시하여 포토레지스트 패턴(미도시)을 형성한다. 그런 다음, 포토레지스트 패턴을 이용한 식각공정을 실시하여 N+ 소오스 및 드레인 영역(127a, 127b)과 P+ 접합영역(130)이 각각 노출되도록 층간 절연막(131)을 식각한다. 이로써, 층간 절연막(131) 내애 복수의 컨택홀(Contact hole, 미도시)이 형성된다.
이어서, 스트립 공정을 실시하여 포토레지스트 패턴을 제거한 후, 복수의 컨택홀이 매립되도록 금속층(미도시)을 증착한다. 이때, 금속층은 Al, W, Cu, Pt, Ti, TiN, 주 Ta 및 TaN의 일군에서 선택된 어느 하나를 사용할 수 있다.
이어서, 포토 마스크 공정을 실시하여 포토레지스트 패턴(미도시)을 형성한 후, 이를 이용한 식각공정을 실시하여 금속층을 식각한다. 그런 다음, 스트립 공정을 실시하여 포토레지스트 패턴을 제거한다.
이로써, N+ 소오스 영역(127a)과 접속된 소오스 패드(132a), NMOSFET 소자의 게이트 전극의 일부로 기능하는 게이트 패드(132d), N+ 드레인 영역(127b)과 접속된 드레인 패드(132b), P+ 접합영역(130)과 접속된 바디 패드(132c)가 각각 형성된다.
여기서, 게이트 패드(132d)는 층간 절연막(131)을 통해 게이트 전극(123)의 양측으로 노출되는 N- 드리프트 영역(109)과 중첩되도록 형성한다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시 예가 가능함을 이해할 수 있을 것이다.
이상에서 설명한 바와 같이, 본 발명에 의하면, 다음과 같은 여러가지 효과들을 얻을 수 있다.
첫째, STI 소자분리막을 갖는 MOSFET 소자에서 게이트 산화막 양측에서 항복전압이 감소하는 현상을 방지할 수 있다.
둘째, 옵셋-STI 구조를 갖는 MOSFET 소자에서 얻을 수 있는 전기장 스트레스 분산 및 완화 효과를 얻을 수 있다.
셋째, 금속배선 형성공정시 게이트 패드를 함께 형성함에 따라 별도의 추가 공정 없이 마스크 공정의 변경을 통해 공정을 진행할 수 있다. 따라서, 그만큼 제조공정이 용이하다.

Claims (8)

  1. 기판 내에 형성된 웰 영역;
    액티브 영역과 필드 영역을 정의하기 위해 상기 웰 영역 내에 형성된 STI 소자분리막
    액티브 영역에 대응되는 상기 웰 영역 내에 형성된 드리프트 영역;
    상기 드리프트 영역과 중첩되지 않도록 상기 드리프트 영역 사이의 상기 기판 상에 형성된 게이트 전극;
    상기 게이트 전극과 일정 거리 이격되어 상기 드리프트 영역 내에 형성된 소오스/드레인 영역;
    상기 게이트 전극을 덮도록 상기 기판 상 전면에 형성된 절연막; 및
    상기 소오스/드레인 영역과 상기 게이트 전극 사이의 상기 드리프트 영역과 중첩되도록 상기 절연막 상에 형성되고, 상기 게이트 전극과 전기적으로 접속된 게이트 패드
    를 포함하는 반도체 소자.
  2. 제 1 항에 있어서,
    상기 게이트 패드는 상기 게이트 전극과 동일한 폭으로 형성된 반도체 소자.
  3. 제 2 항에 있어서,
    상기 드리프트 영역은 상기 소오스/드레인 영역과 동일한 도전형으로 형성된 반도체 소자.
  4. 제 1 항 내지 제 3 항 중 어느 하나의 항에 있어서, 상기 게이트 전극은,
    상기 드리프트 영역과 중첩되지 않도록 상기 드리프트 영역 사이의 상기 기판 상에 형성된 게이트 절연막; 및
    상기 게이트 절연막의 양측으로부터 일정 거리 이격되도록 상기 게이트 절연막 상에 형성된 게이트 전도막
    을 포함하는 반도체 소자.
  5. 기판 내에 웰 영역을 형성하는 단계;
    상기 웰 영역 내에 드리프트 영역을 형성하는 단계;
    상기 웰 영역 내에 액티브 영역과 필드 영역을 정의하기 위한 STI 소자분리막을 형성하는 단계;
    상기 드리프트 영역과 중첩되지 않도록 상기 드리프트 영역 사이의 상기 기판 상에 게이트 전극을 형성하는 단계;
    상기 게이트 전극과 일정 거리 이격되도록 상기 드리프트 영역 내에 소오스/드레인 영역을 형성하는 단계;
    상기 게이트 전극을 덮도록 상기 기판 상 전면에 절연막을 증착하는 단계;
    상기 절연막을 선택적으로 식각하여 상기 소오스/드레인 영역을 노출시키는 컨택홀을 형성하는 단계;
    상기 컨택홀이 매립되도록 금속층을 증착하는 단계;
    상기 금속층을 식각하여 상기 소오스/드레인 영역과 접속된 소오스/드레인 패드와, 상기 소오스/드레인 패드와 분리되어 상기 소오스/드레인 영역과 상기 게이트 전극 사이의 상기 드리프트 영역과 중첩되도록 상기 절연막 상에 게이트 패드를 형성하는 단계; 및
    상기 게이트 패드와 상기 게이트 전극을 접속시키는 단계
    를 포함하는 반도체 소자 제조방법.
  6. 제 5 항에 있어서,
    상기 게이트 패드는 상기 게이트 전극과 동일한 폭으로 형성하는 반도체 소자 제조방법.
  7. 제 6 항에 있어서,
    상기 드리프트 영역은 상기 소오스/드레인 영역과 동일한 도전형으로 형성하는 반도체 소자 제조방법.
  8. 제 5 항 내지 제 7 항 중 어느 하나의 항에 있어서, 상기 게이트 전극을 형성하는 단계는,
    상기 드리프트 영역과 중첩되지 않도록 상기 드리프트 영역 사이의 상기 기판 상에 게이트 절연막 및 게이트 전도막을 형성하는 단계; 및
    상기 게이트 절연막의 양측으로부터 일정 거리까지의 상기 게이트 전도막을 식각하는 단계
    를 포함하는 반도체 소자 제조방법.
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