JP2007005575A - 半導体装置およびその製造方法 - Google Patents

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Abstract

【課題】ＳＯＩ基板に形成され、素子間分離として部分トレンチ分離を有する半導体装置において、トランジスタのソースドレインの低抵抗化およびリーク電流の低減を図る。
【解決手段】埋込酸化膜層（ＢＯＸ層）２上に形成されたＳＯＩ層３には、分離絶縁膜５で規定された活性領域にＭＯＳトランジスタ１０が形成されている。分離絶縁膜５は、ＢＯＸ層２に達していない部分トレンチ分離であり、ソースドレイン領域１７は、互いに質量数が異なる第１および第２不純物イオンにより形成されている。
【選択図】図２

Description

本発明は、ＳＯＩ（Silicon-On-Insulator）構造を有する半導体装置およびその製造方法に関するものである。
近年、半導体装置の性能を向上させることが可能なデバイスとして、支持基板、絶縁体層、シリコン層（ＳＯＩ層）が積層して成るＳＯＩ基板を用いたＳＯＩデバイスが注目されている。例えばＳＯＩ基板に形成されたＭＯＳ（Metal-Oxide Semiconductor）トランジスタは、そのソースドレイン領域の寄生容量が小さく、高速かつ低消費電力の動作が可能である。
その一方で、バルクのシリコン基板に形成されたＭＯＳトランジスタの性能向上も図られており、例えば下記の特許文献１〜５では、ＭＯＳトランジスタのソースドレイン領域の形成に２種類の不純物イオンの注入を行うことが提案されている。
特開平１０−５６１７１号公報 特開２０００−２３２２２１号公報 特開２００４−２８１６９３号公報 特開平９−２６０６４９号公報 特開２００３−３１７９８号公報
ＳＯＩデバイスにおいて、トランジスタ等の各素子間を分離するトレンチ分離としては、ＳＯＩ層を完全に切り離す完全トレンチ分離（ＦＴＩ：Full Trench Isolation）と、ＳＯＩ層の上部のみに形成される部分トレンチ分離（ＰＴＩ：Partial Trench Isolation）とがある。
特にＰＴＩを有するデバイス構造では、ＰＴＩその下に残存するＳＯＩ層を通して、トランジスタが形成されたウェル（「ボディ」と呼ばれる）の電位を制御することができる。そのため、ボディ電位を制御するための端子をトランジスタと同一の活性領域内に形成しなくてよく、トランジスタの寄生容量の増大を防止することができる。なおボディ電位は、トランジスタの動作安定化のために通常は一定の値に固定されるが、トランジスタの用途によっては動的に制御される場合もある。
また、トランジスタの寄生容量をさらに低減させるために、ＳＯＩ層は更に薄膜化される傾向にあり、それに合わせてＰＴＩも薄くする必要が生じている。ＰＴＩが薄くなると、トランジスタのソースドレイン領域を形成するための不純物イオンの注入の際に、当該不純物イオンがＰＴＩを突き抜けてその下のＳＯＩ層にまで達してしまうことが懸念される。不純物イオンがＰＴＩを突き抜けることにより、ＰＴＩの下のＳＯＩ層にソースドレイン領域と同じ導電型の不純物層が形成されてしまうと、ＰＴＩの素子分離機能が損なわれ問題となる。
よってＰＴＩが薄い場合には、ソースドレイン領域形成のための不純物イオン注入は、極めて低エネルギーで行うことが必要になる。そのため、ソースドレイン領域は従来のものよりも浅く形成されることとなり、その不純物濃度分布は表面部分のみが高いものとなってしまう。
その場合、ソースドレイン領域の低抵抗化を目的として、当該領域上部をシリサイド化すると、不純物濃度の高い表面部分がシリサイド化されてしまう。つまり、形成されたシリサイド層とソースドレイン領域との界面での不純物濃度が低くなってしまう。その結果、シリサイド層とソースドレイン領域との接続抵抗が高くなり、シリサイド化の本来の目的であるソースドレイン領域の低抵抗化を図ることができなくなるという問題が生じる。
また、ソースドレイン領域が浅いので、その底部におけるｐｎ接合面とシリサイド層との距離は近くなる。それにより、ソースドレイン領域における接合容量が大きくなり、リーク電流が増大してしまうという問題が生じる。
本発明は以上のような課題を解決するためになされたものであり、ＳＯＩ基板に形成され素子間分離としてＰＴＩ構造を有する半導体装置において、ＳＯＩ層の薄膜化を図りつつ、トランジスタのソースドレインの低抵抗化およびリーク電流の低減が可能な半導体装置を提供することを目的とする。
本発明に係る半導体装置は、絶縁体層上に形成された半導体層と、前記半導体層に形成され、当該半導体層における活性領域を規定する分離絶縁膜と、前記活性領域に形成されたソースドレイン領域を有するトランジスタと、前記トランジスタの前記ソースドレイン領域上部に形成されたシリサイド層とを備える半導体装置であって、前記分離絶縁膜は、前記絶縁体層に達していない部分を有しており、前記ソースドレイン領域は、互いに質量数が異なる第１および第２不純物イオンにより形成されているものである。
本発明にかかる半導体装置の製造方法は、（ａ）絶縁体層上に形成された半導体層に、当該半導体層における活性領域を規定する分離絶縁膜を形成する工程と、（ｂ）前記活性領域に、トランジスタのゲート電極を形成する工程と、（ｃ）前記活性領域に、比較的質量数の小さい第１不純物イオンおよび比較的質量数の大きい第２不純物イオンを、質量数の小さい順に注入することによって、前記トランジスタのソースドレイン領域を形成する工程と、（ｄ）熱処理によって、前記ソースドレイン領域の前記第１および第２不純物イオンを拡散させる工程と、（ｅ）前記ソースドレイン領域上部にシリサイド層を形成する工程とを備える半導体装置の製造方法であって、前記工程（ａ）において、前記分離絶縁膜は、少なくともその一部が前記絶縁体層にまで達しないように形成され、前記工程（ｃ）における前記第１および第２不純物イオンの注入条件は、前記工程（ｄ）および（ｅ）後における前記シリサイド層と前記ソースドレイン領域との界面において、前記第１不純物イオンの濃度が前記第２不純物イオンの濃度以上になるよう設定されることを特徴とする。
本発明に係る半導体装置によれば、ソースドレイン領域が、互いに質量数が異なる第１および第２不純物イオンにより形成されるので、ソースドレイン領域は、高濃度で且つ緩やかな不純物濃度分布および深いプロファイルを有するようになる。つまり、ソースドレイン領域におけるシリサイド層との界面の深さにおける不純物濃度を高くできると共に、ソースドレイン領域底部のｐｎ接合面とシリサイド層との距離を離すことができる。従って、シリサイド層−ソースドレイン領域間の低抵抗化を図ることができると共に、ソースドレイン領域の接合容量によるリーク電流を削減することが可能である。
本発明に係る半導体装置の製造方法によれば、熱処理後におけるシリサイド層とソースドレイン領域との界面において、第１不純物イオンの濃度が第２不純物イオンの濃度以上になるので、当該界面の不純物濃度が高くなるので、シリサイド層−ソースドレイン領域間の低抵抗化を図ることができる。また、第１および第２不純物イオンを、質量数の小さい順に注入するので、チャネリングにより低エネルギーで第１不純物イオンをより深く注入することができる。よって、ソースドレイン領域を深いプロファイルを形成できるので、ソースドレイン領域底部のｐｎ接合面とシリサイド層との距離を離すことができ、ソースドレイン領域の接合容量によるリーク電流を削減できる。
＜実施の形態１＞
図１〜図３は本発明の実施の形態１に係る半導体装置の構造を示す図である。図１は当該半導体装置が備えるＭＯＳトランジスタの上面図であり、図２および図３はそれぞれ図１のＡ−Ａ線およびＢ−Ｂ線に沿った断面図である。これらの図を通して、同一の要素には同一の符号を付してある。
図１の如く本実施の形態に係る半導体装置は、ＳＯＩ基板１００上に、ＭＯＳトランジスタ１０並びにそのボディ電位を設定するための端子（ボディ端子）であるボディ電位固定用セル３０を有している。ここでは説明の便宜上、ＭＯＳトランジスタ１０はｎチャネル型トランジスタ（ｎＭＯＳトランジスタ）であると仮定して説明する。但し、後でも述べるが、本発明はｐチャネル型トランジスタ（ｐＭＯＳトランジスタ）に対しても適用可能である。
図２および図３を参照し、上記ＳＯＩ基板１００は、シリコンの支持基板１、絶縁体層としての埋込酸化膜（以下「ＢＯＸ層」）２、半導体層としてのシリコン層（以下「ＳＯＩ層」）３とが積層して構成されている。支持基板１には、分離絶縁膜５が形成されており、当該分離絶縁膜５は支持基板１との境界面にシリコン酸化膜４を有している。分離絶縁膜５は、ＳＯＩ層３の下のＢＯＸ層２にまで達しておらず、即ちＰＴＩである。
ＭＯＳトランジスタ１０は、ＳＯＩ層３において分離絶縁膜５で規定される活性領域に形成される。ＭＯＳトランジスタ１０は、ＳＯＩ層３上に形成されたゲート絶縁膜１１および当該ゲート絶縁膜１１上に形成されたゲート電極１２を有している。ゲート電極１２の上部にはシリサイド層１２ａが形成されており、ゲート電極１２の両側面にはそれぞれスペーサ酸化膜１３、サイドウォール酸化膜１４、サイドウォール窒化膜１５が設けられている。またＭＯＳトランジスタ１０は、ＳＯＩ層３内に、ソースドレイン領域１７およびエクステンション領域１６を有しており、ソースドレイン領域１７の上部にはシリサイド層１７ａが形成されている。
ＭＯＳトランジスタ１０がｎＭＯＳトランジスタである場合、そのエクステンション領域１６およびソースドレイン領域１７はｎ型領域であり、ボディ領域１８はｐ型領域である。また図３を参照し、分離絶縁膜５の下のＳＯＩ層３およびボディ電位固定用セル３０はｐ型領域である。即ち、ボディ電位固定用セル３０は、分離絶縁膜５の下のＳＯＩ層３を介してＭＯＳトランジスタ１０のボディ領域１８に電気的に接続しており、当該ボディ領域１８の電位を設定可能なボディ端子として機能する。ボディ電位固定用セル３０の上部にはシリサイド層３０ａが形成されている。
またＳＯＩ層３上にはＭＯＳトランジスタ１０およびボディ電位固定用セル３０を覆うように層間絶縁膜２１が形成されている。層間絶縁膜２１内には、コンタクト２２，２４，３２が形成されており、それぞれ層間絶縁膜２１上に形成された配線２３，２５，３３に接続している。図２の如く、ソースドレイン領域１７はシリサイド層１７ａを介してコンタクト２２に接続し、図３の如く、ゲート電極１２はシリサイド層１２ａを介してコンタクト２４に接続し、ボディ電位固定用セル３０はシリサイド層３０ａを介してコンタクト３２に接続している。
本実施の形態において、ＭＯＳトランジスタ１０のソースドレイン領域１７は、互いに質量数が異なる２種のｎ型の不純物イオンにより形成されている。より具体的には、比較的質量数が小さい第１不純物イオンとしての燐（Ｐ）イオン、並びに、比較的質量数が大きい第２不純物イオンとしての砒素（Ａｓ）イオンにより形成されている。
Ｐイオンは比較的質量数が小さいため飛程が長く、またチャネリングを起こしやすい。そのため低エネルギーでも深く注入されてしまい、高濃度のソースドレイン領域を形成するのは困難である。それに対しＡｓイオンは比較的質量数が大きいため飛程が短く、またチャネリングを起こしにくいので、ソースドレイン領域を容易に高濃度且つ浅く形成できる。よって、ＳＯＩ層の厚さが薄くなり（例えば１００ｎｍ以下程度）ＰＴＩを薄くした場合においては、ソースドレイン領域の形成には通常Ｐイオンは使用されず、Ａｓイオンが使用されていた。
しかし、Ａｓイオンのみにより形成されたソースドレイン領域では、不純物の活性化のためのアニールにおいてＡｓイオンが殆ど拡散しないため、結果的にソースドレイン領域の表面部分のみが高濃度になってしまう。そのため先に述べたように、ソースドレイン領域の上部をシリサイド化したときに、シリサイド層とソースドレイン領域との界面での不純物濃度が低くなり、当該シリサイド層とソースドレイン領域との接続抵抗が高くなってしまうという問題や、ソースドレイン領域底部のｐｎ接合面とシリサイド層との距離が近くなることによりリーク電流が増大してしまうという問題が生じていた。
本実施の形態によれば、ソースドレイン領域１７が、互いに質量数が異なるＰイオンおよびＡｓイオンの２つにより形成されるので、Ｐイオンのみでは困難であった高濃度な不純物濃度分布を実現できる。またＰイオンは熱処理により熱拡散しやすいので、従来のＡｓイオンのみでは困難であった緩やかな不純物濃度分布および深いプロファイルを実現できる。つまり本実施の形態によれば、ソースドレイン領域１７におけるシリサイド層１７ａとの界面の深さ（ＳＯＩ層３から約５０ｎｍの深さ）における不純物濃度を高くできると共に、ソースドレイン領域１７底部のｐｎ接合面とシリサイド層１７ａとの距離を離すことができる。従って、シリサイド層１７ａ−ソースドレイン領域１７間の低抵抗化を図ることができると共に、ソースドレイン領域１７の接合容量によるリーク電流を削減することが可能である。
つまり、シリサイド層１７ａ−ソースドレイン領域１７間の高抵抗化およびリーク電流の増大という上記２つの問題を回避しつつ、ＭＯＳトランジスタ１０の寄生容量をさらに低減させることができ、半導体装置の高速化並びに低消費電力化に大きく寄与できる。なお、従来のＭＯＳトランジスタにおいては、ＳＯＩ層の厚さが１００ｎｍ以下程度に薄くなった場合に、上記２つの問題が顕著になる傾向にあった。よって本実施の形態は、１００ｎｍ以下の薄いＳＯＩ層への適用が特に効果的であると言える。
本実施の形態において、特に図２の如くソースドレイン領域１７をその底部がＢＯＸ層２にまで達するよう拡散させれば、当該底部にｐｎ接合が形成されないので、ソースドレイン領域１７における接合容量を極めて小さくでき、リーク電流の削減により高い効果が得られる。
次に、図４〜図１０および図１２，図１３に示す工程図を参照して、本実施の形態に係るＭＯＳトランジスタ１０の形成方法について説明する。なお、これらの工程図において、図１〜図３と同様の要素には、同一符号を付してある。
まず、支持基板１、ＢＯＸ層２、ＳＯＩ層３が積層して成るＳＯＩ基板を用意する。ＳＯＩ層３の膜厚は、例えば３０ｎｍ〜２００ｎｍ程度である。そしてＳＯＩ層３上に、シリコン酸化膜５１、シリコン窒化膜５２を順次成膜し、その後全面にレジスト膜を塗布して写真製版技術（フォトリソグラフィ技術）により、レジストパターン５３を形成する（図４）。
そして、レジストパターン５３をマスクとしてシリコン窒化膜５２、シリコン酸化膜５１、ＳＯＩ層３をエッチングすることにより、分離絶縁膜５を形成するためのトレンチ５４を形成する。分離絶縁膜５はＰＴＩであるので、このときのエッチング深さは、トレンチ５４の下にＳＯＩ層３が残る程度にする（図５）。
なお、ＳＯＩ層３が薄い場合であっても、トレンチ５４を深くすれば分離絶縁膜５の膜厚をある程度稼ぐことはできる。しかし、図３に示したように分離絶縁膜５の下のＳＯＩ層３は、ボディ電位固定用セル３０の電位をボディ領域１８に印加するための配線として機能するので、分離絶縁膜５の下のＳＯＩ層３を過度に薄くするとそれが高抵抗化されてしまいボディ領域１８の電位が不安定になってしまう。そのため分離絶縁膜５の下のＳＯＩ層３の厚さとしては、少なくとも３０ｎｍ程度を確保することが望ましい。
続いて、トレンチ５４の内壁を酸化して、膜厚５ｎｍ〜５０ｎｍ程度のシリコン酸化膜４を形成する（分離絶縁膜５の表面にシリコン酸化膜４が不要な場合は、この工程をこの工程は行わなくてもよい）。そしてトレンチ５４を埋めるように、全面にシリコン酸化膜５５を形成する（図６）。このとき必要に応じて、５００℃から１３００℃のアニールにより焼き締めを行う。
ＣＭＰ法により、シリコン窒化膜５２が上面に現れる程度までシリコン酸化膜５５を除去することで分離絶縁膜５を形成し、その後エッチングによりシリコン窒化膜５２を除去する。そして、ウェル形成のためのイオン注入を行ってから、シリコン酸化膜５１を除去する（図７）。
そしてＳＯＩ層３上面に薄いシリコン酸化膜５６を形成し、その上にポリシリコン膜５７を堆積する（図８）。フォトリソグラフィ技術を用いたエッチングによりシリコン酸化膜５６並びにポリシリコン膜５７をパターニングして、ゲート絶縁膜１１並びにゲート電極１２を形成する。そしてゲート電極１２の側面ににスペーサ酸化膜１３を形成し、ＳＯＩ層３にＡｓイオンを注入してエクステンション領域１６（ｎ−領域）を形成する（図９）。そして、必要に応じてポケット注入を行う。
その後、全面にシリコン酸化膜およびシリコン窒化膜を順次形成して、それらをエッチバックすることにより、ゲート電極１２の側面にサイドウォール酸化膜１４およびサイドウォール窒化膜１５形成する。そしてイオン注入により、ｎ＋領域であるソースドレイン領域１７を形成する（図１０）。
上述したように本実施の形態のソースドレイン領域１７は、互いに質量数が異なる不純物イオンであるＰイオンとＡｓイオンにより形成される。特に本実施の形態では、Ｐイオン（第１不純物イオン）およびＡｓイオン（第２不純物イオン）を質量数が小さい方から順に注入する。即ち、最初にＰイオンの注入を行う。このときＰイオンが分離絶縁膜５を突き抜けて分離絶縁膜５の分離特性を劣化させない程度の注入エネルギーにする。次いでＡｓイオンの注入を行う。このときも当該Ａｓイオンが分離絶縁膜５を突き抜けて分離絶縁膜５の分離特性を劣化させない程度の注入エネルギーにする。
注入の順序として先に質量数の小さいＰイオンの注入を行うのは、その注入の際にチャネリングを起こさせ、低いエネルギーでＳＯＩ層３により深くＰイオンを注入するためである。即ち、先にＡｓイオンを大量に注入するとＳＯＩ層３がアモルファス化してしまい、その後にＰイオンを注入してもチャネリングが生じにくくなるので望ましくない。
なお本実施の形態では、ソースドレイン領域１７の形成工程に先立って、Ａｓイオン注入によるエクステンション領域１６の形成工程（図９）が行われるが、その工程におけるＡｓイオンの注入量は、ＳＯＩ層３がアモルファス化されない程度であるため、ソースドレイン領域１７形成のためのＰイオン注入におけるチャネリングの妨げにはならない。
従ってＰイオンの注入は、その注入方向がＳＯＩ層３の結晶方向に沿うように、ＳＯＩ層３の上面に対して垂直方向から行う必要がある。なお、分離絶縁膜５内ではチャネリングは生じないため、ＳＯＩ層３でチャネリングが起こるようにＰイオンを注入することで、Ｐイオンが分離絶縁膜５を突き抜けることを防止しつつ、ＳＯＩ層３の活性領域に深く注入することができる。
図１１は、ＭＯＳトランジスタ１０のソースドレイン領域１７形成のためのＰイオンおよびＡｓイオンの注入工程直後における当該ソースドレイン領域１７の不純物濃度分布を示す図である。具体的には、図１１に示すＣ−Ｃ線に沿ったソースドレイン領域１７の深さに対するＰイオンおよびＡｓイオンそれぞれの不純物濃度分布を示している。同図の如く、ＰイオンおよびＡｓイオンの注入工程においては、それらは分離絶縁膜５の底部にまで達しない深さ（即ち、分離絶縁膜５を突き抜けない深さ）まで注入される。また、注入時のチャネリングにより、Ｐイオンの方がＡｓイオンよりも深く注入される。
ここで、ＰイオンおよびＡｓイオンの分離絶縁膜５の突き抜けを防止するためには、分離絶縁膜５が厚い方が望ましい。しかし、分離絶縁膜５の下のＳＯＩ層３を適度な厚さ（例えば約３０ｎｍ以上）を確保する必要があるため、分離絶縁膜５を深く形成するには限界がある。そこで図１０のように、分離絶縁膜５をＳＯＩ層３から上方に突出させるて厚くしている。但し、この分離絶縁膜５の突出部分の高さｈが高過ぎると、ゲート電極１２のパターニングの際、ＳＯＩ層３と分離絶縁膜５との段差部分にポリシリコンの残骸が残ることが懸念される。よって上記高さｈは、それが防止される範囲でできるだけ高いことが望ましい（約５０ｎｍ程度）。
ソースドレイン領域１７の形成後、注入したＰイオンおよびＡｓイオンを活性化させるためのアニールを行う。またこのアニールは、ソースドレイン領域１７内のＰイオンおよびＡｓイオンは拡散させる効果もある。本実施の形態のソースドレイン領域１７には、熱により拡散しやすいＰイオンが注入されているため、ソースドレイン領域１７はＢＯＸ層２に達するにまで拡散する（図１２）。
続いて、ＭＯＳトランジスタ１０上にコバルトやニッケル等の金属を堆積して反応させることにより、ゲート電極１２およびソースドレイン領域１７の上部にそれぞれシリサイド層１２ａ，１７ａを形成する（図１３）。
そして未反応の金属を除去した後、シリコン酸化膜により層間絶縁膜２１を形成し、ＣＭＰによりその上面の平坦化を行う。そしてフォトリソグラフィ技術を用いて層間絶縁膜２１内にコンタクトホールを形成し、それにタングステン等の金属を埋め込むことでコンタクト２２，２４，３２を形成する。最後に、層間絶縁膜２１上に銅などの配線材を堆積し、フォトリソグラフィ技術によりパターニングすることにより配線２３，２５，３３を形成することにより、図２に示したＭＯＳトランジスタ１０が形成される。
図１４は、上記のアニール工程およびシリサイド形成工程の後におけるソースドレイン領域１７の不純物濃度分布を示す図であり、具体的には同図に示すＣ−Ｃ線に沿ったソースドレイン領域１７の深さに対するＰイオンおよびＡｓイオンそれぞれの不純物濃度分布を示している。図１１と比較して分かるように、Ａｓイオンはアニールを経てもそれほど拡散しないが、Ｐイオンは当該アニールにより大きく拡散する。
図１５に、従来の半導体装置におけるソースドレイン領域１７の不純物濃度分布を示す。上述のように、分離絶縁膜５としてＰＴＩを採用した場合、ソースドレイン領域１７の形成にはＡｓイオンのみが使用されていた。Ａｓイオンはアニールを経てもそれほど拡散しないため、図１５のようにシリサイド層１７ａとソースドレイン領域１７との界面（シリサイド界面）における不純物濃度が低くなっていた。そのため、シリサイド層１７ａ−ソースドレイン領域１７間の接続抵抗が高くなるという問題が生じていた。
それに対し、本実施の形態においては、ソースドレイン領域１７にＰイオンとＡｓイオンとが注入されるので、シリサイド層１７ａとソースドレイン領域１７との界面における不純物濃度（Ｐイオン濃度とＡｓイオン濃度の和）は高くなる。従って、シリサイド層１７ａ−ソースドレイン領域１７間の接続抵抗を低く抑えることができる。
また、ソースドレイン領域１７が熱拡散しやすいＰイオンを含むため、アニールによりソースドレイン領域１７を従来よりも深いプロファイルにすることができる。その結果、ソースドレイン領域１７底部のｐｎ接合面とシリサイド層１７ａとの距離が離れ、ソースドレイン領域１７の接合容量に起因するリーク電流を削減することが可能になる。特に、図１４のようにＰイオンの拡散がＢＯＸ層２にまで達するようすれば、ソースドレイン領域１７の底部にｐｎ接合が形成されないので、ソースドレイン領域１７における接合容量を極めて小さくでき、リーク電流の削減により高い効果が得られる。
また本発明者等は、この発明の効果がより良く得られる条件を定めるために、実際に形成したＭＯＳトランジスタのソースドレイン領域における不純物濃度分布を測定する実験を行った。図１６は、その実験結果の一例を示すグラフであり、ソースドレイン領域の深さ方向に対するＰイオンおよびＡｓイオンの濃度分布を二次イオン質量分析法 (ＳＩＭＳ：Secondary Ion Mass Spectrometry)を用いて測定した得たものである。なお、当該測定は、ソースドレイン領域を形成してアニール処理を行った後（ＰイオンおよびＡｓイオンの熱拡散後）に行われている。上記実験の結果、図１６のようにアニール後のソースドレイン領域におけるシリサイド層界面の深さ（ＳＯＩ層３表面から約５０ｎｍの深さ）において、Ｐイオン濃度がＡｓイオン濃度以上になるような場合に、ソースドレイン領域とシリサイド層との接続抵抗を十分に低くすることができる結果が得られた。
なお、本発明はＰＴＩを有する半導体装置に向けられたものであるが、図１〜図３に示したようにＭＯＳトランジスタ１０の活性領域を規定する分離絶縁膜５の全体がＰＴＩである必要はない。即ち、分離絶縁膜５は、少なくとも一部にＰＴＩ構造（ＢＯＸ層２に達していない構造）を有していれば本発明の効果は得られる。言い換えれば、分離絶縁膜５として、ＰＴＩとＦＴＩとを組み合わせたハイブリッドトレンチ分離（ＨＴＩ：hybrid trench isolation）を採用してもよい。
図１７〜図１９は、本実施の形態の変形例を示す図であり、分離絶縁膜５としてＨＴＩを採用した例である。図１７は当該変形例のＭＯＳトランジスタの上面図であり、図１８および図１９はそれぞれ図１７のＡ−Ａ線およびＢ−Ｂ線に沿った断面図である。これらの図において、図１〜図３に示したものに対応する要素にはそれと同一の符号を付してあるので、ここでの詳細な説明は省略する。
この変形例では、図１７のように、ＭＯＳトランジスタ１０とボディ電位固定用セル３０との間の部分をＰＴＩにし、それ以外の部分をＦＴＩにしている。即ち、Ａ−Ａ線に沿った断面では、分離絶縁膜５はＢＯＸ層２にまで達した構造なる（図１８）。また、Ｂ−Ｂ線に沿った断面では、分離絶縁膜５は、ＭＯＳトランジスタ１０のボディ電位固定用セル３０側ではＢＯＸ層２に達しないがその反対側ではＢＯＸ層２まで達した構造になる。この変形例のように、分離絶縁膜５の部分的にＰＴＩである場合でも、当該ＰＴＩの部分における分離特性を劣化させることなく、シリサイド層１７ａ−ソースドレイン領域１７間の接続抵抗を小さくすることが可能であることは明らかである。
以上の説明においては、ＭＯＳトランジスタ１０をｎＭＯＳトランジスタとして説明したが、本発明はｐＭＯＳトランジスタに対しても適用可能である。その場合も、ソースドレイン領域１７を形成するためのイオンとして、互いに質量数の異なる２種を採用すればよい。またソースドレイン領域１７の形成の際には、チャネリングを起こさせるために質量数の小さいものから順に注入することが望ましい。具体的には、比較的質量数の小さい第１イオンとしてＢ（硼素）イオンを採用し、比較的質量数の大きい第２イオンとしてＢＦ2（フッ化硼素）またはＩｎ（インジウム）イオンを採用することが考えられる。
＜実施の形態２＞
先に述べたように、分離絶縁膜５にＰＴＩを採用した場合、その分離特性の劣化を防止するためにソースドレイン領域１７形成の際に注入する不純物イオンが分離絶縁膜５を突き抜けないようにする必要がある。この突き抜けを抑制するために分離絶縁膜５を厚くすることが考えられるが、当該分離絶縁膜５の下のＳＯＩ層３は適度な厚さを確保する必要があるため、分離絶縁膜５を深く形成するには限界がある。そこで、分離絶縁膜５が基板から突出する部分の高さ（図１０に示した高さｈ）を高くすることが考えられるが、ＳＯＩ層３と分離絶縁膜５との段差部分にゲート電極１２のパターニングの際にポリシリコンの残骸が残ることを防止する必要があるため、それにも限界がある。
このように、ＳＯＩ層３の薄膜化が進むと、分離絶縁膜５を厚く形成することが難しくなる。その結果、ソースドレイン領域１７形成のための不純物イオンの注入におけるエネルギーを極めて小さく設定する必要が生じ、そのマージンは小さくなる。よって不純物イオンの分離絶縁膜５の突き抜けを防止しつつ、ソースドレイン領域１７を制度よく形成することが困難になる。本実施の形態では、この問題を解決するための技術を提案する。
先に示した実施の形態１では、ゲート電極１２の側面のサイドウォール酸化膜１４およびサイドウォール窒化膜１５は、基板全面にサイドウォール酸化膜１４となるシリコン酸化膜およびサイドウォール窒化膜１５となるシリコン窒化膜を順次形成し、それらをエッチバックすることにより形成した。実施の形態１では当該エッチバックの際に、図１０の如くソースドレイン領域１７となるＳＯＩ層３の上面を露出させ、その状態でソースドレイン領域１７形成のためイオン注入を行った。
それに対し実施の形態２では、上記エッチバック工程において、図２０に示すように、サイドウォール酸化膜１４となるシリコン酸化膜１１４が除去されないようにする。そして当該シリコン酸化膜１１４が、ゲート電極１２、ＳＯＩ層３および分離絶縁膜５の上面覆った状態のまま、当該シリコン酸化膜１１４を介してソースドレイン領域１７形成のためのイオン注入を行う。つまりソースドレイン領域１７形成のためのイオン注入の際には、分離絶縁膜５の上面にシリコン酸化膜１１４が残存する。
そのため、ソースドレイン領域１７形成のためのイオン注入工程における分離絶縁膜５の厚さは、実質的にシリコン酸化膜１１４の厚さの分だけ厚くなる。そのため、注入した不純物イオンが分離絶縁膜５を突き抜けることが生じ難くなり、当該不純物イオン注入のエネルギーのマージンが大きくなる。従って、分離絶縁膜５が薄い場合においても、本発明に係る半導体装置の形成を容易にでき、またＳＯＩデバイスにおけるＳＯＩ層の薄膜化にも寄与できる。
実施の形態１で図１０を用いて説明したように、分離絶縁膜５のＳＯＩ層３から突出した部分の高さｈを高くすると、ゲート電極１２のパターニングの際にＳＯＩ層３と分離絶縁膜５との段差部分にポリシリコンの残骸が残る問題が生じる。それに対し本実施の形態では、その高さｈを高くせずに、ゲート電極１２のパターニング後に形成するシリコン酸化膜１１４を利用して実質的な分離絶縁膜５の厚さを増しているので、その問題は伴わない。
また本実施の形態においては、ソースドレイン領域１７形成後に行うアニール（実施の形態１における図１２の工程に対応）を、ソースドレイン領域１７の上面がシリコン酸化膜１１４で覆われたまま状態で行うとよい。それにより、ソースドレイン領域１７内の不純物の外方拡散が抑制され、ソースドレイン領域１７の不純物濃度の低下を防止することができ、ＭＯＳトランジスタ１０の電気的特性の向上に効果的である。
また、ソースドレイン領域１７の外方拡散を抑制する必要が無い場合は、ソースドレイン領域１７上面のシリコン酸化膜１１４を除去してからアニールを行ってもよい。
また、ゲート電極１２およびソースドレイン領域１７の上部にそれぞれシリサイド層１２ａ，１７ａを形成する際には、ゲート電極１２およびソースドレイン領域１７上に金属を直接堆積する必要があるため、その際にはゲート電極１２およびソースドレイン領域１７上のシリコン酸化膜１１４はエッチングにより除去しておく必要がある。
なお、以上説明した工程を除いては、実施の形態１における製造方法と同様でよい。
＜実施の形態３＞
上記実施の形態２では、サイドウォール酸化膜１４となるシリコン酸化膜１１４を利用することによって、ソースドレイン領域１７形成のためのイオン注入工程における分離絶縁膜５の実質的な厚さを厚くしていた。
実施の形態３では、スペーサ酸化膜１３、サイドウォール酸化膜１４を実施の形態１と同じように形成する。即ち、スペーサ酸化膜１３、サイドウォール酸化膜１４の形成の際に、ＳＯＩ層３における当該ソースドレイン領域１７の形成部分は露出する。そしてその後、図２１のように別途シリコン酸化膜６０を全面に堆積し、当該シリコン酸化膜６０を介してソースドレイン領域１７形成のためのイオン注入を行う。つまりソースドレイン領域１７形成のためのイオン注入の際には、分離絶縁膜５の上面にシリコン酸化膜６０が設けられている。
即ち、ソースドレイン領域１７形成のためのイオン注入工程における分離絶縁膜５の厚さは、実質的にシリコン酸化膜６０の厚さの分だけ厚くなる。そのため、注入した不純物イオンが分離絶縁膜５を突き抜けることが生じ難くなり、当該不純物イオン注入のエネルギーのマージンが大きくなる。従って実施の形態２と同様に、本発明に係る半導体装置の形成を容易にでき、またＳＯＩデバイスにおけるＳＯＩ層の薄膜化にも寄与できる。
本実施の形態でも、分離絶縁膜５のＳＯＩ層３から突出した部分の高さｈを高くせずに、ゲート電極１２のパターニング後に形成するシリコン酸化膜６０を利用して実質的な分離絶縁膜５の厚さを増やしている。従って、ゲート電極１２のパターニングの際にＳＯＩ層３と分離絶縁膜５との段差部分にポリシリコンの残骸が残ってしまう問題は伴わない。
また本実施の形態においては、ソースドレイン領域１７形成後に行うアニール（実施の形態１における図１２の工程に対応）を、ソースドレイン領域１７の上面がシリコン酸化膜６０で覆われたまま状態で行うとよい。それにより、ソースドレイン領域１７内の不純物の外方拡散が抑制され、ソースドレイン領域１７の不純物濃度の低下を防止することができ、ＭＯＳトランジスタ１０の電気的特性の向上に効果的である。
なお、ソースドレイン領域１７の外方拡散を抑制する必要が無い場合は、ソースドレイン領域１７上面のシリコン酸化膜６０を除去してからアニールを行ってもよい。
なお、ゲート電極１２およびソースドレイン領域１７の上部にそれぞれシリサイド層１２ａ，１７ａを形成する際には、ゲート電極１２およびソースドレイン領域１７上に金属を直接堆積する必要があるため、その際には、ゲート電極１２およびソースドレイン領域１７上のシリコン酸化膜６０はエッチングにより除去しておく必要がある。
なお、以上説明した工程を除いては、実施の形態１における製造方法と同様でよい。
実施の形態１に係る半導体装置の構造を示す上面図である。 実施の形態１に係る半導体装置の構造を示す断面図である。 実施の形態１に係る半導体装置の構造を示す断面図である。 実施の形態１に係る半導体装置の製造方法を示す工程図である。 実施の形態１に係る半導体装置の製造方法を示す工程図である。 実施の形態１に係る半導体装置の製造方法を示す工程図である。 実施の形態１に係る半導体装置の製造方法を示す工程図である。 実施の形態１に係る半導体装置の製造方法を示す工程図である。 実施の形態１に係る半導体装置の製造方法を示す工程図である。 実施の形態１に係る半導体装置の製造方法を示す工程図である。 実施の形態１に係る半導体装置におけるソースドレイン領域形成直後の不純物濃度分布を示す図である。 実施の形態１に係る半導体装置の製造方法を示す工程図である。 実施の形態１に係る半導体装置の製造方法を示す工程図である。 実施の形態１に係る半導体装置における不純物濃度分布を示す図である。 従来の半導体装置における不純物濃度分布を示す図である。 実施の形態１に係る半導体装置の実験結果の一例を示す図である。 実施の形態１の変形例を示す図である。 実施の形態１の変形例を示す図である。 実施の形態１の変形例を示す図である。 実施の形態２に係る半導体装置の製造方法を説明するための図である。 実施の形態３に係る半導体装置の製造方法を説明するための図である。
符号の説明
１ 支持基板、２ ＢＯＸ層、３ ＳＯＩ層、４ シリコン酸化膜、５ 分離絶縁膜、６ ゲート絶縁膜、１０ ＭＯＳトランジスタ、１１ ゲート絶縁膜、１２ ゲート電極、１２ａ，１７ａ，３０ａ シリサイド層、１３ スペーサ酸化膜、１４ サイドウォール酸化膜、１５ サイドウォール窒化膜、１６ エクステンション領域、１７ ソースドレイン領域、１７ａ シリサイド層、１８ ボディ領域、３０ ボディ電位固定用セル３０。

Claims (11)

  1. 絶縁体層上に形成された半導体層と、
    前記半導体層に形成され、当該半導体層における活性領域を規定する分離絶縁膜と、
    前記活性領域に形成されたソースドレイン領域を有するトランジスタと、
    前記トランジスタの前記ソースドレイン領域上部に形成されたシリサイド層と
    を備える半導体装置であって、
    前記分離絶縁膜は、前記絶縁体層に達していない部分を有しており、
    前記ソースドレイン領域は、互いに質量数が異なる第１および第２不純物イオンにより形成されている
    ことを特徴とする半導体装置。
  2. 請求項１記載の半導体装置であって、
    前記第１不純物イオンは、前記第２不純物イオンよりも質量数が小さく、
    前記シリサイド層と前記ソースドレイン領域との界面において、前記第１不純物イオンの濃度は前記第２不純物イオンの濃度以上である
    ことを特徴とする半導体装置。
  3. 請求項１または請求項２記載の半導体装置であって、
    前記ソースドレイン領域の底は、前記絶縁体層にまで達している
    ことを特徴とする半導体装置。
  4. 請求項１から請求項３のいずれか記載の半導体装置であって、
    前記半導体層は、１００ｎｍ以下の厚さである
    ことを特徴とする半導体装置。
  5. 請求項１から請求項４のいずれか記載の半導体装置であって、
    前記第１不純物イオンは、Ｐイオンであり、
    前記第２不純物イオンは、Ａｓイオンである
    ことを特徴とする半導体装置。
  6. 請求項１から請求項４のいずれか記載の半導体装置であって、
    前記第１不純物イオンは、Ｂイオンであり、
    前記第２不純物イオンは、ＩｎイオンあるいはＢＦ2イオンである
    ことを特徴とする半導体装置。
  7. （ａ）絶縁体層上に形成された半導体層に、当該半導体層における活性領域を規定する分離絶縁膜を形成する工程と、
    （ｂ）前記活性領域に、トランジスタのゲート電極を形成する工程と、
    （ｃ）前記活性領域に、比較的質量数の小さい第１不純物イオンおよび比較的質量数の大きい第２不純物イオンを、質量数の小さい順に注入することによって、前記トランジスタのソースドレイン領域を形成する工程と、
    （ｄ）熱処理によって、前記ソースドレイン領域の前記第１および第２不純物イオンを拡散させる工程と、
    （ｅ）前記ソースドレイン領域上部にシリサイド層を形成する工程と
    を備える半導体装置の製造方法であって、
    前記工程（ａ）において、前記分離絶縁膜は、少なくともその一部が前記絶縁体層にまで達しないように形成され、
    前記工程（ｃ）における前記第１および第２不純物イオンの注入条件は、前記工程（ｄ）および（ｅ）後における前記シリサイド層と前記ソースドレイン領域との界面において、前記第１不純物イオンの濃度が前記第２不純物イオンの濃度以上になるよう設定される
    ことを特徴とする半導体装置の製造方法。
  8. 請求項７記載の半導体装置の製造方法であって、
    前記工程（ｂ）よりも後、且つ、前記工程（ｃ）よりも前に、
    （ｅ）前記分離絶縁膜上を含む前記半導体層上に酸化膜を形成する工程をさらに備え、
    前記工程（ｂ）における前記第１および第２不純物イオンの注入は、前記酸化膜を介して行われる
    ことを特徴とする半導体装置の製造方法。
  9. 請求項８記載の半導体装置の製造方法であって、
    前記工程（ｄ）の前記熱処理は、前記酸化膜を残存させた状態で行われる
    ことを特徴とする半導体装置の製造方法。
  10. 請求項７から請求項９のいずれか記載の半導体装置の製造方法であって、
    前記第１不純物イオンは、Ｐイオンであり、
    前記第２不純物イオンは、Ａｓイオンである
    ことを特徴とする半導体装置の製造方法。
  11. 請求項７から請求項９のいずれか記載の半導体装置の製造方法であって、
    前記第１不純物イオンは、Ｂイオンであり、
    前記第２不純物イオンは、ＩｎイオンあるいはＢＦ2イオンである
    ことを特徴とする半導体装置の製造方法。
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008226904A (ja) * 2007-03-08 2008-09-25 Elpida Memory Inc 半導体記憶装置及びその製造方法
JP2009158710A (ja) * 2007-12-26 2009-07-16 Renesas Technology Corp 半導体装置の製造方法
JP2010258471A (ja) * 2008-06-18 2010-11-11 Internatl Business Mach Corp <Ibm> 寄生容量が低減されたｓｏｉボディ・コンタクト型ｆｅｔのための方法

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7935596B2 (en) * 2008-12-22 2011-05-03 Spansion Llc HTO offset and BL trench process for memory device to improve device performance
CN103779212B (zh) * 2012-10-18 2016-11-16 中国科学院微电子研究所 半导体结构及其制造方法
US9768254B2 (en) 2015-07-30 2017-09-19 International Business Machines Corporation Leakage-free implantation-free ETSOI transistors
CN110164978B (zh) * 2018-02-14 2022-06-21 联华电子股份有限公司 半导体装置以及其制作方法
CN112289852B (zh) * 2020-12-15 2021-05-11 北京芯可鉴科技有限公司 降低埋氧层泄漏电流的soi器件结构及其制作方法

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4969715B2 (ja) * 2000-06-06 2012-07-04 ルネサスエレクトロニクス株式会社 半導体装置
JP2002141420A (ja) * 2000-10-31 2002-05-17 Mitsubishi Electric Corp 半導体装置及びその製造方法
JP2004241755A (ja) * 2003-01-15 2004-08-26 Renesas Technology Corp 半導体装置

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008226904A (ja) * 2007-03-08 2008-09-25 Elpida Memory Inc 半導体記憶装置及びその製造方法
JP2009158710A (ja) * 2007-12-26 2009-07-16 Renesas Technology Corp 半導体装置の製造方法
JP2010258471A (ja) * 2008-06-18 2010-11-11 Internatl Business Mach Corp <Ibm> 寄生容量が低減されたｓｏｉボディ・コンタクト型ｆｅｔのための方法

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