JP3123598B2 - Ｌｓｉ及びその製造方法 - Google Patents
Ｌｓｉ及びその製造方法Info
- Publication number
- JP3123598B2 JP3123598B2 JP09202876A JP20287697A JP3123598B2 JP 3123598 B2 JP3123598 B2 JP 3123598B2 JP 09202876 A JP09202876 A JP 09202876A JP 20287697 A JP20287697 A JP 20287697A JP 3123598 B2 JP3123598 B2 JP 3123598B2
- Authority
- JP
- Japan
- Prior art keywords
- insulating film
- type impurity
- trench isolation
- trench
- pmos
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Description
【０００１】
【発明の属する技術分野】本発明は、ＣＭＯＳ構造を有
するＬＳＩに関し、特にトレンチ分離を持つＬＳＩ及び
その製造方法に関する。
するＬＳＩに関し、特にトレンチ分離を持つＬＳＩ及び
その製造方法に関する。
【０００２】
【従来の技術】ＭＯＳＦＥＴからなるＬＳＩの素子分離
をトレンチ分離で行なう際には、ゲート電極のフリンジ
ング電界効果による過剰側壁電流が発生するという問題
があった。この問題について図８を用いて説明する。図
８（ａ）はＮＭＯＳＦＥＴの平面図である。５１はトレ
ンチ分離、５２はゲート電極（ゲートポリシリコン）、
５３はソース拡散層、５４はドレイン拡散層である。こ
の図のＡ−Ａ’断面を示したのが図８（ｂ）である。図
８（ｂ）において、５５はシリコン基板、５１はトレン
チ分離、５６はゲート酸化膜、５８はチャネル端であ
る。
をトレンチ分離で行なう際には、ゲート電極のフリンジ
ング電界効果による過剰側壁電流が発生するという問題
があった。この問題について図８を用いて説明する。図
８（ａ）はＮＭＯＳＦＥＴの平面図である。５１はトレ
ンチ分離、５２はゲート電極（ゲートポリシリコン）、
５３はソース拡散層、５４はドレイン拡散層である。こ
の図のＡ−Ａ’断面を示したのが図８（ｂ）である。図
８（ｂ）において、５５はシリコン基板、５１はトレン
チ分離、５６はゲート酸化膜、５８はチャネル端であ
る。
【０００３】一般にＭＯＳＦＥＴでは、ゲート電極５２
にＮＭＯＳでは正の、ＰＭＯＳでは負の電圧をかけてい
くと、ゲート電極５２からの垂直方向電界によりＰ型シ
リコン基板５５のゲート酸化膜５６近傍にキャリアが蓄
積され、チャネルが導通状態となる。ここで、トレンチ
分離５１を用いたＭＯＳＦＥＴにおいては、チャネル中
央ではゲート電極５２からの電界は垂直方向だけである
が、チャネル端５８においては、垂直方向の電界のほか
に、トレンチ分離５１上のゲート電極５２からのフリン
ジング電界もかかる。このようにして、チャネル端５８
では電界集中が起こり、チャネル中央部よりキャリアが
蓄積されやすくなっている。そのため、ゲート電極５２
に電圧をかけて行ったときに、チャネル端５８がチャネ
ル中央より先に導通状態になり、過剰側壁電流が発生す
る。
にＮＭＯＳでは正の、ＰＭＯＳでは負の電圧をかけてい
くと、ゲート電極５２からの垂直方向電界によりＰ型シ
リコン基板５５のゲート酸化膜５６近傍にキャリアが蓄
積され、チャネルが導通状態となる。ここで、トレンチ
分離５１を用いたＭＯＳＦＥＴにおいては、チャネル中
央ではゲート電極５２からの電界は垂直方向だけである
が、チャネル端５８においては、垂直方向の電界のほか
に、トレンチ分離５１上のゲート電極５２からのフリン
ジング電界もかかる。このようにして、チャネル端５８
では電界集中が起こり、チャネル中央部よりキャリアが
蓄積されやすくなっている。そのため、ゲート電極５２
に電圧をかけて行ったときに、チャネル端５８がチャネ
ル中央より先に導通状態になり、過剰側壁電流が発生す
る。
【０００４】この過剰側壁電流の第一の問題は、通常の
チャネル中央が導電状態となるしきい値より低いゲート
電圧でも、過剰側壁電流によりソース・ドレイン間に電
流が流れてしまうことである。また、第二の問題は、チ
ャネル幅の小さいＭＯＳＦＥＴではしきい値電圧及びオ
ン電流のバラツキが大きくなることである。その理由は
次のようなものである。通常のプロセスでは、図８
（ｂ）に示すチャネル端５８の位置及び形状を一定にす
るのが困難であり、チャネル端５８の位置及び形状がウ
ェハー内及びウェハー間でばらつく。その結果、過剰側
壁電流もウェハー内及びウェハー間でばらつくので、し
きい値電圧及びオン電流のバラツキとして現れる。メモ
リセル部などのチャネル幅の小さいＭＯＳＦＥＴでは、
チャネルを流れる全電流に対して過剰側壁電流の割合が
大きいため、このようなバラツキの影響が特に顕著にな
る。
チャネル中央が導電状態となるしきい値より低いゲート
電圧でも、過剰側壁電流によりソース・ドレイン間に電
流が流れてしまうことである。また、第二の問題は、チ
ャネル幅の小さいＭＯＳＦＥＴではしきい値電圧及びオ
ン電流のバラツキが大きくなることである。その理由は
次のようなものである。通常のプロセスでは、図８
（ｂ）に示すチャネル端５８の位置及び形状を一定にす
るのが困難であり、チャネル端５８の位置及び形状がウ
ェハー内及びウェハー間でばらつく。その結果、過剰側
壁電流もウェハー内及びウェハー間でばらつくので、し
きい値電圧及びオン電流のバラツキとして現れる。メモ
リセル部などのチャネル幅の小さいＭＯＳＦＥＴでは、
チャネルを流れる全電流に対して過剰側壁電流の割合が
大きいため、このようなバラツキの影響が特に顕著にな
る。
【０００５】上記のような過剰側壁電流を抑制する技術
として、例えば特開平２−２１９２７２号公報に記載さ
れているものがある。この第１従来例によるＬＳＩ及び
その製造方法を、以下に図９を用いて説明する。
として、例えば特開平２−２１９２７２号公報に記載さ
れているものがある。この第１従来例によるＬＳＩ及び
その製造方法を、以下に図９を用いて説明する。
【０００６】図９（ｃ）は、第１従来例によるＮＭＯＳ
の断面図である。３１はＰ型シリコン基板、３６はゲー
ト酸化膜、３７はゲート電極、３８はトレンチ分離、３
５はトレンチ分離を取り囲むように形成された、Ｐ型シ
リコン基板３１より濃度の高いＰ型不純物領域である。
本構造では、ゲート電極３７のフリンジング電界効果に
よりチャネル端に電界集中が生じても、Ｐ型不純物領域
３５が形成されているためにチャネル端が導電状態にな
りにくい。従って、過剰側壁電流が抑制される。
の断面図である。３１はＰ型シリコン基板、３６はゲー
ト酸化膜、３７はゲート電極、３８はトレンチ分離、３
５はトレンチ分離を取り囲むように形成された、Ｐ型シ
リコン基板３１より濃度の高いＰ型不純物領域である。
本構造では、ゲート電極３７のフリンジング電界効果に
よりチャネル端に電界集中が生じても、Ｐ型不純物領域
３５が形成されているためにチャネル端が導電状態にな
りにくい。従って、過剰側壁電流が抑制される。
【０００７】次に、図９を用いて第１従来例によるＬＳ
Ｉの製造方法を説明する。はじめに、図９（ａ）に示す
ように、シリコン窒化膜３２をマスクとして、トレンチ
分離とする領域のＰ型シリコン基板３１をエッチングす
る。このようにしてトレンチ３３が形成される。続い
て、図９（ｂ）に示すようにトレンチ３３の両側面に側
壁絶縁膜３４を形成し、その側壁絶縁膜３４を通してＰ
型シリコン基板３１内にボロンを斜めイオン注入する。
このイオン注入により、トレンチ３３を取り囲むように
Ｐ型シリコン基板３１より濃度の高いＰ型不純物領域３
５が形成される。この後、シリコン窒化膜３２を除去
し、トレンチ３３を絶縁膜で埋めてトレンチ分離５１を
形成し、ゲート酸化膜３６及びゲート電極３７を形成し
て図９（ｃ）のような構造ができる。
Ｉの製造方法を説明する。はじめに、図９（ａ）に示す
ように、シリコン窒化膜３２をマスクとして、トレンチ
分離とする領域のＰ型シリコン基板３１をエッチングす
る。このようにしてトレンチ３３が形成される。続い
て、図９（ｂ）に示すようにトレンチ３３の両側面に側
壁絶縁膜３４を形成し、その側壁絶縁膜３４を通してＰ
型シリコン基板３１内にボロンを斜めイオン注入する。
このイオン注入により、トレンチ３３を取り囲むように
Ｐ型シリコン基板３１より濃度の高いＰ型不純物領域３
５が形成される。この後、シリコン窒化膜３２を除去
し、トレンチ３３を絶縁膜で埋めてトレンチ分離５１を
形成し、ゲート酸化膜３６及びゲート電極３７を形成し
て図９（ｃ）のような構造ができる。
【０００８】ここで、第１従来例の欠点について述べ
る。本従来例では、トレンチ３３を取り囲む、Ｐ型シリ
コン基板３１より濃度の高いＰ型不純物領域３５を形成
するのに、イオン注入を用いている。そのため、不純物
が表面から深く入ってしまい、Ｐ型不純物領域３５を浅
く形成するのが困難である。一方、例えばＤＲＡＭのメ
モリセル内では、チャネル幅の小さいＮＭＯＳが使われ
ている。このＮＭＯＳに対して、トレンチ分離３３の周
りのＰ型不純物領域３５が深く形成されていると、Ｐ型
不純物領域３５の影響がチャネル中央付近まで及んでし
まう。そのため、Ｐ型不純物領域３５を除いた実効的な
チャネル幅が減少することにより、オン電流が低下す
る。このように、本従来例ではチャネル幅の小さいＭＯ
ＳＦＥＴにおいて、オン電流が低下するという欠点を有
する。
る。本従来例では、トレンチ３３を取り囲む、Ｐ型シリ
コン基板３１より濃度の高いＰ型不純物領域３５を形成
するのに、イオン注入を用いている。そのため、不純物
が表面から深く入ってしまい、Ｐ型不純物領域３５を浅
く形成するのが困難である。一方、例えばＤＲＡＭのメ
モリセル内では、チャネル幅の小さいＮＭＯＳが使われ
ている。このＮＭＯＳに対して、トレンチ分離３３の周
りのＰ型不純物領域３５が深く形成されていると、Ｐ型
不純物領域３５の影響がチャネル中央付近まで及んでし
まう。そのため、Ｐ型不純物領域３５を除いた実効的な
チャネル幅が減少することにより、オン電流が低下す
る。このように、本従来例ではチャネル幅の小さいＭＯ
ＳＦＥＴにおいて、オン電流が低下するという欠点を有
する。
【０００９】この欠点を解決する方法の１つとして、例
えば特開平３−２５７９４７号公報に示される技術があ
る。この第２従来例によるＬＳＩの製造方法を、以下に
図１０を用いて説明する。
えば特開平３−２５７９４７号公報に示される技術があ
る。この第２従来例によるＬＳＩの製造方法を、以下に
図１０を用いて説明する。
【００１０】第１従来例と同様に、トレンチ分離とする
ところのＰ型シリコン基板４１表面をシリコン窒化膜４
２をマスクにエッチングしてトレンチを作り、そのトレ
ンチの両側面に側壁絶縁膜４４を形成した後、図１０
（ａ）に示すようにＰ型シリコン基板４１全面にボロン
がドーピングされたシリコン酸化膜４３を堆積する。続
いて、図１０（ｂ）に示すようにトレンチ内部にのみシ
リコン酸化膜４３を残し、トレンチ領域以外のシリコン
酸化膜４３やシリコン窒化膜４２を除去する。その後の
熱処理工程でシリコン酸化膜４３からＰ型シリコン基板
４１にボロンが固相拡散し、トレンチ底部にＰ型シリコ
ン基板４１より濃度の高いＰ型不純物領域４５が形成さ
れる。
ところのＰ型シリコン基板４１表面をシリコン窒化膜４
２をマスクにエッチングしてトレンチを作り、そのトレ
ンチの両側面に側壁絶縁膜４４を形成した後、図１０
（ａ）に示すようにＰ型シリコン基板４１全面にボロン
がドーピングされたシリコン酸化膜４３を堆積する。続
いて、図１０（ｂ）に示すようにトレンチ内部にのみシ
リコン酸化膜４３を残し、トレンチ領域以外のシリコン
酸化膜４３やシリコン窒化膜４２を除去する。その後の
熱処理工程でシリコン酸化膜４３からＰ型シリコン基板
４１にボロンが固相拡散し、トレンチ底部にＰ型シリコ
ン基板４１より濃度の高いＰ型不純物領域４５が形成さ
れる。
【００１１】第２従来例では、Ｐ型シリコン基板４１よ
り濃度の高いＰ型不純物領域４５を、ボロンがドーピン
グされたシリコン酸化膜４３からの固相拡散により形成
する。従って、Ｐ型不純物領域４５をトレンチ底部に浅
く形成することができる。しかし、このＰ型不純物領域
４５が主にトレンチ底部にしか存在しないため、過剰側
壁電流の抑制は不十分である。また、この第２従来例を
ＣＭＯＳに適用した場合、ＰＭＯＳのトレンチ周囲にも
Ｐ型不純物がドーピングされる。その結果、ＰＭＯＳに
ついては過剰側壁電流を増大する方向に働いてしまう。
り濃度の高いＰ型不純物領域４５を、ボロンがドーピン
グされたシリコン酸化膜４３からの固相拡散により形成
する。従って、Ｐ型不純物領域４５をトレンチ底部に浅
く形成することができる。しかし、このＰ型不純物領域
４５が主にトレンチ底部にしか存在しないため、過剰側
壁電流の抑制は不十分である。また、この第２従来例を
ＣＭＯＳに適用した場合、ＰＭＯＳのトレンチ周囲にも
Ｐ型不純物がドーピングされる。その結果、ＰＭＯＳに
ついては過剰側壁電流を増大する方向に働いてしまう。
【００１２】
【発明が解決しようとする課題】以上述べてきたよう
に、過剰側壁電流の第一の問題は、通常のチャネル中央
が導通状態となるしきい値より低いゲート電圧でも、過
剰側壁電流によりソース・ドレイン間に電流が流れてし
まうことである。また、第二の問題は、チャネル幅の小
さいＭＯＳＦＥＴではしきい値電圧及びオン電流のバラ
ツキが大きくなることである。
に、過剰側壁電流の第一の問題は、通常のチャネル中央
が導通状態となるしきい値より低いゲート電圧でも、過
剰側壁電流によりソース・ドレイン間に電流が流れてし
まうことである。また、第二の問題は、チャネル幅の小
さいＭＯＳＦＥＴではしきい値電圧及びオン電流のバラ
ツキが大きくなることである。
【００１３】この問題を回避するために、第１従来例を
用いると、過剰側壁電流は抑制されるものの、チャネル
幅の小さいＭＯＳＦＥＴではオン電流が減少してしまう
という欠点がある。
用いると、過剰側壁電流は抑制されるものの、チャネル
幅の小さいＭＯＳＦＥＴではオン電流が減少してしまう
という欠点がある。
【００１４】また、第２従来例では、ＣＭＯＳを形成し
た場合に、過剰側壁電流の抑制が不十分になるととも
に、ＰＭＯＳでの過剰側壁電流が逆に増大してしまうと
いう欠点がある。
た場合に、過剰側壁電流の抑制が不十分になるととも
に、ＰＭＯＳでの過剰側壁電流が逆に増大してしまうと
いう欠点がある。
【００１５】
【発明の目的】そこで、本発明の目的は、トレンチ分離
を用いたＬＳＩにおいて、ＣＭＯＳにおいて工程数の増
加を最小限に抑えつつＮＭＯＳ及びＰＭＯＳともに過剰
側壁電流を抑制することである。
を用いたＬＳＩにおいて、ＣＭＯＳにおいて工程数の増
加を最小限に抑えつつＮＭＯＳ及びＰＭＯＳともに過剰
側壁電流を抑制することである。
【００１６】
【課題を解決するための手段】本発明のトレンチ分離を
用いたＬＳＩは、チャネル端への不純物ドーピングをト
レンチ分離絶縁膜からの固相拡散により行う。特に、本
発明のトレンチ分離を用いたＣＭＯＳでは、ＮＭＯＳの
チャネル端への不純物ドーピングはトレンチ分離絶縁膜
からの固相拡散により行い、ＰＭＯＳのチャネル端への
不純物ドーピングはイオン注入によりそれより深く行
う。又は、ＮＭＯＳのチャネル端への不純物ドーピング
はトレンチ分離絶縁膜からのＰ型不純物の固相拡散によ
り行い、ＰＭＯＳのチャネル端への不純物ドーピングは
トレンチ分離絶縁膜からのＮ型不純物の固相拡散により
行う。
用いたＬＳＩは、チャネル端への不純物ドーピングをト
レンチ分離絶縁膜からの固相拡散により行う。特に、本
発明のトレンチ分離を用いたＣＭＯＳでは、ＮＭＯＳの
チャネル端への不純物ドーピングはトレンチ分離絶縁膜
からの固相拡散により行い、ＰＭＯＳのチャネル端への
不純物ドーピングはイオン注入によりそれより深く行
う。又は、ＮＭＯＳのチャネル端への不純物ドーピング
はトレンチ分離絶縁膜からのＰ型不純物の固相拡散によ
り行い、ＰＭＯＳのチャネル端への不純物ドーピングは
トレンチ分離絶縁膜からのＮ型不純物の固相拡散により
行う。
【００１７】本発明によるＬＳＩでは、過剰側壁電流抑
制のための不純物領域を浅く形成できるため、チャネル
幅の小さいＭＯＳＦＥＴにおいてもオン電流の減少を起
こさずに過剰側壁電流を抑制することができる。また、
本発明によるＣＭＯＳでは、工程数の増加を最小限に抑
えつつＮＭＯＳ及びＰＭＯＳともに過剰側壁電流を抑制
することができる。
制のための不純物領域を浅く形成できるため、チャネル
幅の小さいＭＯＳＦＥＴにおいてもオン電流の減少を起
こさずに過剰側壁電流を抑制することができる。また、
本発明によるＣＭＯＳでは、工程数の増加を最小限に抑
えつつＮＭＯＳ及びＰＭＯＳともに過剰側壁電流を抑制
することができる。
【００１８】
【発明の実施の形態】図１は本発明の第一実施形態を示
すＤＲＡＭの平面図であり、図１（ａ）はメモリセル、
図１（ｂ）は周辺回路ＰＭＯＳである。
すＤＲＡＭの平面図であり、図１（ａ）はメモリセル、
図１（ｂ）は周辺回路ＰＭＯＳである。
【００１９】図１（ａ）において、７はトレンチ分離、
１１は拡散層領域、１４はゲート電極、１２はディジッ
ト線と拡散層領域１１とを接続するコンタクト、１０は
メモリセルキャパシタと拡散層領域１１とを接続するコ
ンタクトである。また、図１（ｂ）において、１３は金
属配線と拡散層とを接続するコンタクト、１５は金属配
線とゲート電極とを接続するコンタクトである。
１１は拡散層領域、１４はゲート電極、１２はディジッ
ト線と拡散層領域１１とを接続するコンタクト、１０は
メモリセルキャパシタと拡散層領域１１とを接続するコ
ンタクトである。また、図１（ｂ）において、１３は金
属配線と拡散層とを接続するコンタクト、１５は金属配
線とゲート電極とを接続するコンタクトである。
【００２０】図２（ａ）は図１（ａ）のＡ−Ａ’断面図
である。この図において、１はＰ型シリコン基板、７は
トレンチ分離、８はポリシリコンと金属シリサイドとの
積層膜からなるゲート電極、９はゲート酸化膜である。
また、６は、Ｐ型シリコン基板１よりも濃度の高いＰ型
不純物領域であり、メモリセル部のトレンチ分離７を取
り囲むように形成されている。このＰ型不純物領域６
は、メモリセル内のＮＭＯＳの過剰側壁電流を抑制する
ためのものである。
である。この図において、１はＰ型シリコン基板、７は
トレンチ分離、８はポリシリコンと金属シリサイドとの
積層膜からなるゲート電極、９はゲート酸化膜である。
また、６は、Ｐ型シリコン基板１よりも濃度の高いＰ型
不純物領域であり、メモリセル部のトレンチ分離７を取
り囲むように形成されている。このＰ型不純物領域６
は、メモリセル内のＮＭＯＳの過剰側壁電流を抑制する
ためのものである。
【００２１】図２（ｂ）は図１（ｂ）のＢ−Ｂ’断面図
である。この図において、１７はＮウェルである。４
は、Ｎウェル１７より濃度の高いＮ型不純物領域であ
り、ＰＭＯＳのトレンチ分離７を取り囲むように形成さ
れている。このＮ型不純物領域４は、ＰＭＯＳの過剰側
壁電流を抑制するためのものである。
である。この図において、１７はＮウェルである。４
は、Ｎウェル１７より濃度の高いＮ型不純物領域であ
り、ＰＭＯＳのトレンチ分離７を取り囲むように形成さ
れている。このＮ型不純物領域４は、ＰＭＯＳの過剰側
壁電流を抑制するためのものである。
【００２２】ここで、例えば周辺回路ＰＭＯＳのチャネ
ル幅は５ミクロンから２００ミクロン程度であるのに対
し、メモリセルのチャネル幅は０．３ミクロン程度であ
る。すなわち、周辺回路ＰＭＯＳに比べるとメモリセル
のチャネル幅は極端に小さい。従って、チャネル不純物
分布の歪みを最小限に抑えつつ過剰側壁電流を抑制する
ためには、メモリセルではＰ型不純物領域６をトレンチ
分離７の周りにできるだけ浅く形成する必要がある。そ
のため、メモリセルでのＰ型不純物領域６は周辺回路Ｐ
ＭＯＳでのＮ型不純物領域４より浅く形成されている。
ル幅は５ミクロンから２００ミクロン程度であるのに対
し、メモリセルのチャネル幅は０．３ミクロン程度であ
る。すなわち、周辺回路ＰＭＯＳに比べるとメモリセル
のチャネル幅は極端に小さい。従って、チャネル不純物
分布の歪みを最小限に抑えつつ過剰側壁電流を抑制する
ためには、メモリセルではＰ型不純物領域６をトレンチ
分離７の周りにできるだけ浅く形成する必要がある。そ
のため、メモリセルでのＰ型不純物領域６は周辺回路Ｐ
ＭＯＳでのＮ型不純物領域４より浅く形成されている。
【００２３】次に、図３乃至図５を参照して、本実施形
態によるＤＲＡＭの製造方法を説明する。
態によるＤＲＡＭの製造方法を説明する。
【００２４】はじめに、図３（ａ）に示すように、メモ
リセル部ではＰ型シリコン基板１上に、周辺回路ＰＭＯ
Ｓ部ではＰ型シリコン基板１内に形成されたＮウェル１
７上に、シリコン酸化膜２０とシリコン窒化膜２との積
層膜を堆積する。
リセル部ではＰ型シリコン基板１上に、周辺回路ＰＭＯ
Ｓ部ではＰ型シリコン基板１内に形成されたＮウェル１
７上に、シリコン酸化膜２０とシリコン窒化膜２との積
層膜を堆積する。
【００２５】続いて、図３（ｂ）に示すように、トレン
チ分離を形成する領域のシリコン窒化膜２、シリコン酸
化膜２０及びＰ型シリコン基板１をエッチングする。こ
のエッチングによりＰ型シリコン基板１上の素子分離と
なる領域にトレンチ７’が形成される。
チ分離を形成する領域のシリコン窒化膜２、シリコン酸
化膜２０及びＰ型シリコン基板１をエッチングする。こ
のエッチングによりＰ型シリコン基板１上の素子分離と
なる領域にトレンチ７’が形成される。
【００２６】この後、図４（ｃ）に示すように、ＮＭＯ
Ｓ部をレジストマスク３で覆い、ＰＭＯＳ部にのみリン
イオンを２Ｅ１２ｃｍ-2から１Ｅ１４ｃｍ-2イオン注入
する。このとき、リンイオンがトレンチ分離側面にも注
入されるように、イオン注入をＰ型シリコン基板１に垂
直な方向から７°から６０°程度傾けて行なう。このよ
うにして、ＰＭＯＳ部にトレンチ分離を取り囲むように
Ｎ型不純物領域４が形成される。
Ｓ部をレジストマスク３で覆い、ＰＭＯＳ部にのみリン
イオンを２Ｅ１２ｃｍ-2から１Ｅ１４ｃｍ-2イオン注入
する。このとき、リンイオンがトレンチ分離側面にも注
入されるように、イオン注入をＰ型シリコン基板１に垂
直な方向から７°から６０°程度傾けて行なう。このよ
うにして、ＰＭＯＳ部にトレンチ分離を取り囲むように
Ｎ型不純物領域４が形成される。
【００２７】その後、レジストマスク３を除去し、図４
（ｄ）に示すように、ウェハー全面にボロンが１Ｅ１９
ｃｍ-3から１Ｅ２２ｃｍ-3ドープされたＢＳＧ酸化膜５
を堆積する。この堆積により、トレンチ７’がＢＳＧ酸
化膜５で埋め込まれる。
（ｄ）に示すように、ウェハー全面にボロンが１Ｅ１９
ｃｍ-3から１Ｅ２２ｃｍ-3ドープされたＢＳＧ酸化膜５
を堆積する。この堆積により、トレンチ７’がＢＳＧ酸
化膜５で埋め込まれる。
【００２８】続いて、図５（ｅ）に示すように、ＣＭＰ
により表面のＢＳＧ酸化膜５並びにシリコン窒化膜２及
びシリコン酸化膜２０を削り取り、トレンチ７’内部に
のみＢＳＧ酸化膜５を残すことによりトレンチ分離７を
形成する。
により表面のＢＳＧ酸化膜５並びにシリコン窒化膜２及
びシリコン酸化膜２０を削り取り、トレンチ７’内部に
のみＢＳＧ酸化膜５を残すことによりトレンチ分離７を
形成する。
【００２９】その後、ゲート酸化を行い、多結晶シリコ
ンとタングステンシリサイドとの積層膜を堆積、パター
ニングしてゲート電極８を形成する。その後通常のＤＲ
ＡＭ製造工程で加えられる熱処理により、図５（ｆ）で
示されるようにトレンチ分離絶縁膜として埋め込んだＢ
ＳＧ酸化膜からＰ型シリコン基板１にボロンが析出す
る。この析出したボロンはＮＭＯＳではトレンチ分離７
を取り囲むＰ型不純物領域６となり過剰側壁電流を抑制
する。
ンとタングステンシリサイドとの積層膜を堆積、パター
ニングしてゲート電極８を形成する。その後通常のＤＲ
ＡＭ製造工程で加えられる熱処理により、図５（ｆ）で
示されるようにトレンチ分離絶縁膜として埋め込んだＢ
ＳＧ酸化膜からＰ型シリコン基板１にボロンが析出す
る。この析出したボロンはＮＭＯＳではトレンチ分離７
を取り囲むＰ型不純物領域６となり過剰側壁電流を抑制
する。
【００３０】Ｐ型不純物領域６は、ＢＳＧ酸化膜５から
の固層拡散で形成されているため、深さが１０〜１５０
ｎｍ程度となり、イオン注入で形成した場合よりも浅く
なっている。このように浅く形成されるため、拡散層幅
の小さいＭＯＳＦＥＴにおいても、チャネル中央の不純
物分布を変えずにチャネル端のボロン濃度のみを濃くす
ることができる。そのため、拡散層幅の小さいトランジ
スタにおいてもオン電流の低下を抑えつつ過剰側壁電流
を抑制できる。
の固層拡散で形成されているため、深さが１０〜１５０
ｎｍ程度となり、イオン注入で形成した場合よりも浅く
なっている。このように浅く形成されるため、拡散層幅
の小さいＭＯＳＦＥＴにおいても、チャネル中央の不純
物分布を変えずにチャネル端のボロン濃度のみを濃くす
ることができる。そのため、拡散層幅の小さいトランジ
スタにおいてもオン電流の低下を抑えつつ過剰側壁電流
を抑制できる。
【００３１】一方、ＰＭＯＳにおいては、あらかじめリ
ンのイオン注入によりＮ型不純物領域４が形成されてお
り、その濃度はＢＳＧ酸化膜５から析出するボロンの濃
度より高く、広がりも大きい。そのため、ＰＭＯＳのト
レンチ分離７の周囲はＮ型不純物領域４のままとなる。
このＮ型不純物領域４はＰＭＯＳの過剰側壁電流を抑制
する。なお、ＰＭＯＳにはＮＭＯＳのように小さい拡散
層は用いられないため、トレンチ分離７を取り囲むＮ型
不純物領域４が多少大きくても、オン電流の低下は無視
できる程度しかない。
ンのイオン注入によりＮ型不純物領域４が形成されてお
り、その濃度はＢＳＧ酸化膜５から析出するボロンの濃
度より高く、広がりも大きい。そのため、ＰＭＯＳのト
レンチ分離７の周囲はＮ型不純物領域４のままとなる。
このＮ型不純物領域４はＰＭＯＳの過剰側壁電流を抑制
する。なお、ＰＭＯＳにはＮＭＯＳのように小さい拡散
層は用いられないため、トレンチ分離７を取り囲むＮ型
不純物領域４が多少大きくても、オン電流の低下は無視
できる程度しかない。
【００３２】また、本実施形態では、トレンチ内部をす
べてＢＳＧ酸化膜で埋め込むとしたが、トレンチ内部を
ＢＳＧ酸化膜とノンドープ酸化膜との積層膜で埋め込
み、ＢＳＧ化酸化膜から固相拡散を行うようにしてもよ
い。
べてＢＳＧ酸化膜で埋め込むとしたが、トレンチ内部を
ＢＳＧ酸化膜とノンドープ酸化膜との積層膜で埋め込
み、ＢＳＧ化酸化膜から固相拡散を行うようにしてもよ
い。
【００３３】次に、本発明の第２実施形態について説明
する。本実施形態におけるＬＳＩの構造は第１実施形態
と同様である。ＬＳＩの製造方法について第１実施形態
と異なる点を図６及び図７を用いて説明する。なお、図
６及び図７において第１実施形態と同じものは第１実施
形態と同一の番号で示してある。
する。本実施形態におけるＬＳＩの構造は第１実施形態
と同様である。ＬＳＩの製造方法について第１実施形態
と異なる点を図６及び図７を用いて説明する。なお、図
６及び図７において第１実施形態と同じものは第１実施
形態と同一の番号で示してある。
【００３４】トレンチ７’をエッチングするところまで
は第１実施形態と同様である。その後、図６（ａ）に示
すように、ウェハー全面にシリコン酸化膜２１を１０ｎ
ｍ〜２００ｎｍの厚さで堆積し、このシリコン酸化膜２
１の全面に、このシリコン酸化膜２１を突き抜けない程
度のエネルギーでＰ型不純物イオンをイオン注入する。
具体的には、ボロンイオンを注入エネルギ１〜３０ｋｅ
Ｖ、注入量１Ｅ１４〜５Ｅ１５ｃｍ-2でイオン注入す
る。又は、ＢＦ2 イオンを注入エネルギ５〜１５０ｋｅ
Ｖ、注入量１Ｅ１４〜５Ｅ１５ｃｍ-2でイオン注入す
る。なお、このようにシリコン酸化膜２１を堆積して、
そこにイオン注入を行う代わりに、トレンチエッチング
後ウェハー全面に例えばＢが１Ｅ１９ｃｍ-3から１Ｅ２
２ｃｍ-3ドープされたシリコン酸化膜を堆積してもよ
い。
は第１実施形態と同様である。その後、図６（ａ）に示
すように、ウェハー全面にシリコン酸化膜２１を１０ｎ
ｍ〜２００ｎｍの厚さで堆積し、このシリコン酸化膜２
１の全面に、このシリコン酸化膜２１を突き抜けない程
度のエネルギーでＰ型不純物イオンをイオン注入する。
具体的には、ボロンイオンを注入エネルギ１〜３０ｋｅ
Ｖ、注入量１Ｅ１４〜５Ｅ１５ｃｍ-2でイオン注入す
る。又は、ＢＦ2 イオンを注入エネルギ５〜１５０ｋｅ
Ｖ、注入量１Ｅ１４〜５Ｅ１５ｃｍ-2でイオン注入す
る。なお、このようにシリコン酸化膜２１を堆積して、
そこにイオン注入を行う代わりに、トレンチエッチング
後ウェハー全面に例えばＢが１Ｅ１９ｃｍ-3から１Ｅ２
２ｃｍ-3ドープされたシリコン酸化膜を堆積してもよ
い。
【００３５】続いて、図６（ｂ）に示すようにＮＭＯＳ
部をレジストマスク２３で覆い、ＰＭＯＳ部のシリコン
酸化膜２１中に、シリコン酸化膜２１を突き抜けない程
度のエネルギーでＮ型不純物イオンをイオン注入する。
このとき、Ｎ型不純物の注入量はすでに注入してあるＰ
型不純物の注入量と同等かそれ以上にする。具体的に
は、リンイオンを注入エネルギー５〜１００ｋｅＶ、注
入量１Ｅ１４〜１Ｅ１６ｃｍ-2でイオン注入する。
部をレジストマスク２３で覆い、ＰＭＯＳ部のシリコン
酸化膜２１中に、シリコン酸化膜２１を突き抜けない程
度のエネルギーでＮ型不純物イオンをイオン注入する。
このとき、Ｎ型不純物の注入量はすでに注入してあるＰ
型不純物の注入量と同等かそれ以上にする。具体的に
は、リンイオンを注入エネルギー５〜１００ｋｅＶ、注
入量１Ｅ１４〜１Ｅ１６ｃｍ-2でイオン注入する。
【００３６】その後、レジストマスク２３を除去して全
面に新たにシリコン酸化膜２２を堆積し、第１実施形態
と同様にＣＭＰにより表面のシリコン酸化膜２２を削り
取り、図７（ｃ）に示すようにトレンチ内部にのみシリ
コン酸化膜２２が埋め込まれた構造を得る。
面に新たにシリコン酸化膜２２を堆積し、第１実施形態
と同様にＣＭＰにより表面のシリコン酸化膜２２を削り
取り、図７（ｃ）に示すようにトレンチ内部にのみシリ
コン酸化膜２２が埋め込まれた構造を得る。
【００３７】その後、ゲート酸化を行い、多結晶シリコ
ンとタングステンシリサイドとの積層膜を堆積、パター
ニングしてゲート酸化膜９及びゲート電極８を形成す
る。その後通常のＤＲＡＭ製造工程で加えられる熱処理
が施されるが、この熱処理により不純物のイオン注入さ
れたシリコン酸化膜２１からシリコン基板に不純物が固
相拡酸して図７（ｄ）で示されるような構造になる。図
７（ｄ）において、６はＰ型不純物領域、４はＮ型不純
物領域である。
ンとタングステンシリサイドとの積層膜を堆積、パター
ニングしてゲート酸化膜９及びゲート電極８を形成す
る。その後通常のＤＲＡＭ製造工程で加えられる熱処理
が施されるが、この熱処理により不純物のイオン注入さ
れたシリコン酸化膜２１からシリコン基板に不純物が固
相拡酸して図７（ｄ）で示されるような構造になる。図
７（ｄ）において、６はＰ型不純物領域、４はＮ型不純
物領域である。
【００３８】Ｐ型不純物領域６は、ＮＭＯＳ部において
シリコン酸化膜２１にイオン注入されたボロン又はＢＦ
2 がシリコン基板に固相拡散してできたものである。一
方、Ｎ型不純物領域４は、ＰＭＯＳ部においてシリコン
酸化膜２１にイオン注入されたボロン又はＢＦ2 とリン
とがシリコン基板に固相拡散し、シリコン−シリコン酸
化膜界面の偏析係数の違いから最終的にシリコン基板表
面ではリンの濃度の方が高くなり、Ｎ型になっている領
域である。Ｐ型不純物領域６及びＮ型不純物領域４は、
ともに固相拡散によって形成されているため、トレンチ
分離周囲のシリコン基板に浅く形成されている。Ｐ型不
純物領域６が浅く形成されていることは、拡散層幅の小
さいセル内のＭＯＳＦＥＴなどでは、オン電流（Ｉｏ
ｎ）の低下を抑える点において効果的である。
シリコン酸化膜２１にイオン注入されたボロン又はＢＦ
2 がシリコン基板に固相拡散してできたものである。一
方、Ｎ型不純物領域４は、ＰＭＯＳ部においてシリコン
酸化膜２１にイオン注入されたボロン又はＢＦ2 とリン
とがシリコン基板に固相拡散し、シリコン−シリコン酸
化膜界面の偏析係数の違いから最終的にシリコン基板表
面ではリンの濃度の方が高くなり、Ｎ型になっている領
域である。Ｐ型不純物領域６及びＮ型不純物領域４は、
ともに固相拡散によって形成されているため、トレンチ
分離周囲のシリコン基板に浅く形成されている。Ｐ型不
純物領域６が浅く形成されていることは、拡散層幅の小
さいセル内のＭＯＳＦＥＴなどでは、オン電流（Ｉｏ
ｎ）の低下を抑える点において効果的である。
【００３９】なお、本実施形態では図６（ａ）のように
ウェハー全面にＰ型不純物イオンをイオン注入した。し
かし、このイオン注入をＮＭＯＳ部にのみ行ってもよ
い。この場合は、ＰＭＯＳ部のトレンチ分離内のシリコ
ン酸化膜２１にはＮ型不純物のみがドーピングされるた
め、Ｎ型不純物領域４をより制御性良く形成できる。
ウェハー全面にＰ型不純物イオンをイオン注入した。し
かし、このイオン注入をＮＭＯＳ部にのみ行ってもよ
い。この場合は、ＰＭＯＳ部のトレンチ分離内のシリコ
ン酸化膜２１にはＮ型不純物のみがドーピングされるた
め、Ｎ型不純物領域４をより制御性良く形成できる。
【００４０】
【発明の効果】本発明に係るＬＳＩ及びその製造方法に
よれば、メモリセル内のＭＯＳＦＥＴのように拡散層幅
の小さいＭＯＳＦＥＴでも、オン電流を低下させずに過
剰側壁電流を抑えることができる。特に、１チップ内に
ＮＭＯＳとＰＭＯＳとが両方ある場合でも、工程数の増
加を最小限に抑えて上記の効果を得ることができる。
よれば、メモリセル内のＭＯＳＦＥＴのように拡散層幅
の小さいＭＯＳＦＥＴでも、オン電流を低下させずに過
剰側壁電流を抑えることができる。特に、１チップ内に
ＮＭＯＳとＰＭＯＳとが両方ある場合でも、工程数の増
加を最小限に抑えて上記の効果を得ることができる。
【図１】本発明に係るＬＳＩの第１実施形態を示す平面
図であり、図１（ａ）はメモリセル部、図１（ｂ）は周
辺回路ＰＭＯＳ部である。
図であり、図１（ａ）はメモリセル部、図１（ｂ）は周
辺回路ＰＭＯＳ部である。
【図２】図１のＬＳＩの縦断面図であり、図２（ａ）は
図１（ａ）におけるＡ−Ａ’線縦断面図、図２（ｂ）は
図１（ｂ）におけるＢ−Ｂ’線縦断面図である。
図１（ａ）におけるＡ−Ａ’線縦断面図、図２（ｂ）は
図１（ｂ）におけるＢ−Ｂ’線縦断面図である。
【図３】図１のＬＳＩの製造方法を示す縦断面図であ
り、図３（ａ）、図３（ｂ）の順に工程が進行する。
り、図３（ａ）、図３（ｂ）の順に工程が進行する。
【図４】図１のＬＳＩの製造方法を示す縦断面図であ
り、図４（ｃ）、図４（ｄ）の順に工程が進行する。
り、図４（ｃ）、図４（ｄ）の順に工程が進行する。
【図５】図１のＬＳＩの製造方法を示す縦断面図であ
り、図５（ｅ）、図５（ｆ）の順に工程が進行する。
り、図５（ｅ）、図５（ｆ）の順に工程が進行する。
【図６】本発明に係るＬＳＩの製造方法の第２実施形態
を示す縦断面図であり、図６（ａ）、図６（ｂ）の順に
工程が進行する。
を示す縦断面図であり、図６（ａ）、図６（ｂ）の順に
工程が進行する。
【図７】本発明に係るＬＳＩの製造方法の第２実施形態
を示す縦断面図であり、図７（ｃ）、図７（ｄ）の順に
工程が進行する。
を示す縦断面図であり、図７（ｃ）、図７（ｄ）の順に
工程が進行する。
【図８】従来のＬＳＩにおけるＭＯＳＦＥＴを示し、図
８（ａ）は平面図、図８（ｂ）は図８（ａ）におけるＡ
−Ａ’線縦断面図である。
８（ａ）は平面図、図８（ｂ）は図８（ａ）におけるＡ
−Ａ’線縦断面図である。
【図９】第１従来例によるＭＯＳＦＥＴ製造プロセスを
示す縦断面図であり、図９（ａ）、図９（ｂ）、図９
（ｃ）の順に工程が進行する。
示す縦断面図であり、図９（ａ）、図９（ｂ）、図９
（ｃ）の順に工程が進行する。
【図１０】第２従来例によるＭＯＳＦＥＴ製造プロセス
を示す縦断面図であり、図１０（ａ）、図１０（ｂ）の
順に工程が進行する。
を示す縦断面図であり、図１０（ａ）、図１０（ｂ）の
順に工程が進行する。
１，３１，４１，５５ Ｐ型シリコン基板 ２，３２ シリコン窒化膜 ３，２３ レジストマスク ４ Ｎウェルより濃度の高いＮ型不純物領域 ５ ＢＳＧ酸化膜 ６，３５，４５ Ｐ型シリコン基板よりも濃度の高いＰ
型不純物領域 ７，３８，５１ トレンチ分離 ８，３７，５２ ポリシリコンと金属シリサイドの積層
膜からなるゲート電極 ９，３６，５６ ゲート酸化膜 １０ メモリセルキャパシタと拡散層を接続するコンタ
クト １１，５３，５４ 拡散層領域 １２ ディジット線と拡散層を接続するコンタクト １３ 金属配線と拡散層を接続するコンタクト １４ ゲート電極 １５ 金属配線とゲート電極を接続するコンタクト １７ Ｎウェル ２０，２１，２２，４３ シリコン酸化膜 ３３ トレンチ ３４，４４ 側壁絶縁膜 ５８ チャネル端（電界集中の起こる領域）
型不純物領域 ７，３８，５１ トレンチ分離 ８，３７，５２ ポリシリコンと金属シリサイドの積層
膜からなるゲート電極 ９，３６，５６ ゲート酸化膜 １０ メモリセルキャパシタと拡散層を接続するコンタ
クト １１，５３，５４ 拡散層領域 １２ ディジット線と拡散層を接続するコンタクト １３ 金属配線と拡散層を接続するコンタクト １４ ゲート電極 １５ 金属配線とゲート電極を接続するコンタクト １７ Ｎウェル ２０，２１，２２，４３ シリコン酸化膜 ３３ トレンチ ３４，４４ 側壁絶縁膜 ５８ チャネル端（電界集中の起こる領域）
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 27/08 H01L 21/8234 - 21/8247 H01L 21/8249 H01L 21/70 - 21/765 H01L 27/10 - 27/115
Claims (4)
- 【請求項１】 トレンチ分離絶縁膜によって分離された
ＣＭＯＳ構造を有するＬＳＩにおいて、 前記ＣＭＯＳ構造のＮＭＯＳのチャネル端への不純物ド
ーピングは、前記トレンチ分離絶縁膜からの固相拡散に
より形成され、 前記ＣＭＯＳ構造のＰＭＯＳのチャネル端への不純物ド
ーピングは、イオン注入により、前記ＮＭＯＳのチャネ
ル端への不純物ドーピングよりも深く形成されているこ
とを特徴とするＬＳＩ。 - 【請求項２】 トレンチ分離絶縁膜によって分離された
ＣＭＯＳ構造を有するＬＳＩにおいて、 シリコン基板をエッチングしてトレンチを形成し、 続いて、前記シリコン基板全面に第１の絶縁膜を堆積
し、 続いて、前記第１の絶縁膜中にＰ型不純物をイオン注入
し、 続いて、前記ＣＭＯＳ構造のＰＭＯＳの形成される領域
における前記第１の絶縁膜中にＮ型不純物をイオン注入
し、 続いて、前記シリコン基板全面に第２の絶縁膜を堆積し
て前記トレンチを前記第１及び第２の絶縁膜で埋め込む
ことにより前記トレンチ分離絶縁膜を形成し、続いて、
前記ＣＭＯＳ構造を形成し、 その後の工程における熱処理により、前記ＣＭＯＳ構造
のＮＭＯＳのチャネル端へ前記トレンチ分離絶縁膜から
Ｐ型不純物を固相拡散させるとともに、 前記ＰＭＯＳのチャネル端へ前記トレンチ分離絶縁膜か
らＮ型不純物及びＰ型不純物を固相拡散させ、当該Ｎ型
不純物及びＰ型不純物の濃度及び偏析係数の違いを利用
して、当該ＰＭＯＳのチャネル端にＮ型不純物領域を形
成する、 ことを特徴とするＬＳＩの製造方法。 - 【請求項３】 トレンチ分離絶縁膜によって分離された
ＣＭＯＳ構造を有するＬＳＩにおいて、 シリコン基板をエッチングしてトレンチを形成し、 続いて、前記シリコン基板全面にＰ型不純物がドーピン
グされた第１の絶縁膜を堆積し、 続いて、前記ＣＭＯＳ構造のＰＭＯＳの形成される領域
における前記第１の絶縁膜中にＮ型不純物をイオン注入
し、 続いて、前記シリコン基板全面に第２の絶縁膜を堆積し
て前記トレンチを前記第１及び第２の絶縁膜で埋め込む
ことにより前記トレンチ分離絶縁膜を形成し、 続いて、前記ＣＭＯＳ構造を形成し、 その後の工程における熱処理により、前記ＣＭＯＳ構造
のＮＭＯＳのチャネル端へ前記トレンチ分離絶縁膜から
Ｐ型不純物を固相拡散させるとともに、 前記ＰＭＯＳのチャネル端へ前記トレンチ分離絶縁膜か
らＮ型不純物及びＰ型不純物を固相拡散させ、当該Ｎ型
不純物及びＰ型不純物の濃度及び偏析係数の違いを利用
して、当該ＰＭＯＳのチャネル端にＮ型不純物領域を形
成する、 ことを特徴とするＬＳＩの製造方法。 - 【請求項４】 トレンチ分離絶縁膜によって分離された
ＣＭＯＳ構造を有するＬＳＩにおいて、 シリコン基板をエッチングしてトレンチを形成し、 続いて、前記シリコン基板全面に第１の絶縁膜を堆積
し、 続いて、前記ＣＭＯＳ構造のＮＭＯＳの形成される領域
における前記第１の絶縁膜中にＰ型不純物をイオン注入
し、 続いて、前記ＣＭＯＳ構造のＰＭＯＳの形成される領域
における前記第１の絶縁膜中にＮ型不純物をイオン注入
し、 続いて、前記シリコン基板全面に第２の絶縁膜を堆積し
て前記トレンチを前記第１及び第２の絶縁膜で埋め込む
ことにより前記トレンチ分離絶縁膜を形成し、 続いて、前記ＣＭＯＳ構造を形成し、 その後の工程における熱処理により、前記ＮＭＯＳのチ
ャネル端へ前記トレンチ分離絶縁膜からＰ型不純物を固
相拡散させるとともに、前記ＰＭＯＳのチャネル端へ前
記トレンチ分離絶縁膜からＮ型不純物を固相拡散させ
る、 ことを特徴とするＬＳＩの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP09202876A JP3123598B2 (ja) | 1997-07-29 | 1997-07-29 | Ｌｓｉ及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP09202876A JP3123598B2 (ja) | 1997-07-29 | 1997-07-29 | Ｌｓｉ及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1154712A JPH1154712A (ja) | 1999-02-26 |
| JP3123598B2 true JP3123598B2 (ja) | 2001-01-15 |
Family
ID=16464671
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP09202876A Expired - Fee Related JP3123598B2 (ja) | 1997-07-29 | 1997-07-29 | Ｌｓｉ及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3123598B2 (ja) |
-
1997
- 1997-07-29 JP JP09202876A patent/JP3123598B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH1154712A (ja) | 1999-02-26 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6518623B1 (en) | Semiconductor device having a buried-channel MOS structure | |
| US20070096217A1 (en) | Mos transistors having inverted t-shaped gate electrodes and fabrication methods thereof | |
| JP2001148472A (ja) | 半導体装置及びその製造方法 | |
| JPH11340461A (ja) | 半導体装置及びその製造方法 | |
| JP2005026586A (ja) | 半導体装置及びその製造方法 | |
| US20090014789A1 (en) | Semiconductor device and method for manufacturing the same | |
| JPH0586673B2 (ja) | ||
| JP2001156290A (ja) | 半導体装置 | |
| JP2007005575A (ja) | 半導体装置およびその製造方法 | |
| JPS6055665A (ja) | 半導体装置の製造方法 | |
| US6410973B2 (en) | Thin film SOI MOSFET | |
| US20040259313A1 (en) | Transistor and method for fabricating the same | |
| US6621118B2 (en) | MOSFET, semiconductor device using the same and production process therefor | |
| KR20070086148A (ko) | 반도체 장치 및 그 제조 방법 | |
| JP3123598B2 (ja) | Ｌｓｉ及びその製造方法 | |
| JP2845186B2 (ja) | 半導体装置とその製造方法 | |
| JPH10163338A (ja) | 半導体装置とその製造方法 | |
| JPH0738095A (ja) | 半導体装置及びその製造方法 | |
| JP3001588B2 (ja) | 半導体装置およびその製造方法 | |
| JPH07106557A (ja) | 半導体装置およびその製造方法 | |
| JP2002270824A (ja) | 半導体集積回路装置の製造方法 | |
| KR100546124B1 (ko) | 반도체소자의 트랜지스터 형성방법 | |
| JPH06244415A (ja) | 半導体装置およびその製造方法 | |
| JP2982762B2 (ja) | 半導体装置の製造方法 | |
| JP3955123B2 (ja) | Ｍｏｓトランジスタの製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20000927 |
|
| LAPS | Cancellation because of no payment of annual fees |