JPH06244415A - 半導体装置およびその製造方法 - Google Patents

Abstract

(57)【要約】 【目的】溝ゲート型ＭＯＳＦＥＴと通常構造ＭＯＳＦＥ
Ｔの両者の長所を有する微細なＭＯＳＦＥＴを提供す
る。 【構成】半導体基体に形成された溝内に形成されたゲー
ト電極は、上記溝の側部に形成されたゲート絶縁膜を介
して、半導体基板とは逆の導電型を有する半導体領域と
接し、当該半導体領域は、当該半導体領域の表面領域に
形成された低抵抗の導電層を介して、ソース、ドレイン
電極と電気的に接続される。 【効果】基板濃度を上昇させることなしに微細化が可能
であるため、寄生容量の増大、および基板の高濃度化に
ともなうキャリア移動度の低下が防止され、高性能で微
細なＭＯＳＦＥＴが実現される。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は半導体装置およびその製
造方法に関し、詳しくは、素子寸法を微細化したときに
顕著に現われる、例えばしきい電圧の低下やパンチスル
ーなど、性能劣化現象を、効果的に抑制することが出来
る、ＭＯＳ型電界効果半導体装置およびその製造方法に
関する。

【０００２】

【従来の技術】シリコンを用いた集積回路の代表例であ
るダイナミック・ランダムアクセス・メモリ（ＤＲＡ
Ｍ）は、現在、０．８ミクロンの技術を用いて、４メガ
ビットＤＲＡＭの量産が行われており、次世代の０．５
ミクロン技術を使用する１６メガビットＤＲＡＭも、小
規模ながら量産化が始まっている。今後も、微細化技術
の進歩にともなって、半導体素子の寸法が縮小され、集
積度の向上が実現されるのは間違いない。

【０００３】しかし、半導体素子の微細化は、単に寸法
の縮小だけで達成されて来たものではなく、寸法の縮小
にともなって顕著になる、短チャネル効果や、パンチス
ルー現象など好ましくない現象を、効果的に抑制してき
た結果でもある。この際の指針となったのが比例縮小則
であり、これに従って、寸法の縮小とともに、基板濃度
を増加させ、ゲート酸化膜を薄くし、かつ、ソースドレ
インの拡散層を浅くすることが行なわれた。今後も半導
体素子、特にＭＯＳ型電界効果素子を微細化して行くた
めには、この比例縮小則に従わざるを得ないが、比例縮
小則に従ってさらに微細化を進めるには、いくつかの阻
害要因が明らかになりつつあることも事実である。

【０００４】例えば、ゲート酸化膜の薄膜化は、トンネ
ルリーク電流で決まる限界があり、３〜４ｎｍ程度より
薄くするのは困難であるとされている。また、ソース、
ドレイン領域の深さも、現状のイオン打ち込みで形成し
ている限り、接合を浅くするには限界があり、例えば、
砒素を用いてｎ型の拡散層を作る場合、深さ５０ｎｍ以
下を実現するのは困難である。ｐ型領域を作るために用
いられるボロンは、拡散係数が大きいため、浅い接合を
実現するのはさらに難しく、深さ１００ｎｍ程度が限界
と言われている。

【０００５】基板濃度を上昇させれば、ソース、ドレイ
ン領域からの空乏層の延びは、濃度が薄いときに比べて
小さくなるので、それに応じて素子の寸法を小さくする
ことができる。しかし、基板全体の濃度を高くしたので
は、しきい電圧の上昇、拡散層と基板の間に形成される
接合容量の増大などを招き、素子特性を劣化させる原因
となる。

【０００６】ドレイン領域からの空乏層の延びは、ゲー
ト電極から離れた基板内部を広がって行くために、これ
を抑えるには、基板内のある深さの領域の濃度のみを高
くすればよい。そのため、従来は、図３に示したよう
に、ソース、ドレイン拡散層１２、１４の端部付近の深
さに不純物濃度のピークを持つた不純物層９を形成して
空乏層の延びを抑え、かつ、基板１の表面は低濃度に維
持することによって、しきい電圧の上昇を制御してき
た。この方法によって、ゲート電極寸法が０．３μｍ程
度までは、短チャネル効果の抑制と、低しきい電圧化を
両立させることができた。特に、しきい電圧を低くする
ことは、素子寸法の微細化にともなって、電源電圧を低
下させなければならないことを考慮すると、素子の性能
向上にとって非常に有効である。

【０００７】この構造でさらに微細化を実現しようとす
ると、不純物層９内の不純物濃度の深さ方向における分
布をさらに急峻にし、しかもピーク位置を表面に近づけ
なければならない。これは、微細化にともなって拡散層
１２、１４も浅くなり、空乏層の張り出す領域がより表
面に近づくからである。しかし、不純物層９内の不純物
の深さ方向における分布は、イオン打ち込みの特性に従
って定まるため、表面を低濃度に保ちながら、基板内部
の所定深さの濃度のみを高くするのは不可能であり、不
純物層９のピーク位置を基板１の表面に近づけると、そ
れにともなって基板１の表面濃度も上昇してしまう。

【０００８】そのため、素子の寸法をさらに小さくし
て、集積密度を大きくするためには、単に基板の不純物
濃度分布を調整するだけではなく、ドレイン領域からの
空乏層の延びを、構造的に抑制できる構造を有する半導
体装置が必要になる。

【０００９】なお、図３において、符号２は素子分離酸
化シリコン膜、９は不純物層、１０はゲート酸化シリコ
ン膜、１１はゲート電極、１２、１４は拡散層、１３は
ゲート電極の側壁絶縁膜、１５はシリサイド層、１６は
層間絶縁膜、１７はコンタクト孔、１９は配線金属を、
それぞれ表わす。

【００１０】このような構造を有する半導体装置の候補
の一つが、特開昭５０−８４８３に提案されている。こ
れは、基板に形成された溝の周辺をチャネルとした、溝
ゲート型のＭＯＳＦＥＴであり、図４に、このような半
導体装置の一例の断面構造を示した。ただし、図４に示
した構造は、上記特開昭５０−８４８３に記載された構
造と全く同じではなく、図３に示したＭＯＳＦＥＴ構造
との類似性を示すために、ゲート電極１１のみを溝ゲー
ト型に変えて示されている。

【００１１】このような溝を形成することによって、ゲ
ート電極の平面的な寸法を変えることなしに実効的な寸
法を長くすることができる。また、ソース、ドレイン拡
散層領域１２、１４が溝ゲートで完全に分離された構造
になるため、ドレイン領域からの空乏層の延びが抑制さ
れ、図３に示した従来型のＭＯＳＦＥＴに比べて、短チ
ャネル効果が起こり難いという利点が生ずる。このた
め、図３に示した従来の半導体装置に比べて、基板内部
の不純物層９をあまり高濃度にすることなく、すなわ
ち、しきい電圧の上昇や寄生容量の増加を招くことなし
に、従来以上に短チャネル効果を抑制出来る。

【００１２】このように、上記溝ゲート型ＭＯＳＦＥＴ
は、基板濃度の上昇に頼らずに短チャネル効果を抑制す
るための、最も有力な候補であると言える。しかし、図
４に示したような、単純に溝を形成しただけの構造で
は、上記のように、実効的なゲート寸法が長くなるた
め、ゲート容量が大きくなって電流が減少し、回路を構
成したときの遅延時間が増大してしまう。また、溝ゲー
トの角の部分では、電界集中のためにチャネルが生じ難
く、ドレイン電流が少なくなる。これでは、寸法を小さ
くすることによって、回路性能を向上させてきた半導体
装置の利点を失うことになり、微細化する意味がなくな
ってしまう。

【００１３】この問題を解決するための、他の溝ゲート
型ＭＯＳＦＥＴの例が、例えば特開昭６０−１２４８７
４および特開昭６２−３５５７０に開示されている、図
５に、このような積み上げ拡散層を有するＭＯＳＦＥＴ
の一例を示す。なお、図５は、必ずしも、これら従来の
ＭＯＳＦＥＴの構造をすべて正確に表わしたものではな
く、一部変形して示してある。

【００１４】図５に示したＭＯＳＦＥＴにおいて、素子
分離酸化シリコン膜２を有する半導体基板１上に、シリ
コン膜からなる積み上げ拡散層１４’が形成され、これ
によって基板内部の拡散層１２、１４と配線層１８が、
シリサイド膜１５を介して互いに接続されている。この
ＭＯＳＦＥＴの製造方法の要点を簡単に説明する。

【００１５】本ＭＯＳＦＥＴにおいて最も重要な部分
は、上記半導体基板上に形成されたシリコン膜からなる
積み上げ拡散層１４’である。この積み上げ拡散層１
４’を二つに分離する際に、半導体基板の一部を露出さ
せ、この部分にあらかじめ不純物をイオン打ち込みし
て、拡散層を形成しておく。上記積み上げ拡散層１４’
の側壁上に絶縁膜１３を形成した後、導電性材料を埋め
込んでゲート電極が形成される。そのため、ゲート電極
１１と積み上げ拡散層１４’が互いに絶縁され、さら
に、ゲート電極１１の幅は、対向する積み上げ拡散層１
４’間の距離よりも側壁絶縁膜１３の厚さだけ狭くな
り、ホトリソグラフイ限界以下の微細な幅を有するゲー
ト電極１１が形成できる。

【００１６】上記側壁絶縁膜１３を形成した後、上記ゲ
ート電極１１の形成に先立ち、基板１の露出された部分
をエッチして溝を形成して、あらかじめ基板１の表面領
域内に形成されてある上記拡散層を二つに分離し、ソー
ス、ドレイン１２、１４を形成する。

【００１７】図４に示したの溝ゲート型ＭＯＳＦＥＴと
の違いは、拡散層をあらかじめ形成しておき、その後で
形成された溝によって二つに分離する点であり、そのた
め、溝の側壁は基板１の内部で拡散層１２、１４に接し
ている。また、溝の深さを制御することによって、溝内
におけるゲート電極の端部から拡散層１２、１４の端部
までの距離を、容易に所望の値にすることができる。

【００１８】このような積み上げ拡散層を有する溝ゲー
ト型ＭＯＳＦＥＴを用いると、短チャネル特性がすぐれ
ているという、溝ゲート型ＭＯＳＦＥＴの特長を損なう
ことがない。しかも、ソース、ドレインと配線層とのコ
ンタクトを、基板上に形成された上記積み上げ拡散層の
上で取ることができるため、基板内部における拡散層の
面積を、図３、４に示したＭＯＳＦＥＴより小さく出来
る。さらに、空乏層の延びを抑えるための不純物層９
を、対向する積み上げ拡散層の間の隙間の下方のみに形
成することができるので、拡散層容量を低減することが
できる。また、金属電極を形成した後に、拡散層を作る
ためのイオン打ち込みおよびそれに続くアニール工程が
ないため、多結晶シリコンよりも抵抗がはるかに小さい
金属を、ゲート電極１１に使用できる。

【００１９】

【発明が解決しようとする課題】上記のように、図５に
示した、積み上げ拡散層を有する溝ゲート型のＭＯＳＦ
ＥＴは、微細化と高性能化が両立できる構造であり、ギ
ガビットメモリが必要とする、０．１μｍレベルのＭＯ
ＳＦＥＴをも実現できる可能性を有しているが、積み上
げ拡散層構造に起因するいくつかの問題を抱えているの
も事実である。

【００２０】第１の問題は、積み上げ拡散層１４’が、
半導体基板上に堆積されたがシリコン膜から形成される
ため、このシリコン膜の不要部分をエッチして、互いに
分離されたソース、ドレイン積み上げ拡散層１４’を形
成する際に、同じ材質である半導体基板１の表面もエッ
チされてしまうことである。しかも、このシリコン膜は
多結晶であるため、表面には結晶粒に由来する凹凸が存
在し、この凹凸が上記シリコン膜をパターニングする際
に、半導体基板１の表面に転写されてしまう。その結
果、半導体基板１の表面に損傷が生ずるだけではなく、
凹凸によってキャリアの移動度が低下してしまう。

【００２１】第２の問題は、積み上げ拡散層への不純物
導入である。シリコン膜１４’に不純物をイオン打ち込
みして、熱処理で不純物を基板に拡散させるのである
が、この際、同一伝導型の半導体装置を作るだけならば
あまり問題はないが、通常はＣＭＯＳ（Complementary
MOS)構造にするために、シリコン膜１４’にはリン、ボ
ロン、砒素など、異なる不純物を、異なる場所にそれぞ
れ打ち込む必要がある。このため、すべての不純物にと
って最適な分布を与える熱処理温度と時間を設定するの
は非常に困難である。たとえば、ｐ型のＭＯＳＦＥＴで
は不純物としてボロンを打ち込むが、ｎ型不純物である
砒素よりはるかに拡散しやすいため、ｐ型ＭＯＳＦＥＴ
の溝ゲートを形成する際には、溝を深くしなければなら
ない。しかし、溝を深くすると、リーク電流の増加など
好ましくない影響が生じてしまう。

【００２２】第３の問題は、積み上げ拡散層１４’中に
含まれる不純物が、素子分離領域の端部で基板内にもぐ
り込んでしまうという現象である。素子分離酸化シリコ
ン膜２の成長には、通常、周知の選択酸化法が用いられ
るが、この方法によって形成された酸化シリコン膜は、
いわゆる鳥のくちばし状に、活性領域に向かって薄くな
っている。このため、積み上げ拡散層１４’内に導入さ
れた不純物が拡散し、素子分離酸化シリコン膜２の下に
もぐり込んで、溝ゲートが形成された後も、この不純物
が素子分離酸化シリコン膜２の端部に残ってしまう。こ
れではソース、ドレイン１２、１４が互いにつながって
しまい、ＭＯＳＦＥＴとして動作しなくなる。

【００２３】第４の問題は、積み上げ拡散層の抵抗の問
題である。積み上げ拡散層１４’であるシリコン膜は有
限の膜厚を有しており、図５に示したように、その上に
シリサイド層１５を形成しても、膜厚に依存した拡散層
抵抗が存在する。図３、４に示したＭＯＳＦＥＴでは、
シリサイド層１５を基板内に形成しているので、拡散層
抵抗が低減されるが、積み上げ拡散層型ＭＯＳＦＥＴで
は，この効果は期待できない。また、シリサイド層を先
に形成すると、シリサイド層に含まれる金属の影響のた
め、その後においてゲート酸化など、清浄な雰囲気が要
求されるプロセスを行なうのが困難になる。

【００２４】

【課題を解決するための手段】上記のように、積み上げ
拡散層型のＭＯＳＦＥＴはいくつかの優れた特長を有し
てはいるが、構造に起因した課題も多く存在する。

【００２５】上記積み上げ拡散層型のＭＯＳＦＥＴのう
ち、将来の超微細ＭＯＳＦＥＴ、たとえば、ゲート寸法
が０．１μｍ、もしくは、それ以下のＭＯＳＦＥＴを実
現するのに必要な要件と思われるのは、ゲート電極が溝
型である点のみであり、積み上げ拡散層はそれを実現す
るための手段の一つに過ぎない。むしろ、積み上げ拡散
層に起因する問題が多いので、拡散層は従来のように基
板内にした方が、これらの問題を避ける点から好まし
く、さらに、この構造の方が、シリサイド層による低抵
抗化が実現されて有利である。

【００２６】本発明の半導体装置は図１に示した構造を
有している。このような本発明の構造上の特徴は、溝内
に形成されたゲート電極１１がゲート絶縁膜１０を介し
て拡散層１２、１４と接し、さらに、積み上げ拡散層を
用いずに、高導電層１５によって拡散層１２、１４との
コンタクトを形成していることである。溝ゲート構造を
実現するために、基板１に溝が形成されているが、ゲー
ト電極１１の寸法は溝の寸法（図１で示した断面の寸
法）とほぼ同じである。

【００２７】図５に示した従来の溝ゲート型ＭＯＳＦＥ
Ｔとの大きな違いは、図５に示した構造では、上記のよ
うに積み上げ拡散層が用いられているのに対し、本発明
では、基板内に形成されたシリサイド層１５によってソ
ース、ドレインのコンタクトが取られており、積み上げ
拡散層を有していない点である。また、図４に示した構
造との違いは、本発明では、ソース、ドレイン１２、１
４が溝の側部と接しているのに対し、図４に示した構造
の場合は、両者が接触せずに互いに離間していることで
ある。

【００２８】このような本発明の構造を実現するために
は、いくつかの自己整合プロセスが用いられるが、製法
においても、上記従来の場合とは著しく異なっている。
すなわち、図５に示した従来の構造を形成する際には、
上記のように、拡散層１２、１４を形成した後にゲート
電極１１を形成したが、本発明では、通常のＭＯＳＦＥ
Ｔを形成するのと同様に、ゲート電極１１を形成した後
に、イオン打ち込みを行なって拡散層１２、１４を形成
しており、図５に示した場合とは逆である。ゲート電極
を溝型としたにもかかわらず、通常の方法で拡散層１
２、１４を形成できるのは、後記のような自己整合プロ
セスを用いたためである。

【００２９】

【作用】本発明によれば、従来型ＭＯＳＦＥＴおよび従
来の溝ゲート型ＭＯＳＦＥＴの有する上記問題を解決
し、両者の長所のみを有する半導体装置が形成される。

【００３０】まず、溝ゲート型ＭＯＳＦＥＴの有する利
点として，上記のように、溝ゲートの角に発生する電界
によって、ドレイン領域からの空乏層の延びが抑えら
れ、短チャネル特性が改善される。基板の濃度を増加さ
せることなしに、空乏層の延びを抑えることができるの
で、しきい電圧の上昇、拡散層容量の増加およびキャリ
ア移動度の低下などを防ぐことができる。これらの効果
は、溝ゲートに起因するドレイン電流の減少という不利
益を相殺することができ、微細化と性能向上を、例えば
０．１μｍという寸法領域においても両立させることが
できる。

【００３１】また、従来型ＭＯＳＦＥＴと同じ拡散層構
造を有しているので、ゲート電極を形成した後に、イオ
ン打ち込みによって拡散層が自己整合で形成される。そ
のため、ＣＭＯＳを構成するのが容易であり、かつ、従
来のプロセスを用いて、シリサイドによる低抵抗化を行
なうことができる。さらに、従来の溝ゲート型ＭＯＳＦ
ＥＴと異なり、あらかじめ拡散層を形成しておくことが
ないので、素子分離端でのリーク電流発生という上記問
題は生じない。

【００３２】図２に、本発明の半導体装置を用いたＣＭ
ＯＳインバータの断面構造の一例を示した。

【００３３】

【実施例】〈実施例１〉本発明の第１の実施例を、図６
〜図１２を用いて詳細に説明する。

【００３４】まず、図６（Ａ）、（Ａ´）に断面形状お
よび平面形状をそれぞれ示したように、周知の選択酸化
法を用いて、半導体基板１に、素子分離酸化シリコン膜
２を形成した。具体的には、半導体基板１の表面に厚さ
２０ｎｍ程度の酸化シリコン膜を成長させ、さらに、そ
の上に膜厚約１００ｎｍの窒化シリコン膜を周知の低圧
気層成長法で堆積した後に、この窒化シリコン膜を所望
の形状に加工した。周知のイオン打込み法を用いて、半
導体基板１の、上記窒化シリコン膜が形成されていない
領域に、ＢＦ₂を加速電圧６０ＫｅＶ、ドーズ量５ｘ１
０¹³／ｃｍ²という条件でイオン打込みした。次に、１
１００℃、１０分間の熱処理を行い、打込まれたボロン
を基板１の内部に拡散させて、チャネルストパとなる不
純物層３を形成した。

【００３５】水蒸気を含んだ雰囲気中で、１１００℃、
３０分間酸化し、窒化シリコン膜で被われていない半導
体基板１の表面に、厚さ約３００ｎｍの酸化シリコン膜
２を形成した。選択酸化のマスクとなった窒化シリコン
膜を、１８０℃程度に加熱した燐酸溶液で除去し、さら
に、窒化シリコン膜に形成されている酸化シリコン膜を
フッ酸溶液で除去して、図６（Ａ´）に示したように、
分離酸化シリコン膜２によって活性領域を包囲した構造
を形成した。なお、上記打込まれたボロンは、酸化シリ
コン膜２の下面に沿って基板１の内部に拡散し、上記不
純物層３が形成される。

【００３６】次に、図６（Ｂ）に示したように、半導体
基板表１の面に厚さ５ｎｍ程度の酸化シリコン膜４を周
知の熱酸化法によって形成し、さらにその上に、厚さ３
０ｎｍの窒化シリコン膜５および厚さ１５０ｎｍの酸化
シリコン膜６を、周知の化学気相蒸着法（ＣＶＤ法）に
よって形成した。

【００３７】基板１の表面に、ホトレジスト膜７を塗布
法によって形成し、周知の光リソグラフィ法を用いて不
要部分を除去して、図６（Ｃ）、（Ｃ´）に示したよう
に一対の島状に分離した。本実施例では、このホトレジ
スト膜の分離７を、位相シフト法によって行なった。位
相シフト法とは、例えば図６（Ｃ）、（Ｃ´）に示した
ホトレジストパターン７のように、一対の島状パターン
を形成する際に、左右のレジスト膜に照射される光の位
相を１８０℃逆転させる周知の方法である。中心部に光
強度がゼロになる領域ができるために、非常に微細なス
ペースでホトレジスト膜が互いに分離される。本実施例
では、入射光に３６５ｎｍのｉ線を使用し、０．１５μ
ｍのスペースを得た。このホトレジスト膜７をマスクに
用い、周知のドライエッチ法によって酸化シリコン膜６
の露出された部分をエッチして、図６（Ｃ）、（Ｃ´）
に示したようにこの酸化シリコン膜６を互いに分離し
た。この際、酸化シリコン膜６と窒化シリコン膜５はエ
ッチング速度が著しく異なるので、窒化シリコン膜５は
１０ｎｍ程度エッチされるのみで、エッチングの進行を
この窒化シリコン膜５で停止させることができる。この
窒化シリコン膜５は、後の工程で酸化シリコン膜６を除
去する際に、素子分離酸化シリコン膜２がエッチされる
のを防ぐマスクとなるので、酸化シリコン膜６をパター
ニングする際に、完全に除去されることは、避けなけれ
ばならない。このときの状態を上方から見ると、図６
（Ｃ´）に示したように、基板表面を被う窒化シリコン
膜５とホトレジスト膜７の表面が観察される。

【００３８】次に、ゲート電極を形成するための溝を、
基板１に形成する工程に入る。まず上記ホトレジスト膜
７を除去したした後、図７（Ａ）に示したように、ホト
レジストパターン７´を形成して、対向する一対の酸化
シリコン膜６の間の隙間を露出させた。ここで使用され
るホトレジストパターン７´は、隙間の全体を露出でき
る、大きな開口部を有するものでよい。このホトレジス
トパターン７´をマスクに用いて、窒化シリコン膜５の
露出された部分を周知のドライエッチング法によって除
去した。この際、基板１の表面上に成長されてある酸化
シリコン膜４によってエッチングの進行が停止し、基板
１の損傷は防止される。この工程においても、図７
（Ａ’）に示したように、活性領域と素子分離酸化シリ
コン膜２の境界上の窒化シリコン膜５も除去される。

【００３９】次に、図７（Ｂ）に示したように、酸化シ
リコン膜４の露出された部分ををフッ酸溶液によって除
去した。このようにすることによって、半導体基板１の
表面に損傷を与えることなしに、表面上に積層して形成
された絶縁膜をパターニングすることができる。しか
し、この際、酸化シリコン膜６の露出された部分もエッ
チされるので、エッチング時間を制御して過度のエッチ
ングを避ける。

【００４０】図７（Ｃ）に示したように、上記酸化シリ
コン膜６および窒化シリコン膜５をマスクにして、半導
体基板１の露出された部分を周知のドライエッチング
（ＲＩＥ）によってエッチし、深さは５０ｎｍの溝を形
成した。

【００４１】上記ドライエッチングにともなう汚染など
を、周知の表面洗浄法で除去した後に、周知の熱酸化法
を用いて、上記溝の内面に、膜厚１０ｎｍ程度の酸化シ
リコン膜８を、図８（Ａ）に示したように形成した。こ
の酸化シリコン膜８は、この溝を形成する際に生じた損
傷の除去と、次の工程において行なわれる、イオン打ち
込みによる溝の汚染防止のために設けられた、いわゆ
る、犠牲酸化シリコン膜である。

【００４２】次に、図８（Ｂ）に示したように、この犠
牲酸化シリコン膜８を通して、基板１と同じ導電型の不
純物をイオン打込みして、不純物層９を上記溝の下方に
形成した。本実施例では、２０ＫｅＶのエネルギーで、
ボロンを５ｘ１０¹¹／ｃｍ²から５ｘ１０¹²／ｃｍ²程度
打込んだ。

【００４３】上記犠牲酸化シリコン膜８をフッ酸溶液で
エッチして除去した後、再度熱酸化を行なって、図８
（Ｃ）に示したように、上記溝の内面に厚さ５ｎｍ程度
のゲート酸化シリコン膜１０を形成し、さらに、周知の
ＣＶＤ法を用いて、ゲート電極となる導電膜１１を全面
に形成した。本実施例では、上記導電膜として燐を１０
²⁰／ｃｍ³程度含む厚さ約２００ｎｍ程度の多結晶シリ
コン膜を用いた。この多結晶シリコン膜の形成には、シ
リコンを供給するガスと不純物を供給するガスを混合し
て供給し、膜の堆積と不純物の導入を同時に行なう方法
を用いた。なお、上記導電膜としては、多結晶シリコン
の代わりに、タングステン、モリブデンなど、高い融点
を有する各種金属を使用できることはいうまでもない。

【００４４】次に、この多結晶シリコン膜１１を、対向
する上記酸化シリコン膜６の間の隙間内および他の所定
部分上のみに残し、他の部分上からは除去した。この処
理を行なうには、いくつかの方法を用いることができる
が、本実施例では、有機樹脂膜を全面に塗布して表面の
平坦化を行った後に、全面エッチングを行う、一般にエ
ッチバックと呼ばれる方法を採用した。有機樹脂膜７を
全面に塗布して、表面を平坦化した際の断面構造を図９
（Ａ）に示した。なお、本実施例では上記有機樹脂膜７
としてホトレジスト膜を用いた。

【００４５】上記有機樹脂膜７と多結晶シリコン膜１１
のエッチング速度が、ほぼ等しくなる条件で、全面反応
性イオンエッチングを行ない、図９（Ｂ）に示したよう
に、上記酸化シリコン膜６が作る隙間内、および素子分
離酸化シリコン膜２上のみに多結晶シリコン膜１１を残
し、他の部分上からは除去した。

【００４６】図９（Ｃ）に示したように、上記酸化シリ
コン膜６をフッ酸溶液を用いて除去した。この際、下地
の窒化シリコン膜５が保護膜となって、素子分離酸化シ
リコン膜２がエッチングされるのが防止される。

【００４７】次に、図１０（Ａ）、（Ａ´）に示したよ
うに、ホトレジストパターン７を形成し、溝内の多結晶
シリコン膜１１を覆った。これまでの工程で、ゲート電
極の寸法は決まっているので、このホトレジストパター
ン７は、上記溝内に形成された多結晶シリコン膜１１を
保護し、かつ、これに配線が接触する領域を作るパター
ンであればよい。このホトレジストパターン７をマスク
に用いて、図１０（Ｂ）に示したように、素子分離酸化
シリコン膜２上の多結晶シリコン膜１１を除去して、溝
内のみに残した。これによってゲート電極の形状が決定
された。さらに、窒化シリコン膜５を除去して、図１０
（Ｃ）に示した断面形状を得た。

【００４８】以後の工程は、通常のＭＯＳＦＥＴの形成
に用いられるものと全く同じ工程を用いることができ
る。すなわち、まず、図１１（Ａ）に示したように、基
板１と逆の導電型を有する不純物イオンを打ち込んで拡
散層１２を形成した。本実施例では、砒素を、エネルギ
ー１５ＫｅＶから２０ＫｅＶで１ｘ１０¹⁴／ｃｍ²から
１ｘ１０¹⁵／ｃｍ²打ち込んだ。これにより、拡散層１
２の深さは約５０ｎｍとなり、図１１（Ａ）に示したよ
うに、溝ゲート１１の角の深さと拡散層１２の深さがほ
ぼ一致した。

【００４９】次に、周知のＣＶＤ法を用いて酸化シリコ
ン膜を全面に形成した後、この酸化シリコン膜を全面異
方性エッチングして、図１１（Ｂ）に示したように、ゲ
ート電極１１の側壁上に形成されている酸化シリコン膜
１３のみを残し、他の部分上からは除去した。側壁上に
残った上記酸化シリコン膜１３の膜厚は１００ｎｍとし
た。この異方性エッチングの際に、上記酸化シリコン膜
４の露出部分もが除去されて、下地である基板１の表面
が露出される。

【００５０】ドーズ量約２ｘ１０¹⁵／ｃｍ²、加速エネ
ルギー４０ＫｅＶという条件で砒素をイオン打込みし
て、拡散深さ約１００ｎｍの高濃度の拡散層１４を形成
した。

【００５１】イオン打込みにともなう汚染を除去し、さ
らに熱処理を行なって、打ち込まれた砒素を活性化させ
た後、全面に金属膜を堆積した。本実施例では、この金
属膜としてチタン膜を用いたが、チタンのみではなく、
タングステン、コバルト、ニッケルなどの膜を用いても
よい。次に４００℃程度の熱処理を行なって、露出され
ている基板１およびゲート電極１１の表面のみに、金属
膜とシリコンを反応させてシリサイド膜を形成した。未
反応の金属膜を選択的にエッチして除去し、図１１
（Ｃ）に示したように、拡散層１２，１４およびゲート
電極１１上のみにシリサイド膜１５が残した。

【００５２】次に、図１２（Ａ）に示したように、厚さ
が６００ｎｍ程度の層間絶縁膜１６を形成し、周知のホ
トエッチングヲ用いてコンタクト孔１７を形成した後、
このコンタクト孔１７内に金属１８を充填して表面を平
坦化し、最後に配線層１９を形成して図１２（Ｂ）に示
した半導体装置を形成した。

【００５３】〈実施例２〉上記実施例１では、一方の導
電型の半導体装置を作製した例を示したが、本実施例で
は、導電型の異なる半導体装置を同一基板上に具備する
ＣＭＯＳ素子を作製した例を示す。本質的には、上記実
施例１と同じであるので、作製条件などの詳細の記載は
省略する。

【００５４】ＣＭＯＳを形成するには、まず、導電型が
互いに異なる領域を、同一半導体基板内に作る必要があ
るが、この工程は本発明とは直接関係は無く、周知の２
重ウェル形成プロセスをそのまま使用できるので、本実
施例でもそれを用いた。

【００５５】まず、図１３（Ａ）に示したように、基板
１の表面上に酸化シリコン膜３１および窒化シリコン膜
３２を積層して形成した。次に、図１３（Ｂ）に示した
ように、ｎ型とすべき領域上の上記窒化シリコン膜３２
を除去した後、露出された上記酸化シリコン膜３１を介
して、燐イオンを１〜１０ｘ１０¹²／ｃｍ²程度イオン
打込みして、この領域はｎ型とした。

【００５６】基板１の表面を酸化して、図１３（Ｃ）に
示したように、窒化シリコン膜３２で覆われていないｎ
型領域の表面上に酸化シリコン膜３１’を形成した後、
選択酸化のマスクとして用いた窒化シリコン膜３２を除
去した。

【００５７】ｎ型領域上に形成された酸化シリコン膜３
１’をマスクに用いて、図１３（Ｄ）に示したように、
酸化シリコン膜３１’が形成されていない領域にボロン
を１〜１０ｘ１０¹²／ｃｍ²程度打ち込んで、この領域
をｐ型にし、さらに熱処理を行なって、図１４（Ａ）に
示したように、拡散層の深さを所望の値とした。これに
より、互いに異なる導電型を有する二つの領域３３、３
４が、１枚のマスクを用いて形成された。

【００５８】次に、図１４（Ｂ）に示したように、窒化
シリコン膜３６を全面に形成し、図１４（Ｃ）に示した
ようにパターニングした後、窒化シリコン膜３６をマス
クにして、ｐ型領域３３のみにボロンをイオン打ち込み
した。さらに、選択酸化法を用いて、図１４（Ｄ）に示
したように、周知の選択酸化法を用いて素子間分離酸化
シリコン膜２を形成した。

【００５９】次に、図１５（Ａ）に示したように、酸化
シリコン膜４、窒化シリコン膜５および酸化シリコン膜
６からなる積層膜を全面に形成した後、酸化シリコン膜
６のみを所望の形状にパターニングし、さらに、実施例
１と同様に、ホトレジストマスク（図示せず）を用い
て、図１５（Ｂ）に示したように、窒化シリコン膜５お
よび酸化シリコン膜４をの露出された部分を順次除去し
て、半導体基板１の表面を露出させ、露出された表面を
エッチして、図１５（Ｃ）に示したように、溝を形成し
た。本実施例では同じ深さの溝を形成したが、工程が増
えることが許されるならば、ｎ型およびｐ型領域では、
溝の深さが互いに異なっていてもよい。溝の深さが異な
ると、不純物の拡散深さの違いを溝の深さによって補償
することができ、ｐ型およびｎ型の両ＭＯＳＦＥＴにと
って、それぞれ最適な拡散層形状を得ることができる。

【００６０】次に、図１５（Ｄ）に示したように、溝の
下方の半導体基板１内のみに、砒素およびボロンをそれ
ぞれイオン打込みして、短チャネル効果を抑制するため
のｎ型不純物層９およびｐ型不純物層９’を形成した。
種類の異なる不純物をそれぞれ異なる場所にイオン打込
みするためには、それぞれマスクパターンが使用される
ことは言うまでもない。また、このイオン打込みは、上
記溝の内面上に形成された犠牲酸化シリコン膜８を通し
て行なった。ｎ型ＭＯＳＦＥＴにはボロンをイオン打ち
込みし、ｐ型ＭＯＳＦＥＴには砒素をイオン打込みし
た。

【００６１】上記犠牲酸化シリコン膜８をエッチして除
去した後、図１６（Ａ）に示したように、上記溝の内面
上にゲート酸化シリコン膜１０を形成し、不純物をドー
プした多結晶シリコン膜１１を全面に形成した。上記実
施例１と同様の処理を行なって、この多結晶シリコン膜
１１を、対向する酸化シリコン膜６の間の隙間内および
上記素子分離酸化シリコン膜２上に残し、他の部分から
は除去した。

【００６２】図１６（Ｂ）に示したように、酸化シリコ
ン膜６をエッチして除去し、さらにホトレジストパター
ン７を図１６（Ｃ）に示したのように形成して、素子分
離酸化シリコン膜２上の多結晶シリコン膜１１をエッチ
して除去した。

【００６３】図１６（Ｄ）に示したように、上記ホトレ
ジストパターン７および窒化シリコン膜５を除去して、
溝内に形成されたゲート電極（多結晶シリコン膜）１１
を残した。

【００６４】以下の工程は、上記のように、通常のＭＯ
ＳＦＥＴ作製プロセスと全く同じである。すなわち、図
１７（Ａ）に示したように、それぞれの領域に異なる不
純物をイオン打込みして拡散層１２を形成した後、図１
７（Ｂ）に示したように、ゲート電極１１の側壁上に側
壁酸化シリコン膜１３を形成し、さらに拡散層１２，１
２´より不純物濃度の高い第２の拡散層１４、１４´を
イオン打ち込みによって形成した。これらのイオン打込
み工程は、それぞれ異なるマスクを用いて行なわれるこ
とはいうまでもない。

【００６５】次に、図１７（Ｃ）に示したように、周知
の製法を用いてシリサイド膜１５を拡散層１２，１２´
およびゲート電極１１上に形成し、さらに、図１７
（Ｄ）に示したように、層間絶縁膜膜１６および配線層
１９を形成して、ＣＭＯＳ素子を完成した。

【００６６】図１８に、本実施例においてＣＭＯＳ素子
の作製に使用した、マスクパターンを重ねて示した。パ
ターン４０はウェルを形成するためのパターンであり、
これに囲まれた領域がｎ型の半導体領域になり、それ以
外はｐ型の領域になる。パターン４１は活性領域を規定
するためパターンであり、これで囲まれた領域には、素
子分離酸化シリコン膜は形成しない。パターン４２はゲ
ート電極のための隙間を作るパターンであり、図６
（Ｃ）におけるホトレジストパターン７を作るためのも
のである。パターン４３は半導体基板表面を露出させる
ためのものであり、図６（Ｄ）のパターンに相当する。
パターン４４は、異なる種類の不純物をそれぞれ異なる
場所にイオン打込みするためのパターンである。パター
ン４５はゲート電極を決めるパターン、パターン４６は
コンタクト孔、パターン４７が配線を形成するためのも
のである。

【００６７】

【発明の効果】本発明によれば、短チャネル特性に優れ
た溝ゲート型のＭＯＳＦＥＴと、ソース、ドレイン拡散
層の低抵抗化が容易な従来構造のＭＯＳＦＥＴの両者の
長所を有するＭＯＳＦＥＴを得ることが出来る。その結
果、これまで広く用いられていた比例縮小則とは異な
り、基板濃度を上昇させることなしに、微細なＭＯＳＦ
ＥＴを実現できる。基板濃度を上昇させる必要がないの
で、拡散層容量などの寄生容量の増大、および高濃度化
にともなうキャリア移動度の低下が起らず、極めて高い
動作速度が得られる。

【００６８】さらに本発明によれば、ソースとドレイン
は溝ゲートによって完全に分断されているので、短チャ
ネル項かは起こらず、また、厚い酸化膜で囲まれた溝に
ゲート電極を埋め込む構造であるため、多結晶シリコン
以外の各種材料をゲート電極として用いることができ、
ゲート抵抗を低減できる。る。

【００６９】上記のように、溝ゲート型のＭＯＳＦＥＴ
には、溝の角に発生する電界集中のためにドレイン電流
が低下するという短所があるが、本発明の上記特長は、
このような短所を補って余りあるものであり、ＭＯＳＦ
ＥＴの微細化と性能向上に極めて有用である。

【図面の簡単な説明】

【図１】本発明の第１の実施例を示す断面図。

【図２】本発明の第２の実施例を示す断面図。

【図３】従来の半導体装置の断面構造を示す図。

【図４】従来の溝ゲート型半導体装置を示す断面図。

【図５】積み上げ拡散層を有する従来の溝ゲート型半導
体装置示す断面図。

【図６】本発明の第１の実施例における半導体装置の製
造工程を示す図。

【図７】本発明の第１の実施例における半導体装置の製
造工程を示す図。

【図８】本発明の第１の実施例における半導体装置の製
造工程を示す図。

【図９】本発明の第１の実施例における半導体装置の製
造工程を示す図。

【図１０】本発明の第１の実施例における半導体装置の
製造工程を示す図。

【図１１】本発明の第１の実施例における半導体装置の
製造工程を示す図。

【図１２】本発明の第１の実施例における半導体装置の
製造工程を示す図。

【図１３】本発明の第２の実施例における半導体装置の
製造工程を示す図。

【図１４】本発明の第２の実施例における半導体装置の
製造工程を示す図。

【図１５】本発明の第２の実施例における半導体装置の
製造工程を示す図。

【図１６】本発明の第２の実施例における半導体装置の
製造工程を示す図。

【図１７】本発明の第２の実施例における半導体装置の
製造工程を示す図。

【図１８】本発明の半導体装置を用いた相補型半導体装
置の一例を示す平面図。

【符号の説明】

１……半導体基板、 ２……素子分離酸化
シリコン膜、３……不純物層、 ４……
酸化シリコン膜、５……窒化シリコン膜、 ６
……酸化シリコン膜、７……ホトレジスト、
８……犠牲酸化シリコン膜、９……不純物層、
１０……ゲート酸化シリコン膜、１１……ゲ
ート電極、 １２、１４……拡散層、１３…
…側壁酸化シリコン膜、 １５……シリサイド層、１
６……層間膜、 １７……コンタクト
孔、１８……埋込金属、 １９……配線、
３１、３１’……酸化シリコン膜、３２……窒化シリコ
ン膜、３３、３４……拡散層領域、 ３５……酸化
シリコン膜、３６……窒化シリコン膜、 ４０…
…ウェル形成パターン、４１……素子分離形成パター
ン、 ４２……酸化シリコン膜加工パターン、４３……
基板露出パターン、 ４４……不純物打ち分けパタ
ーン、４５……ゲート電極パターン、 ４６……コン
タクトパターン、４７……配線パターン。

Claims (12)

【特許請求の範囲】
1. 【請求項１】半導体基体表面領域内に、所定の間隔で介
   して配置された上記表面領域とは逆の導電型を有する複
   数の半導体領域と、隣接する当該半導体領域の間の上記
   半導体基板に形成された溝と、当該溝の内面に沿って形
   成されたゲート絶縁膜と、当該ゲート絶縁膜を介して上
   記溝を充填する導電性物質からなるゲート電極を具備
   し、当該ゲート電極は、上記溝の側部に形成された上記
   ゲート絶縁膜を介して上記半導体領域と接し、当該半導
   体領域の表面領域には高導電性層が形成されている半導
   体装置。
2. 【請求項２】上記半導体領域は、第１の領域および当該
   第１の領域と同じ導電型を有し、当該第１の領域より不
   純物濃度が高い第２の領域を含み、上記ゲート電極は、
   上記溝の側部に形成された上記ゲート絶縁膜を介して上
   記第１の領域と接し、上記高導電性層は上記第２の領域
   の表面領域に形成されていることを特徴とする請求項１
   記載の半導体装置。
3. 【請求項３】上記導電性層は、シリコンと金属の化合物
   であることを特徴とする請求項１若しくは２に記載の半
   導体装置。
4. 【請求項４】上記金属はタングステン、ニッケル、コバ
   ルト、チタンおよびモリブデンからなる群から選ばれる
   ことを特徴とする請求項３に記載の半導体装置。
5. 【請求項５】上記半導体領域は、第１導電型を有する複
   数の領域と、当該第１導電型とは逆の第２導電型を有す
   る複数の領域からなることを特徴とする請求項１から４
   のいずれかに記載の半導体装置。
6. 【請求項６】上記ゲート電極は、多結晶シリコン、タン
   グステンおよびモリブデンからなる群から選択された材
   料からなることを特徴とする請求項１から５のいずれか
   に記載の半導体装置。
7. 【請求項７】上記溝の下方の上記半導体基板内には、当
   該半導体基板と同じ導電型を有する不純物ドープ層が形
   成されていることを特徴とする請求項１から６のいずれ
   かに記載の半導体装置。
8. 【請求項８】上記ゲート電極は、上記溝内から上記半導
   体基板の主表面上に突出し、当該主表面上に突出された
   上記ゲート電極の側部上には側壁絶縁膜が形成されてい
   ることを特徴とする請求項１から７のいずれかに記載の
   半導体装置。
9. 【請求項９】第１導電型を有する半導体基板の主表面上
   に第１の酸化シリコン膜、窒化シリコン膜および第２の
   酸化シリコン膜を積層して形成する工程と、当該第１の
   酸化シリコン膜、窒化シリコン膜および第２の酸化シリ
   コン膜の所定部分をエッチして開口部を形成する工程
   と、当該開口部を介して露出された上記半導体基板をエ
   ッチして溝を形成する工程と、当該溝の内面に絶縁膜を
   形成する工程と、導電性膜を全面に形成した後、不要部
   分を除去して上記溝内に残す工程と、上記半導体基板と
   は逆の導電型を有する不純物をイオン打込みして、上記
   半導体基板の表面領域内に第１の半導体領域を形成する
   工程と、上記ゲート電極の側部上に絶縁膜を形成した
   後、上記半導体基板とは逆の導電型を有する不純物をイ
   オン打込みして、上記半導体基板の表面領域内に上記第
   １の半導体領域より高い不純物濃度を有する第２の半導
   体領域を形成する工程と、当該第２の半導体領域の表面
   に高導電層を形成する工程と、当該高導電層と電気的に
   接続されたソース、ドレイン電極を形成する工程を少な
   くとも含むことを特徴とする半導体装置の製造方法。
10. 【請求項１０】第１導電型および当該第１導電型とは逆
    の第２導電型を有する領域を、上記半導体基板内にそれ
    ぞれ複数個形成した後、当該第１および第２導電型を有
    する領域に、上記溝がそれぞれ形成されることを特徴と
    する請求項９に記載の半導体装置の製造方法。
11. 【請求項１１】上記導電性膜を溝内に残す工程は、当該
    導電性膜を全面に形成した後、有機樹脂膜を全面に形成
    して表面を平坦化し、全面エッチングすることによって
    行なわれることを特徴とする請求項９若しくは１０に記
    載の半導体装置の製造方法。
12. 【請求項１２】上記ゲート電極の側部上に絶縁膜を形成
    する工程は、当該絶縁膜を全面に形成した後、全面異方
    性エッチングすることによって行なわれることを特徴と
    する請求項９から１１のいずれかに記載の半導体装置の
    製造方法。