JPH0697190A - Ｍｏｓトランジスタの製造方法 - Google Patents
Ｍｏｓトランジスタの製造方法Info
- Publication number
- JPH0697190A JPH0697190A JP24791292A JP24791292A JPH0697190A JP H0697190 A JPH0697190 A JP H0697190A JP 24791292 A JP24791292 A JP 24791292A JP 24791292 A JP24791292 A JP 24791292A JP H0697190 A JPH0697190 A JP H0697190A
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- JP
- Japan
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- gate electrode
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Abstract
(57)【要約】
【目的】 ＬＤＤ構造のＭＯＳトランジスタの信頼性の
低下を防止する。 【構成】 シリコン基板１１上にゲート電極１５を形成
し、このゲート電極１５をマスクとして不純物イオンを
注入して不純物領域１６を形成する。ゲート電極１５の
表面を熱酸化して酸化膜１７を形成した後、ゲート電極
１５及びシリコン基板１１を被う窒化膜１７を形成す
る。そして、窒化膜１７上に酸化シリコン層１９を積層
し、この酸化シリコン層１９を異方性エッチングしてサ
イドウォール２０を形成する。このとき、異方性エッチ
ングは、窒化膜１７で止まり、ゲート電極１５やシリコ
ン基板１１に達しないため、ゲート電極１５やシリコン
基板１１の表面が荒れるのを防止できる。最後に、ゲー
ト電極１５及びサイドウォール２０をマスクとして再び
不純物イオンを注入し、ソース及びドレインとなる不純
物領域２１を形成する。
低下を防止する。 【構成】 シリコン基板１１上にゲート電極１５を形成
し、このゲート電極１５をマスクとして不純物イオンを
注入して不純物領域１６を形成する。ゲート電極１５の
表面を熱酸化して酸化膜１７を形成した後、ゲート電極
１５及びシリコン基板１１を被う窒化膜１７を形成す
る。そして、窒化膜１７上に酸化シリコン層１９を積層
し、この酸化シリコン層１９を異方性エッチングしてサ
イドウォール２０を形成する。このとき、異方性エッチ
ングは、窒化膜１７で止まり、ゲート電極１５やシリコ
ン基板１１に達しないため、ゲート電極１５やシリコン
基板１１の表面が荒れるのを防止できる。最後に、ゲー
ト電極１５及びサイドウォール２０をマスクとして再び
不純物イオンを注入し、ソース及びドレインとなる不純
物領域２１を形成する。
Description
【０００１】
【産業上の利用分野】本発明は、ＬＤＤ(Lightly Doped
Drain)構造を有するＭＯＳトランジスタの製造方法に
関する。
Drain)構造を有するＭＯＳトランジスタの製造方法に
関する。
【０００２】
【従来の技術】ＳＲＡＭ等の半導体メモリ装置において
は、大容量化に伴ってメモリセルのサイズが縮小される
傾向にあり、そのメモリセルを構成するＭＯＳトランジ
スタのチャネル長の微細化が望まれる。一般に、ＭＯＳ
トランジスタのチャネル長が短くなると、ホットキャリ
アによる閾値の変動や相互コンダクタンスの劣化等の問
題が生じるため、チャネルとドレインとの間に低濃度の
不純物領域を設けたＬＤＤ構造が採用される。このＬＤ
Ｄ構造によると、基板内の電界の最大値が引き下げられ
てホットキャリアの発生が抑圧されると共に、電界が最
大となる位置がゲート領域の外側となるため、発生した
ホットキャリアがゲート絶縁膜には注入されなくなる。
従って、より短いチャネル長でＭＯＳトランジスタを安
定に動作させることができるようになる。
は、大容量化に伴ってメモリセルのサイズが縮小される
傾向にあり、そのメモリセルを構成するＭＯＳトランジ
スタのチャネル長の微細化が望まれる。一般に、ＭＯＳ
トランジスタのチャネル長が短くなると、ホットキャリ
アによる閾値の変動や相互コンダクタンスの劣化等の問
題が生じるため、チャネルとドレインとの間に低濃度の
不純物領域を設けたＬＤＤ構造が採用される。このＬＤ
Ｄ構造によると、基板内の電界の最大値が引き下げられ
てホットキャリアの発生が抑圧されると共に、電界が最
大となる位置がゲート領域の外側となるため、発生した
ホットキャリアがゲート絶縁膜には注入されなくなる。
従って、より短いチャネル長でＭＯＳトランジスタを安
定に動作させることができるようになる。
【０００３】図５乃至図７は、ＬＤＤ構造のＭＯＳトラ
ンジスタの製造方法を説明する工程別の断面図である。
まず、シリコン基板１上にゲート絶縁膜となる酸化膜２
を介して多結晶シリコン層３及びタングステンシリサイ
ド層４が積層され、これらの多結晶シリコン層３及びタ
ングステンシリサイド層４が周知のリソグラフィ工程に
よりパターン形成されてゲート電極５が形成される。次
に、図５に示すように、ゲート電極５をマスクとして、
１回目の不純物イオンの注入が行われる。このイオン注
入は、シリコン基板１に対して逆の導電型を示す不純
物、例えばＰ型のシリコン基板１に対してはリン(Ｐ+)
等のＮ型不純物が薄く注入され、端部がゲート電極５の
両端と一致する低濃度の不純物領域６が形成される。続
いて、図６に示すように、ゲート電極５を被って厚い酸
化シリコン層７が積層され、この酸化シリコン層７が異
方性エッチングによってゲート電極５の表面及びシリコ
ン基板１の表面が露出するように除去される。これによ
り、ゲート電極５の側面に酸化シリコンが残ってサイド
ウォール８が形成される。そして、図７に示すように、
ゲート電極５及びサイドウォール８をマスクとして２回
目のイオン注入が行われる。２回目のイオン注入では、
最初の注入と同一の不純物イオンが、ソース及びドレイ
ンを形成し得る濃度に注入され、端部がサイドウォール
８の両端と一致する高濃度の不純物領域９が形成され
る。従って、不純物領域９がソース及びドレインを成
し、このドレインとチャネルとの間に低濃度の不純物領
域６が配置されたＬＤＤ構造が得られる。
ンジスタの製造方法を説明する工程別の断面図である。
まず、シリコン基板１上にゲート絶縁膜となる酸化膜２
を介して多結晶シリコン層３及びタングステンシリサイ
ド層４が積層され、これらの多結晶シリコン層３及びタ
ングステンシリサイド層４が周知のリソグラフィ工程に
よりパターン形成されてゲート電極５が形成される。次
に、図５に示すように、ゲート電極５をマスクとして、
１回目の不純物イオンの注入が行われる。このイオン注
入は、シリコン基板１に対して逆の導電型を示す不純
物、例えばＰ型のシリコン基板１に対してはリン(Ｐ+)
等のＮ型不純物が薄く注入され、端部がゲート電極５の
両端と一致する低濃度の不純物領域６が形成される。続
いて、図６に示すように、ゲート電極５を被って厚い酸
化シリコン層７が積層され、この酸化シリコン層７が異
方性エッチングによってゲート電極５の表面及びシリコ
ン基板１の表面が露出するように除去される。これによ
り、ゲート電極５の側面に酸化シリコンが残ってサイド
ウォール８が形成される。そして、図７に示すように、
ゲート電極５及びサイドウォール８をマスクとして２回
目のイオン注入が行われる。２回目のイオン注入では、
最初の注入と同一の不純物イオンが、ソース及びドレイ
ンを形成し得る濃度に注入され、端部がサイドウォール
８の両端と一致する高濃度の不純物領域９が形成され
る。従って、不純物領域９がソース及びドレインを成
し、このドレインとチャネルとの間に低濃度の不純物領
域６が配置されたＬＤＤ構造が得られる。
【０００４】
【発明が解決しようとする課題】以上のようなＬＤＤ構
造のＭＯＳトランジスタの製造工程において、酸化シリ
コン層７を異方性エッチングする際には、エッチング速
度の速い反応性イオンエッチングが用いられる。この反
応性イオンエッチングは、反応性イオンを基板表面に垂
直に加速させてエッチング反応を起こさせるもので、異
方性エッチングが可能となるが、エッチングされた面が
反応性イオンにより荒らされるため、エッチングによっ
て露出するゲート電極５の表面やシリコン基板１の表面
がダメージを受けることになる。ゲート電極５の表面が
ダメージを受けると、ゲート電極５に接続されるアルミ
配線の接続不良が生じ、またシリコン基板１がダメージ
を受けると、ソース及びドレイン領域での電流リークが
生じ易くなる。このため、ＭＯＳトランジスタの信頼性
が損なわれると共に、製造歩留まりを低下させる要因と
なっている。
造のＭＯＳトランジスタの製造工程において、酸化シリ
コン層７を異方性エッチングする際には、エッチング速
度の速い反応性イオンエッチングが用いられる。この反
応性イオンエッチングは、反応性イオンを基板表面に垂
直に加速させてエッチング反応を起こさせるもので、異
方性エッチングが可能となるが、エッチングされた面が
反応性イオンにより荒らされるため、エッチングによっ
て露出するゲート電極５の表面やシリコン基板１の表面
がダメージを受けることになる。ゲート電極５の表面が
ダメージを受けると、ゲート電極５に接続されるアルミ
配線の接続不良が生じ、またシリコン基板１がダメージ
を受けると、ソース及びドレイン領域での電流リークが
生じ易くなる。このため、ＭＯＳトランジスタの信頼性
が損なわれると共に、製造歩留まりを低下させる要因と
なっている。
【０００５】そこで本発明は、ＬＤＤ構造を有するＭＯ
Ｓトランジスタの信頼性の低下を防止し、生産性の向上
を図ることを目的とする。
Ｓトランジスタの信頼性の低下を防止し、生産性の向上
を図ることを目的とする。
【０００６】
【課題を解決するための手段】本発明は、上述の課題を
解決するために成されたもので、その特徴とするところ
は、一導電型の半導体基板上に第１の絶縁膜を介して電
極材料を積層し、この材料層を所望パターンにエッチン
グしてゲート電極を形成する工程と、このゲート電極の
表面を薄く酸化して第２の絶縁膜を形成する工程と、上
記ゲート電極をマスクとし、逆導電型の不純物を上記半
導体基板に注入して第１の不純物領域を形成する工程
と、上記第１及び第２の絶縁膜の表面を被って保護膜を
形成する工程と、この保護膜に比して被エッチング速度
が速い側壁材料を上記保護膜上に積層し、この材料層を
異方性エッチングして上記ゲート電極の側面に側壁を形
成する工程と、上記ゲート電極及び上記側壁をマスクと
し、逆導電型の不純物を上記半導体基板に注入して第２
の不純物領域を形成する工程と、を含むことにある。
解決するために成されたもので、その特徴とするところ
は、一導電型の半導体基板上に第１の絶縁膜を介して電
極材料を積層し、この材料層を所望パターンにエッチン
グしてゲート電極を形成する工程と、このゲート電極の
表面を薄く酸化して第２の絶縁膜を形成する工程と、上
記ゲート電極をマスクとし、逆導電型の不純物を上記半
導体基板に注入して第１の不純物領域を形成する工程
と、上記第１及び第２の絶縁膜の表面を被って保護膜を
形成する工程と、この保護膜に比して被エッチング速度
が速い側壁材料を上記保護膜上に積層し、この材料層を
異方性エッチングして上記ゲート電極の側面に側壁を形
成する工程と、上記ゲート電極及び上記側壁をマスクと
し、逆導電型の不純物を上記半導体基板に注入して第２
の不純物領域を形成する工程と、を含むことにある。
【０００７】
【作用】本発明によれば、ゲート電極と半導体基板とを
被う保護膜上に、保護膜よりも被エッチング速度の速い
側壁材料層を積層することで、側壁材料層を異方性エッ
チングする際、保護膜が側壁材料層から露出した時点で
エッチングを停止することができ、ゲート電極の表面や
半導体基板の表面が必要以上にエッチングされなくな
る。
被う保護膜上に、保護膜よりも被エッチング速度の速い
側壁材料層を積層することで、側壁材料層を異方性エッ
チングする際、保護膜が側壁材料層から露出した時点で
エッチングを停止することができ、ゲート電極の表面や
半導体基板の表面が必要以上にエッチングされなくな
る。
【０００８】
【実施例】図１乃至図４は、本発明のＭＯＳトランジス
タの製造方法を説明する工程別の断面図である。始め
に、図１に示すように、シリコン基板１１上に酸化膜１
２を介して多結晶シリコン層１３及びタングステンシリ
サイド層１４が積層され、これらの多結晶シリコン層３
及びタングステンシリサイド層４がパターン形成されて
ゲート電極１５が形成される。そして、ゲート電極１５
をマスクとしてシリコン基板１１とは逆の導電型を示す
不純物イオンが注入されて不純物領域１６が形成され
る。このゲート電極１５及び不純物領域１６の形成につ
いては、図５乃至図７に示す従来の方法と同一である。
但し、不純物イオンの注入については、後述する酸化膜
１７あるいは窒化膜１８を形成した後に行うようにして
も差し支えない。
タの製造方法を説明する工程別の断面図である。始め
に、図１に示すように、シリコン基板１１上に酸化膜１
２を介して多結晶シリコン層１３及びタングステンシリ
サイド層１４が積層され、これらの多結晶シリコン層３
及びタングステンシリサイド層４がパターン形成されて
ゲート電極１５が形成される。そして、ゲート電極１５
をマスクとしてシリコン基板１１とは逆の導電型を示す
不純物イオンが注入されて不純物領域１６が形成され
る。このゲート電極１５及び不純物領域１６の形成につ
いては、図５乃至図７に示す従来の方法と同一である。
但し、不純物イオンの注入については、後述する酸化膜
１７あるいは窒化膜１８を形成した後に行うようにして
も差し支えない。
【０００９】本発明の特徴とするところは、ゲート電極
１５の表面に薄い酸化膜１７を形成し、さらに窒化膜１
８を保護膜としてゲート電極１５及びシリコン基板１１
を被うように形成することにある。即ち、ゲート電極１
５が形成された後、熱酸化により例えば膜厚１００Å以
下の酸化膜１７がゲート電極１５の表面に形成され、こ
の酸化膜１７及びシリコン基板１１表面の酸化膜１２上
に膜厚２００Å程度の窒化膜１８がＣＶＤにより積層さ
れて保護膜が構成される。次に、図３に示すように、酸
化シリコン層１９がゲート電極１５を被うようにしてＣ
ＶＤにより積層され、この酸化シリコン層１９が反応性
イオンエッチングによって異方性エッチングされる。こ
のとき、酸化シリコン層１９と窒化膜１８との選択比
は、例えば２：１であり、酸化シリコン層１９が除去さ
れて窒化膜１８が露出したときにエッチングの速度が半
減することになる。従って、酸化シリコン層１９のエッ
チングは、ゲート電極１５上の窒化膜１８及びシリコン
基板１１上の窒化膜１８が露出し、この窒化膜１８が無
くなる前の段階で容易に停止させることができる。この
結果、図４に示すように、窒化膜１８を残した状態で、
ゲート電極１５の側面の窒化膜１８上にサイドウォール
２０が形成される。
１５の表面に薄い酸化膜１７を形成し、さらに窒化膜１
８を保護膜としてゲート電極１５及びシリコン基板１１
を被うように形成することにある。即ち、ゲート電極１
５が形成された後、熱酸化により例えば膜厚１００Å以
下の酸化膜１７がゲート電極１５の表面に形成され、こ
の酸化膜１７及びシリコン基板１１表面の酸化膜１２上
に膜厚２００Å程度の窒化膜１８がＣＶＤにより積層さ
れて保護膜が構成される。次に、図３に示すように、酸
化シリコン層１９がゲート電極１５を被うようにしてＣ
ＶＤにより積層され、この酸化シリコン層１９が反応性
イオンエッチングによって異方性エッチングされる。こ
のとき、酸化シリコン層１９と窒化膜１８との選択比
は、例えば２：１であり、酸化シリコン層１９が除去さ
れて窒化膜１８が露出したときにエッチングの速度が半
減することになる。従って、酸化シリコン層１９のエッ
チングは、ゲート電極１５上の窒化膜１８及びシリコン
基板１１上の窒化膜１８が露出し、この窒化膜１８が無
くなる前の段階で容易に停止させることができる。この
結果、図４に示すように、窒化膜１８を残した状態で、
ゲート電極１５の側面の窒化膜１８上にサイドウォール
２０が形成される。
【００１０】そして、ゲート電極１５及びサイドウォー
ル２０をマスクとして、初回の注入と同一の不純物イオ
ンが注入され、端部がサイドウォール２０の両端に一致
する不純物領域２１が形成される。この不純物領域２１
は、ゲート電極１５に対してソース及びドレインを成
し、不純物領域１６より高濃度に形成される。以上の製
造方法によると、酸化シリコン層１９を異方性エッチン
グしてサイドウォール２０を形成する際に、窒化膜１８
がエッチングされ始めた段階で反応性イオンエッチング
が停止されることになるため、反応性イオンの影響がゲ
ート電極１５やシリコン基板１１には及ばず、ダメージ
を受けにくくなる。
ル２０をマスクとして、初回の注入と同一の不純物イオ
ンが注入され、端部がサイドウォール２０の両端に一致
する不純物領域２１が形成される。この不純物領域２１
は、ゲート電極１５に対してソース及びドレインを成
し、不純物領域１６より高濃度に形成される。以上の製
造方法によると、酸化シリコン層１９を異方性エッチン
グしてサイドウォール２０を形成する際に、窒化膜１８
がエッチングされ始めた段階で反応性イオンエッチング
が停止されることになるため、反応性イオンの影響がゲ
ート電極１５やシリコン基板１１には及ばず、ダメージ
を受けにくくなる。
【００１１】
【発明の効果】本発明によれば、ゲート電極の表面やシ
リコン基板の表面が荒れることがなくなり、ゲート電極
への接続不良や、ソース及びドレイン領域での電流リー
クが減少する。従って、ＭＯＳトランジスタの信頼性の
低下を防止し、製造歩留まりの向上が望める。
リコン基板の表面が荒れることがなくなり、ゲート電極
への接続不良や、ソース及びドレイン領域での電流リー
クが減少する。従って、ＭＯＳトランジスタの信頼性の
低下を防止し、製造歩留まりの向上が望める。
【図１】本発明のＭＯＳトランジスタの製造方法の第１
工程を示す断面図である。
工程を示す断面図である。
【図２】本発明のＭＯＳトランジスタの製造方法の第２
工程を示す断面図である。
工程を示す断面図である。
【図３】本発明のＭＯＳトランジスタの製造方法の第３
工程を示す断面図である。
工程を示す断面図である。
【図４】本発明のＭＯＳトランジスタの製造方法の第４
工程を示す断面図である。
工程を示す断面図である。
【図５】従来のＭＯＳトランジスタの製造方法の第１工
程を示す断面図である。
程を示す断面図である。
【図６】従来のＭＯＳトランジスタの製造方法の第２工
程を示す断面図である。
程を示す断面図である。
【図７】従来のＭＯＳトランジスタの製造方法の第３工
程を示す断面図である。
程を示す断面図である。
１、１１ シリコン基板 ２、１２、１７ 酸化膜 ３、１３ 多結晶シリコン層 ４、１４ タングステンシリサイド層 ５、１５ ゲート電極 ６、１６ 低濃度の不純物領域 ７、１９ 酸化シリコン層 ８、２０ サイドウォール ９、２１ 高濃度の不純物領域 １８ 窒化膜
Claims (2)
- 【請求項１】 一導電型の半導体基板上に第１の絶縁膜
を介して電極材料を積層し、この材料層を所望パターン
にエッチングしてゲート電極を形成する工程と、このゲ
ート電極の表面を薄く酸化して第２の絶縁膜を形成する
工程と、上記ゲート電極をマスクとし、逆導電型の不純
物を上記半導体基板に注入して第１の不純物領域を形成
する工程と、上記第１及び第２の絶縁膜の表面を被って
保護膜を形成する工程と、この保護膜に比して被エッチ
ング速度が速い側壁材料を上記保護膜上に積層し、この
材料層を異方性エッチングして上記ゲート電極の側面に
接する側壁を形成する工程と、上記ゲート電極及び上記
側壁をマスクとし、逆導電型の不純物を上記半導体基板
に注入して第２の不純物領域を形成する工程と、を含む
ことを特徴とするＭＯＳトランジスタの製造方法。 - 【請求項２】 上記半導体基板上の保護膜及び上記ゲー
ト電極上の保護膜が露出した時点で上記側壁材料のエッ
チングを終了することを特徴とする請求項１記載のＭＯ
Ｓトランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24791292A JPH0697190A (ja) | 1992-09-17 | 1992-09-17 | Ｍｏｓトランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24791292A JPH0697190A (ja) | 1992-09-17 | 1992-09-17 | Ｍｏｓトランジスタの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0697190A true JPH0697190A (ja) | 1994-04-08 |
Family
ID=17170405
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24791292A Pending JPH0697190A (ja) | 1992-09-17 | 1992-09-17 | Ｍｏｓトランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0697190A (ja) |
Cited By (11)
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-
1992
- 1992-09-17 JP JP24791292A patent/JPH0697190A/ja active Pending
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