JP3892588B2 - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法 Download PDFInfo
- Publication number
- JP3892588B2 JP3892588B2 JP18530298A JP18530298A JP3892588B2 JP 3892588 B2 JP3892588 B2 JP 3892588B2 JP 18530298 A JP18530298 A JP 18530298A JP 18530298 A JP18530298 A JP 18530298A JP 3892588 B2 JP3892588 B2 JP 3892588B2
- Authority
- JP
- Japan
- Prior art keywords
- insulating film
- gate electrode
- gate
- film
- source
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 239000004065 semiconductor Substances 0.000 title claims description 44
- 238000004519 manufacturing process Methods 0.000 title claims description 22
- 239000010410 layer Substances 0.000 claims description 74
- 239000000758 substrate Substances 0.000 claims description 74
- 238000009792 diffusion process Methods 0.000 claims description 69
- 238000000034 method Methods 0.000 claims description 57
- 239000011229 interlayer Substances 0.000 claims description 25
- 238000002955 isolation Methods 0.000 claims description 19
- 230000015572 biosynthetic process Effects 0.000 claims description 18
- 108091006146 Channels Proteins 0.000 description 90
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 42
- 229910052710 silicon Inorganic materials 0.000 description 40
- 239000010703 silicon Substances 0.000 description 40
- 239000012535 impurity Substances 0.000 description 33
- 230000000694 effects Effects 0.000 description 20
- 229910052751 metal Inorganic materials 0.000 description 16
- 239000002184 metal Substances 0.000 description 16
- 238000005468 ion implantation Methods 0.000 description 13
- 238000005530 etching Methods 0.000 description 12
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 9
- 238000001020 plasma etching Methods 0.000 description 9
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 9
- LIVNPJMFVYWSIS-UHFFFAOYSA-N silicon monoxide Chemical compound [Si-]#[O+] LIVNPJMFVYWSIS-UHFFFAOYSA-N 0.000 description 9
- 229910052681 coesite Inorganic materials 0.000 description 8
- 229910052906 cristobalite Inorganic materials 0.000 description 8
- 230000007423 decrease Effects 0.000 description 8
- 229920005591 polysilicon Polymers 0.000 description 8
- 239000000377 silicon dioxide Substances 0.000 description 8
- 229910052682 stishovite Inorganic materials 0.000 description 8
- 229910052905 tridymite Inorganic materials 0.000 description 8
- 238000010438 heat treatment Methods 0.000 description 7
- 239000000463 material Substances 0.000 description 7
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 5
- 230000006866 deterioration Effects 0.000 description 5
- 229920002120 photoresistant polymer Polymers 0.000 description 5
- 229910052814 silicon oxide Inorganic materials 0.000 description 5
- 238000001994 activation Methods 0.000 description 4
- 230000015556 catabolic process Effects 0.000 description 4
- 238000009413 insulation Methods 0.000 description 4
- 238000001459 lithography Methods 0.000 description 4
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 description 3
- 230000001133 acceleration Effects 0.000 description 3
- 230000004913 activation Effects 0.000 description 3
- 238000006243 chemical reaction Methods 0.000 description 3
- 238000000151 deposition Methods 0.000 description 3
- 238000010586 diagram Methods 0.000 description 3
- 229910052739 hydrogen Inorganic materials 0.000 description 3
- 239000001257 hydrogen Substances 0.000 description 3
- 238000007254 oxidation reaction Methods 0.000 description 3
- 238000004151 rapid thermal annealing Methods 0.000 description 3
- 229910052721 tungsten Inorganic materials 0.000 description 3
- 239000010937 tungsten Substances 0.000 description 3
- 229910008479 TiSi2 Inorganic materials 0.000 description 2
- 229910008814 WSi2 Inorganic materials 0.000 description 2
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 150000002500 ions Chemical class 0.000 description 2
- 239000012528 membrane Substances 0.000 description 2
- 230000003647 oxidation Effects 0.000 description 2
- 230000003071 parasitic effect Effects 0.000 description 2
- 230000002093 peripheral effect Effects 0.000 description 2
- 229910021332 silicide Inorganic materials 0.000 description 2
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 2
- 239000002356 single layer Substances 0.000 description 2
- -1 tungsten nitride Chemical class 0.000 description 2
- 230000005641 tunneling Effects 0.000 description 2
- 229910018182 Al—Cu Inorganic materials 0.000 description 1
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- 108010075750 P-Type Calcium Channels Proteins 0.000 description 1
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- 229910004298 SiO 2 Inorganic materials 0.000 description 1
- 230000003213 activating effect Effects 0.000 description 1
- 230000001154 acute effect Effects 0.000 description 1
- 238000000137 annealing Methods 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 239000003990 capacitor Substances 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 238000000280 densification Methods 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 230000002542 deteriorative effect Effects 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 239000007789 gas Substances 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000005121 nitriding Methods 0.000 description 1
- 238000002161 passivation Methods 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 229920000642 polymer Polymers 0.000 description 1
- 230000001737 promoting effect Effects 0.000 description 1
- 238000011084 recovery Methods 0.000 description 1
- 229920006395 saturated elastomer Polymers 0.000 description 1
- 238000004904 shortening Methods 0.000 description 1
- 238000009751 slip forming Methods 0.000 description 1
- 239000007787 solid Substances 0.000 description 1
- 230000001629 suppression Effects 0.000 description 1
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
Description
【０００１】
【発明の属する技術分野】
本発明は、ゲート電極の一部が基板に埋め込まれた、いわゆる溝型チャネル構造のＭＯＳトランジスタを有する半導体装置およびその製造方法に関する。
【０００２】
【従来の技術】
シリコン酸化膜（ＳｉＯ2 膜）をゲート酸化膜として用いるＭＯＳトランジスタにおいて、ゲート酸化膜の薄膜化はトランジスタのショートチャネル効果抑制を進める上で重要な役割を果たしている。しかし、ダイレクト・トンネリングが起こる膜厚よりゲート酸化膜を薄くすること（例えば３ｎｍ程度より薄い膜厚）は、トランジスタの信頼性上問題であると考えられている。
【０００３】
また、従来のポリサイドゲート構造（ポリシリコン膜とシリサイド膜の積層構造）では、ゲート電極幅が微細化するに従ってゲート電極の膜厚が大きくなり、ゲート電極の段差が増加するので問題となっている。
【０００４】
そこで、これらの問題に対する解決策としてメタルゲート電極を採用したり、あるいはＴａ2 Ｏ5 膜などの高誘電体膜をゲート絶縁膜として用い、リーク電流（ダイレクト・トンネリング）を抑えつつ酸化膜換算膜厚を小さくする方法等が提案されている。
【０００５】
しかし、メタルゲート電極は耐熱性の点で問題がある。一方、ゲート絶縁膜に高誘電体膜を使ったＭＯＳトランジスタには以下のような問題がある。
【０００６】
ゲート絶縁膜（高誘電体膜）を形成した後の８００℃から１０００℃におよぶ高温熱工程（例えばソース／ドレイン拡散層の形成、層間絶縁膜のリフロー等）を経ると、シリコン基板とゲート絶縁膜との間の界面反応、あるいはゲート絶縁膜とゲート電極との間の界面反応が起こる。
【０００７】
しかし、ゲート絶縁膜（高誘電体膜）は、このような高温工程に耐えることは困難である。その結果、ゲート絶縁膜は劣化し、電気的に特性の良いＭＯＳトランジスタを得ることが難しいといった問題があった。
【０００８】
また、他の解決策として、溝型チャネル構造のＭＯＳ型トランジスタ（例えば西松他、Ｇｒｏｏｖｅ Ｇａｔｅ ＭＯＳＦＥＴ、８ｔｈ Ｃｏｎｆ．Ｏｎ Ｓｏｌｉｄ Ｓｔａｔｅ Ｄｅｖｉｃｅ，ｐｐ．１７９−１８３，１９７６）が提案されている。
【０００９】
図１３に、従来の溝型チャネル構造のＭＯＳ型トランジスタの断面図を示す。図中、２０１はｐ型シリコン基板、２０２は素子分離絶縁膜（ＳＴＩ）、２０３はゲート絶縁膜、２０４はＬＤＤ、２０５は高不純物濃度のソース・ドレイン拡散層、２０６は層間絶縁膜、２０７はゲート電極（ポリシリコン膜）、２０８はソース・ドレイン配線電極を示している。
【００１０】
この種の溝型チャネル構造のＭＯＳトランジスタは、ゲート電極２０７がソース・ドレイン拡散層２０５の上まで張り出しているため、例えば合わせずれによるゲート電極２０７とソース・ドレイン配線電極２０８との短絡を防止する必要がある。
【００１１】
そのためには、ゲート電極２０７とソース・ドレイン配線電極２０８との間の距離を離せば良いが、今度は素子の微細化が困難になるという問題が起こる。
【００１２】
また、シリコン基板２０１をエッチングして形成した凹部のシリコン表面をチャネルに使用するので、エッチングダメージを除去することが求められる。しかし、エッチングダメージを除去することは困難であるため、素子の特性が向上しないという問題があった。
【００１３】
【発明が解決しようとする課題】
上述の如く、従来の溝型チャネル構造のＭＯＳトランジスタは、ゲート電極がソース・ドレイン拡散層の上まで張り出しているため、ゲート電極とソース・ドレイン配線電極との間の距離を離す必要があり、素子の微細化が困難になるという問題があった。
【００１４】
また、従来のポリサイド（ポリシリコン膜とシリサイド膜との積層膜）からなるゲート構造では、ゲート電極の幅が微細化するに従って、ゲート電極の配線抵抗を低下させるために、ゲート電極の膜厚を厚くしていた。このため、ゲート電極のチャネル長（Ｌ）方向の寸法が小さくなるに従って、ゲート電極の段差が増加するので、ゲート電極へのコンタクトの形成の際に、コンタクト孔のアスペクト比が大きくなり、問題となっていた。
【００１５】
本発明は、上記事情を考慮してなされたもので、その目的は、素子の微細化を可能とした半導体装置およびその製造方法を提供することにある。
【００１６】
本発明の他の目的は、ゲート電極の抵抗を下げるとともに、ゲート電極による段差を緩和した半導体装置およびその製造方法を提供することにある。
【００１７】
【課題を解決するための手段】
上記課題を解決するため、本発明は、半導体基板と、この半導体基板に形成された溝の底面および側面に形成されたゲート絶縁膜と、前記底面および側面にゲート絶縁膜が形成された溝内に下部が埋め込まれ、上部が前記半導体基板の表面から突出するゲート電極と、前記ゲート電極を挟むように、前記半導体基板の表面領域に形成されたソース領域およびドレイン領域とを具備し、前記溝に沿って形成されたチャネル領域のチャネル長をＬ、前記ゲート絶縁膜の厚さをｔ OX 、前記ゲート電極の厚さをＨ、ゲート電極の長さをＬ gate 、ソース・ドレイン拡散層の接合深さをＸｊとすると、下記式を満たすことを特徴とする半導体装置を提供する。
【００１９】
Ｌ＋Ｘｊ−ｔOX＜Ｈ＜３．１２５×Ｌgate＋Ｘｊ−ｔOX
かかる半導体装置において、前記ゲート絶縁膜は、堆積絶縁膜とすることが出来る。
【００２０】
また、前記ゲート電極は、素子分離絶縁膜よりも深く前記半導体基板内に形成することが出来る。
【００２１】
更に、 前記半導体基板内の前記溝の底部を、丸みを持って形成することが出来る。
【００２３】
また、本発明は、半導体基板の表面に１対のソース・ドレイン拡散層となる拡散層を形成する工程と、前記半導体基板上に層間絶縁膜を形成する工程と、前記層間絶縁膜および前記半導体基板を選択的に除去して溝を形成するとともに、この溝によって前記拡散層を２つに分離することによりソース・ドレイン拡散層を形成する工程と、前記溝の底面および側面にゲート絶縁膜を形成する工程と、前記底面および側面にゲート絶縁膜が形成された溝内に、下部が埋め込まれ、上部が前記半導体基板の表面から突出するように、ゲート電極を形成する工程とを具備し、前記溝に沿って形成されたチャネル領域のチャネル長をＬ、前記ゲート絶縁膜の厚さをｔOX、前記ゲート電極の厚さをＨ、ゲート電極の長さをＬgate 、ソース・ドレイン拡散層の接合深さをＸｊとすると、下記式を満たすことを特徴とする半導体装置の製造方法を提供する。
【００２４】
Ｌ＋Ｘｊ−ｔOX＜Ｈ＜３．１２５×Ｌgate＋Ｘｊ−ｔOX
これらの半導体装置の製造方法において、前記ソース・ドレイン拡散層の形成後に、前記溝を充填するように全面に導電膜を形成し、次に前記溝の外部の前記導電膜をＣＭＰ法を用いて研磨除去することにより、前記導電膜からなるゲート電極を埋込み形成することが出来る。
【００２５】
本発明のより具体的な構成は以下の通りである。
【００２６】
（１）ゲート絶縁膜がＴａ2 Ｏ5 膜の単層膜、またはＴａ2 Ｏ5 膜を含む積層膜である。
【００２７】
（２）ゲート絶縁膜がＢａとＳｒとＴｉを含む単層膜、またはＢａとＳｒとＴｉを含む積層膜である。
【００２８】
（３）ゲート電極がメタルゲート電極である。
【００２９】
（４）同一チップ内で膜厚の異なるゲート絶縁膜が用いられている。
【００３０】
（５）同一チップ内で材料の異なるゲート絶縁膜が用いられている。
【００３１】
（６）本発明、（４）または（５）において、ゲート絶縁膜として強誘電体膜が用いられた領域とゲート絶縁膜として高誘電体膜が用いられた領域が存在する。
【００３２】
（７）ゲート電極が不純物をドープした多結晶シリコン膜である。
【００３３】
（８）低不純物濃度の拡散層（ＬＤＤ）を形成した後、この拡散層の表面に高不純物濃度の拡散層（ソース・ドレイン）を形成することにより、ＬＤＤ構造を有するソース・ドレイン拡散層を形成する。
【００３４】
以上のように、本発明に係る半導体装置によれば、ゲート電極の一部が基板中に埋め込まれているので、ゲート電極の抵抗を下げるためにゲート電極の膜厚を厚くしても、ゲート電極による段差を緩和することが出来る。
【００３５】
また、ゲート電極の基板中に埋め込まれている部分の寸法と基板の表面から突出している部分の寸法とを所定の範囲に規定することにより、最適な性能を有する半導体装置を得ることが可能である。
【００３６】
特に、ゲート絶縁膜として堆積絶縁膜（例えばＣＶＤ絶縁膜）を用いることにおより、熱酸化膜等に比べて、膜が凹部内側に張り出して形成される。すなわち、リソグラフィの限界で決まる寸法よりも堆積絶縁膜の膜厚の約２倍分だけチャネル長を短くできる。その結果、短チャネル化が実現され、これによりトランジスタの性能を向上させることができる。
【００３７】
また、ＳＴＩ等の溝掘り型の素子分離を行った場合には、素子分離絶縁膜と素子分離溝との境界部に微少な窪みが生じても、その窪みはゲート絶縁膜（堆積絶縁膜）で埋め込まれる。これにより、いわゆるコーナーデバイス（寄生トランジスタ）の発生を防止でき、素子特性の劣化を防止できるようになる。
【００３８】
また、ゲート電極を前記素子分離絶縁膜よりも深く半導体基板内に形成することにより、トランジスタの平面積を増加させずにチャネル幅を増加できる。したがって、微細化を図れるという効果を維持したままチャネル電流の増加を図ることができる。
【００３９】
更に、溝の底部を丸みをもって形成することにより、鋭角な角部が無くなるので、ゲート絶縁膜の耐圧が向上したり、チャネルが丸くなってチャネル電流が増加するなどのトランジスタ特性の向上を図ることができる。
【００４０】
更にまた、ソース・ドレイン拡散層の底面を溝の底面よりも上にあるようにすることにより、ソース・ドレイン拡散層の接合深さが実質的にマイナスになり、これにより微細化を進めてもショートチャネル効果を抑制できるようになる。
【００４１】
また、本発明の半導体装置の製造方法によれば、本発明に係る溝型チャネル構造のＭＯＳトランジスタのソース・ドレイン拡散層をゲート電極と自己整合的に形成できるようになる。
【００４２】
また、ゲート絶縁膜は高温熱処理工程（例えばソース・ドレイン拡散層の活性化工程、メタルゲート電極の形成工程、ゲート電極の後酸化工程、リフロー工程）の後に形成できるので、ゲート絶縁膜として、強誘電体膜や高誘電体膜のように熱によって劣化しやすい絶縁膜を用いることができるようになる。これにより、例えば強誘電体膜を用いることによりゲート絶縁膜の酸化膜換算膜厚を薄くでき、トランジスタの素子特性の改善を図ることができる。
【００４３】
また、特に、ＣＭＰ法を用いてゲート電極を埋込み形成することにより、ＲＩＥ法を用いてゲート電極を埋込み形成する場合とは異なり、ゲート電極形成時のプラズマプロセスダメージ（例えばゲート絶縁膜の絶縁破壊）の問題はない。また、ＣＭＰ法を用いた場合とは異なり、メタル電極の材料の制約（例えば耐熱性）が無くなる。
【００４４】
【発明の実施の形態】
以下、図面を参照しながら、本発明の実施の形態（以下、実施形態）について説明する。
【００４５】
（第１の実施形態）
図１は、本発明の第１の実施形態に係る溝型チャネル構造のＭＯＳトランジスタを示す図であり、図１（ａ）は平面図、図１（ｂ）は同平面図のＡ−Ａ’断面図、図１（ｂ）は同平面図のＢ−Ｂ’断面図である。以下の実施形態では、ｎチャネルのＭＯＳトランジスタについて説明するが、ｐチャネルのＭＯＳトランジスタの場合には各導電型を逆にすれば良い。
【００４６】
図中、１０１はｐ型のシリコン基板を示しており、このシリコン基板１０１の表面にはトレンチ型の素子分離絶縁膜１０２が形成されている。シリコン基板１０１上には層間絶縁膜１０６が形成されている。ここで、素子形成領域（ＡＡ：Ａｃｔｉｖｅ Ａｒｅａ）のシリコン基板１０１の不純物濃度は、５×１０15ｃｍ-3程度である。
【００４７】
素子分離絶縁膜１０２で規定された素子形成領域の層間絶縁膜１０６からその下のシリコン基板１０１にかけては凹部１０７が形成されている。この凹部１０７は層間絶縁膜１０６を貫通し、シリコン基板１０１の途中の深さまで達している。
【００４８】
凹部１０７内にはゲート絶縁膜１０９を介してゲート電極１１０が埋込み形成されている。ゲート絶縁膜１０９は例えば厚さ４．０ｎｍ程度の熱酸化膜である。
【００４９】
ゲート絶縁膜１０９はシリコン基板１０１とゲート電極１１０との界面に形成されている。したがって、シリコン基板１０１内に埋め込まれた部分のゲート電極１１０の底面および側面はゲート絶縁膜１０９で覆われている。
【００５０】
また、ゲート電極１１０は、例えばポリシリコン膜、またはＴｉＮ膜やＲｕ膜等のメタル膜で構成されている。ゲート電極１１０のチャネル方向の幅は、例えば０．１〜０．１５μｍ程度である。凹部１０７の底面下のチャネル領域には、しきい値電圧を調整するために、不純物濃度５×１０17ｃｍ-3程度のチャネルイオン注入層１０８が形成されている。
【００５１】
低不純物濃度のｎ型のソース・ドレイン拡散層１０４およびその上の高不純物濃度のｎ型のソース・ドレイン拡散層１０５は、ゲート電極１１０と自己整合的に形成されている。
【００５２】
ここで、ソース・ドレイン拡散層１０４のシリコン基板１０１の表面からの拡散深さ、不純物濃度は、それぞれ０．２μｍ程度、５×１０19ｃｍ-3程度である。一方、ソース・ドレイン拡散層１０５の拡散深さ、不純物濃度は、それぞれ０．１５μｍ程度、５×１０20ｃｍ-3程度である。
【００５３】
層間絶縁膜１０６，１１１にはゲート電極１１０、ソース・ドレイン拡散層１０５に対してのコンタクトホール１１２が開孔されており、このコンタクトホール１１２を介して配線１１３がゲート電極１１０、ｎ型ソース・ドレイン拡散層１０５にコンタクトしている。
【００５４】
ここで、層間絶縁膜１０６，１１１は例えばＳｉＯ2 膜であり、配線１１３は例えばＡｌ膜で形成されている。
【００５５】
このように構成された溝型チャネル構造のＭＯＳトランジスタによれば、層間絶縁膜１０６を貫通し、かつ素子形成領域のシリコン基板１０１の途中の深さまで達した凹部１０７内にゲート絶縁膜１０９を介してゲート電極１１０が埋め込まれ、かつ凹部１０７を挟むようにシリコン基板１０１の表面にソース・ドレイン拡散層１０４，１０５が形成されているので、ゲート電極１１０がソース・ドレイン拡散層１０４，１０５の上まで張り出すことはない。したがって、本実施形態によれば、溝型チャネル構造のＭＯＳトランジスタの微細化を図れる。
【００５６】
また、本実施形態によれば、ソース・ドレイン拡散層１０４，１０５の底面が凹部の底面のチャネルよりも上にあるので、ソース・ドレイン拡散層１０４，１０５の接合深さが実質的にマイナスになり、これにより微細化を進めてもショートチャネル効果を抑制できるようになる。
【００５７】
また、ソース・ドレイン拡散層１０４，１０５の接合深さを実質的にマイナスに保ったままソース・ドレイン拡散層１０４，１０５の接合深さを深くすれば、ソース・ドレイン拡散層１０４，１０５の低抵抗化を図ることができる。
【００５８】
また、ゲート電極１１０の抵抗を下げるためにゲート電極１１０の高さを増加させても、ゲート電極１１０の一部がシリコン基板１０１中に埋め込み形成されているため、ゲート電極１１０によって形成される段差を緩和できる。
【００５９】
次に本実施形態の溝型チャネル構造のＭＯＳトランジスタの製造方法について説明する。図２〜図７はその製造方法を示す工程図である。各図（ａ）は平面図、各図（ｂ）は同平面図のＡ−Ａ’断面図を示している。
【００６０】
まず、図２に示すように、不純物濃度５×１０15ｃｍ-3程度のｐ型のシリコン基板１０１を用意する。あるいはｐ型シリコン基板の表面に例えば厚さ１μｍ程度のｐまたはｎ型シリコン層をエピタキシャル成長させてなる、いわゆるエピタキシャル基板を用いても良い。
【００６１】
なお、同一基板にｎチャネルおよびｐチャネルのＭＯＳトランジスタを形成するいわゆるＣＭＯＳ構造の場合には、シリコン基板１０１の（１００）面のｎチャネルトランジスタ形成領域にはｐ型ウェルを形成し、ｐチャネルトランジスタ形成領域にはｎ型ウェルを形成する。以下では、ｎチャネルトランジスタの場合について説明する。ｐチャネルＭＯＳトランジスタの場合には、不純物の型を逆に変えれ良い。
【００６２】
次に同図に示すように、例えば反応性イオンエッチング（ＲＩＥ）法を用いてシリコン基板１０１の表面に深さ約０．３５μｍ程度のトレンチを掘り、そのトレンチ内にＳｉＯ2 膜などの素子分離絶縁膜１０２を埋め込むことにより、ＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）と呼ばれる素子分離を行う。
【００６３】
次に同図に示すように、厚さ８．０ｎｍ程度のＳｉＯ2 膜１０３を形成した後、このＳｉＯ2 膜１０３上に例えばフォトレジストパターン（図示せず）を形成し、これをマスクに用いて所望の領域にイオン注入を行うことにより、低不純物濃度のソース・ドレイン拡散層（ＬＤＤ）となる低不純物濃度のｎ型拡散層１０４を形成する。イオン注入の条件は、例えばリン（Ｐ+ ）のイオン注入であれば加速電圧７０ＫｅＶ程度、ドーズ量４×１０13ｃｍ-2程度である。
【００６４】
続いて同レジストパターンをマスクに用いてイオン注入を行うことにより、高不純物濃度のソース・ドレイン拡散層となる高不純物濃度のｎ型拡散層１０５を低不純物濃度のｎ型拡散層１０４の表面に形成する。イオン注入の条件は、例えば砒素（Ａｓ）のイオン注入であれば、加速電圧３０ＫｅＶ程度、ドーズ量５×１０15ｃｍ-2程度である。この後、マスクとして用いたフォトレジストパターンを剥離する。
【００６５】
なお、本実施形態では、ドレイン基板の電界を緩和するためにＬＤＤ構造のソース・ドレイン拡散層を形成するが、低不純物濃度または高不純物濃度のソース・ドレイン拡散層のみのを形成しても良い（シングル・ソース・ドレイン方式）。
【００６６】
次に同図に示すように、全面にＳｉＯ2 からなる厚さ２００ｎｍ程度の層間絶縁膜１０６を例えばＣＶＤ法を用いて形成した後、例えば８００℃程度のＮ2 雰囲気中で３０分程度デンシファイを行う。
【００６７】
この熱工程はｎ型拡散層１０４，１０５中の不純物の活性化も兼ねている。また、ｎ型拡散層１０４，１０５の深さ（Ｘｊ）を抑えたいときは、デンシファイの温度を７５０℃程度に低温化して、９５０℃で１０秒程度のＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）プロセスを併用してｎ型拡散層１０４，１０５中の不純物の活性化を行っても良い。
【００６８】
次に図３に示すように、ゲート電極が形成される領域に、層間絶縁膜１０６を貫通し、シリコン基板１０１の途中の深さまで達した凹部１０７をレジスト（図示せず）をマスクにエッチングにより形成するとともに、凹部１０７によりｎ型拡散層１０４，１０５を２つに分離することによって、１対の低不純物濃度のソース・ドレイン拡散層（ＬＤＤ）１０４およびその上に１対の高不純物濃度のソース・ドレイン拡散層１０５を形成する。
【００６９】
具体的には、例えばフォトレジストパターン（図示せず）をマスクに用いて、ゲート電極が形成される領域のＳｉＯ2 膜１０３、層間絶縁膜１０６、シリコン基板１０１をＲＩＥ法にてエッチングすることにより、底面が基板表面から０．３０μｍ程度の位置にある凹部１０７を形成する。
【００７０】
その後、凹部１０７を形成する際のエッチング時に生じたエッチングポリマー層（図示せず）等を除去した後、シリコン基板１０１のシリコン表面を露出させ、例えば９００℃の水素雰囲気中で３分程度熱処理を行うことにより、凹部１０７表面のＳｉ原子を動かす。
【００７１】
このとき、シリコン原子はシリコン表面積が最小になるように動くので、凹部１０７を形成する際のエッチング時に生じたダメージ等を回復させることができる。もちろん、これ以外のエッチング・ダメージ回復および除去の手段を用いても良い。
【００７２】
次に同図に示すように、凹部１０７の底面の露出したシリコン表面に厚さ５ｎｍ程度のダミーＳｉＯ2 膜（図示せず）を例えば熱酸化法により形成した後、層間絶縁膜１０６等またはフォトレジスト（図示せず）をマスクに用いて、凹部１０７の底面下のシリコン基板１０１（チャネル領域）に対して選択的にチャネルイオン注入を行って、チャネルイオン注入層１０８を形成する。
【００７３】
ｎチャネルトランジスタの場合、例えば０．７Ｖ程度のしきい値電圧（Ｖｔｈ）を設定するためには、例えば加速電圧１０ＫｅＶ、ドーズ量５×１０12ｃｍ-2程度の条件でボロン（Ｂ+ ）をイオン注入し、チャネル領域にｐ型のチャネルイオン注入層１０８を選択的に形成する。
【００７４】
この工程は、図２の工程の段階でＳｉＯ２膜１０３を通して全面にイオン注入を行なうようにしても良いが、その場合には選択的なチャネルイオン注入を行うことができない。
【００７５】
また、チャネルイオン注入層１０８中の不純物の活性化は、この後、例えばＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）を用いて８００℃、１０秒程度の熱処理で行っても良い。
【００７６】
この後の熱工程を考慮して、トランジスタのショート・チャネル効果を抑制できるように、チャネル領域（チャネルイオン注入層１０８）の不純物プロファイルを最適化する。
【００７７】
次に図４に示すように、ダミーＳｉＯ２膜（図示せず）を除去した後、熱酸化により基板表面の凹部１０７の内面（底面、側面）にゲート絶縁膜（熱酸化膜）１０９を形成する。また、酸化膜の表面を熱窒化した膜をゲート絶縁膜に用いても良い。さらに、ＣＶＤ−ＳｉＯ2 膜、ＣＶＤ−ＳｉＯＮ膜、またはＣＶＤ−Ｓｉ3 Ｎ4 膜を含む積層膜をゲート絶縁膜に用いても良い。
【００７８】
次に図５に示すように、凹部１０７の内部を充填するように、ゲート電極となる導電膜１１０を全面に形成する。導電膜１１０としては、例えば不純物を高濃度にドープしたポリシリコン膜やメタル膜を用いる。メタル膜としては、例えばＲｕ膜、ＴｉＮ膜、Ｗ膜、タングステンナイトライド膜（ＷＮx ）膜、ＷＳｉ2 膜、ＴｉＳｉ2 膜またはこれらの積層膜があげられる。もちろん、ＣＶＤ−ＳｉＯ2 膜、ＣＶＤ−ＳｉＯＮ膜、ＣＶＤ−Ｓｉ3 Ｎ4 膜を含む積層膜をゲート絶縁膜に用いた場合には、不純物をドープしたポリシリコン膜をゲート電極として用いても良い。
【００７９】
次に図６に示すように、凹部１０７の外部の導電膜１１０をＣＭＰ法により研磨除去することにより、凹部１０７の内部にゲート電極１１０を埋込み形成する。
【００８０】
次に図７に示すように、全面にＳｉＯ2 膜からなる厚さ１５０ｎｍ程度の層間絶縁膜１１１を形成した後、ソース・ドレイン拡散１０５、ゲート電極１１０に対してのコンタクトホール１１２を層間絶縁膜１０６，１１１に開孔する。
【００８１】
最後に、Ａｌ膜またはＡｌ−Ｃｕ膜等のメタル膜を全面に形成し、このメタル膜をパターニングして、図１に示すように配線１１３を形成した後、パッシベーション膜（図示せず）を全面に形成して、トランジスタの基本構造が完了する。
【００８２】
本実施形態の製造方法によれば、ソース・ドレイン拡散層１０４，１０５をゲート電極１１０と自己整合的に形成できるようになる。
【００８３】
また、ＣＭＰ法を用いてゲート電極１１０を埋込み形成しているので、ＲＩＥ法を用いてゲート電極を埋込み形成する場合とは異なり、ゲート電極形成時のプラズマプロセスダメージ（例えばゲート絶縁膜１０９の絶縁破壊、ゲート絶縁膜１０９の信頼性低下）の問題はない。
【００８４】
また、ＣＭＰ法を用いてゲート電極１１０を埋込み形成しているので、ＲＩＥ法を用いた場合とは異なり、メタルゲート電極を用いてもその材料の制約（例えばエッチング性についての制約）はない。
【００８５】
また、チャネル領域に不純物イオンを選択的に注入することにより、チャネルイオン注入層１０８を形成できるので、つまりソース・ドレイン拡散層１０４，１０５にはよけいな不純物が導入されないので、ソース・ドレインの接合容量およびソース・ドレイン拡散層と基板間の逆方向ＰＮ接合リーク電流の増加を防止できる。
【００８６】
また、チャネルイオン注入層１０８はソース・ドレイン拡散層１０４，１０５の活性化アニールの高温熱工程を受けないので、急峻な不純物プロファイルを維持でき、短チャネル効果を抑えるのに最適な不純物プロファイルを有するチャネルイオン注入層１０８を実現できる。
【００８７】
また、ソース・ドレイン拡散層１０４を得るために、ＲＩＥ法による側壁残し工程が不要になるので、工程が簡略化する。
【００８８】
（第２の実施形態）
図８は、本発明の第２の実施形態に係る溝型チャネル構造のＭＯＳトランジスタを示す断面図である。なお、図１と対応する部分には図１と同一符号を付してあり、詳細な説明は省略する（他の実施形態も同様）。
【００８９】
本実施形態が第１の実施形態と主として異なる点は、熱酸化膜の代わりに堆積絶縁膜（例えばＣＶＤ絶縁膜）をゲート絶縁膜１１４に用いたことにある
本実施形態によれば、ゲート絶縁膜１１４として堆積絶縁膜を用いているので、熱酸化膜等に比べて、凹部内側に張り出して形成される。すなわち、リソグラフィの限界で決まる寸法よりもゲート絶縁膜１１４の膜厚の約２倍分だけ、チャネル長を短くできる。その結果、短チャネル化が実現され、これによりランジスタの性能をさらに向上させることができる。
【００９０】
また、ＳＴＩ等の溝掘り型の素子分離を行った場合には、素子分離絶縁膜１０２と素子分離溝との境界部に微少な窪みが生じても、その窪みはゲート絶縁膜１１４（堆積絶縁膜）で埋め込まれる。
【００９１】
これにより、いわゆるコーナーデバイス（寄生トランジスタ）の発生を防止でき、しきい値電圧の変動等の素子特性の劣化を防止できるようになる。また、溝型チャネル構造のＭＯＳトランジスタを集積形成した場合には、ＭＯＳトランジスタ間のしきい値電圧等の素子特性のばらつきを抑制できるようになる。
【００９２】
次に本実施形態の溝型チャネル構造のＭＯＳトランジスタの製造方法について説明する。なお、ゲート絶縁膜１１４を形成する前までの工程（ダミーＳｉＯ2 膜を除去するまでの工程）は同じなので省略する。
【００９３】
まず、ＣＶＤ法等の堆積法を用いて堆積型のゲート絶縁膜１１４を全面に形成する。例えば、ＣＶＤ法を用いて厚さ２０ｎｍ程度の高誘電体膜（例えばＴａ2 Ｏ5 膜）をゲート絶縁膜１１４として形成する。
【００９４】
このとき、凹部１０７のシリコン表面と高誘電体膜（ゲート絶縁膜１１４）との界面に、いわゆる界面準位等ができ難くするために、また、凹部１０７のシリコン表面と高誘電体膜との界面での反応を防止するためには以下のようにすれば良い。
【００９５】
すなわち、凹部１０７のシリコン表面に薄い（例えば１ｎｍ程度）ＳｉＯ2 膜を形成した後に高誘電体膜を形成したり、あるいはＮＨ3 ガス雰囲気中でＲＴＰ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ｐｒｏｃｅｓｓ）により凹部１０７のシリコン表面に直接窒化した膜を形成した後に高誘電体膜を形成したり、あるいは厚さ１ｎｍ程度のＳｉＯ2 膜の表面をＮＯ2 ガス等を用いて表面窒化した、いわゆるオキシナイトライド膜などを介して高誘電体膜（例えばＴａ2 Ｏ5 膜、（Ｂａ，Ｓｒ）ＴｉＯ3 膜）を形成すると良い。
【００９６】
また、ＣＶＤ−ＳｉＯ2 膜や、ＣＶＤ−ＳｉＯＮ膜や、ＣＶＤ−Ｓｉ3 Ｎ4 膜を含む積層絶縁膜をゲート絶縁膜１１４に用いても同じような効果が得られる。すなわち、成膜後に、例えば１０００℃、１０秒程度のＲＴＰによる熱処理を行ってデンシファイすると、凹部１０７のＳｉ表面と積層絶縁膜（ゲート絶縁膜１１４）との界面の界面準位が減少したり、リーク電流が減少するなど絶縁膜としての絶縁特性が改善されたりする。
【００９７】
次にゲート絶縁膜１１４を介して凹部１０７内にゲート電極１１０をＣＭＰ法を用いて埋込み形成する。このときは、ゲート電極１１０の幅は、ゲート絶縁膜１１４の膜厚の２倍分だけ細くなっている。すなわち、トランジスタのチャネル長がリソグラフィーで決まる寸法よりさらに細くすることができる。
【００９８】
ゲート電極１１０としては、例えば不純物をドープしたポリシリコン膜や、メタル膜（例えばＲｕ膜、ＴｉＮ膜、Ｗ膜、タングステンナイトライド（ＷＮx ）膜、ＷＳｉ2 膜、ＴｉＳｉ2 膜またはこれらの積層膜）があげられる。もちろん、ＣＶＤ−ＳｉＯ2 膜、ＣＶＤ−ＳｉＯＮ膜、ＣＶＤ−Ｓｉ3 Ｎ4 膜を含む積層膜をゲート絶縁膜に用いた場合には、不純物をドープしたポリシリコン膜をゲート電極として用いても良い。
【００９９】
この後の工程は第１の実施形態と同じである。
【０１００】
このような製造方法によれば、ソース・ドレイン拡散層１０４，１０５の活性化およびリフロー工程などの高温熱処理工程をゲート絶縁膜１１４の形成前に行うことができる。
【０１０１】
したがって、ゲート絶縁膜１１４およびゲート電極１１０としてそれぞれ高誘電体膜およびメタル膜を使用してもこれらの膜はソース・ドレイン拡散層の活性化や平坦化のための高温工程を受けることがないので、リーク電流増加などのゲート絶縁膜１１４の劣化を抑えることができる。ゲート絶縁膜１１４として高誘電体膜を用いれば、ゲート絶縁膜１１４の酸化膜換算膜厚を薄くできるので、トランジスタの素子特性の改善を図ることができるようになる。
【０１０２】
また、ＣＭＰ法を用いてゲート電極１１０を埋込み形成しているので、ＲＩＥ法を用いた場合とは異なり、メタルゲート電極の材料の制約（例えば耐熱性）が無くなるので、高誘電体膜のリーク電流が下げられるようなメタルゲート電極を用いることができるようになる。
【０１０３】
その他、第１の実施形態と同様な効果が得られる。
【０１０４】
（第３の実施形態）
図９は、本発明の第３の実施形態に係る溝型チャネル構造のＭＯＳトランジスタを示す図であり、図９（ａ）は平面図、図９（ｂ）は同平面図のＡ−Ａ’断面図である。
【０１０５】
第１の実施形態では、コンタクトホール１１２内にＡｌ等の金属からなる配線１１３を直接埋込み形成したが、コンタクトホール１１２の開孔径が小さくなるとＡｌ膜がコンタクトホール１１２の中に入っていかないので、配線１１３の信頼性が低下する。
【０１０６】
そこで、本実施形態では、コンタクトホール１１２の内面を覆うように例えばＴｉ膜／ＴｉＮ膜を全面に形成し、続いてコンタクトホール１１２の内部を充填するようにＷ膜を全面に形成した後、コンタクトホール１１２の外部のＴｉ膜／ＴｉＮ膜およびＷ膜をＣＭＰ法等を用いて除去することにより、プラグ電極（コンタクトプラグ）１１５を埋込み形成する。この後、配線１１３を形成すれば、コンタクトホールのアスペクトが高くても配線１１３の信頼性は高くなる。
【０１０７】
（第４の実施形態）
図１０は、本発明の第４の実施形態に係る溝型チャネル構造のＭＯＳトランジスタを示す図であり、図１０（ａ）は平面図、図１０（ｂ）は同平面図のＡ−Ａ’断面図、図１０（ｂ）は同平面図のＢ−Ｂ‘断面図である。
【０１０８】
本実施形態が第１の実施形態と異なる点は、ゲート電極１１０が素子分離絶縁膜１０２よりも深くシリコン基板１０１内に形成されていることにある。言い換えれば凹部１０７の底が素子分離溝の底より下にある。例えば、凹部１０７の深さは０．４μｍ、素子分離溝の深さは０．２５μｍである。
【０１０９】
このような構成であれば、図１０（ｃ）に示すようにチャネル幅を３次元的に形成できるため、トランジスタの平面積を増加させずにチャネル幅を増加できる。したがって、微細化を図れるという効果を維持したままチャネル電流の増加を図ることができる。
【０１１０】
（第５の実施形態）
図１１は、本発明の第５の実施形態に係る溝型チャネル構造のＭＯＳトランジスタを示す図であり、図１１（ａ）は平面図、図１１（ｂ）は同平面図のＡ−Ａ’断面図、図１１（ｂ）は同平面図のＢ−Ｂ‘断面図である。
【０１１１】
第１の実施形態では、凹部１０７のシリコン表面のエッチングダメージを除去するために、特別な高温工程（例えば、凹部１０７のシリコン表面を露出させた後、例えば９００℃の水素雰囲気で３分程度の熱処理）を行って、凹部１０７のシリコン表面のＳｉ原子を動かした。
【０１１２】
このとき、シリコン原子は凹部１０７のシリコン表面の面積が最小になるように動くので、凹部１０７のシリコン表面のエッチングダメージ等を回復させることができるが、この熱処理条件を調整（例えば、凹部１０７のシリコン表面を露出させた後、９５０℃の水素雰囲気で５分程度の熱処理に変更）することによって凹部１０７の形状を変化させることができる。
【０１１３】
すなわち、図１１（ｂ）に示すように、凹部１０７の底部をなだらかな円弧状に変形させることができる。このような構造をとると、凹部１０７の底部（ゲート絶縁膜１０９が形成される領域）に鋭角な角部が無くなるので、ゲート絶縁膜１０９の耐圧の向上を図ることができるとともに、チャネル部をなだらかにできるために電子の移動度の劣化を抑制することができ、これによりトランジスタ特性の向上を図ることができるようになる。
【０１１４】
（第６の実施形態）
図１２は、本発明の第６の実施形態に係る溝型チャネル構造のＭＯＳトランジスタの製造方法を示す工程断面図である。
【０１１５】
本実施形態が第１の実施形態と異なる点は、図１２（ａ）に示すように層間絶縁膜１０６をエッチングして溝を形成し、その溝の側壁にＳｉＯ2 膜からなるサイドウォール１１７を形成した後、図１２（ｂ）に示すように、層間絶縁膜１０６およびサイドウォール１１７をマスクにしてシリコン基板１０１をエッチングすることにより、凹部１０７を形成することにある。
【０１１６】
サイドウォール１１７は、全面に例えば厚さ２０ｎｍ程度のＳｉＯ2 膜を堆積した後、このＳｉＯ2 膜をＲＩＥ法にて全面エッチングするという、いわゆる側壁残しにより形成する。
【０１１７】
このような形成方法によれば、凹部１０７のチャネル長方向の幅の寸法を、リソグラフィの限界で決まる寸法よりも小さくできる。したがって、ゲート長の短いゲート電極を実現できる
通常のトランジスタでは、ゲート長（チャネル長さ）を短くすると、ショートチャネル効果が起こり、しきい値電圧（Ｖｔｈ）が低下してリーク電流が増加するなどの問題が発生する。
【０１１８】
しかし、本実施形態は、第１の実施形態と同様に、ソース・ドレイン拡散層１０４，１０５の接合深さが実質的にマイナスになるなどの理由により、ショートチャネル効果を抑えることができる。
【０１１９】
したがって、本実施形態によれば、サイドウォール１１７を形成して、チャネル長を短くすることにより、トランジスタの特性を向上させることが可能となる。
【０１２０】
（第７の実施形態）
本実施形態は、ゲート電極の、半導体基板の表面から突出する上部の厚さと、溝に埋め込まれた下部の厚さを、最適なトランジスタの性能が得られるように規定した例である。
【０１２１】
図１４は、膜厚が一定（例えばＨ＝０．１０μｍ）でゲート長（Ｌ）が異なる３種類のゲート電極を示し、図１５は、これらのゲート電極（タングステンからなる）のゲート長（Ｌgate）とゲート電極の配線抵抗との関係を示すグラフである。
【０１２２】
図１５から、ゲート長（Ｌgate）が０．２μｍから０．１μｍに、１／２に短くなった場合、ゲート電極の配線抵抗は、約２倍となっていることがわかる。従って、ゲート電極の配線抵抗が素子性能（駆動速度等）に大きく影響する場合には、これまで、素子の微細化のためのＬgateの短縮の要請に対して、ゲート電極の厚さを２倍にして素子性能の低下を防止していた。しかし、ゲート電極を厚くすると、ゲート電極が上方に突出し、段差が大きくなるため、平坦化のための層間絶縁膜を厚くしなければならず、そうすると層間絶縁膜に形成されるコンタクト孔のアスペクト比が大きくなり、コンタクトの形成が困難となるという問題があった。
【０１２３】
本実施形態に係るコンケーブ構造のトランジスタでは、ゲート電極の一部をＳｉ基板中に埋め込むことにより、上記問題を解決しており、埋め込みの深さとして、次の３つの形がある。
【０１２４】
（１）トランジスタ特性を劣化させることなく、最適な深さにゲート電極７０の一部がＳｉ基板６１中に埋め込まれている（図１６（ａ））。
【０１２５】
（２）浅く埋め込まれている（図１６（ｂ））。
【０１２６】
（３）深く埋め込まれている（図１６（ｃ））。
【０１２７】
ここで、ゲート電極７０のトータルの膜厚をＨ、ゲート電極７０がＳｉ基板６１上に突出している寸法をｈ、ソース・ドレイン拡散領域の接合深さをＸｊ、ゲート絶縁膜６９の厚さをｔOX、ソース・ドレイン拡散領域の底部のレベルとゲート電極７０の下方のチャネル領域のレベルとの差をｄとすると、図６５Ａ〜６５Ｃから分かるように、以下の式（１）が成立する。
【０１２８】
Ｈ＝ｈ＋Ｘｊ＋ｄ−ｔOX …（１）
本実施形態では、ｈとｄの最適値について検討する。
【０１２９】
図１７は、ゲート長Ｌgateとドレイン電流Ｉｄとの関係を示すグラフである。なお、ドレイン電流Ｉｄは、ゲート長Ｌgate＝０．２０μｍの場合を１として規格化した値である。ここでは、Ｌgate＝０．２０μｍのトランジスタとして、Ｘｊ、ｔOX等の値は、最適化されている。
【０１３０】
図１７から、ゲート長Ｌgateが長くなるに従って、ドレイン電流Ｉｄは低下していることがわかる。ドレイン電流Ｉｄが２０％以上低下すると、素子の動作に影響が生ずるので、ドレイン電流Ｉｄの２０％の低下、即ちチャネル長Ｌ＝０．２５μｍ（Ｌgateの２５％増）がチャネル長Ｌの上限であることがわかる。
【０１３１】
図１６（ａ）〜（ｃ）に示すようなコンケーブ構造のトランジスタの場合、ゲート電極７０の埋め込みの深さが深ければ深いほど、トータルのチャネル長さ（ｌ1 、ｌ2 、ｌ3 ）は長くなる。これは、溝の側面もチャネル長に寄与するからである。
【０１３２】
これらの結果から、トランジスタの性能上、ゲート長Ｌgate（溝底部のチャネル長）およびｄは、次の式を満たすことが望ましい。
【０１３３】
ｄ＜Ｌgate×０．２５／２ …（２）
次に、図１８を参照して、ｄの下限について検討する。
【０１３４】
ゲートがコンケーブ構造ではない平面構造のトランジスタの場合、ショートチャネル効果を防止するために、ソース・ドレイン拡散領域の接合深さＸｊを浅くすることが重要である。例えば、Ｘｊ＝０．１μｍのトランジスタに比べ、Ｘｊ＝０．０５μｍのトランジスタの方がショートチャネル効果を低減出来ることが知られている。しかし、従来の平面構造のトランジスタでは、Ｘｊ＝０μｍとすることは原理的に不可能である。
【０１３５】
これに対し、本実施形態のようなコンケーブ構造のトランジスタでは、ｄの値を変えることにより、Ｘｊを見掛上、マイナスにすることが可能である。このことは、コンケーブ構造のトランジスタにおいて、ショートチャネル効果を著しく低減できることを示している。即ち、図１８に示すように、ｄ＝０（Ｘｊ＝０に相当）からｄ＝０．０１μｍ、ｄ＝０．０２μｍと、ｄを増加させることにより、ショートチャネル効果を低減できることがわかる。従って、ショートチャネル効果を抑制するためには、ｄ＞０であることが重要である。なお、ｄ＞０．０２μｍでは、ショートチャネル効果の抑制効果は飽和している。
【０１３６】
次に、ゲート電極のＳｉ基板上に突出している部分の高さｈについて考える。図１９は、ｈがｈ1 の場合、図２０は、ｈがｈ1 より大きいｈ2 である場合をそれぞれ示す。Ｌ＝０．２０μｍの場合を例にとって、Ｌ＝０．２０μｍの設計ルールに従って、コンタクト孔８０のアスペクト比（図中のｈ／Ｗに相当）を計算すると、図２１に示すようになる。
【０１３７】
図１９において、ｈ1 ＝０．２０μｍの場合、コンタクト孔８０のアスペクト比は１である。しかし、図２１において、ｈ2 ＝０．６μｍの場合、コンタクト孔８０のアスペクト比は３にもなる。このように大きなアスペクト比では、コンタクト孔８０の形成およびコンタクトプラグの埋め込みが困難となるばかりか、コンタクトプラグの抵抗も増加してしまう。
【０１３８】
しかし、ｈが大きければ大きいほど、ゲート電極７０の配線抵抗を低下させることが出来る。このことから、ｈは、トランジスタ特性において、ゲート電極の配線抵抗の低下と、コンタクトプラグの抵抗増加および埋め込み困難性とのトレードオフによって決定される値であることがわかる。
【０１３９】
従来のコンタクト形成の例およびトランジスタの特性の点から、コンタクト孔のアスペクト比は３以下にすることが望ましいことがわかっている。従って、ゲート電極の配線抵抗を考慮して、最低膜厚がゲート長Ｌより大きいことにすると、ゲート長Ｌを最小の設計寸法（デザインルール）として、次の式が成立する。
【０１４０】
Ｌgate＜ｈ＜ゲート長Ｌ×３ …（３）
以上の関係をまとめると、以下のようになる。
【０１４１】
Ｌ＋Ｘｊ−ｔOX＜Ｈ＜３×Ｌgate
Ｌ＋Ｘｊ−ｔOX＜Ｈ＜３．１２５×Ｌgate＋Ｘｊ−ｔOX …（４）
各デザインルール（Ｌ＝０．２０μｍ，０．１５μｍ，０．１０μｍ）におけるＸｊ、ｄmax 、ｈmax 、ｔOX、Ｈmin 、Ｈmax の値は、以下の表のようになる。
【０１４２】
【表１】
【０１４３】
（注）ソース／ドレイン領域の抵抗を下げるために、Ｘｊは、一定値０．１０μｍとした。
【０１４４】
Ｈmin とＨmax とをまとめたのが、図２２である。図２２に示すように、Ｈmin とＨmax との間に入るように、各設計ルールにおいてゲート電極の厚みを調整することが必要である。
【０１４５】
図２３（ａ）〜（ｃ）は、ゲート電極７０の厚みおよびＳｉ基板６１内に埋め込まれた部分の深さを種々変化させたトランジスタを示す。以上のことを考慮すると、図２３（ａ）に示すように、Ｓｉ基板６１内に埋め込まれた部分の深さが浅過ぎると、ショートチャネル効果を抑制することが困難であり、図２３（ｃ）に示すように、Ｓｉ基板６１内に埋め込まれた部分の深さが深過ぎると、トランジスタのドレイン電流が低下し、図２３（ｄ）に示すように、ゲート電極７０の厚みが薄いと、ゲート電極７０の配線抵抗が大きくなってしまう。従って、図２３（ｂ）に示すような構造が最適である。
【０１４６】
図２３（ｂ）に示すような構造とすることにより、ゲート電極７０の配線抵抗の増大による素子特性の劣化、コンタクト孔のアスペクト比の増大によるコンタクトの形成の困難さ、およびコンタクト抵抗の増大による素子特性の劣化を防止することが出来る。
【０１４７】
なお、本発明は、上記実施形態に限定されるものではない。例えば、上記実施形態では、ゲート絶縁膜の膜厚に関して、詳述しなかったが、例えば３．３Ｖ系と２．５Ｖ系などのように異なる複数の電圧に対応するために、ゲート絶縁膜の膜厚が異なる複数種のＭＯＳトランジスタを形成しても良い。
【０１４８】
このようにするには、例えばゲート電極の工程前に、所望の膜厚のゲート絶縁膜を形成するトランジスタ領域外をマスクで覆って上記所望のトランジスタ領域に所望のゲート絶縁膜を選択的に形成する工程を繰り返せば良い。
【０１４９】
あるいは、所望の膜厚のゲート絶縁膜およびゲート電極を全てのトランジスタ領域に形成した後、上記所望の膜厚のゲート絶縁膜を形成するべきトランジスタ領域をマスクで覆って他のトランジスタ領域のゲート絶縁膜およびゲート電極を除去する工程を繰り返しても良い。
【０１５０】
このように同一チップ内にゲート絶縁膜の膜厚が異なる複数種のＭＯＳトランジスタを形成すれば、例えばｐチャネルＭＯＳトランジスタおよびｎチャネルＭＯＳトランジスタのパフォーマンスをそれぞれ最大にできたり、あるいはメモリセル部のＭＯＳトランジスタおよび周辺回路制御部のＭＯＳトランジスタのパフォーマンスをそれぞれ最大にできる。
【０１５１】
また、ゲート絶縁膜の材料が異なる複数種のＭＯＳトランジスタを形成しても良い。
【０１５２】
このようにするには、例えばまず第１のゲート絶縁膜（例えばＳｉＯ2 膜とその上に形成されたＴａ2 Ｏ5 膜との積層絶縁膜）を形成した後、この第１のゲート絶縁膜上にゲート電極（例えばＲｕ膜）を全てのトランジスタ領域に形成する。
【０１５３】
次に、第２のゲート絶縁膜（例えばＰＺＴ膜等の強誘電体膜）を形成したい領域のトランジスタ領域の第１のゲート絶縁膜および第１のゲート電極を選択的に除去した後、そのトランジスタ領域に第２のゲート絶縁膜および第１のゲート電極を選択的に形成する。このとき、必要であれば、第１のゲート電極と材料が異なる第２のゲート電極を第２のゲート絶縁膜上に形成しても良い。以上の工程を必要な数だけ繰り返す。
【０１５４】
このように同一チップ内にゲート絶縁膜の材料が異なる複数種のＭＯＳトランジスタを形成すれば、例えばｐチャネルＭＯＳトランジスタおよびｎチャネルＭＯＳトランジスタのパフォーマンスをそれぞれ最大にできたり、あるいはメモリセル部のＭＯＳトランジスタおよび周辺回路制御部のＭＯＳトランジスタのパフォーマンスをそれぞれ最大にできる。
【０１５５】
また、強誘電体膜をゲート絶縁膜に用いた強誘電体メモリ素子と高誘電体膜をゲート絶縁膜に用いたトランジスタを同じトランジスタ構造で一連のプロセスで連続して形成でき、これにより高集積メモリチップを簡単なプロセス工程実現できるようになる。
【０１５６】
その他、本発明の要旨を逸脱しない範囲で、種々変形して実施できる。
【０１５７】
【発明の効果】
以上説明したように、本発明によれば、層間絶縁膜を貫通し、かつ素子形成領域の半導体基板の途中の深さまで達した凹部内にゲート電極を埋め込み、かつ上記凹部を挟むように半導体基板の表面にソース・ドレイン拡散層を形成することにより、ゲート電極のソース・ドレイン拡散層上への張り出しを無くすことができるので、溝型チャネル構造のＭＯＳトランジスタの微細化を図れる半導体装置およびその製造方法を実現できるようになる。
【０１５８】
また、ゲート電極の一部が基板中に埋め込まれているので、ゲート電極の抵抗を下げるためにゲート電極の膜厚が厚くしても、ゲート電極による段差を緩和することが出来る。
【０１５９】
更に、ゲート電極の基板中に埋め込まれている部分の寸法と基板の表面から突出している部分の寸法とを所定の範囲に規定することにより、最適な性能を有する半導体素子を得ることが可能である。
【図面の簡単な説明】
【図１】本発明の第１の実施形態に係る溝型チャネル構造のＭＯＳトランジスタを示す平面図および断面図
【図２】本発明の第１の実施形態に係る溝型チャネル構造のＭＯＳトランジスタの製造方法を示す平面図および断面図
【図３】本発明の第１の実施形態に係る溝型チャネル構造のＭＯＳトランジスタの製造方法を示す平面図および断面図
【図４】本発明の第１の実施形態に係る溝型チャネル構造のＭＯＳトランジスタの製造方法を示す平面図および断面図
【図５】本発明の第１の実施形態に係る溝型チャネル構造のＭＯＳトランジスタの製造方法を示す平面図および断面図
【図６】本発明の第１の実施形態に係る溝型チャネル構造のＭＯＳトランジスタの製造方法を示す平面図および断面図
【図７】本発明の第１の実施形態に係る溝型チャネル構造のＭＯＳトランジスタの製造方法を示す平面図および断面図
【図８】本発明の第２の実施形態に係る溝型チャネル構造のＭＯＳトランジスタを示す断面図
【図９】本発明の第３の実施形態に係る溝型チャネル構造のＭＯＳトランジスタを示す平面図および断面図
【図１０】本発明の第４の実施形態に係る溝型チャネル構造のＭＯＳトランジスタを示す平面図および断面図
【図１１】本発明の第５の実施形態に係る溝型チャネル構造のＭＯＳトランジスタを示す平面図および断面図
【図１２】本発明の第６の実施形態に係る溝型チャネル構造のＭＯＳトランジスタを示す工程断面図
【図１３】従来の溝型チャネル構造のＭＯＳトランジスタを示す断面図
【図１４】本発明の第７の実施形態における膜厚が一定でゲート長が異なる３種類のゲート電極を示す斜視図
【図１５】本発明の第７の実施形態におけるゲート電極のゲート長（Ｌgate）とゲート電極の配線抵抗との関係を示す特性図
【図１６】本発明の第７の実施形態におけるゲート電極のＳｉ基板内に埋め込まれた深さが異なるトランジスタを示す断面図
【図１７】本発明の第７の実施形態におけるゲート長Ｌgateとドレイン電流Ｉｄとの関係を示す特性図
【図１８】本発明の第７の実施形態におけるゲート長Ｌgateとしきい値電圧との関係を示す特性図
【図１９】本発明の第７の実施形態におけるゲート電極のＳｉ基板上に突出している部分の高さが異なるトランジスタを示す断面図
【図２０】本発明の第７の実施形態におけるゲート電極のＳｉ基板上に突出している部分の高さが異なるトランジスタを示す断面図
【図２１】本発明の第７の実施形態におけるゲート電極のＳｉ基板上に突出している部分の高さとコンタクト孔のアスペクト比との関係を示す特性図
【図２２】各デザインルールにおけるＨmin とＨmax を示す特性図
【図２３】ゲート電極の厚みおよびＳｉ基板内に埋め込まれた部分の深さを種々変化させたトランジスタを示す断面図。
【符号の説明】
６１，１０１…シリコン基板
６６，１０７，１１１…層間絶縁膜
６９，１０９，１１４…ゲート絶縁膜
７０，１１０…ゲート電極
８０，１１２…コンタクトホール
７３，１１３…配線
１０２…素子分離絶縁膜
１０３…ＳｉＯ2 膜
１０４…ソース・ドレイン拡散層
１０５…ソース・ドレイン拡散層（ＬＤＤ）
１０６…層間絶縁膜
１０７…凹部
１０８…チャネルイオン注入層
１１５…プラグ電極
１１７…サイドウォール
【発明の属する技術分野】
本発明は、ゲート電極の一部が基板に埋め込まれた、いわゆる溝型チャネル構造のＭＯＳトランジスタを有する半導体装置およびその製造方法に関する。
【０００２】
【従来の技術】
シリコン酸化膜（ＳｉＯ2 膜）をゲート酸化膜として用いるＭＯＳトランジスタにおいて、ゲート酸化膜の薄膜化はトランジスタのショートチャネル効果抑制を進める上で重要な役割を果たしている。しかし、ダイレクト・トンネリングが起こる膜厚よりゲート酸化膜を薄くすること（例えば３ｎｍ程度より薄い膜厚）は、トランジスタの信頼性上問題であると考えられている。
【０００３】
また、従来のポリサイドゲート構造（ポリシリコン膜とシリサイド膜の積層構造）では、ゲート電極幅が微細化するに従ってゲート電極の膜厚が大きくなり、ゲート電極の段差が増加するので問題となっている。
【０００４】
そこで、これらの問題に対する解決策としてメタルゲート電極を採用したり、あるいはＴａ2 Ｏ5 膜などの高誘電体膜をゲート絶縁膜として用い、リーク電流（ダイレクト・トンネリング）を抑えつつ酸化膜換算膜厚を小さくする方法等が提案されている。
【０００５】
しかし、メタルゲート電極は耐熱性の点で問題がある。一方、ゲート絶縁膜に高誘電体膜を使ったＭＯＳトランジスタには以下のような問題がある。
【０００６】
ゲート絶縁膜（高誘電体膜）を形成した後の８００℃から１０００℃におよぶ高温熱工程（例えばソース／ドレイン拡散層の形成、層間絶縁膜のリフロー等）を経ると、シリコン基板とゲート絶縁膜との間の界面反応、あるいはゲート絶縁膜とゲート電極との間の界面反応が起こる。
【０００７】
しかし、ゲート絶縁膜（高誘電体膜）は、このような高温工程に耐えることは困難である。その結果、ゲート絶縁膜は劣化し、電気的に特性の良いＭＯＳトランジスタを得ることが難しいといった問題があった。
【０００８】
また、他の解決策として、溝型チャネル構造のＭＯＳ型トランジスタ（例えば西松他、Ｇｒｏｏｖｅ Ｇａｔｅ ＭＯＳＦＥＴ、８ｔｈ Ｃｏｎｆ．Ｏｎ Ｓｏｌｉｄ Ｓｔａｔｅ Ｄｅｖｉｃｅ，ｐｐ．１７９−１８３，１９７６）が提案されている。
【０００９】
図１３に、従来の溝型チャネル構造のＭＯＳ型トランジスタの断面図を示す。図中、２０１はｐ型シリコン基板、２０２は素子分離絶縁膜（ＳＴＩ）、２０３はゲート絶縁膜、２０４はＬＤＤ、２０５は高不純物濃度のソース・ドレイン拡散層、２０６は層間絶縁膜、２０７はゲート電極（ポリシリコン膜）、２０８はソース・ドレイン配線電極を示している。
【００１０】
この種の溝型チャネル構造のＭＯＳトランジスタは、ゲート電極２０７がソース・ドレイン拡散層２０５の上まで張り出しているため、例えば合わせずれによるゲート電極２０７とソース・ドレイン配線電極２０８との短絡を防止する必要がある。
【００１１】
そのためには、ゲート電極２０７とソース・ドレイン配線電極２０８との間の距離を離せば良いが、今度は素子の微細化が困難になるという問題が起こる。
【００１２】
また、シリコン基板２０１をエッチングして形成した凹部のシリコン表面をチャネルに使用するので、エッチングダメージを除去することが求められる。しかし、エッチングダメージを除去することは困難であるため、素子の特性が向上しないという問題があった。
【００１３】
【発明が解決しようとする課題】
上述の如く、従来の溝型チャネル構造のＭＯＳトランジスタは、ゲート電極がソース・ドレイン拡散層の上まで張り出しているため、ゲート電極とソース・ドレイン配線電極との間の距離を離す必要があり、素子の微細化が困難になるという問題があった。
【００１４】
また、従来のポリサイド（ポリシリコン膜とシリサイド膜との積層膜）からなるゲート構造では、ゲート電極の幅が微細化するに従って、ゲート電極の配線抵抗を低下させるために、ゲート電極の膜厚を厚くしていた。このため、ゲート電極のチャネル長（Ｌ）方向の寸法が小さくなるに従って、ゲート電極の段差が増加するので、ゲート電極へのコンタクトの形成の際に、コンタクト孔のアスペクト比が大きくなり、問題となっていた。
【００１５】
本発明は、上記事情を考慮してなされたもので、その目的は、素子の微細化を可能とした半導体装置およびその製造方法を提供することにある。
【００１６】
本発明の他の目的は、ゲート電極の抵抗を下げるとともに、ゲート電極による段差を緩和した半導体装置およびその製造方法を提供することにある。
【００１７】
【課題を解決するための手段】
上記課題を解決するため、本発明は、半導体基板と、この半導体基板に形成された溝の底面および側面に形成されたゲート絶縁膜と、前記底面および側面にゲート絶縁膜が形成された溝内に下部が埋め込まれ、上部が前記半導体基板の表面から突出するゲート電極と、前記ゲート電極を挟むように、前記半導体基板の表面領域に形成されたソース領域およびドレイン領域とを具備し、前記溝に沿って形成されたチャネル領域のチャネル長をＬ、前記ゲート絶縁膜の厚さをｔ OX 、前記ゲート電極の厚さをＨ、ゲート電極の長さをＬ gate 、ソース・ドレイン拡散層の接合深さをＸｊとすると、下記式を満たすことを特徴とする半導体装置を提供する。
【００１９】
Ｌ＋Ｘｊ−ｔOX＜Ｈ＜３．１２５×Ｌgate＋Ｘｊ−ｔOX
かかる半導体装置において、前記ゲート絶縁膜は、堆積絶縁膜とすることが出来る。
【００２０】
また、前記ゲート電極は、素子分離絶縁膜よりも深く前記半導体基板内に形成することが出来る。
【００２１】
更に、 前記半導体基板内の前記溝の底部を、丸みを持って形成することが出来る。
【００２３】
また、本発明は、半導体基板の表面に１対のソース・ドレイン拡散層となる拡散層を形成する工程と、前記半導体基板上に層間絶縁膜を形成する工程と、前記層間絶縁膜および前記半導体基板を選択的に除去して溝を形成するとともに、この溝によって前記拡散層を２つに分離することによりソース・ドレイン拡散層を形成する工程と、前記溝の底面および側面にゲート絶縁膜を形成する工程と、前記底面および側面にゲート絶縁膜が形成された溝内に、下部が埋め込まれ、上部が前記半導体基板の表面から突出するように、ゲート電極を形成する工程とを具備し、前記溝に沿って形成されたチャネル領域のチャネル長をＬ、前記ゲート絶縁膜の厚さをｔOX、前記ゲート電極の厚さをＨ、ゲート電極の長さをＬgate 、ソース・ドレイン拡散層の接合深さをＸｊとすると、下記式を満たすことを特徴とする半導体装置の製造方法を提供する。
【００２４】
Ｌ＋Ｘｊ−ｔOX＜Ｈ＜３．１２５×Ｌgate＋Ｘｊ−ｔOX
これらの半導体装置の製造方法において、前記ソース・ドレイン拡散層の形成後に、前記溝を充填するように全面に導電膜を形成し、次に前記溝の外部の前記導電膜をＣＭＰ法を用いて研磨除去することにより、前記導電膜からなるゲート電極を埋込み形成することが出来る。
【００２５】
本発明のより具体的な構成は以下の通りである。
【００２６】
（１）ゲート絶縁膜がＴａ2 Ｏ5 膜の単層膜、またはＴａ2 Ｏ5 膜を含む積層膜である。
【００２７】
（２）ゲート絶縁膜がＢａとＳｒとＴｉを含む単層膜、またはＢａとＳｒとＴｉを含む積層膜である。
【００２８】
（３）ゲート電極がメタルゲート電極である。
【００２９】
（４）同一チップ内で膜厚の異なるゲート絶縁膜が用いられている。
【００３０】
（５）同一チップ内で材料の異なるゲート絶縁膜が用いられている。
【００３１】
（６）本発明、（４）または（５）において、ゲート絶縁膜として強誘電体膜が用いられた領域とゲート絶縁膜として高誘電体膜が用いられた領域が存在する。
【００３２】
（７）ゲート電極が不純物をドープした多結晶シリコン膜である。
【００３３】
（８）低不純物濃度の拡散層（ＬＤＤ）を形成した後、この拡散層の表面に高不純物濃度の拡散層（ソース・ドレイン）を形成することにより、ＬＤＤ構造を有するソース・ドレイン拡散層を形成する。
【００３４】
以上のように、本発明に係る半導体装置によれば、ゲート電極の一部が基板中に埋め込まれているので、ゲート電極の抵抗を下げるためにゲート電極の膜厚を厚くしても、ゲート電極による段差を緩和することが出来る。
【００３５】
また、ゲート電極の基板中に埋め込まれている部分の寸法と基板の表面から突出している部分の寸法とを所定の範囲に規定することにより、最適な性能を有する半導体装置を得ることが可能である。
【００３６】
特に、ゲート絶縁膜として堆積絶縁膜（例えばＣＶＤ絶縁膜）を用いることにおより、熱酸化膜等に比べて、膜が凹部内側に張り出して形成される。すなわち、リソグラフィの限界で決まる寸法よりも堆積絶縁膜の膜厚の約２倍分だけチャネル長を短くできる。その結果、短チャネル化が実現され、これによりトランジスタの性能を向上させることができる。
【００３７】
また、ＳＴＩ等の溝掘り型の素子分離を行った場合には、素子分離絶縁膜と素子分離溝との境界部に微少な窪みが生じても、その窪みはゲート絶縁膜（堆積絶縁膜）で埋め込まれる。これにより、いわゆるコーナーデバイス（寄生トランジスタ）の発生を防止でき、素子特性の劣化を防止できるようになる。
【００３８】
また、ゲート電極を前記素子分離絶縁膜よりも深く半導体基板内に形成することにより、トランジスタの平面積を増加させずにチャネル幅を増加できる。したがって、微細化を図れるという効果を維持したままチャネル電流の増加を図ることができる。
【００３９】
更に、溝の底部を丸みをもって形成することにより、鋭角な角部が無くなるので、ゲート絶縁膜の耐圧が向上したり、チャネルが丸くなってチャネル電流が増加するなどのトランジスタ特性の向上を図ることができる。
【００４０】
更にまた、ソース・ドレイン拡散層の底面を溝の底面よりも上にあるようにすることにより、ソース・ドレイン拡散層の接合深さが実質的にマイナスになり、これにより微細化を進めてもショートチャネル効果を抑制できるようになる。
【００４１】
また、本発明の半導体装置の製造方法によれば、本発明に係る溝型チャネル構造のＭＯＳトランジスタのソース・ドレイン拡散層をゲート電極と自己整合的に形成できるようになる。
【００４２】
また、ゲート絶縁膜は高温熱処理工程（例えばソース・ドレイン拡散層の活性化工程、メタルゲート電極の形成工程、ゲート電極の後酸化工程、リフロー工程）の後に形成できるので、ゲート絶縁膜として、強誘電体膜や高誘電体膜のように熱によって劣化しやすい絶縁膜を用いることができるようになる。これにより、例えば強誘電体膜を用いることによりゲート絶縁膜の酸化膜換算膜厚を薄くでき、トランジスタの素子特性の改善を図ることができる。
【００４３】
また、特に、ＣＭＰ法を用いてゲート電極を埋込み形成することにより、ＲＩＥ法を用いてゲート電極を埋込み形成する場合とは異なり、ゲート電極形成時のプラズマプロセスダメージ（例えばゲート絶縁膜の絶縁破壊）の問題はない。また、ＣＭＰ法を用いた場合とは異なり、メタル電極の材料の制約（例えば耐熱性）が無くなる。
【００４４】
【発明の実施の形態】
以下、図面を参照しながら、本発明の実施の形態（以下、実施形態）について説明する。
【００４５】
（第１の実施形態）
図１は、本発明の第１の実施形態に係る溝型チャネル構造のＭＯＳトランジスタを示す図であり、図１（ａ）は平面図、図１（ｂ）は同平面図のＡ−Ａ’断面図、図１（ｂ）は同平面図のＢ−Ｂ’断面図である。以下の実施形態では、ｎチャネルのＭＯＳトランジスタについて説明するが、ｐチャネルのＭＯＳトランジスタの場合には各導電型を逆にすれば良い。
【００４６】
図中、１０１はｐ型のシリコン基板を示しており、このシリコン基板１０１の表面にはトレンチ型の素子分離絶縁膜１０２が形成されている。シリコン基板１０１上には層間絶縁膜１０６が形成されている。ここで、素子形成領域（ＡＡ：Ａｃｔｉｖｅ Ａｒｅａ）のシリコン基板１０１の不純物濃度は、５×１０15ｃｍ-3程度である。
【００４７】
素子分離絶縁膜１０２で規定された素子形成領域の層間絶縁膜１０６からその下のシリコン基板１０１にかけては凹部１０７が形成されている。この凹部１０７は層間絶縁膜１０６を貫通し、シリコン基板１０１の途中の深さまで達している。
【００４８】
凹部１０７内にはゲート絶縁膜１０９を介してゲート電極１１０が埋込み形成されている。ゲート絶縁膜１０９は例えば厚さ４．０ｎｍ程度の熱酸化膜である。
【００４９】
ゲート絶縁膜１０９はシリコン基板１０１とゲート電極１１０との界面に形成されている。したがって、シリコン基板１０１内に埋め込まれた部分のゲート電極１１０の底面および側面はゲート絶縁膜１０９で覆われている。
【００５０】
また、ゲート電極１１０は、例えばポリシリコン膜、またはＴｉＮ膜やＲｕ膜等のメタル膜で構成されている。ゲート電極１１０のチャネル方向の幅は、例えば０．１〜０．１５μｍ程度である。凹部１０７の底面下のチャネル領域には、しきい値電圧を調整するために、不純物濃度５×１０17ｃｍ-3程度のチャネルイオン注入層１０８が形成されている。
【００５１】
低不純物濃度のｎ型のソース・ドレイン拡散層１０４およびその上の高不純物濃度のｎ型のソース・ドレイン拡散層１０５は、ゲート電極１１０と自己整合的に形成されている。
【００５２】
ここで、ソース・ドレイン拡散層１０４のシリコン基板１０１の表面からの拡散深さ、不純物濃度は、それぞれ０．２μｍ程度、５×１０19ｃｍ-3程度である。一方、ソース・ドレイン拡散層１０５の拡散深さ、不純物濃度は、それぞれ０．１５μｍ程度、５×１０20ｃｍ-3程度である。
【００５３】
層間絶縁膜１０６，１１１にはゲート電極１１０、ソース・ドレイン拡散層１０５に対してのコンタクトホール１１２が開孔されており、このコンタクトホール１１２を介して配線１１３がゲート電極１１０、ｎ型ソース・ドレイン拡散層１０５にコンタクトしている。
【００５４】
ここで、層間絶縁膜１０６，１１１は例えばＳｉＯ2 膜であり、配線１１３は例えばＡｌ膜で形成されている。
【００５５】
このように構成された溝型チャネル構造のＭＯＳトランジスタによれば、層間絶縁膜１０６を貫通し、かつ素子形成領域のシリコン基板１０１の途中の深さまで達した凹部１０７内にゲート絶縁膜１０９を介してゲート電極１１０が埋め込まれ、かつ凹部１０７を挟むようにシリコン基板１０１の表面にソース・ドレイン拡散層１０４，１０５が形成されているので、ゲート電極１１０がソース・ドレイン拡散層１０４，１０５の上まで張り出すことはない。したがって、本実施形態によれば、溝型チャネル構造のＭＯＳトランジスタの微細化を図れる。
【００５６】
また、本実施形態によれば、ソース・ドレイン拡散層１０４，１０５の底面が凹部の底面のチャネルよりも上にあるので、ソース・ドレイン拡散層１０４，１０５の接合深さが実質的にマイナスになり、これにより微細化を進めてもショートチャネル効果を抑制できるようになる。
【００５７】
また、ソース・ドレイン拡散層１０４，１０５の接合深さを実質的にマイナスに保ったままソース・ドレイン拡散層１０４，１０５の接合深さを深くすれば、ソース・ドレイン拡散層１０４，１０５の低抵抗化を図ることができる。
【００５８】
また、ゲート電極１１０の抵抗を下げるためにゲート電極１１０の高さを増加させても、ゲート電極１１０の一部がシリコン基板１０１中に埋め込み形成されているため、ゲート電極１１０によって形成される段差を緩和できる。
【００５９】
次に本実施形態の溝型チャネル構造のＭＯＳトランジスタの製造方法について説明する。図２〜図７はその製造方法を示す工程図である。各図（ａ）は平面図、各図（ｂ）は同平面図のＡ−Ａ’断面図を示している。
【００６０】
まず、図２に示すように、不純物濃度５×１０15ｃｍ-3程度のｐ型のシリコン基板１０１を用意する。あるいはｐ型シリコン基板の表面に例えば厚さ１μｍ程度のｐまたはｎ型シリコン層をエピタキシャル成長させてなる、いわゆるエピタキシャル基板を用いても良い。
【００６１】
なお、同一基板にｎチャネルおよびｐチャネルのＭＯＳトランジスタを形成するいわゆるＣＭＯＳ構造の場合には、シリコン基板１０１の（１００）面のｎチャネルトランジスタ形成領域にはｐ型ウェルを形成し、ｐチャネルトランジスタ形成領域にはｎ型ウェルを形成する。以下では、ｎチャネルトランジスタの場合について説明する。ｐチャネルＭＯＳトランジスタの場合には、不純物の型を逆に変えれ良い。
【００６２】
次に同図に示すように、例えば反応性イオンエッチング（ＲＩＥ）法を用いてシリコン基板１０１の表面に深さ約０．３５μｍ程度のトレンチを掘り、そのトレンチ内にＳｉＯ2 膜などの素子分離絶縁膜１０２を埋め込むことにより、ＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）と呼ばれる素子分離を行う。
【００６３】
次に同図に示すように、厚さ８．０ｎｍ程度のＳｉＯ2 膜１０３を形成した後、このＳｉＯ2 膜１０３上に例えばフォトレジストパターン（図示せず）を形成し、これをマスクに用いて所望の領域にイオン注入を行うことにより、低不純物濃度のソース・ドレイン拡散層（ＬＤＤ）となる低不純物濃度のｎ型拡散層１０４を形成する。イオン注入の条件は、例えばリン（Ｐ+ ）のイオン注入であれば加速電圧７０ＫｅＶ程度、ドーズ量４×１０13ｃｍ-2程度である。
【００６４】
続いて同レジストパターンをマスクに用いてイオン注入を行うことにより、高不純物濃度のソース・ドレイン拡散層となる高不純物濃度のｎ型拡散層１０５を低不純物濃度のｎ型拡散層１０４の表面に形成する。イオン注入の条件は、例えば砒素（Ａｓ）のイオン注入であれば、加速電圧３０ＫｅＶ程度、ドーズ量５×１０15ｃｍ-2程度である。この後、マスクとして用いたフォトレジストパターンを剥離する。
【００６５】
なお、本実施形態では、ドレイン基板の電界を緩和するためにＬＤＤ構造のソース・ドレイン拡散層を形成するが、低不純物濃度または高不純物濃度のソース・ドレイン拡散層のみのを形成しても良い（シングル・ソース・ドレイン方式）。
【００６６】
次に同図に示すように、全面にＳｉＯ2 からなる厚さ２００ｎｍ程度の層間絶縁膜１０６を例えばＣＶＤ法を用いて形成した後、例えば８００℃程度のＮ2 雰囲気中で３０分程度デンシファイを行う。
【００６７】
この熱工程はｎ型拡散層１０４，１０５中の不純物の活性化も兼ねている。また、ｎ型拡散層１０４，１０５の深さ（Ｘｊ）を抑えたいときは、デンシファイの温度を７５０℃程度に低温化して、９５０℃で１０秒程度のＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）プロセスを併用してｎ型拡散層１０４，１０５中の不純物の活性化を行っても良い。
【００６８】
次に図３に示すように、ゲート電極が形成される領域に、層間絶縁膜１０６を貫通し、シリコン基板１０１の途中の深さまで達した凹部１０７をレジスト（図示せず）をマスクにエッチングにより形成するとともに、凹部１０７によりｎ型拡散層１０４，１０５を２つに分離することによって、１対の低不純物濃度のソース・ドレイン拡散層（ＬＤＤ）１０４およびその上に１対の高不純物濃度のソース・ドレイン拡散層１０５を形成する。
【００６９】
具体的には、例えばフォトレジストパターン（図示せず）をマスクに用いて、ゲート電極が形成される領域のＳｉＯ2 膜１０３、層間絶縁膜１０６、シリコン基板１０１をＲＩＥ法にてエッチングすることにより、底面が基板表面から０．３０μｍ程度の位置にある凹部１０７を形成する。
【００７０】
その後、凹部１０７を形成する際のエッチング時に生じたエッチングポリマー層（図示せず）等を除去した後、シリコン基板１０１のシリコン表面を露出させ、例えば９００℃の水素雰囲気中で３分程度熱処理を行うことにより、凹部１０７表面のＳｉ原子を動かす。
【００７１】
このとき、シリコン原子はシリコン表面積が最小になるように動くので、凹部１０７を形成する際のエッチング時に生じたダメージ等を回復させることができる。もちろん、これ以外のエッチング・ダメージ回復および除去の手段を用いても良い。
【００７２】
次に同図に示すように、凹部１０７の底面の露出したシリコン表面に厚さ５ｎｍ程度のダミーＳｉＯ2 膜（図示せず）を例えば熱酸化法により形成した後、層間絶縁膜１０６等またはフォトレジスト（図示せず）をマスクに用いて、凹部１０７の底面下のシリコン基板１０１（チャネル領域）に対して選択的にチャネルイオン注入を行って、チャネルイオン注入層１０８を形成する。
【００７３】
ｎチャネルトランジスタの場合、例えば０．７Ｖ程度のしきい値電圧（Ｖｔｈ）を設定するためには、例えば加速電圧１０ＫｅＶ、ドーズ量５×１０12ｃｍ-2程度の条件でボロン（Ｂ+ ）をイオン注入し、チャネル領域にｐ型のチャネルイオン注入層１０８を選択的に形成する。
【００７４】
この工程は、図２の工程の段階でＳｉＯ２膜１０３を通して全面にイオン注入を行なうようにしても良いが、その場合には選択的なチャネルイオン注入を行うことができない。
【００７５】
また、チャネルイオン注入層１０８中の不純物の活性化は、この後、例えばＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）を用いて８００℃、１０秒程度の熱処理で行っても良い。
【００７６】
この後の熱工程を考慮して、トランジスタのショート・チャネル効果を抑制できるように、チャネル領域（チャネルイオン注入層１０８）の不純物プロファイルを最適化する。
【００７７】
次に図４に示すように、ダミーＳｉＯ２膜（図示せず）を除去した後、熱酸化により基板表面の凹部１０７の内面（底面、側面）にゲート絶縁膜（熱酸化膜）１０９を形成する。また、酸化膜の表面を熱窒化した膜をゲート絶縁膜に用いても良い。さらに、ＣＶＤ−ＳｉＯ2 膜、ＣＶＤ−ＳｉＯＮ膜、またはＣＶＤ−Ｓｉ3 Ｎ4 膜を含む積層膜をゲート絶縁膜に用いても良い。
【００７８】
次に図５に示すように、凹部１０７の内部を充填するように、ゲート電極となる導電膜１１０を全面に形成する。導電膜１１０としては、例えば不純物を高濃度にドープしたポリシリコン膜やメタル膜を用いる。メタル膜としては、例えばＲｕ膜、ＴｉＮ膜、Ｗ膜、タングステンナイトライド膜（ＷＮx ）膜、ＷＳｉ2 膜、ＴｉＳｉ2 膜またはこれらの積層膜があげられる。もちろん、ＣＶＤ−ＳｉＯ2 膜、ＣＶＤ−ＳｉＯＮ膜、ＣＶＤ−Ｓｉ3 Ｎ4 膜を含む積層膜をゲート絶縁膜に用いた場合には、不純物をドープしたポリシリコン膜をゲート電極として用いても良い。
【００７９】
次に図６に示すように、凹部１０７の外部の導電膜１１０をＣＭＰ法により研磨除去することにより、凹部１０７の内部にゲート電極１１０を埋込み形成する。
【００８０】
次に図７に示すように、全面にＳｉＯ2 膜からなる厚さ１５０ｎｍ程度の層間絶縁膜１１１を形成した後、ソース・ドレイン拡散１０５、ゲート電極１１０に対してのコンタクトホール１１２を層間絶縁膜１０６，１１１に開孔する。
【００８１】
最後に、Ａｌ膜またはＡｌ−Ｃｕ膜等のメタル膜を全面に形成し、このメタル膜をパターニングして、図１に示すように配線１１３を形成した後、パッシベーション膜（図示せず）を全面に形成して、トランジスタの基本構造が完了する。
【００８２】
本実施形態の製造方法によれば、ソース・ドレイン拡散層１０４，１０５をゲート電極１１０と自己整合的に形成できるようになる。
【００８３】
また、ＣＭＰ法を用いてゲート電極１１０を埋込み形成しているので、ＲＩＥ法を用いてゲート電極を埋込み形成する場合とは異なり、ゲート電極形成時のプラズマプロセスダメージ（例えばゲート絶縁膜１０９の絶縁破壊、ゲート絶縁膜１０９の信頼性低下）の問題はない。
【００８４】
また、ＣＭＰ法を用いてゲート電極１１０を埋込み形成しているので、ＲＩＥ法を用いた場合とは異なり、メタルゲート電極を用いてもその材料の制約（例えばエッチング性についての制約）はない。
【００８５】
また、チャネル領域に不純物イオンを選択的に注入することにより、チャネルイオン注入層１０８を形成できるので、つまりソース・ドレイン拡散層１０４，１０５にはよけいな不純物が導入されないので、ソース・ドレインの接合容量およびソース・ドレイン拡散層と基板間の逆方向ＰＮ接合リーク電流の増加を防止できる。
【００８６】
また、チャネルイオン注入層１０８はソース・ドレイン拡散層１０４，１０５の活性化アニールの高温熱工程を受けないので、急峻な不純物プロファイルを維持でき、短チャネル効果を抑えるのに最適な不純物プロファイルを有するチャネルイオン注入層１０８を実現できる。
【００８７】
また、ソース・ドレイン拡散層１０４を得るために、ＲＩＥ法による側壁残し工程が不要になるので、工程が簡略化する。
【００８８】
（第２の実施形態）
図８は、本発明の第２の実施形態に係る溝型チャネル構造のＭＯＳトランジスタを示す断面図である。なお、図１と対応する部分には図１と同一符号を付してあり、詳細な説明は省略する（他の実施形態も同様）。
【００８９】
本実施形態が第１の実施形態と主として異なる点は、熱酸化膜の代わりに堆積絶縁膜（例えばＣＶＤ絶縁膜）をゲート絶縁膜１１４に用いたことにある
本実施形態によれば、ゲート絶縁膜１１４として堆積絶縁膜を用いているので、熱酸化膜等に比べて、凹部内側に張り出して形成される。すなわち、リソグラフィの限界で決まる寸法よりもゲート絶縁膜１１４の膜厚の約２倍分だけ、チャネル長を短くできる。その結果、短チャネル化が実現され、これによりランジスタの性能をさらに向上させることができる。
【００９０】
また、ＳＴＩ等の溝掘り型の素子分離を行った場合には、素子分離絶縁膜１０２と素子分離溝との境界部に微少な窪みが生じても、その窪みはゲート絶縁膜１１４（堆積絶縁膜）で埋め込まれる。
【００９１】
これにより、いわゆるコーナーデバイス（寄生トランジスタ）の発生を防止でき、しきい値電圧の変動等の素子特性の劣化を防止できるようになる。また、溝型チャネル構造のＭＯＳトランジスタを集積形成した場合には、ＭＯＳトランジスタ間のしきい値電圧等の素子特性のばらつきを抑制できるようになる。
【００９２】
次に本実施形態の溝型チャネル構造のＭＯＳトランジスタの製造方法について説明する。なお、ゲート絶縁膜１１４を形成する前までの工程（ダミーＳｉＯ2 膜を除去するまでの工程）は同じなので省略する。
【００９３】
まず、ＣＶＤ法等の堆積法を用いて堆積型のゲート絶縁膜１１４を全面に形成する。例えば、ＣＶＤ法を用いて厚さ２０ｎｍ程度の高誘電体膜（例えばＴａ2 Ｏ5 膜）をゲート絶縁膜１１４として形成する。
【００９４】
このとき、凹部１０７のシリコン表面と高誘電体膜（ゲート絶縁膜１１４）との界面に、いわゆる界面準位等ができ難くするために、また、凹部１０７のシリコン表面と高誘電体膜との界面での反応を防止するためには以下のようにすれば良い。
【００９５】
すなわち、凹部１０７のシリコン表面に薄い（例えば１ｎｍ程度）ＳｉＯ2 膜を形成した後に高誘電体膜を形成したり、あるいはＮＨ3 ガス雰囲気中でＲＴＰ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ｐｒｏｃｅｓｓ）により凹部１０７のシリコン表面に直接窒化した膜を形成した後に高誘電体膜を形成したり、あるいは厚さ１ｎｍ程度のＳｉＯ2 膜の表面をＮＯ2 ガス等を用いて表面窒化した、いわゆるオキシナイトライド膜などを介して高誘電体膜（例えばＴａ2 Ｏ5 膜、（Ｂａ，Ｓｒ）ＴｉＯ3 膜）を形成すると良い。
【００９６】
また、ＣＶＤ−ＳｉＯ2 膜や、ＣＶＤ−ＳｉＯＮ膜や、ＣＶＤ−Ｓｉ3 Ｎ4 膜を含む積層絶縁膜をゲート絶縁膜１１４に用いても同じような効果が得られる。すなわち、成膜後に、例えば１０００℃、１０秒程度のＲＴＰによる熱処理を行ってデンシファイすると、凹部１０７のＳｉ表面と積層絶縁膜（ゲート絶縁膜１１４）との界面の界面準位が減少したり、リーク電流が減少するなど絶縁膜としての絶縁特性が改善されたりする。
【００９７】
次にゲート絶縁膜１１４を介して凹部１０７内にゲート電極１１０をＣＭＰ法を用いて埋込み形成する。このときは、ゲート電極１１０の幅は、ゲート絶縁膜１１４の膜厚の２倍分だけ細くなっている。すなわち、トランジスタのチャネル長がリソグラフィーで決まる寸法よりさらに細くすることができる。
【００９８】
ゲート電極１１０としては、例えば不純物をドープしたポリシリコン膜や、メタル膜（例えばＲｕ膜、ＴｉＮ膜、Ｗ膜、タングステンナイトライド（ＷＮx ）膜、ＷＳｉ2 膜、ＴｉＳｉ2 膜またはこれらの積層膜）があげられる。もちろん、ＣＶＤ−ＳｉＯ2 膜、ＣＶＤ−ＳｉＯＮ膜、ＣＶＤ−Ｓｉ3 Ｎ4 膜を含む積層膜をゲート絶縁膜に用いた場合には、不純物をドープしたポリシリコン膜をゲート電極として用いても良い。
【００９９】
この後の工程は第１の実施形態と同じである。
【０１００】
このような製造方法によれば、ソース・ドレイン拡散層１０４，１０５の活性化およびリフロー工程などの高温熱処理工程をゲート絶縁膜１１４の形成前に行うことができる。
【０１０１】
したがって、ゲート絶縁膜１１４およびゲート電極１１０としてそれぞれ高誘電体膜およびメタル膜を使用してもこれらの膜はソース・ドレイン拡散層の活性化や平坦化のための高温工程を受けることがないので、リーク電流増加などのゲート絶縁膜１１４の劣化を抑えることができる。ゲート絶縁膜１１４として高誘電体膜を用いれば、ゲート絶縁膜１１４の酸化膜換算膜厚を薄くできるので、トランジスタの素子特性の改善を図ることができるようになる。
【０１０２】
また、ＣＭＰ法を用いてゲート電極１１０を埋込み形成しているので、ＲＩＥ法を用いた場合とは異なり、メタルゲート電極の材料の制約（例えば耐熱性）が無くなるので、高誘電体膜のリーク電流が下げられるようなメタルゲート電極を用いることができるようになる。
【０１０３】
その他、第１の実施形態と同様な効果が得られる。
【０１０４】
（第３の実施形態）
図９は、本発明の第３の実施形態に係る溝型チャネル構造のＭＯＳトランジスタを示す図であり、図９（ａ）は平面図、図９（ｂ）は同平面図のＡ−Ａ’断面図である。
【０１０５】
第１の実施形態では、コンタクトホール１１２内にＡｌ等の金属からなる配線１１３を直接埋込み形成したが、コンタクトホール１１２の開孔径が小さくなるとＡｌ膜がコンタクトホール１１２の中に入っていかないので、配線１１３の信頼性が低下する。
【０１０６】
そこで、本実施形態では、コンタクトホール１１２の内面を覆うように例えばＴｉ膜／ＴｉＮ膜を全面に形成し、続いてコンタクトホール１１２の内部を充填するようにＷ膜を全面に形成した後、コンタクトホール１１２の外部のＴｉ膜／ＴｉＮ膜およびＷ膜をＣＭＰ法等を用いて除去することにより、プラグ電極（コンタクトプラグ）１１５を埋込み形成する。この後、配線１１３を形成すれば、コンタクトホールのアスペクトが高くても配線１１３の信頼性は高くなる。
【０１０７】
（第４の実施形態）
図１０は、本発明の第４の実施形態に係る溝型チャネル構造のＭＯＳトランジスタを示す図であり、図１０（ａ）は平面図、図１０（ｂ）は同平面図のＡ−Ａ’断面図、図１０（ｂ）は同平面図のＢ−Ｂ‘断面図である。
【０１０８】
本実施形態が第１の実施形態と異なる点は、ゲート電極１１０が素子分離絶縁膜１０２よりも深くシリコン基板１０１内に形成されていることにある。言い換えれば凹部１０７の底が素子分離溝の底より下にある。例えば、凹部１０７の深さは０．４μｍ、素子分離溝の深さは０．２５μｍである。
【０１０９】
このような構成であれば、図１０（ｃ）に示すようにチャネル幅を３次元的に形成できるため、トランジスタの平面積を増加させずにチャネル幅を増加できる。したがって、微細化を図れるという効果を維持したままチャネル電流の増加を図ることができる。
【０１１０】
（第５の実施形態）
図１１は、本発明の第５の実施形態に係る溝型チャネル構造のＭＯＳトランジスタを示す図であり、図１１（ａ）は平面図、図１１（ｂ）は同平面図のＡ−Ａ’断面図、図１１（ｂ）は同平面図のＢ−Ｂ‘断面図である。
【０１１１】
第１の実施形態では、凹部１０７のシリコン表面のエッチングダメージを除去するために、特別な高温工程（例えば、凹部１０７のシリコン表面を露出させた後、例えば９００℃の水素雰囲気で３分程度の熱処理）を行って、凹部１０７のシリコン表面のＳｉ原子を動かした。
【０１１２】
このとき、シリコン原子は凹部１０７のシリコン表面の面積が最小になるように動くので、凹部１０７のシリコン表面のエッチングダメージ等を回復させることができるが、この熱処理条件を調整（例えば、凹部１０７のシリコン表面を露出させた後、９５０℃の水素雰囲気で５分程度の熱処理に変更）することによって凹部１０７の形状を変化させることができる。
【０１１３】
すなわち、図１１（ｂ）に示すように、凹部１０７の底部をなだらかな円弧状に変形させることができる。このような構造をとると、凹部１０７の底部（ゲート絶縁膜１０９が形成される領域）に鋭角な角部が無くなるので、ゲート絶縁膜１０９の耐圧の向上を図ることができるとともに、チャネル部をなだらかにできるために電子の移動度の劣化を抑制することができ、これによりトランジスタ特性の向上を図ることができるようになる。
【０１１４】
（第６の実施形態）
図１２は、本発明の第６の実施形態に係る溝型チャネル構造のＭＯＳトランジスタの製造方法を示す工程断面図である。
【０１１５】
本実施形態が第１の実施形態と異なる点は、図１２（ａ）に示すように層間絶縁膜１０６をエッチングして溝を形成し、その溝の側壁にＳｉＯ2 膜からなるサイドウォール１１７を形成した後、図１２（ｂ）に示すように、層間絶縁膜１０６およびサイドウォール１１７をマスクにしてシリコン基板１０１をエッチングすることにより、凹部１０７を形成することにある。
【０１１６】
サイドウォール１１７は、全面に例えば厚さ２０ｎｍ程度のＳｉＯ2 膜を堆積した後、このＳｉＯ2 膜をＲＩＥ法にて全面エッチングするという、いわゆる側壁残しにより形成する。
【０１１７】
このような形成方法によれば、凹部１０７のチャネル長方向の幅の寸法を、リソグラフィの限界で決まる寸法よりも小さくできる。したがって、ゲート長の短いゲート電極を実現できる
通常のトランジスタでは、ゲート長（チャネル長さ）を短くすると、ショートチャネル効果が起こり、しきい値電圧（Ｖｔｈ）が低下してリーク電流が増加するなどの問題が発生する。
【０１１８】
しかし、本実施形態は、第１の実施形態と同様に、ソース・ドレイン拡散層１０４，１０５の接合深さが実質的にマイナスになるなどの理由により、ショートチャネル効果を抑えることができる。
【０１１９】
したがって、本実施形態によれば、サイドウォール１１７を形成して、チャネル長を短くすることにより、トランジスタの特性を向上させることが可能となる。
【０１２０】
（第７の実施形態）
本実施形態は、ゲート電極の、半導体基板の表面から突出する上部の厚さと、溝に埋め込まれた下部の厚さを、最適なトランジスタの性能が得られるように規定した例である。
【０１２１】
図１４は、膜厚が一定（例えばＨ＝０．１０μｍ）でゲート長（Ｌ）が異なる３種類のゲート電極を示し、図１５は、これらのゲート電極（タングステンからなる）のゲート長（Ｌgate）とゲート電極の配線抵抗との関係を示すグラフである。
【０１２２】
図１５から、ゲート長（Ｌgate）が０．２μｍから０．１μｍに、１／２に短くなった場合、ゲート電極の配線抵抗は、約２倍となっていることがわかる。従って、ゲート電極の配線抵抗が素子性能（駆動速度等）に大きく影響する場合には、これまで、素子の微細化のためのＬgateの短縮の要請に対して、ゲート電極の厚さを２倍にして素子性能の低下を防止していた。しかし、ゲート電極を厚くすると、ゲート電極が上方に突出し、段差が大きくなるため、平坦化のための層間絶縁膜を厚くしなければならず、そうすると層間絶縁膜に形成されるコンタクト孔のアスペクト比が大きくなり、コンタクトの形成が困難となるという問題があった。
【０１２３】
本実施形態に係るコンケーブ構造のトランジスタでは、ゲート電極の一部をＳｉ基板中に埋め込むことにより、上記問題を解決しており、埋め込みの深さとして、次の３つの形がある。
【０１２４】
（１）トランジスタ特性を劣化させることなく、最適な深さにゲート電極７０の一部がＳｉ基板６１中に埋め込まれている（図１６（ａ））。
【０１２５】
（２）浅く埋め込まれている（図１６（ｂ））。
【０１２６】
（３）深く埋め込まれている（図１６（ｃ））。
【０１２７】
ここで、ゲート電極７０のトータルの膜厚をＨ、ゲート電極７０がＳｉ基板６１上に突出している寸法をｈ、ソース・ドレイン拡散領域の接合深さをＸｊ、ゲート絶縁膜６９の厚さをｔOX、ソース・ドレイン拡散領域の底部のレベルとゲート電極７０の下方のチャネル領域のレベルとの差をｄとすると、図６５Ａ〜６５Ｃから分かるように、以下の式（１）が成立する。
【０１２８】
Ｈ＝ｈ＋Ｘｊ＋ｄ−ｔOX …（１）
本実施形態では、ｈとｄの最適値について検討する。
【０１２９】
図１７は、ゲート長Ｌgateとドレイン電流Ｉｄとの関係を示すグラフである。なお、ドレイン電流Ｉｄは、ゲート長Ｌgate＝０．２０μｍの場合を１として規格化した値である。ここでは、Ｌgate＝０．２０μｍのトランジスタとして、Ｘｊ、ｔOX等の値は、最適化されている。
【０１３０】
図１７から、ゲート長Ｌgateが長くなるに従って、ドレイン電流Ｉｄは低下していることがわかる。ドレイン電流Ｉｄが２０％以上低下すると、素子の動作に影響が生ずるので、ドレイン電流Ｉｄの２０％の低下、即ちチャネル長Ｌ＝０．２５μｍ（Ｌgateの２５％増）がチャネル長Ｌの上限であることがわかる。
【０１３１】
図１６（ａ）〜（ｃ）に示すようなコンケーブ構造のトランジスタの場合、ゲート電極７０の埋め込みの深さが深ければ深いほど、トータルのチャネル長さ（ｌ1 、ｌ2 、ｌ3 ）は長くなる。これは、溝の側面もチャネル長に寄与するからである。
【０１３２】
これらの結果から、トランジスタの性能上、ゲート長Ｌgate（溝底部のチャネル長）およびｄは、次の式を満たすことが望ましい。
【０１３３】
ｄ＜Ｌgate×０．２５／２ …（２）
次に、図１８を参照して、ｄの下限について検討する。
【０１３４】
ゲートがコンケーブ構造ではない平面構造のトランジスタの場合、ショートチャネル効果を防止するために、ソース・ドレイン拡散領域の接合深さＸｊを浅くすることが重要である。例えば、Ｘｊ＝０．１μｍのトランジスタに比べ、Ｘｊ＝０．０５μｍのトランジスタの方がショートチャネル効果を低減出来ることが知られている。しかし、従来の平面構造のトランジスタでは、Ｘｊ＝０μｍとすることは原理的に不可能である。
【０１３５】
これに対し、本実施形態のようなコンケーブ構造のトランジスタでは、ｄの値を変えることにより、Ｘｊを見掛上、マイナスにすることが可能である。このことは、コンケーブ構造のトランジスタにおいて、ショートチャネル効果を著しく低減できることを示している。即ち、図１８に示すように、ｄ＝０（Ｘｊ＝０に相当）からｄ＝０．０１μｍ、ｄ＝０．０２μｍと、ｄを増加させることにより、ショートチャネル効果を低減できることがわかる。従って、ショートチャネル効果を抑制するためには、ｄ＞０であることが重要である。なお、ｄ＞０．０２μｍでは、ショートチャネル効果の抑制効果は飽和している。
【０１３６】
次に、ゲート電極のＳｉ基板上に突出している部分の高さｈについて考える。図１９は、ｈがｈ1 の場合、図２０は、ｈがｈ1 より大きいｈ2 である場合をそれぞれ示す。Ｌ＝０．２０μｍの場合を例にとって、Ｌ＝０．２０μｍの設計ルールに従って、コンタクト孔８０のアスペクト比（図中のｈ／Ｗに相当）を計算すると、図２１に示すようになる。
【０１３７】
図１９において、ｈ1 ＝０．２０μｍの場合、コンタクト孔８０のアスペクト比は１である。しかし、図２１において、ｈ2 ＝０．６μｍの場合、コンタクト孔８０のアスペクト比は３にもなる。このように大きなアスペクト比では、コンタクト孔８０の形成およびコンタクトプラグの埋め込みが困難となるばかりか、コンタクトプラグの抵抗も増加してしまう。
【０１３８】
しかし、ｈが大きければ大きいほど、ゲート電極７０の配線抵抗を低下させることが出来る。このことから、ｈは、トランジスタ特性において、ゲート電極の配線抵抗の低下と、コンタクトプラグの抵抗増加および埋め込み困難性とのトレードオフによって決定される値であることがわかる。
【０１３９】
従来のコンタクト形成の例およびトランジスタの特性の点から、コンタクト孔のアスペクト比は３以下にすることが望ましいことがわかっている。従って、ゲート電極の配線抵抗を考慮して、最低膜厚がゲート長Ｌより大きいことにすると、ゲート長Ｌを最小の設計寸法（デザインルール）として、次の式が成立する。
【０１４０】
Ｌgate＜ｈ＜ゲート長Ｌ×３ …（３）
以上の関係をまとめると、以下のようになる。
【０１４１】
Ｌ＋Ｘｊ−ｔOX＜Ｈ＜３×Ｌgate
Ｌ＋Ｘｊ−ｔOX＜Ｈ＜３．１２５×Ｌgate＋Ｘｊ−ｔOX …（４）
各デザインルール（Ｌ＝０．２０μｍ，０．１５μｍ，０．１０μｍ）におけるＸｊ、ｄmax 、ｈmax 、ｔOX、Ｈmin 、Ｈmax の値は、以下の表のようになる。
【０１４２】
【表１】
（注）ソース／ドレイン領域の抵抗を下げるために、Ｘｊは、一定値０．１０μｍとした。
【０１４４】
Ｈmin とＨmax とをまとめたのが、図２２である。図２２に示すように、Ｈmin とＨmax との間に入るように、各設計ルールにおいてゲート電極の厚みを調整することが必要である。
【０１４５】
図２３（ａ）〜（ｃ）は、ゲート電極７０の厚みおよびＳｉ基板６１内に埋め込まれた部分の深さを種々変化させたトランジスタを示す。以上のことを考慮すると、図２３（ａ）に示すように、Ｓｉ基板６１内に埋め込まれた部分の深さが浅過ぎると、ショートチャネル効果を抑制することが困難であり、図２３（ｃ）に示すように、Ｓｉ基板６１内に埋め込まれた部分の深さが深過ぎると、トランジスタのドレイン電流が低下し、図２３（ｄ）に示すように、ゲート電極７０の厚みが薄いと、ゲート電極７０の配線抵抗が大きくなってしまう。従って、図２３（ｂ）に示すような構造が最適である。
【０１４６】
図２３（ｂ）に示すような構造とすることにより、ゲート電極７０の配線抵抗の増大による素子特性の劣化、コンタクト孔のアスペクト比の増大によるコンタクトの形成の困難さ、およびコンタクト抵抗の増大による素子特性の劣化を防止することが出来る。
【０１４７】
なお、本発明は、上記実施形態に限定されるものではない。例えば、上記実施形態では、ゲート絶縁膜の膜厚に関して、詳述しなかったが、例えば３．３Ｖ系と２．５Ｖ系などのように異なる複数の電圧に対応するために、ゲート絶縁膜の膜厚が異なる複数種のＭＯＳトランジスタを形成しても良い。
【０１４８】
このようにするには、例えばゲート電極の工程前に、所望の膜厚のゲート絶縁膜を形成するトランジスタ領域外をマスクで覆って上記所望のトランジスタ領域に所望のゲート絶縁膜を選択的に形成する工程を繰り返せば良い。
【０１４９】
あるいは、所望の膜厚のゲート絶縁膜およびゲート電極を全てのトランジスタ領域に形成した後、上記所望の膜厚のゲート絶縁膜を形成するべきトランジスタ領域をマスクで覆って他のトランジスタ領域のゲート絶縁膜およびゲート電極を除去する工程を繰り返しても良い。
【０１５０】
このように同一チップ内にゲート絶縁膜の膜厚が異なる複数種のＭＯＳトランジスタを形成すれば、例えばｐチャネルＭＯＳトランジスタおよびｎチャネルＭＯＳトランジスタのパフォーマンスをそれぞれ最大にできたり、あるいはメモリセル部のＭＯＳトランジスタおよび周辺回路制御部のＭＯＳトランジスタのパフォーマンスをそれぞれ最大にできる。
【０１５１】
また、ゲート絶縁膜の材料が異なる複数種のＭＯＳトランジスタを形成しても良い。
【０１５２】
このようにするには、例えばまず第１のゲート絶縁膜（例えばＳｉＯ2 膜とその上に形成されたＴａ2 Ｏ5 膜との積層絶縁膜）を形成した後、この第１のゲート絶縁膜上にゲート電極（例えばＲｕ膜）を全てのトランジスタ領域に形成する。
【０１５３】
次に、第２のゲート絶縁膜（例えばＰＺＴ膜等の強誘電体膜）を形成したい領域のトランジスタ領域の第１のゲート絶縁膜および第１のゲート電極を選択的に除去した後、そのトランジスタ領域に第２のゲート絶縁膜および第１のゲート電極を選択的に形成する。このとき、必要であれば、第１のゲート電極と材料が異なる第２のゲート電極を第２のゲート絶縁膜上に形成しても良い。以上の工程を必要な数だけ繰り返す。
【０１５４】
このように同一チップ内にゲート絶縁膜の材料が異なる複数種のＭＯＳトランジスタを形成すれば、例えばｐチャネルＭＯＳトランジスタおよびｎチャネルＭＯＳトランジスタのパフォーマンスをそれぞれ最大にできたり、あるいはメモリセル部のＭＯＳトランジスタおよび周辺回路制御部のＭＯＳトランジスタのパフォーマンスをそれぞれ最大にできる。
【０１５５】
また、強誘電体膜をゲート絶縁膜に用いた強誘電体メモリ素子と高誘電体膜をゲート絶縁膜に用いたトランジスタを同じトランジスタ構造で一連のプロセスで連続して形成でき、これにより高集積メモリチップを簡単なプロセス工程実現できるようになる。
【０１５６】
その他、本発明の要旨を逸脱しない範囲で、種々変形して実施できる。
【０１５７】
【発明の効果】
以上説明したように、本発明によれば、層間絶縁膜を貫通し、かつ素子形成領域の半導体基板の途中の深さまで達した凹部内にゲート電極を埋め込み、かつ上記凹部を挟むように半導体基板の表面にソース・ドレイン拡散層を形成することにより、ゲート電極のソース・ドレイン拡散層上への張り出しを無くすことができるので、溝型チャネル構造のＭＯＳトランジスタの微細化を図れる半導体装置およびその製造方法を実現できるようになる。
【０１５８】
また、ゲート電極の一部が基板中に埋め込まれているので、ゲート電極の抵抗を下げるためにゲート電極の膜厚が厚くしても、ゲート電極による段差を緩和することが出来る。
【０１５９】
更に、ゲート電極の基板中に埋め込まれている部分の寸法と基板の表面から突出している部分の寸法とを所定の範囲に規定することにより、最適な性能を有する半導体素子を得ることが可能である。
【図面の簡単な説明】
【図１】本発明の第１の実施形態に係る溝型チャネル構造のＭＯＳトランジスタを示す平面図および断面図
【図２】本発明の第１の実施形態に係る溝型チャネル構造のＭＯＳトランジスタの製造方法を示す平面図および断面図
【図３】本発明の第１の実施形態に係る溝型チャネル構造のＭＯＳトランジスタの製造方法を示す平面図および断面図
【図４】本発明の第１の実施形態に係る溝型チャネル構造のＭＯＳトランジスタの製造方法を示す平面図および断面図
【図５】本発明の第１の実施形態に係る溝型チャネル構造のＭＯＳトランジスタの製造方法を示す平面図および断面図
【図６】本発明の第１の実施形態に係る溝型チャネル構造のＭＯＳトランジスタの製造方法を示す平面図および断面図
【図７】本発明の第１の実施形態に係る溝型チャネル構造のＭＯＳトランジスタの製造方法を示す平面図および断面図
【図８】本発明の第２の実施形態に係る溝型チャネル構造のＭＯＳトランジスタを示す断面図
【図９】本発明の第３の実施形態に係る溝型チャネル構造のＭＯＳトランジスタを示す平面図および断面図
【図１０】本発明の第４の実施形態に係る溝型チャネル構造のＭＯＳトランジスタを示す平面図および断面図
【図１１】本発明の第５の実施形態に係る溝型チャネル構造のＭＯＳトランジスタを示す平面図および断面図
【図１２】本発明の第６の実施形態に係る溝型チャネル構造のＭＯＳトランジスタを示す工程断面図
【図１３】従来の溝型チャネル構造のＭＯＳトランジスタを示す断面図
【図１４】本発明の第７の実施形態における膜厚が一定でゲート長が異なる３種類のゲート電極を示す斜視図
【図１５】本発明の第７の実施形態におけるゲート電極のゲート長（Ｌgate）とゲート電極の配線抵抗との関係を示す特性図
【図１６】本発明の第７の実施形態におけるゲート電極のＳｉ基板内に埋め込まれた深さが異なるトランジスタを示す断面図
【図１７】本発明の第７の実施形態におけるゲート長Ｌgateとドレイン電流Ｉｄとの関係を示す特性図
【図１８】本発明の第７の実施形態におけるゲート長Ｌgateとしきい値電圧との関係を示す特性図
【図１９】本発明の第７の実施形態におけるゲート電極のＳｉ基板上に突出している部分の高さが異なるトランジスタを示す断面図
【図２０】本発明の第７の実施形態におけるゲート電極のＳｉ基板上に突出している部分の高さが異なるトランジスタを示す断面図
【図２１】本発明の第７の実施形態におけるゲート電極のＳｉ基板上に突出している部分の高さとコンタクト孔のアスペクト比との関係を示す特性図
【図２２】各デザインルールにおけるＨmin とＨmax を示す特性図
【図２３】ゲート電極の厚みおよびＳｉ基板内に埋め込まれた部分の深さを種々変化させたトランジスタを示す断面図。
【符号の説明】
６１，１０１…シリコン基板
６６，１０７，１１１…層間絶縁膜
６９，１０９，１１４…ゲート絶縁膜
７０，１１０…ゲート電極
８０，１１２…コンタクトホール
７３，１１３…配線
１０２…素子分離絶縁膜
１０３…ＳｉＯ2 膜
１０４…ソース・ドレイン拡散層
１０５…ソース・ドレイン拡散層（ＬＤＤ）
１０６…層間絶縁膜
１０７…凹部
１０８…チャネルイオン注入層
１１５…プラグ電極
１１７…サイドウォール
Claims (6)
- 半導体基板と、
この半導体基板に形成された溝の底面および側面に形成されたゲート絶縁膜と、
前記底面および側面にゲート絶縁膜が形成された溝内に下部が埋め込まれ、上部が前記半導体基板の表面から突出するゲート電極と、
前記ゲート電極を挟むように、前記半導体基板の表面領域に形成されたソース領域およびドレイン領域と
を具備し、前記溝に沿って形成されたチャネル領域のチャネル長をＬ、前記ゲート絶縁膜の厚さをｔOX、前記ゲート電極の厚さをＨ、ゲート電極の長さをＬgate、ソース・ドレイン拡散層の接合深さをＸｊとすると、下記式を満たすことを特徴とする半導体装置。
Ｌ＋Ｘｊ−ｔOX＜Ｈ＜３．１２５×Ｌgate＋Ｘｊ−ｔOX - 前記ゲート絶縁膜は、堆積絶縁膜であることを特徴とする請求項１に記載の半導体装置。
- 前記ゲート電極は、素子分離絶縁膜よりも深く前記半導体基板内に形成されていることを特徴とする請求項１に記載の半導体装置。
- 前記半導体基板内の前記溝の底部は、丸みを持って形成されていることを特徴とする請求項１に記載の半導体装置。
- 半導体基板の表面に１対のソース・ドレイン拡散層となる拡散層を形成する工程と、前記半導体基板上に層間絶縁膜を形成する工程と、前記層間絶縁膜および前記半導体基板を選択的に除去して溝を形成するとともに、この溝によって前記拡散層を２つに分離することによりソース・ドレイン拡散層を形成する工程と、前記溝の底面および側面にゲート絶縁膜を形成する工程と、前記底面および側面にゲート絶縁膜が形成された溝内に、下部が埋め込まれ、上部が前記半導体基板の表面から突出するように、ゲート電極を形成する工程とを具備し、前記溝に沿って形成されたチャネル領域のチャネル長をＬ、前記ゲート絶縁膜の厚さをｔOX、前記ゲート電極の厚さをＨ、ゲート電極の長さをＬgate、ソース・ドレイン拡散層の接合深さをＸｊとすると、下記式を満たすことを特徴とする半導体装置の製造方法。
Ｌ＋Ｘｊ−ｔOX＜Ｈ＜３．１２５×Ｌgate＋Ｘｊ−ｔOX - 前記ソース・ドレイン拡散層の形成後に、前記溝を充填するように全面に導電膜を形成し、次に前記溝の外部の前記導電膜をＣＭＰ法を用いて研磨除去することにより、前記導電膜からなるゲート電極を埋込み形成することを特徴する請求項５に記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18530298A JP3892588B2 (ja) | 1997-12-26 | 1998-06-30 | 半導体装置およびその製造方法 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9-366810 | 1997-12-26 | ||
| JP36681097 | 1997-12-26 | ||
| JP18530298A JP3892588B2 (ja) | 1997-12-26 | 1998-06-30 | 半導体装置およびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11243195A JPH11243195A (ja) | 1999-09-07 |
| JP3892588B2 true JP3892588B2 (ja) | 2007-03-14 |
Family
ID=26503022
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18530298A Expired - Fee Related JP3892588B2 (ja) | 1997-12-26 | 1998-06-30 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3892588B2 (ja) |
Families Citing this family (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001144032A (ja) * | 1999-11-17 | 2001-05-25 | Tokyo Electron Ltd | ＴｉＳｉＮ薄膜およびその成膜方法、半導体装置およびその製造方法、ならびにＴｉＳｉＮ薄膜の成膜装置 |
| KR100338783B1 (en) | 2000-10-28 | 2002-06-01 | Samsung Electronics Co Ltd | Semiconductor device having expanded effective width of active region and fabricating method thereof |
| JP2002184957A (ja) * | 2000-12-13 | 2002-06-28 | Sony Corp | 半導体装置およびその製造方法 |
| US20030098489A1 (en) | 2001-11-29 | 2003-05-29 | International Business Machines Corporation | High temperature processing compatible metal gate electrode for pFETS and methods for fabrication |
| JP4567969B2 (ja) * | 2003-10-28 | 2010-10-27 | 東部エレクトロニクス株式会社 | 半導体素子のトランジスタ製造方法 |
| JP2006253547A (ja) * | 2005-03-14 | 2006-09-21 | Oki Electric Ind Co Ltd | 半導体記憶装置及びその製造方法 |
| JP5063913B2 (ja) * | 2005-04-04 | 2012-10-31 | 三星電子株式会社 | 多層ゲート構造を備える半導体素子及びそれの製造方法 |
| KR100680415B1 (ko) * | 2005-05-31 | 2007-02-08 | 주식회사 하이닉스반도체 | 반도체 소자의 제조 방법 |
| JP4309872B2 (ja) | 2005-06-17 | 2009-08-05 | 株式会社東芝 | 不揮発性半導体記憶装置およびその製造方法 |
| JP2007194333A (ja) * | 2006-01-18 | 2007-08-02 | Elpida Memory Inc | 半導体装置の製造方法 |
| CN103187256B (zh) * | 2011-12-29 | 2015-07-08 | 中芯国际集成电路制造(上海)有限公司 | 金属栅极的形成方法 |
-
1998
- 1998-06-30 JP JP18530298A patent/JP3892588B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH11243195A (ja) | 1999-09-07 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100385408B1 (ko) | 반도체 장치 및 그 제조 방법 | |
| KR100296004B1 (ko) | 반도체장치및그제조방법 | |
| JP4931267B2 (ja) | 半導体装置 | |
| US6992358B2 (en) | Semiconductor device and method for manufacturing the same | |
| US7968924B2 (en) | Semiconductor device and a method of manufacturing the same | |
| JP3600476B2 (ja) | 半導体装置の製造方法 | |
| JP2002118255A (ja) | 半導体装置およびその製造方法 | |
| JP3132435B2 (ja) | 半導体装置の製造方法 | |
| JP2008529279A (ja) | パワーダイオードを包含する集積回路 | |
| JPH118379A (ja) | 半導体装置及びその製造方法 | |
| JP2001217403A (ja) | 半導体集積回路装置およびその製造方法 | |
| JP3892588B2 (ja) | 半導体装置およびその製造方法 | |
| US20030151098A1 (en) | Semiconductor device having dual-gate structure and method of manufacturing the same | |
| US8004050B2 (en) | Semiconductor device comprising gate electrode having arsenic and phosphorous | |
| JPH1174508A (ja) | 半導体装置及びその製造方法 | |
| JP4134001B2 (ja) | 半導体装置の製造方法 | |
| US7238975B2 (en) | Nonvolatile semiconductor memory device and manufacturing method therefor | |
| US7279367B1 (en) | Method of manufacturing a thyristor semiconductor device | |
| JPH0697190A (ja) | Ｍｏｓトランジスタの製造方法 | |
| JP3937894B2 (ja) | 半導体装置 | |
| JPH10163338A (ja) | 半導体装置とその製造方法 | |
| JP2001024186A (ja) | 半導体装置の製造方法 | |
| US20220157972A1 (en) | Fin-based laterally-diffused metal-oxide semiconductor field effect transistor | |
| JP4564467B2 (ja) | Ｍｉｓ型トランジスタおよびその製造方法 | |
| JP3725137B2 (ja) | 半導体装置の製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20040728 |
|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20040728 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20060908 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20060912 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20061110 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20061205 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20061207 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091215 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101215 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111215 Year of fee payment: 5 |
|
| LAPS | Cancellation because of no payment of annual fees |