JPH11243195A

JPH11243195A - 半導体装置およびその製造方法

Info

Publication number: JPH11243195A
Application number: JP18530298A
Authority: JP
Inventors: Katsuhiko Hieda; 克彦稗田
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1997-12-26
Filing date: 1998-06-30
Publication date: 1999-09-07
Anticipated expiration: 2018-06-30
Also published as: JP3892588B2

Abstract

(57)【要約】【課題】素子の微細化を可能とするとともに、ゲート
電極の抵抗を下げ、ゲート電極による段差を緩和した半
導体装置およびその製造方法を提供すること。【解決手段】半導体基板と、この半導体基板に形成さ
れた溝の底面および側面に形成されたゲート絶縁膜と、
前記底面および側面にゲート絶縁膜が形成された溝内に
下部が埋め込まれ、上部が前記半導体基板の表面から突
出するゲート電極と、前記ゲート電極を挟むように、前
記半導体基板の表面領域に形成されたソース領域および
ドレイン領域とを具備し、前記半導体基板の表面から突
出するゲート電極の上部の厚さは、前記溝に埋め込まれ
た前記ゲート電極の下部の厚さの２倍以上であることを
特徴とする。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ゲート電極の一部
が基板に埋め込まれた、いわゆる溝型チャネル構造のＭ
ＯＳトランジスタを有する半導体装置およびその製造方
法に関する。

【０００２】

【従来の技術】シリコン酸化膜（ＳｉＯ₂膜）をゲート
酸化膜として用いるＭＯＳトランジスタにおいて、ゲー
ト酸化膜の薄膜化はトランジスタのショートチャネル効
果抑制を進める上で重要な役割を果たしている。しか
し、ダイレクト・トンネリングが起こる膜厚よりゲート
酸化膜を薄くすること（例えば３ｎｍ程度より薄い膜
厚）は、トランジスタの信頼性上問題であると考えられ
ている。

【０００３】また、従来のポリサイドゲート構造（ポリ
シリコン膜とシリサイド膜の積層構造）では、ゲート電
極幅が微細化するに従ってゲート電極の膜厚が大きくな
り、ゲート電極の段差が増加するので問題となってい
る。

【０００４】そこで、これらの問題に対する解決策とし
てメタルゲート電極を採用したり、あるいはＴａ₂Ｏ₅
膜などの高誘電体膜をゲート絶縁膜として用い、リーク
電流（ダイレクト・トンネリング）を抑えつつ酸化膜換
算膜厚を小さくする方法等が提案されている。

【０００５】しかし、メタルゲート電極は耐熱性の点で
問題がある。一方、ゲート絶縁膜に高誘電体膜を使った
ＭＯＳトランジスタには以下のような問題がある。

【０００６】ゲート絶縁膜（高誘電体膜）を形成した後
の８００℃から１０００℃におよぶ高温熱工程（例えば
ソース／ドレイン拡散層の形成、層間絶縁膜のリフロー
等）を経ると、シリコン基板とゲート絶縁膜との間の界
面反応、あるいはゲート絶縁膜とゲート電極との間の界
面反応が起こる。

【０００７】しかし、ゲート絶縁膜（高誘電体膜）は、
このような高温工程に耐えることは困難である。その結
果、ゲート絶縁膜は劣化し、電気的に特性の良いＭＯＳ
トランジスタを得ることが難しいといった問題があっ
た。

【０００８】また、他の解決策として、溝型チャネル構
造のＭＯＳ型トランジスタ（例えば西松他、Ｇｒｏｏｖ
ｅＧａｔｅＭＯＳＦＥＴ、８ｔｈＣｏｎｆ．Ｏｎ
ＳｏｌｉｄＳｔａｔｅＤｅｖｉｃｅ，ｐｐ．１７
９−１８３，１９７６）が提案されている。

【０００９】図１３に、従来の溝型チャネル構造のＭＯ
Ｓ型トランジスタの断面図を示す。図中、２０１はｐ型
シリコン基板、２０２は素子分離絶縁膜（ＳＴＩ）、２
０３はゲート絶縁膜、２０４はＬＤＤ、２０５は高不純
物濃度のソース・ドレイン拡散層、２０６は層間絶縁
膜、２０７はゲート電極（ポリシリコン膜）、２０８は
ソース・ドレイン配線電極を示している。

【００１０】この種の溝型チャネル構造のＭＯＳトラン
ジスタは、ゲート電極２０７がソース・ドレイン拡散層
２０５の上まで張り出しているため、例えば合わせずれ
によるゲート電極２０７とソース・ドレイン配線電極２
０８との短絡を防止する必要がある。

【００１１】そのためには、ゲート電極２０７とソース
・ドレイン配線電極２０８との間の距離を離せば良い
が、今度は素子の微細化が困難になるという問題が起こ
る。

【００１２】また、シリコン基板２０１をエッチングし
て形成した凹部のシリコン表面をチャネルに使用するの
で、エッチングダメージを除去することが求められる。
しかし、エッチングダメージを除去することは困難であ
るため、素子の特性が向上しないという問題があった。

【００１３】

【発明が解決しようとする課題】上述の如く、従来の溝
型チャネル構造のＭＯＳトランジスタは、ゲート電極が
ソース・ドレイン拡散層の上まで張り出しているため、
ゲート電極とソース・ドレイン配線電極との間の距離を
離す必要があり、素子の微細化が困難になるという問題
があった。

【００１４】また、従来のポリサイド（ポリシリコン膜
とシリサイド膜との積層膜）からなるゲート構造では、
ゲート電極の幅が微細化するに従って、ゲート電極の配
線抵抗を低下させるために、ゲート電極の膜厚を厚くし
ていた。このため、ゲート電極のチャネル長（Ｌ）方向
の寸法が小さくなるに従って、ゲート電極の段差が増加
するので、ゲート電極へのコンタクトの形成の際に、コ
ンタクト孔のアスペクト比が大きくなり、問題となって
いた。

【００１５】本発明は、上記事情を考慮してなされたも
ので、その目的は、素子の微細化を可能とした半導体装
置およびその製造方法を提供することにある。

【００１６】本発明の他の目的は、ゲート電極の抵抗を
下げるとともに、ゲート電極による段差を緩和した半導
体装置およびその製造方法を提供することにある。

【００１７】

【課題を解決するための手段】上記課題を解決するた
め、本発明は、半導体基板と、この半導体基板に形成さ
れた溝の底面および側面に形成されたゲート絶縁膜と、
前記底面および側面にゲート絶縁膜が形成された溝内に
下部が埋め込まれ、上部が前記半導体基板の表面から突
出するゲート電極と、前記ゲート電極を挟むように、前
記半導体基板の表面領域に形成されたソース領域および
ドレイン領域とを具備し、前記半導体基板の表面から突
出するゲート電極の上部の厚さは、前記溝に埋め込まれ
た前記ゲート電極の下部の厚さの２倍以上であることを
特徴とする半導体装置を提供する。

【００１８】また、本発明は、半導体基板と、この半導
体基板に形成された溝の底面および側面に形成されたゲ
ート絶縁膜と、前記底面および側面にゲート絶縁膜が形
成された溝内に下部が埋め込まれ、上部が前記半導体基
板の表面から突出するゲート電極と、前記ゲート電極を
挟むように、前記半導体基板の表面領域に形成されたソ
ース領域およびドレイン領域とを具備し、前記溝に沿っ
て形成されたチャネル領域のチャネル長をＬ、前記ゲー
ト絶縁膜の厚さをｔ_OX、前記ゲート電極の厚さをＨ、ゲ
ート電極の長さをＬ_gateとすると、下記式を満たすこと
を特徴とする半導体装置を提供する。

【００１９】Ｌ＋Ｘｊ−ｔ_OX＜Ｈ＜３．１２５×Ｌ_gate＋Ｘｊ−ｔ_OX かかる半導体装置において、前記ゲート絶縁膜は、堆積
絶縁膜とすることが出来る。

【００２０】また、前記ゲート電極は、素子分離絶縁膜
よりも深く前記半導体基板内に形成することが出来る。

【００２１】更に、前記半導体基板内の前記溝の底部
を、丸みを持って形成することが出来る。

【００２２】本発明は、半導体基板の表面に１対のソー
ス・ドレイン拡散層となる拡散層を形成する工程と、前
記半導体基板上に層間絶縁膜を形成する工程と、前記層
間絶縁膜および前記半導体基板を選択的に除去して溝を
形成するとともに、この溝によって前記拡散層を２つに
分離することによりソース・ドレイン拡散層を形成する
工程と、前記溝の底面および側面にゲート絶縁膜を形成
する工程と、前記底面および側面にゲート絶縁膜が形成
された溝内に、下部が埋め込まれ、上部が前記半導体基
板の表面から突出するように、かつ突出するゲート電極
の上部の厚さが前記溝に埋め込まれた前記ゲート電極の
下部の厚さの２倍以上となるように、ゲート電極を形成
する工程とを具備することを特徴とする半導体装置の製
造方法を提供する。

【００２３】また、本発明は、半導体基板の表面に１対
のソース・ドレイン拡散層となる拡散層を形成する工程
と、前記半導体基板上に層間絶縁膜を形成する工程と、
前記層間絶縁膜および前記半導体基板を選択的に除去し
て溝を形成するとともに、この溝によって前記拡散層を
２つに分離することによりソース・ドレイン拡散層を形
成する工程と、前記溝の底面および側面にゲート絶縁膜
を形成する工程と、前記底面および側面にゲート絶縁膜
が形成された溝内に、下部が埋め込まれ、上部が前記半
導体基板の表面から突出するように、ゲート電極を形成
する工程とを具備し、前記溝に沿って形成されたチャネ
ル領域のチャネル長をＬ、前記ゲート絶縁膜の厚さをｔ
_OX、前記ゲート電極の厚さをＨ、ゲート電極の長さをＬ
_gateとすると、下記式を満たす半導体装置装置の製造方
法を提供する。

【００２４】Ｌ＋Ｘｊ−ｔ_OX＜Ｈ＜３．１２５×Ｌ_gate＋Ｘｊ−ｔ_OX これらの半導体装置の製造方法において、前記ソース・
ドレイン拡散層の形成後に、前記溝を充填するように全
面に導電膜を形成し、次に前記溝の外部の前記導電膜を
ＣＭＰ法を用いて研磨除去することにより、前記導電膜
からなるゲート電極を埋込み形成することが出来る。

【００２５】本発明のより具体的な構成は以下の通りで
ある。

【００２６】（１）ゲート絶縁膜がＴａ₂Ｏ₅膜の単層
膜、またはＴａ₂Ｏ₅膜を含む積層膜である。

【００２７】（２）ゲート絶縁膜がＢａとＳｒとＴｉを
含む単層膜、またはＢａとＳｒとＴｉを含む積層膜であ
る。

【００２８】（３）ゲート電極がメタルゲート電極であ
る。

【００２９】（４）同一チップ内で膜厚の異なるゲート
絶縁膜が用いられている。

【００３０】（５）同一チップ内で材料の異なるゲート
絶縁膜が用いられている。

【００３１】（６）本発明、（４）または（５）におい
て、ゲート絶縁膜として強誘電体膜が用いられた領域と
ゲート絶縁膜として高誘電体膜が用いられた領域が存在
する。

【００３２】（７）ゲート電極が不純物をドープした多
結晶シリコン膜である。

【００３３】（８）低不純物濃度の拡散層（ＬＤＤ）を
形成した後、この拡散層の表面に高不純物濃度の拡散層
（ソース・ドレイン）を形成することにより、ＬＤＤ構
造を有するソース・ドレイン拡散層を形成する。

【００３４】以上のように、本発明に係る半導体装置に
よれば、ゲート電極の一部が基板中に埋め込まれている
ので、ゲート電極の抵抗を下げるためにゲート電極の膜
厚を厚くしても、ゲート電極による段差を緩和すること
が出来る。

【００３５】また、ゲート電極の基板中に埋め込まれて
いる部分の寸法と基板の表面から突出している部分の寸
法とを所定の範囲に規定することにより、最適な性能を
有する半導体装置を得ることが可能である。

【００３６】特に、ゲート絶縁膜として堆積絶縁膜（例
えばＣＶＤ絶縁膜）を用いることにおより、熱酸化膜等
に比べて、膜が凹部内側に張り出して形成される。すな
わち、リソグラフィの限界で決まる寸法よりも堆積絶縁
膜の膜厚の約２倍分だけチャネル長を短くできる。その
結果、短チャネル化が実現され、これによりトランジス
タの性能を向上させることができる。

【００３７】また、ＳＴＩ等の溝掘り型の素子分離を行
った場合には、素子分離絶縁膜と素子分離溝との境界部
に微少な窪みが生じても、その窪みはゲート絶縁膜（堆
積絶縁膜）で埋め込まれる。これにより、いわゆるコー
ナーデバイス（寄生トランジスタ）の発生を防止でき、
素子特性の劣化を防止できるようになる。

【００３８】また、ゲート電極を前記素子分離絶縁膜よ
りも深く半導体基板内に形成することにより、トランジ
スタの平面積を増加させずにチャネル幅を増加できる。
したがって、微細化を図れるという効果を維持したまま
チャネル電流の増加を図ることができる。

【００３９】更に、溝の底部を丸みをもって形成するこ
とにより、鋭角な角部が無くなるので、ゲート絶縁膜の
耐圧が向上したり、チャネルが丸くなってチャネル電流
が増加するなどのトランジスタ特性の向上を図ることが
できる。

【００４０】更にまた、ソース・ドレイン拡散層の底面
を溝の底面よりも上にあるようにすることにより、ソー
ス・ドレイン拡散層の接合深さが実質的にマイナスにな
り、これにより微細化を進めてもショートチャネル効果
を抑制できるようになる。

【００４１】また、本発明の半導体装置の製造方法によ
れば、本発明に係る溝型チャネル構造のＭＯＳトランジ
スタのソース・ドレイン拡散層をゲート電極と自己整合
的に形成できるようになる。

【００４２】また、ゲート絶縁膜は高温熱処理工程（例
えばソース・ドレイン拡散層の活性化工程、メタルゲー
ト電極の形成工程、ゲート電極の後酸化工程、リフロー
工程）の後に形成できるので、ゲート絶縁膜として、強
誘電体膜や高誘電体膜のように熱によって劣化しやすい
絶縁膜を用いることができるようになる。これにより、
例えば強誘電体膜を用いることによりゲート絶縁膜の酸
化膜換算膜厚を薄くでき、トランジスタの素子特性の改
善を図ることができる。

【００４３】また、特に、ＣＭＰ法を用いてゲート電極
を埋込み形成することにより、ＲＩＥ法を用いてゲート
電極を埋込み形成する場合とは異なり、ゲート電極形成
時のプラズマプロセスダメージ（例えばゲート絶縁膜の
絶縁破壊）の問題はない。また、ＣＭＰ法を用いた場合
とは異なり、メタル電極の材料の制約（例えば耐熱性）
が無くなる。

【００４４】

【発明の実施の形態】以下、図面を参照しながら、本発
明の実施の形態（以下、実施形態）について説明する。

【００４５】（第１の実施形態）図１は、本発明の第１
の実施形態に係る溝型チャネル構造のＭＯＳトランジス
タを示す図であり、図１（ａ）は平面図、図１（ｂ）は
同平面図のＡ−Ａ’断面図、図１（ｂ）は同平面図のＢ
−Ｂ’断面図である。以下の実施形態では、ｎチャネル
のＭＯＳトランジスタについて説明するが、ｐチャネル
のＭＯＳトランジスタの場合には各導電型を逆にすれば
良い。

【００４６】図中、１０１はｐ型のシリコン基板を示し
ており、このシリコン基板１０１の表面にはトレンチ型
の素子分離絶縁膜１０２が形成されている。シリコン基
板１０１上には層間絶縁膜１０６が形成されている。こ
こで、素子形成領域（ＡＡ：ＡｃｔｉｖｅＡｒｅａ）
のシリコン基板１０１の不純物濃度は、５×１０¹⁵ｃｍ
^-3程度である。

【００４７】素子分離絶縁膜１０２で規定された素子形
成領域の層間絶縁膜１０６からその下のシリコン基板１
０１にかけては凹部１０７が形成されている。この凹部
１０７は層間絶縁膜１０６を貫通し、シリコン基板１０
１の途中の深さまで達している。

【００４８】凹部１０７内にはゲート絶縁膜１０９を介
してゲート電極１１０が埋込み形成されている。ゲート
絶縁膜１０９は例えば厚さ４．０ｎｍ程度の熱酸化膜で
ある。

【００４９】ゲート絶縁膜１０９はシリコン基板１０１
とゲート電極１１０との界面に形成されている。したが
って、シリコン基板１０１内に埋め込まれた部分のゲー
ト電極１１０の底面および側面はゲート絶縁膜１０９で
覆われている。

【００５０】また、ゲート電極１１０は、例えばポリシ
リコン膜、またはＴｉＮ膜やＲｕ膜等のメタル膜で構成
されている。ゲート電極１１０のチャネル方向の幅は、
例えば０．１〜０．１５μｍ程度である。凹部１０７の
底面下のチャネル領域には、しきい値電圧を調整するた
めに、不純物濃度５×１０¹⁷ｃｍ^-3程度のチャネルイオ
ン注入層１０８が形成されている。

【００５１】低不純物濃度のｎ型のソース・ドレイン拡
散層１０４およびその上の高不純物濃度のｎ型のソース
・ドレイン拡散層１０５は、ゲート電極１１０と自己整
合的に形成されている。

【００５２】ここで、ソース・ドレイン拡散層１０４の
シリコン基板１０１の表面からの拡散深さ、不純物濃度
は、それぞれ０．２μｍ程度、５×１０¹⁹ｃｍ^-3程度で
ある。一方、ソース・ドレイン拡散層１０５の拡散深
さ、不純物濃度は、それぞれ０．１５μｍ程度、５×１
０²⁰ｃｍ^-3程度である。

【００５３】層間絶縁膜１０６，１１１にはゲート電極
１１０、ソース・ドレイン拡散層１０５に対してのコン
タクトホール１１２が開孔されており、このコンタクト
ホール１１２を介して配線１１３がゲート電極１１０、
ｎ型ソース・ドレイン拡散層１０５にコンタクトしてい
る。

【００５４】ここで、層間絶縁膜１０６，１１１は例え
ばＳｉＯ₂膜であり、配線１１３は例えばＡｌ膜で形成
されている。

【００５５】このように構成された溝型チャネル構造の
ＭＯＳトランジスタによれば、層間絶縁膜１０６を貫通
し、かつ素子形成領域のシリコン基板１０１の途中の深
さまで達した凹部１０７内にゲート絶縁膜１０９を介し
てゲート電極１１０が埋め込まれ、かつ凹部１０７を挟
むようにシリコン基板１０１の表面にソース・ドレイン
拡散層１０４，１０５が形成されているので、ゲート電
極１１０がソース・ドレイン拡散層１０４，１０５の上
まで張り出すことはない。したがって、本実施形態によ
れば、溝型チャネル構造のＭＯＳトランジスタの微細化
を図れる。

【００５６】また、本実施形態によれば、ソース・ドレ
イン拡散層１０４，１０５の底面が凹部の底面のチャネ
ルよりも上にあるので、ソース・ドレイン拡散層１０
４，１０５の接合深さが実質的にマイナスになり、これ
により微細化を進めてもショートチャネル効果を抑制で
きるようになる。

【００５７】また、ソース・ドレイン拡散層１０４，１
０５の接合深さを実質的にマイナスに保ったままソース
・ドレイン拡散層１０４，１０５の接合深さを深くすれ
ば、ソース・ドレイン拡散層１０４，１０５の低抵抗化
を図ることができる。

【００５８】また、ゲート電極１１０の抵抗を下げるた
めにゲート電極１１０の高さを増加させても、ゲート電
極１１０の一部がシリコン基板１０１中に埋め込み形成
されているため、ゲート電極１１０によって形成される
段差を緩和できる。

【００５９】次に本実施形態の溝型チャネル構造のＭＯ
Ｓトランジスタの製造方法について説明する。図２〜図
７はその製造方法を示す工程図である。各図（ａ）は平
面図、各図（ｂ）は同平面図のＡ−Ａ’断面図を示して
いる。

【００６０】まず、図２に示すように、不純物濃度５×
１０¹⁵ｃｍ^-3程度のｐ型のシリコン基板１０１を用意す
る。あるいはｐ型シリコン基板の表面に例えば厚さ１μ
ｍ程度のｐまたはｎ型シリコン層をエピタキシャル成長
させてなる、いわゆるエピタキシャル基板を用いても良
い。

【００６１】なお、同一基板にｎチャネルおよびｐチャ
ネルのＭＯＳトランジスタを形成するいわゆるＣＭＯＳ
構造の場合には、シリコン基板１０１の（１００）面の
ｎチャネルトランジスタ形成領域にはｐ型ウェルを形成
し、ｐチャネルトランジスタ形成領域にはｎ型ウェルを
形成する。以下では、ｎチャネルトランジスタの場合に
ついて説明する。ｐチャネルＭＯＳトランジスタの場合
には、不純物の型を逆に変えれ良い。

【００６２】次に同図に示すように、例えば反応性イオ
ンエッチング（ＲＩＥ）法を用いてシリコン基板１０１
の表面に深さ約０．３５μｍ程度のトレンチを掘り、そ
のトレンチ内にＳｉＯ₂膜などの素子分離絶縁膜１０２
を埋め込むことにより、ＳＴＩ（ＳｈａｌｌｏｗＴｒ
ｅｎｃｈＩｓｏｌａｔｉｏｎ）と呼ばれる素子分離を
行う。

【００６３】次に同図に示すように、厚さ８．０ｎｍ程
度のＳｉＯ₂膜１０３を形成した後、このＳｉＯ₂膜１
０３上に例えばフォトレジストパターン（図示せず）を
形成し、これをマスクに用いて所望の領域にイオン注入
を行うことにより、低不純物濃度のソース・ドレイン拡
散層（ＬＤＤ）となる低不純物濃度のｎ型拡散層１０４
を形成する。イオン注入の条件は、例えばリン（Ｐ⁺）
のイオン注入であれば加速電圧７０ＫｅＶ程度、ドーズ
量４×１０¹³ｃｍ^-2程度である。

【００６４】続いて同レジストパターンをマスクに用い
てイオン注入を行うことにより、高不純物濃度のソース
・ドレイン拡散層となる高不純物濃度のｎ型拡散層１０
５を低不純物濃度のｎ型拡散層１０４の表面に形成す
る。イオン注入の条件は、例えば砒素（Ａｓ）のイオン
注入であれば、加速電圧３０ＫｅＶ程度、ドーズ量５×
１０¹⁵ｃｍ^-2程度である。この後、マスクとして用いた
フォトレジストパターンを剥離する。

【００６５】なお、本実施形態では、ドレイン基板の電
界を緩和するためにＬＤＤ構造のソース・ドレイン拡散
層を形成するが、低不純物濃度または高不純物濃度のソ
ース・ドレイン拡散層のみのを形成しても良い（シング
ル・ソース・ドレイン方式）。

【００６６】次に同図に示すように、全面にＳｉＯ₂か
らなる厚さ２００ｎｍ程度の層間絶縁膜１０６を例えば
ＣＶＤ法を用いて形成した後、例えば８００℃程度のＮ
₂雰囲気中で３０分程度デンシファイを行う。

【００６７】この熱工程はｎ型拡散層１０４，１０５中
の不純物の活性化も兼ねている。また、ｎ型拡散層１０
４，１０５の深さ（Ｘｊ）を抑えたいときは、デンシフ
ァイの温度を７５０℃程度に低温化して、９５０℃で１
０秒程度のＲＴＡ（ＲａｐｉｄＴｈｅｒｍａｌＡｎ
ｎｅａｌ）プロセスを併用してｎ型拡散層１０４，１０
５中の不純物の活性化を行っても良い。

【００６８】次に図３に示すように、ゲート電極が形成
される領域に、層間絶縁膜１０６を貫通し、シリコン基
板１０１の途中の深さまで達した凹部１０７をレジスト
（図示せず）をマスクにエッチングにより形成するとと
もに、凹部１０７によりｎ型拡散層１０４，１０５を２
つに分離することによって、１対の低不純物濃度のソー
ス・ドレイン拡散層（ＬＤＤ）１０４およびその上に１
対の高不純物濃度のソース・ドレイン拡散層１０５を形
成する。

【００６９】具体的には、例えばフォトレジストパター
ン（図示せず）をマスクに用いて、ゲート電極が形成さ
れる領域のＳｉＯ₂膜１０３、層間絶縁膜１０６、シリ
コン基板１０１をＲＩＥ法にてエッチングすることによ
り、底面が基板表面から０．３０μｍ程度の位置にある
凹部１０７を形成する。

【００７０】その後、凹部１０７を形成する際のエッチ
ング時に生じたエッチングポリマー層（図示せず）等を
除去した後、シリコン基板１０１のシリコン表面を露出
させ、例えば９００℃の水素雰囲気中で３分程度熱処理
を行うことにより、凹部１０７表面のＳｉ原子を動か
す。

【００７１】このとき、シリコン原子はシリコン表面積
が最小になるように動くので、凹部１０７を形成する際
のエッチング時に生じたダメージ等を回復させることが
できる。もちろん、これ以外のエッチング・ダメージ回
復および除去の手段を用いても良い。

【００７２】次に同図に示すように、凹部１０７の底面
の露出したシリコン表面に厚さ５ｎｍ程度のダミーＳｉ
Ｏ₂膜（図示せず）を例えば熱酸化法により形成した
後、層間絶縁膜１０６等またはフォトレジスト（図示せ
ず）をマスクに用いて、凹部１０７の底面下のシリコン
基板１０１（チャネル領域）に対して選択的にチャネル
イオン注入を行って、チャネルイオン注入層１０８を形
成する。

【００７３】ｎチャネルトランジスタの場合、例えば
０．７Ｖ程度のしきい値電圧（Ｖｔｈ）を設定するため
には、例えば加速電圧１０ＫｅＶ、ドーズ量５×１０¹²
ｃｍ^-2程度の条件でボロン（Ｂ⁺）をイオン注入し、チ
ャネル領域にｐ型のチャネルイオン注入層１０８を選択
的に形成する。

【００７４】この工程は、図２の工程の段階でＳｉＯ_２
膜１０３を通して全面にイオン注入を行なうようにして
も良いが、その場合には選択的なチャネルイオン注入を
行うことができない。

【００７５】また、チャネルイオン注入層１０８中の不
純物の活性化は、この後、例えばＲＴＡ（Ｒａｐｉｄ
ＴｈｅｒｍａｌＡｎｎｅａｌ）を用いて８００℃、１
０秒程度の熱処理で行っても良い。

【００７６】この後の熱工程を考慮して、トランジスタ
のショート・チャネル効果を抑制できるように、チャネ
ル領域（チャネルイオン注入層１０８）の不純物プロフ
ァイルを最適化する。

【００７７】次に図４に示すように、ダミーＳｉＯ_２膜
（図示せず）を除去した後、熱酸化により基板表面の凹
部１０７の内面（底面、側面）にゲート絶縁膜（熱酸化
膜）１０９を形成する。また、酸化膜の表面を熱窒化し
た膜をゲート絶縁膜に用いても良い。さらに、ＣＶＤ−
ＳｉＯ₂膜、ＣＶＤ−ＳｉＯＮ膜、またはＣＶＤ−Ｓｉ
₃Ｎ₄膜を含む積層膜をゲート絶縁膜に用いても良い。

【００７８】次に図５に示すように、凹部１０７の内部
を充填するように、ゲート電極となる導電膜１１０を全
面に形成する。導電膜１１０としては、例えば不純物を
高濃度にドープしたポリシリコン膜やメタル膜を用い
る。メタル膜としては、例えばＲｕ膜、ＴｉＮ膜、Ｗ
膜、タングステンナイトライド膜（ＷＮ_x）膜、ＷＳｉ
₂ _膜、ＴｉＳｉ₂膜またはこれらの積層膜があげられ
る。もちろん、ＣＶＤ−ＳｉＯ₂膜、ＣＶＤ−ＳｉＯＮ
膜、ＣＶＤ−Ｓｉ₃Ｎ₄膜を含む積層膜をゲート絶縁膜
に用いた場合には、不純物をドープしたポリシリコン膜
をゲート電極として用いても良い。

【００７９】次に図６に示すように、凹部１０７の外部
の導電膜１１０をＣＭＰ法により研磨除去することによ
り、凹部１０７の内部にゲート電極１１０を埋込み形成
する。

【００８０】次に図７に示すように、全面にＳｉＯ₂膜
からなる厚さ１５０ｎｍ程度の層間絶縁膜１１１を形成
した後、ソース・ドレイン拡散１０５、ゲート電極１１
０に対してのコンタクトホール１１２を層間絶縁膜１０
６，１１１に開孔する。

【００８１】最後に、Ａｌ膜またはＡｌ−Ｃｕ膜等のメ
タル膜を全面に形成し、このメタル膜をパターニングし
て、図１に示すように配線１１３を形成した後、パッシ
ベーション膜（図示せず）を全面に形成して、トランジ
スタの基本構造が完了する。

【００８２】本実施形態の製造方法によれば、ソース・
ドレイン拡散層１０４，１０５をゲート電極１１０と自
己整合的に形成できるようになる。

【００８３】また、ＣＭＰ法を用いてゲート電極１１０
を埋込み形成しているので、ＲＩＥ法を用いてゲート電
極を埋込み形成する場合とは異なり、ゲート電極形成時
のプラズマプロセスダメージ（例えばゲート絶縁膜１０
９の絶縁破壊、ゲート絶縁膜１０９の信頼性低下）の問
題はない。

【００８４】また、ＣＭＰ法を用いてゲート電極１１０
を埋込み形成しているので、ＲＩＥ法を用いた場合とは
異なり、メタルゲート電極を用いてもその材料の制約
（例えばエッチング性についての制約）はない。

【００８５】また、チャネル領域に不純物イオンを選択
的に注入することにより、チャネルイオン注入層１０８
を形成できるので、つまりソース・ドレイン拡散層１０
４，１０５にはよけいな不純物が導入されないので、ソ
ース・ドレインの接合容量およびソース・ドレイン拡散
層と基板間の逆方向ＰＮ接合リーク電流の増加を防止で
きる。

【００８６】また、チャネルイオン注入層１０８はソー
ス・ドレイン拡散層１０４，１０５の活性化アニールの
高温熱工程を受けないので、急峻な不純物プロファイル
を維持でき、短チャネル効果を抑えるのに最適な不純物
プロファイルを有するチャネルイオン注入層１０８を実
現できる。

【００８７】また、ソース・ドレイン拡散層１０４を得
るために、ＲＩＥ法による側壁残し工程が不要になるの
で、工程が簡略化する。

【００８８】（第２の実施形態）図８は、本発明の第２
の実施形態に係る溝型チャネル構造のＭＯＳトランジス
タを示す断面図である。なお、図１と対応する部分には
図１と同一符号を付してあり、詳細な説明は省略する
（他の実施形態も同様）。

【００８９】本実施形態が第１の実施形態と主として異
なる点は、熱酸化膜の代わりに堆積絶縁膜（例えばＣＶ
Ｄ絶縁膜）をゲート絶縁膜１１４に用いたことにある本
実施形態によれば、ゲート絶縁膜１１４として堆積絶縁
膜を用いているので、熱酸化膜等に比べて、凹部内側に
張り出して形成される。すなわち、リソグラフィの限界
で決まる寸法よりもゲート絶縁膜１１４の膜厚の約２倍
分だけ、チャネル長を短くできる。その結果、短チャネ
ル化が実現され、これによりランジスタの性能をさらに
向上させることができる。

【００９０】また、ＳＴＩ等の溝掘り型の素子分離を行
った場合には、素子分離絶縁膜１０２と素子分離溝との
境界部に微少な窪みが生じても、その窪みはゲート絶縁
膜１１４（堆積絶縁膜）で埋め込まれる。

【００９１】これにより、いわゆるコーナーデバイス
（寄生トランジスタ）の発生を防止でき、しきい値電圧
の変動等の素子特性の劣化を防止できるようになる。ま
た、溝型チャネル構造のＭＯＳトランジスタを集積形成
した場合には、ＭＯＳトランジスタ間のしきい値電圧等
の素子特性のばらつきを抑制できるようになる。

【００９２】次に本実施形態の溝型チャネル構造のＭＯ
Ｓトランジスタの製造方法について説明する。なお、ゲ
ート絶縁膜１１４を形成する前までの工程（ダミーＳｉ
Ｏ₂膜を除去するまでの工程）は同じなので省略する。

【００９３】まず、ＣＶＤ法等の堆積法を用いて堆積型
のゲート絶縁膜１１４を全面に形成する。例えば、ＣＶ
Ｄ法を用いて厚さ２０ｎｍ程度の高誘電体膜（例えばＴ
ａ₂Ｏ₅膜）をゲート絶縁膜１１４として形成する。

【００９４】このとき、凹部１０７のシリコン表面と高
誘電体膜（ゲート絶縁膜１１４）との界面に、いわゆる
界面準位等ができ難くするために、また、凹部１０７の
シリコン表面と高誘電体膜との界面での反応を防止する
ためには以下のようにすれば良い。

【００９５】すなわち、凹部１０７のシリコン表面に薄
い（例えば１ｎｍ程度）ＳｉＯ₂膜を形成した後に高誘
電体膜を形成したり、あるいはＮＨ₃ガス雰囲気中でＲ
ＴＰ（ＲａｐｉｄＴｈｅｒｍａｌＰｒｏｃｅｓｓ）
により凹部１０７のシリコン表面に直接窒化した膜を形
成した後に高誘電体膜を形成したり、あるいは厚さ１ｎ
ｍ程度のＳｉＯ₂膜の表面をＮＯ₂ガス等を用いて表面
窒化した、いわゆるオキシナイトライド膜などを介して
高誘電体膜（例えばＴａ₂Ｏ₅膜、（Ｂａ，Ｓｒ）Ｔｉ
Ｏ₃膜）を形成すると良い。

【００９６】また、ＣＶＤ−ＳｉＯ₂膜や、ＣＶＤ−Ｓ
ｉＯＮ膜や、ＣＶＤ−Ｓｉ₃Ｎ₄膜を含む積層絶縁膜を
ゲート絶縁膜１１４に用いても同じような効果が得られ
る。すなわち、成膜後に、例えば１０００℃、１０秒程
度のＲＴＰによる熱処理を行ってデンシファイすると、
凹部１０７のＳｉ表面と積層絶縁膜（ゲート絶縁膜１１
４）との界面の界面準位が減少したり、リーク電流が減
少するなど絶縁膜としての絶縁特性が改善されたりす
る。

【００９７】次にゲート絶縁膜１１４を介して凹部１０
７内にゲート電極１１０をＣＭＰ法を用いて埋込み形成
する。このときは、ゲート電極１１０の幅は、ゲート絶
縁膜１１４の膜厚の２倍分だけ細くなっている。すなわ
ち、トランジスタのチャネル長がリソグラフィーで決ま
る寸法よりさらに細くすることができる。

【００９８】ゲート電極１１０としては、例えば不純物
をドープしたポリシリコン膜や、メタル膜（例えばＲｕ
膜、ＴｉＮ膜、Ｗ膜、タングステンナイトライド（ＷＮ
_x）膜、ＷＳｉ₂膜、ＴｉＳｉ₂膜またはこれらの積層
膜）があげられる。もちろん、ＣＶＤ−ＳｉＯ₂膜、Ｃ
ＶＤ−ＳｉＯＮ膜、ＣＶＤ−Ｓｉ₃Ｎ₄膜を含む積層膜
をゲート絶縁膜に用いた場合には、不純物をドープした
ポリシリコン膜をゲート電極として用いても良い。

【００９９】この後の工程は第１の実施形態と同じであ
る。

【０１００】このような製造方法によれば、ソース・ド
レイン拡散層１０４，１０５の活性化およびリフロー工
程などの高温熱処理工程をゲート絶縁膜１１４の形成前
に行うことができる。

【０１０１】したがって、ゲート絶縁膜１１４およびゲ
ート電極１１０としてそれぞれ高誘電体膜およびメタル
膜を使用してもこれらの膜はソース・ドレイン拡散層の
活性化や平坦化のための高温工程を受けることがないの
で、リーク電流増加などのゲート絶縁膜１１４の劣化を
抑えることができる。ゲート絶縁膜１１４として高誘電
体膜を用いれば、ゲート絶縁膜１１４の酸化膜換算膜厚
を薄くできるので、トランジスタの素子特性の改善を図
ることができるようになる。

【０１０２】また、ＣＭＰ法を用いてゲート電極１１０
を埋込み形成しているので、ＲＩＥ法を用いた場合とは
異なり、メタルゲート電極の材料の制約（例えば耐熱
性）が無くなるので、高誘電体膜のリーク電流が下げら
れるようなメタルゲート電極を用いることができるよう
になる。

【０１０３】その他、第１の実施形態と同様な効果が得
られる。

【０１０４】（第３の実施形態）図９は、本発明の第３
の実施形態に係る溝型チャネル構造のＭＯＳトランジス
タを示す図であり、図９（ａ）は平面図、図９（ｂ）は
同平面図のＡ−Ａ’断面図である。

【０１０５】第１の実施形態では、コンタクトホール１
１２内にＡｌ等の金属からなる配線１１３を直接埋込み
形成したが、コンタクトホール１１２の開孔径が小さく
なるとＡｌ膜がコンタクトホール１１２の中に入ってい
かないので、配線１１３の信頼性が低下する。

【０１０６】そこで、本実施形態では、コンタクトホー
ル１１２の内面を覆うように例えばＴｉ膜／ＴｉＮ膜を
全面に形成し、続いてコンタクトホール１１２の内部を
充填するようにＷ膜を全面に形成した後、コンタクトホ
ール１１２の外部のＴｉ膜／ＴｉＮ膜およびＷ膜をＣＭ
Ｐ法等を用いて除去することにより、プラグ電極（コン
タクトプラグ）１１５を埋込み形成する。この後、配線
１１３を形成すれば、コンタクトホールのアスペクトが
高くても配線１１３の信頼性は高くなる。

【０１０７】（第４の実施形態）図１０は、本発明の第
４の実施形態に係る溝型チャネル構造のＭＯＳトランジ
スタを示す図であり、図１０（ａ）は平面図、図１０
（ｂ）は同平面図のＡ−Ａ’断面図、図１０（ｂ）は同
平面図のＢ−Ｂ‘断面図である。

【０１０８】本実施形態が第１の実施形態と異なる点
は、ゲート電極１１０が素子分離絶縁膜１０２よりも深
くシリコン基板１０１内に形成されていることにある。
言い換えれば凹部１０７の底が素子分離溝の底より下に
ある。例えば、凹部１０７の深さは０．４μｍ、素子分
離溝の深さは０．２５μｍである。

【０１０９】このような構成であれば、図１０（ｃ）に
示すようにチャネル幅を３次元的に形成できるため、ト
ランジスタの平面積を増加させずにチャネル幅を増加で
きる。したがって、微細化を図れるという効果を維持し
たままチャネル電流の増加を図ることができる。

【０１１０】（第５の実施形態）図１１は、本発明の第
５の実施形態に係る溝型チャネル構造のＭＯＳトランジ
スタを示す図であり、図１１（ａ）は平面図、図１１
（ｂ）は同平面図のＡ−Ａ’断面図、図１１（ｂ）は同
平面図のＢ−Ｂ‘断面図である。

【０１１１】第１の実施形態では、凹部１０７のシリコ
ン表面のエッチングダメージを除去するために、特別な
高温工程（例えば、凹部１０７のシリコン表面を露出さ
せた後、例えば９００℃の水素雰囲気で３分程度の熱処
理）を行って、凹部１０７のシリコン表面のＳｉ原子を
動かした。

【０１１２】このとき、シリコン原子は凹部１０７のシ
リコン表面の面積が最小になるように動くので、凹部１
０７のシリコン表面のエッチングダメージ等を回復させ
ることができるが、この熱処理条件を調整（例えば、凹
部１０７のシリコン表面を露出させた後、９５０℃の水
素雰囲気で５分程度の熱処理に変更）することによって
凹部１０７の形状を変化させることができる。

【０１１３】すなわち、図１１（ｂ）に示すように、凹
部１０７の底部をなだらかな円弧状に変形させることが
できる。このような構造をとると、凹部１０７の底部
（ゲート絶縁膜１０９が形成される領域）に鋭角な角部
が無くなるので、ゲート絶縁膜１０９の耐圧の向上を図
ることができるとともに、チャネル部をなだらかにでき
るために電子の移動度の劣化を抑制することができ、こ
れによりトランジスタ特性の向上を図ることができるよ
うになる。

【０１１４】（第６の実施形態）図１２は、本発明の第
６の実施形態に係る溝型チャネル構造のＭＯＳトランジ
スタの製造方法を示す工程断面図である。

【０１１５】本実施形態が第１の実施形態と異なる点
は、図１２（ａ）に示すように層間絶縁膜１０６をエッ
チングして溝を形成し、その溝の側壁にＳｉＯ₂膜から
なるサイドウォール１１７を形成した後、図１２（ｂ）
に示すように、層間絶縁膜１０６およびサイドウォール
１１７をマスクにしてシリコン基板１０１をエッチング
することにより、凹部１０７を形成することにある。

【０１１６】サイドウォール１１７は、全面に例えば厚
さ２０ｎｍ程度のＳｉＯ₂膜を堆積した後、このＳｉＯ
₂膜をＲＩＥ法にて全面エッチングするという、いわゆ
る側壁残しにより形成する。

【０１１７】このような形成方法によれば、凹部１０７
のチャネル長方向の幅の寸法を、リソグラフィの限界で
決まる寸法よりも小さくできる。したがって、ゲート長
の短いゲート電極を実現できる通常のトランジスタで
は、ゲート長（チャネル長さ）を短くすると、ショート
チャネル効果が起こり、しきい値電圧（Ｖｔｈ）が低下
してリーク電流が増加するなどの問題が発生する。

【０１１８】しかし、本実施形態は、第１の実施形態と
同様に、ソース・ドレイン拡散層１０４，１０５の接合
深さが実質的にマイナスになるなどの理由により、ショ
ートチャネル効果を抑えることができる。

【０１１９】したがって、本実施形態によれば、サイド
ウォール１１７を形成して、チャネル長を短くすること
により、トランジスタの特性を向上させることが可能と
なる。

【０１２０】（第７の実施形態）本実施形態は、ゲート
電極の、半導体基板の表面から突出する上部の厚さと、
溝に埋め込まれた下部の厚さを、最適なトランジスタの
性能が得られるように規定した例である。

【０１２１】図１４は、膜厚が一定（例えばＨ＝０．１
０μｍ）でゲート長（Ｌ）が異なる３種類のゲート電極
を示し、図１５は、これらのゲート電極（タングステン
からなる）のゲート長（Ｌ_gate）とゲート電極の配線抵
抗との関係を示すグラフである。

【０１２２】図１５から、ゲート長（Ｌ_gate）が０．２
μｍから０．１μｍに、１／２に短くなった場合、ゲー
ト電極の配線抵抗は、約２倍となっていることがわか
る。従って、ゲート電極の配線抵抗が素子性能（駆動速
度等）に大きく影響する場合には、これまで、素子の微
細化のためのＬ_gateの短縮の要請に対して、ゲート電極
の厚さを２倍にして素子性能の低下を防止していた。し
かし、ゲート電極を厚くすると、ゲート電極が上方に突
出し、段差が大きくなるため、平坦化のための層間絶縁
膜を厚くしなければならず、そうすると層間絶縁膜に形
成されるコンタクト孔のアスペクト比が大きくなり、コ
ンタクトの形成が困難となるという問題があった。

【０１２３】本実施形態に係るコンケーブ構造のトラン
ジスタでは、ゲート電極の一部をＳｉ基板中に埋め込む
ことにより、上記問題を解決しており、埋め込みの深さ
として、次の３つの形がある。

【０１２４】（１）トランジスタ特性を劣化させること
なく、最適な深さにゲート電極７０の一部がＳｉ基板６
１中に埋め込まれている（図１６（ａ））。

【０１２５】（２）浅く埋め込まれている（図１６
（ｂ））。

【０１２６】（３）深く埋め込まれている（図１６
（ｃ））。

【０１２７】ここで、ゲート電極７０のトータルの膜厚
をＨ、ゲート電極７０がＳｉ基板６１上に突出している
寸法をｈ、ソース・ドレイン拡散領域の接合深さをＸ
ｊ、ゲート絶縁膜６９の厚さをｔ_OX、ソース・ドレイン
拡散領域の底部のレベルとゲート電極７０の下方のチャ
ネル領域のレベルとの差をｄとすると、図６５Ａ〜６５
Ｃから分かるように、以下の式（１）が成立する。

【０１２８】Ｈ＝ｈ＋Ｘｊ＋ｄ−ｔ_OX …（１）本実施形態では、ｈとｄの最適値について検討する。

【０１２９】図１７は、ゲート長Ｌ_gateとドレイン電流
Ｉｄとの関係を示すグラフである。なお、ドレイン電流
Ｉｄは、ゲート長Ｌ_gate＝０．２０μｍの場合を１とし
て規格化した値である。ここでは、Ｌ_gate＝０．２０μ
ｍのトランジスタとして、Ｘｊ、ｔ_OX等の値は、最適化
されている。

【０１３０】図１７から、ゲート長Ｌ_gateが長くなるに
従って、ドレイン電流Ｉｄは低下していることがわか
る。ドレイン電流Ｉｄが２０％以上低下すると、素子の
動作に影響が生ずるので、ドレイン電流Ｉｄの２０％の
低下、即ちチャネル長Ｌ＝０．２５μｍ（Ｌ_gateの２５
％増）がチャネル長Ｌの上限であることがわかる。

【０１３１】図１６（ａ）〜（ｃ）に示すようなコンケ
ーブ構造のトランジスタの場合、ゲート電極７０の埋め
込みの深さが深ければ深いほど、トータルのチャネル長
さ（ｌ₁、ｌ₂、ｌ₃）は長くなる。これは、溝の側面
もチャネル長に寄与するからである。

【０１３２】これらの結果から、トランジスタの性能
上、ゲート長Ｌ_gate（溝底部のチャネル長）およびｄ
は、次の式を満たすことが望ましい。

【０１３３】ｄ＜Ｌ_gate×０．２５／２ …（２）次に、図１８を参照して、ｄの下限について検討する。

【０１３４】ゲートがコンケーブ構造ではない平面構造
のトランジスタの場合、ショートチャネル効果を防止す
るために、ソース・ドレイン拡散領域の接合深さＸｊを
浅くすることが重要である。例えば、Ｘｊ＝０．１μｍ
のトランジスタに比べ、Ｘｊ＝０．０５μｍのトランジ
スタの方がショートチャネル効果を低減出来ることが知
られている。しかし、従来の平面構造のトランジスタで
は、Ｘｊ＝０μｍとすることは原理的に不可能である。

【０１３５】これに対し、本実施形態のようなコンケー
ブ構造のトランジスタでは、ｄの値を変えることによ
り、Ｘｊを見掛上、マイナスにすることが可能である。
このことは、コンケーブ構造のトランジスタにおいて、
ショートチャネル効果を著しく低減できることを示して
いる。即ち、図１８に示すように、ｄ＝０（Ｘｊ＝０に
相当）からｄ＝０．０１μｍ、ｄ＝０．０２μｍと、ｄ
を増加させることにより、ショートチャネル効果を低減
できることがわかる。従って、ショートチャネル効果を
抑制するためには、ｄ＞０であることが重要である。な
お、ｄ＞０．０２μｍでは、ショートチャネル効果の抑
制効果は飽和している。

【０１３６】次に、ゲート電極のＳｉ基板上に突出して
いる部分の高さｈについて考える。図１９は、ｈがｈ₁
の場合、図２０は、ｈがｈ₁より大きいｈ₂である場合
をそれぞれ示す。Ｌ＝０．２０μｍの場合を例にとっ
て、Ｌ＝０．２０μｍの設計ルールに従って、コンタク
ト孔８０のアスペクト比（図中のｈ／Ｗに相当）を計算
すると、図２１に示すようになる。

【０１３７】図１９において、ｈ₁＝０．２０μｍの場
合、コンタクト孔８０のアスペクト比は１である。しか
し、図２１において、ｈ₂＝０．６μｍの場合、コンタ
クト孔８０のアスペクト比は３にもなる。このように大
きなアスペクト比では、コンタクト孔８０の形成および
コンタクトプラグの埋め込みが困難となるばかりか、コ
ンタクトプラグの抵抗も増加してしまう。

【０１３８】しかし、ｈが大きければ大きいほど、ゲー
ト電極７０の配線抵抗を低下させることが出来る。この
ことから、ｈは、トランジスタ特性において、ゲート電
極の配線抵抗の低下と、コンタクトプラグの抵抗増加お
よび埋め込み困難性とのトレードオフによって決定され
る値であることがわかる。

【０１３９】従来のコンタクト形成の例およびトランジ
スタの特性の点から、コンタクト孔のアスペクト比は３
以下にすることが望ましいことがわかっている。従っ
て、ゲート電極の配線抵抗を考慮して、最低膜厚がゲー
ト長Ｌより大きいことにすると、ゲート長Ｌを最小の設
計寸法（デザインルール）として、次の式が成立する。

【０１４０】Ｌ_gate＜ｈ＜ゲート長Ｌ×３ …（３）以上の関係をまとめると、以下のようになる。

【０１４１】Ｌ＋Ｘｊ−ｔ_OX＜Ｈ＜３×Ｌ_gate Ｌ＋Ｘｊ−ｔ_OX＜Ｈ＜３．１２５×Ｌ_gate＋Ｘｊ−ｔ_OX …（４）各デザインルール（Ｌ＝０．２０μｍ，０．１５μｍ，
０．１０μｍ）におけるＸｊ、ｄ_max、ｈ_max、ｔ_OX、
Ｈ_min、Ｈ_maxの値は、以下の表のようになる。

【０１４２】

【表１】

【０１４３】（注）ソース／ドレイン領域の抵抗を下げ
るために、Ｘｊは、一定値０．１０μｍとした。

【０１４４】Ｈ_minとＨ_maxとをまとめたのが、図２２
である。図２２に示すように、Ｈ_mi _nとＨ_maxとの間に
入るように、各設計ルールにおいてゲート電極の厚みを
調整することが必要である。

【０１４５】図２３（ａ）〜（ｃ）は、ゲート電極７０
の厚みおよびＳｉ基板６１内に埋め込まれた部分の深さ
を種々変化させたトランジスタを示す。以上のことを考
慮すると、図２３（ａ）に示すように、Ｓｉ基板６１内
に埋め込まれた部分の深さが浅過ぎると、ショートチャ
ネル効果を抑制することが困難であり、図２３（ｃ）に
示すように、Ｓｉ基板６１内に埋め込まれた部分の深さ
が深過ぎると、トランジスタのドレイン電流が低下し、
図２３（ｄ）に示すように、ゲート電極７０の厚みが薄
いと、ゲート電極７０の配線抵抗が大きくなってしま
う。従って、図２３（ｂ）に示すような構造が最適であ
る。

【０１４６】図２３（ｂ）に示すような構造とすること
により、ゲート電極７０の配線抵抗の増大による素子特
性の劣化、コンタクト孔のアスペクト比の増大によるコ
ンタクトの形成の困難さ、およびコンタクト抵抗の増大
による素子特性の劣化を防止することが出来る。

【０１４７】なお、本発明は、上記実施形態に限定され
るものではない。例えば、上記実施形態では、ゲート絶
縁膜の膜厚に関して、詳述しなかったが、例えば３．３
Ｖ系と２．５Ｖ系などのように異なる複数の電圧に対応
するために、ゲート絶縁膜の膜厚が異なる複数種のＭＯ
Ｓトランジスタを形成しても良い。

【０１４８】このようにするには、例えばゲート電極の
工程前に、所望の膜厚のゲート絶縁膜を形成するトラン
ジスタ領域外をマスクで覆って上記所望のトランジスタ
領域に所望のゲート絶縁膜を選択的に形成する工程を繰
り返せば良い。

【０１４９】あるいは、所望の膜厚のゲート絶縁膜およ
びゲート電極を全てのトランジスタ領域に形成した後、
上記所望の膜厚のゲート絶縁膜を形成するべきトランジ
スタ領域をマスクで覆って他のトランジスタ領域のゲー
ト絶縁膜およびゲート電極を除去する工程を繰り返して
も良い。

【０１５０】このように同一チップ内にゲート絶縁膜の
膜厚が異なる複数種のＭＯＳトランジスタを形成すれ
ば、例えばｐチャネルＭＯＳトランジスタおよびｎチャ
ネルＭＯＳトランジスタのパフォーマンスをそれぞれ最
大にできたり、あるいはメモリセル部のＭＯＳトランジ
スタおよび周辺回路制御部のＭＯＳトランジスタのパフ
ォーマンスをそれぞれ最大にできる。

【０１５１】また、ゲート絶縁膜の材料が異なる複数種
のＭＯＳトランジスタを形成しても良い。

【０１５２】このようにするには、例えばまず第１のゲ
ート絶縁膜（例えばＳｉＯ₂膜とその上に形成されたＴ
ａ₂Ｏ₅膜との積層絶縁膜）を形成した後、この第１の
ゲート絶縁膜上にゲート電極（例えばＲｕ膜）を全ての
トランジスタ領域に形成する。

【０１５３】次に、第２のゲート絶縁膜（例えばＰＺＴ
膜等の強誘電体膜）を形成したい領域のトランジスタ領
域の第１のゲート絶縁膜および第１のゲート電極を選択
的に除去した後、そのトランジスタ領域に第２のゲート
絶縁膜および第１のゲート電極を選択的に形成する。こ
のとき、必要であれば、第１のゲート電極と材料が異な
る第２のゲート電極を第２のゲート絶縁膜上に形成して
も良い。以上の工程を必要な数だけ繰り返す。

【０１５４】このように同一チップ内にゲート絶縁膜の
材料が異なる複数種のＭＯＳトランジスタを形成すれ
ば、例えばｐチャネルＭＯＳトランジスタおよびｎチャ
ネルＭＯＳトランジスタのパフォーマンスをそれぞれ最
大にできたり、あるいはメモリセル部のＭＯＳトランジ
スタおよび周辺回路制御部のＭＯＳトランジスタのパフ
ォーマンスをそれぞれ最大にできる。

【０１５５】また、強誘電体膜をゲート絶縁膜に用いた
強誘電体メモリ素子と高誘電体膜をゲート絶縁膜に用い
たトランジスタを同じトランジスタ構造で一連のプロセ
スで連続して形成でき、これにより高集積メモリチップ
を簡単なプロセス工程実現できるようになる。

【０１５６】その他、本発明の要旨を逸脱しない範囲
で、種々変形して実施できる。

【０１５７】

【発明の効果】以上説明したように、本発明によれば、
層間絶縁膜を貫通し、かつ素子形成領域の半導体基板の
途中の深さまで達した凹部内にゲート電極を埋め込み、
かつ上記凹部を挟むように半導体基板の表面にソース・
ドレイン拡散層を形成することにより、ゲート電極のソ
ース・ドレイン拡散層上への張り出しを無くすことがで
きるので、溝型チャネル構造のＭＯＳトランジスタの微
細化を図れる半導体装置およびその製造方法を実現でき
るようになる。

【０１５８】また、ゲート電極の一部が基板中に埋め込
まれているので、ゲート電極の抵抗を下げるためにゲー
ト電極の膜厚が厚くしても、ゲート電極による段差を緩
和することが出来る。

【０１５９】更に、ゲート電極の基板中に埋め込まれて
いる部分の寸法と基板の表面から突出している部分の寸
法とを所定の範囲に規定することにより、最適な性能を
有する半導体素子を得ることが可能である。

【図面の簡単な説明】

【図１】本発明の第１の実施形態に係る溝型チャネル構
造のＭＯＳトランジスタを示す平面図および断面図

【図２】本発明の第１の実施形態に係る溝型チャネル構
造のＭＯＳトランジスタの製造方法を示す平面図および
断面図

【図３】本発明の第１の実施形態に係る溝型チャネル構
造のＭＯＳトランジスタの製造方法を示す平面図および
断面図

【図４】本発明の第１の実施形態に係る溝型チャネル構
造のＭＯＳトランジスタの製造方法を示す平面図および
断面図

【図５】本発明の第１の実施形態に係る溝型チャネル構
造のＭＯＳトランジスタの製造方法を示す平面図および
断面図

【図６】本発明の第１の実施形態に係る溝型チャネル構
造のＭＯＳトランジスタの製造方法を示す平面図および
断面図

【図７】本発明の第１の実施形態に係る溝型チャネル構
造のＭＯＳトランジスタの製造方法を示す平面図および
断面図

【図８】本発明の第２の実施形態に係る溝型チャネル構
造のＭＯＳトランジスタを示す断面図

【図９】本発明の第３の実施形態に係る溝型チャネル構
造のＭＯＳトランジスタを示す平面図および断面図

【図１０】本発明の第４の実施形態に係る溝型チャネル
構造のＭＯＳトランジスタを示す平面図および断面図

【図１１】本発明の第５の実施形態に係る溝型チャネル
構造のＭＯＳトランジスタを示す平面図および断面図

【図１２】本発明の第６の実施形態に係る溝型チャネル
構造のＭＯＳトランジスタを示す工程断面図

【図１３】従来の溝型チャネル構造のＭＯＳトランジス
タを示す断面図

【図１４】本発明の第７の実施形態における膜厚が一定
でゲート長が異なる３種類のゲート電極を示す斜視図

【図１５】本発明の第７の実施形態におけるゲート電極
のゲート長（Ｌ_gate）とゲート電極の配線抵抗との関係
を示す特性図

【図１６】本発明の第７の実施形態におけるゲート電極
のＳｉ基板内に埋め込まれた深さが異なるトランジスタ
を示す断面図

【図１７】本発明の第７の実施形態におけるゲート長Ｌ
_gateとドレイン電流Ｉｄとの関係を示す特性図

【図１８】本発明の第７の実施形態におけるゲート長Ｌ
_gateとしきい値電圧との関係を示す特性図

【図１９】本発明の第７の実施形態におけるゲート電極
のＳｉ基板上に突出している部分の高さが異なるトラン
ジスタを示す断面図

【図２０】本発明の第７の実施形態におけるゲート電極
のＳｉ基板上に突出している部分の高さが異なるトラン
ジスタを示す断面図

【図２１】本発明の第７の実施形態におけるゲート電極
のＳｉ基板上に突出している部分の高さとコンタクト孔
のアスペクト比との関係を示す特性図

【図２２】各デザインルールにおけるＨ_minとＨ_maxを
示す特性図

【図２３】ゲート電極の厚みおよびＳｉ基板内に埋め込
まれた部分の深さを種々変化させたトランジスタを示す
断面図。

【符号の説明】

６１，１０１…シリコン基板６６，１０７，１１１…層間絶縁膜６９，１０９，１１４…ゲート絶縁膜７０，１１０…ゲート電極８０，１１２…コンタクトホール７３，１１３…配線１０２…素子分離絶縁膜１０３…ＳｉＯ₂膜１０４…ソース・ドレイン拡散層１０５…ソース・ドレイン拡散層（ＬＤＤ）１０６…層間絶縁膜１０７…凹部１０８…チャネルイオン注入層１１５…プラグ電極１１７…サイドウォール

Claims

【特許請求の範囲】

【請求項１】半導体基板と、この半導体基板に形成された溝の底面および側面に形成
されたゲート絶縁膜と、前記底面および側面にゲート絶縁膜が形成された溝内に
下部が埋め込まれ、上部が前記半導体基板の表面から突
出するゲート電極と、前記ゲート電極を挟むように、前記半導体基板の表面領
域に形成されたソース領域およびドレイン領域とを具備
し、前記半導体基板の表面から突出するゲート電極の上
部の厚さは、前記溝に埋め込まれた前記ゲート電極の下
部の厚さの２倍以上であることを特徴とする半導体装
置。
【請求項２】半導体基板と、この半導体基板に形成された溝の底面および側面に形成
されたゲート絶縁膜と、前記底面および側面にゲート絶縁膜が形成された溝内に
下部が埋め込まれ、上部が前記半導体基板の表面から突
出するゲート電極と、前記ゲート電極を挟むように、前記半導体基板の表面領
域に形成されたソース領域およびドレイン領域とを具備
し、前記溝に沿って形成されたチャネル領域のチャネル
長をＬ、前記ゲート絶縁膜の厚さをｔ_OX、前記ゲート電
極の厚さをＨ、ゲート電極の長さをＬ_ga _teとすると、下
記式を満たすことを特徴とする半導体装置。Ｌ＋Ｘｊ−ｔ_OX＜Ｈ＜３．１２５×Ｌ_gate＋Ｘｊ−ｔ_OX
【請求項３】前記ゲート絶縁膜は、堆積絶縁膜であるこ
とを特徴とする請求項１または２に記載の半導体装置。
【請求項４】前記ゲート電極は、素子分離絶縁膜よりも
深く前記半導体基板内に形成されていることを特徴とす
る請求項１または２に記載の半導体装置。
【請求項５】前記半導体基板内の前記溝の底部は、丸み
を持って形成されていることを特徴とする請求項１また
は２に記載の半導体装置。
【請求項６】半導体基板の表面に１対のソース・ドレイ
ン拡散層となる拡散層を形成する工程と、前記半導体基板上に層間絶縁膜を形成する工程と、前記層間絶縁膜および前記半導体基板を選択的に除去し
て溝を形成するとともに、この溝によって前記拡散層を
２つに分離することによりソース・ドレイン拡散層を形
成する工程と、前記溝の底面および側面にゲート絶縁膜を形成する工程
と、前記底面および側面にゲート絶縁膜が形成された溝内
に、下部が埋め込まれ、上部が前記半導体基板の表面か
ら突出するように、かつ、突出するゲート電極の上部の
厚さが前記溝に埋め込まれた前記ゲート電極の下部の厚
さの２倍以上となるようにゲート電極を形成する工程と
を具備することを特徴とする半導体装置の製造方法。
【請求項７】半導体基板の表面に１対のソース・ドレイ
ン拡散層となる拡散層を形成する工程と、前記半導体基板上に層間絶縁膜を形成する工程と、前記層間絶縁膜および前記半導体基板を選択的に除去し
て溝を形成するとともに、この溝によって前記拡散層を
２つに分離することによりソース・ドレイン拡散層を形
成する工程と、前記溝の底面および側面にゲート絶縁膜を形成する工程
と、前記底面および側面にゲート絶縁膜が形成された溝内
に、下部が埋め込まれ、上部が前記半導体基板の表面か
ら突出するように、ゲート電極を形成する工程とを具備
し、前記溝に沿って形成されたチャネル領域のチャネル長を
Ｌ、前記ゲート絶縁膜の厚さをｔ_OX、前記ゲート電極の
厚さをＨ、ゲート電極の長さをＬ_gateとすると、下記式
を満たすことを特徴とする半導体装置装置の製造方法。Ｌ＋Ｘｊ−ｔ_OX＜Ｈ＜３．１２５×Ｌ_gate＋Ｘｊ−ｔ_OX
【請求項８】前記ソース・ドレイン拡散層の形成後に、
前記溝を充填するように全面に導電膜を形成し、次に前
記溝の外部の前記導電膜をＣＭＰ法を用いて研磨除去す
ることにより、前記導電膜からなるゲート電極を埋込み
形成することを特徴する請求項６または７に記載の半導
体装置の製造方法。