KR100260327B1 - 게이트/소오스/드레인 영역을 도핑하기 위해 자기 정렬된옥시염화인을 사용하여 융기된 소오스/드레인 mosfet를 제조하는 방법 - Google Patents

게이트/소오스/드레인 영역을 도핑하기 위해 자기 정렬된옥시염화인을 사용하여 융기된 소오스/드레인 mosfet를 제조하는 방법 Download PDF

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Abstract

MOSFET 디자인은 새로운 방법에서 융기된 폴리 소오스/드레인 영역을 이용하는 것을 제공하는 것이며, 따라서, "쇼트 채널 효과" 를 포함하는 종래의 MOSFET 디자인과 관련된 문제를 감소시킨다. "쇼트 채널 효과" 는 상부의 도프된 폴리로부터 외부 확산에 의해 N- LDD 확산 내부에 N+ 접합을 형성함으로써 감소된다. 접합은 POCl3, 게이트에 자기 정렬된 소오스, 소오스 및 드레인 영역, 또한 폴리로부터 실리콘 기판속으로 도펀트를 드라이브하는 RTA 를 사용하는 도프된 폴리로부터 형성된다. 융기된 소오스/드레인 영역이 필드 산화물 상단에 뻗어있기 때문에, 소오스/드레인 접합 지역은 매우 적다. 기생 커패시턴스는 매우 감소되고 소자 속도는 융기된다. 공정은, 심지어 살리사이드 (salicide) 를 이용함이 없이도, 종래의 기술과 비교하면 낮은 저항을 야기한다. 어떠한 게이트 증식도 없기 때문에, 게이트 산화물에 손상의 위험을 감소시킨다.

Description

게이트/소오스/드레인 영역을 도핑하기 위해 자기 정렬된 옥시염화인을 사용하여 융기된 소오스/드레인 ＭＯＳＦＥＴ 를 제조하는 방법
본 발명은 집적회로 소자용 제조 기술에 관한 것이며, 특히 소정의 도전 레벨을 위하여 이러한 영역을 도프하는 장치의 게이트, 소오스 및 드레인 영역에 자기 정렬된 옥시 염화인 (POCl3) 소오스를 사용하여 융기된 소오스/드레인 MOSFET 를 제조하는 공정 흐름에 관한 것이다.
도 1 은 반도체 웨이퍼 기판의 활성 소자 영역에 형성된 종래의 MOSFET 트랜지스터 (10) 를 도시한 것이며, 활성 소자 영역은 종래의 방법에서 필드 산화물로 규정되었다. MOSFET (10) 제조에 있어서, 폴리실리콘층은 기판 활성 소자 영역의 표면상에 형성된 게이트 산화물의 얇은 층상에 형성된다. 폴리실리콘층은 그 후 마스크되고 노출된 폴리실리콘과 저부의 게이트 산화물은 게이트 산화물 (14) 에 의해 기판으로부터 분리된 폴리실리콘 게이트 영역 (12)을 한정하도록 에치된다. 그 후, 자기 정렬된 N 형 도펀트의 이식이 MOSFET 소오스/드레인 영역의 형성시 제 1 페이즈로서 기판에 "얇게 도프된 드레인" (LDD) 영역을 형성한다. 폴리실리콘 게이트 (12) 및 게이트 산화물 (14) 의 측벽상에 산화물 측벽 스페이서 (15) 의 형성후에, 제 2 N+ 이식이 소정의 레벨로 폴리실리콘 게이트 영역 (12) 의 도전 설정 및 N+ 소오스/드레인 영역 (16) 을 완성하기 위해서 행해진다. 내화물 재료, 예를 들면, 티타늄은 그 후 N+ 소오스/드레인 영역 (16) 및 폴리실리콘 게이트 영역 (12) 의 노출된 상부 표면상에 증착되고, 또한 어닐링되어, 이러한 표면상에 금속 실리사이드 (18) 를 형성하기 위해 소오스/드레인 영역 (16) 및 도프된 폴리실리콘 게이트 (12) 의 저부에 놓여있는 N+ 실리콘과 금속이 반응한다. 강유전체 재료의 층 (20), 전형적으로는 실리콘 산화물이 그 후 형성되고, 접촉 개구는 강유전체 (20) 에서 에치되고, 또한 금속층 (22) 은 소오스/드레인 영역 (16) 상의 실리사이드 (18) 및 폴리실리콘 게이트 (12) 와 접촉하도록 형성되어, MOSFET 구조를 완성한다.
상술한 MOSFET 제조 기술은 소오스/드레인 영역 (16) 의 형성시 잠재적인 문제로부터 곤란을 받는다. 먼저, 금속층 (22) 과 양호한 접촉을 하도록 요구되는 금속 실리사이드 (18) 의 선택적인 성장은 내화물 금속과 저부에 놓여있는 실리콘사이의 반응을 필요로한다. 따라서, 내화물 금속은 N+ 소오스/드레인 영역 (16) 상에 형성되어야 하며, 또한 접촉 개구의 포토리소그래픽 한계를 조절하기에 충분하도록 넓어야 하며, 결과적으로 더 넓은 장치가 요구된다. 또한, 실리콘이 이러한 공정에서 소비되기 때문에, N+ 소오스/드레인 영역 (16) 의 접합 깊이는 제어하기 곤란하고 도펀트 소모가 이러한 영역에서 발생할 수 있다. 더욱이, 깊이의 형성에서, 짙게 도프된 N+ 접합은 게이트 하단의 도펀트 확산을 야기하여, MOSFET 의 효과적인 채널 길이, 즉 소위 "쇼트 채널 효과" 를 감소시킨다.
반도체 집적 회로의 제조에 있어서, MOS 장치에 도전 게이트 구조를 제공하도록 도프된 폴리실리콘을 이용하는 것이 일반적이다. 전형적으로, 폴리실리콘 게이트는 옥시염화인 (POCl3) 의 도금층을 형성함으로써 소정의 도전 레벨로 도프되며, 또한 그 후 폴리실리콘으로 인을 드라이브 하기 위해 POCl3를 어닐링한다.
압달라 알리 나엠에 의해 1996년 8월 8일 출원된 "비정질화된 폴리실리콘을 이용하여 초미세한 마이크로 전자 장치용 자기 정렬된 POCl3공정" 인 계류중이고 공통으로 지정된 출원 번호 제 08/689,334 호는 POCl3로부터 비도프된 게이트 폴리실리콘속으로 인을 주입하는 새로운 방법을 개시하였다. 방법에 일치하여, 초기 MOSFET 구조는 얇게 도프된 드레인 이식 단계까지 종래의 기술을 이용하여 발전되었고, 예외적으로, 이런 경우에 있어서, 게이트 폴리실리콘층은 비도프 상태이다. 그 후, 도펀트는 MOS 장치의 소오스/드레인 영역을 형성하고, 동시에 비도프된 게이트 폴리실리콘을 비정질화하도록 기판속으로 이식되어, 입계를 파괴하고 실리콘과 산화물을 혼합한다. 그 후, 산화물층은 화학 기상 증착 (CVD) 으로 형성되고 화학 기계적 연마 (CMP) 단계는 비정질화된 게이트 폴리실리콘을 노출하도록 행해진다. 그 후, POCl3층은 비정질화된 게이트 폴리실리콘 상단에 형성되고 POCl3층에서부터 폴리실리콘으로 인을 드라이브하도록 열적으로 어닐링된다. 그 후, 입계의 제거가 폴리실리콘의 에칭을 더욱 균일하게 하기 때문에, 종래 공정 흐름이 이용될 때, POCl3층은 합성 (resultant) 게이트 산화물의 홀 (hole) 없이 제거되고 종래 산화물 필러가 경험된다.
출원 번호 제 08/689,334 호는 본 발명에 관하여 부가적인 배경 정보를 제공하도록 그것의 완전함을 참조하여 여기에 합체되었다.
압달라 알리 나엠에 의해 1996년 8월 8일 출원된 "산화물 필러나 게이트 산화물 쇼트를 형성함이 없이 폴리실리콘을 도프하는 POCl3공정 흐름" 인 계류중이고 공통으로 지정된 출원 번호 제 08/689,335 호는, 또한 POCl3를 이용하여 폴리실리콘을 도프하는 방법을 개시하였다. 이런 방법과 일치하여, 초기 MOS 구조는 얇은 게이트 산화물 상단의 비도프된 게이트 폴리실리콘의 형성까지 종래 기술을 이용하여 발전되었다. 그 후, POCl3층은 비도프된 폴리실리콘 상단에 형성되고 소정의 도전 레벨로 게이트 폴리실리콘을 도프하기 위해 POCl3에서부터 폴리실리콘으로 인을 드라이브하여 열적으로 어닐링된다. 그 후, 인이 풍부한 유기층은 과산화 황산을 이용하여 POCl3의 표면으로부터 제거된다. 그 후, 잔존 POCl3층은 저부의 도프된 폴리실리콘 표면을 노출하기 위해 DI:HF 용매를 사용하여 제거된다. 도프된 폴리실리콘층 상단 포토레지스트 게이트 마스크의 형성후에, 입계에서 폴리실리콘과 산화물을 혼합하여 입계를 파손하고, 또한 폴리실리콘층을 비정질화 하기 위해, 비소 또는 다른 중이온류를 사용하는 이온 이식 단계가 행해진다. 이것은 균일한 폴리실리콘 에칭을 유도하고, 따라서 산화물 필러의 문제가 사라진다. HF 디그레이즈 단계전에 POCl3의 표면으로부터 인이 풍부한 유기층의 제거는 연화 (smooth) 를 촉진하고, 분명하게 감소된 에치 시간에서 POCl3의 균일한 에치를 촉진하여, 저부의 게이트 산화물내 홀의 형성을 제거한다.
출원 번호 제 08/689,335 호는 본 발명에 관하여 부가적인 배경 정보를 제공하도록 그것의 완전함을 참조하여 여기에 합체되었다.
본 발명은 "쇼트 채널 효과" 를 포함하는, 상술한 문제를 분명히 감소하는 방법에서 융기된 소오스/드레인 영역을 이용하는 MOSFET 디자인을 제공하는 것이다. 소오스/드레인 N+ 접합이 위에 놓여진 도프된 폴리실리콘으로부터 외부 확산에 의해 N-LDD 쪽으로 형성되기 때문에, "쇼트 채널 효과" 는 감소된다. 폴리는 POCl3, 게이트에 자기 정렬된 소오스, 소오스 및 드레인 영역, 또한 폴리로부터 저부의 기판속으로 인의 도펀트를 드라이브하는 빠른 열적 어닐링을 사용하여 도프된다. 융기된 폴리 소오스/드레인 영역은 필드 산화물 상단에 뻗어있기 때문에, 소오스/드레인 접합 지역은 매우 적게 허용된다. 따라서, 기생 커패시턴스는 매우 감소되어, 소자 속도가 빨라진다. 분명하게는, 살리사이드 (salicide) 를 이용함이 없이도, 공정은 종래의 기술과 비교하면 낮은 저항이다. 어떠한 게이트 증식도 없기 때문에, 공정은 게이트 산화물에 대해 더욱 안전하며, 따라서 게이트 산화물에 손상의 기회가 매우 작다.
본 발명의 특징과 장점의 많은 이해가 아래의 상세한 설명 및 발명의 원리가 이용된 실시예를 설명한 수반한 도면을 참조하여 얻어질 수 있다.
도 1 은 종래의 MOSFET 디자인을 도해한 부분적인 단면도.
도 2a 내지 도 2l 는 본 발명의 개념에 따라 MOSFET 게이트/소오스/드레인 영역을 도프하는 자기 정렬된 옥시 염화인 (POCl3) 을 사용하기 위한 단계를 연속적으로 도해한 부분적인 단면도.
※ 도면의 주요부분에 대한 부호의 설명 ※
10 : MOSFET 트랜지스터 12, 106 : 폴리실리콘 게이트 영역
14 : 게이트 산화물 16 : N+ 소오스/드레인 영역
18 : 금속 실리사이드 20 : 강유전체층
22 : 금속층 100 : 필드산화물 영역
102 : 기판 108 : 측벽 스페이서
110 : LDD 소오스/드레인 기판영역
113 : 옥시염화인층 118 : 살리사이드 산화물 배제 마스크
120 : 티타늄층 122 : 실리사이드
126 : 제 1 티타늄 128 : 제 2 티타늄
130 : 알루미늄층
본 발명에 따라서, 옥시염화인 (POCl3) 으로부터 도프된 융기된 소오스/드레인 영역을 갖는 MOSFET 장치를 제조하는 공정 흐름이 도 2a 내지 도 2l 에 제공된 부분 단면도와 결합하여 이하 설명될 것이다. 어떠한 특정 공정 파라미터가 제공되지 않지만, 기술 분야에서의 숙련자들은 본 발명의 개념이 이러한 파라미터에 상관없이 적용될 수 있다는 것을 이해할 것이며, 제조시 특정 집적회로 구조에 의존하는 것과는 다를 것이다. 기술 분야에서의 숙련자들은, 이하의 설명이 N 채널 장치의 제조에 직접적으로 관한 것이지만, 발명의 개념이 모든 MOSFET 기술에 적용된다는 것을 또한 이해할 것이다.
본 발명과 일치하는 융기된 소오스/드레인 MOSFET 형태용 초기 제조 순서가 도 2a 에 도시된 트렌치로 분리된 임시 MOSFET 구조의 형성으로 인하여 종래 방법보다 진보하였다. 도 2a 에 도시된 바와 같이, 종래의 평탄화된 트렌치 분리 필드 산화물 영역 (100) 은 실리콘 웨이퍼 (102) 내에 형성된다. 얇은 게이트 산화물 (104) 은 기판 (102) 과 비도프된 폴리실리콘 게이트 (106) 를 전기적으로 절연하도록 기판 (102) 상에 형성된다. 산화물 측벽 스페이서 (SWS, 108) 는 폴리실리콘 게이트 (106) 및 게이트 산화물 (104) 상에 형성된다. "얇게 도프된 드레인 (LDD)" N 영역 (110) 은 필드 산화물 영역 (100) 과 인접한 기판 (102) 및 비도프된 폴리실리콘 게이트 (106) 아래의 기판 (102) 내 MOSFET 채널 영역을 한정하기 위해 측벽 스페이서 (108) 아래에 형성된다.
도 2a 에 더 도시된 바와 같이, 폴리실리콘의 제 1 층이 폴리실리콘 커패시터 및 필드 산화물 영역 (100) 상의 박막 레지스터 (TFR) 의 형성에 또한 이용된다.
도 2b 를 참조하면, 폴리실리콘 막 (112) 의 층은 도 2a 구조 상단에 그 후 증착되고 화학적 기계적 연마 (CMP) 단계는 LDD 소오스/드레인 기판 영역 (110) 에 융기된 소오스/드레인 폴리실리콘 영역 (112a) 을 자기정렬하도록 행하여, 도 2c 에 도시된 구조가 된다. 도 2b 및 도 2c 에 도시된 바와 같이, 증착된 폴리실리콘 (112) 의 두께는, 도 2c 에 도시된 바와 같이, 평탄화된 구조가 CMP 단계후의 결과인 것을 확신할 정도로 충분하여야 한다.
도 2d 에 도시된 바와 같이, 옥시 염화인 (POCl3) 의 층 (113) 은 도 2c 구조의 상단에 그 후 형성된다. 인은 소정의 도펀트 레벨을 이루기 위해 POCl3에서부터 저부의 폴리실리콘 게이트 (106) 및 융기된 소오스/드레인 폴리 영역 (112a) 으로 그 후 열적으로 드라이브된다.
도 2e 를 참조하면, POCl3층의 제거후, 빠른 열적 공정 (RTP) 단계가 N- LDD 소오스/드레인 영역 (110) 에서 N+ 접합을 형성하도록 융기된 소오스/드레인 폴리실리콘 영역 (112a) 에서부터 저부의 실리콘 기판으로 N+ 도펀트를 외부 확산으로 행하여 도 2e 에 도시된 결과를 얻는다. N+ 접합이 융기된 폴리 영역 (112a) 으로부터 도펀트를 외부 확산하여 N 기판 영역의 LDD 내부로 형성되기 때문에, 이전 기술의 공정에서 경험한 쇼트 채널 효과가 실질적으로 감소된다는 것이 주목된다.
도 2f 를 참조하면, 포토레지스트 마스크 (116) 는 폴리실리콘 박막 레지스터 (TFR) 를 패턴하고, 우선적으로, 동시에, 소오스/드레인 폴리실리콘 영역 (112a) 을 보호하기 위해 도 2e 구조상에 그 후 한정된다. 원하지 않은 폴리실리콘은 그 후 즉시 에치되고, 포토레지스트 마스크 (116) 가 제거되어, 도 2g 에 도시된 구조가 된다.
다음으로, 살리사이드 산화물 배제 마스크 (118) 는, 도 2h 에 도시된 바와 같이, 융기된 소오스/드레인 폴리실리콘 영역 (112a) 및 도프된 폴리실리콘 게이트 (106) 를 제외하고는 도 2g 구조를 보호하도록 형성된다.
다음으로, 도 2i 에 도시된 바와 같이, 내화물, 예를 들면 티타늄 막 (120) 은 도 2h 구조 전체 상단에 증착되고, 융기된 소오스/드레인 폴리실리콘 영역 (112a) 및 도프된 폴리실리콘 게이트 영역 (116) 상에 살리사이드 (122) 를 형성하도록 빠른 열적 공정 (RTP) 단계가 행해진다. 반응하지 않은 내화물 금속 (120) 은 종래의 습윤 선택 에치를 이용하여 그 후 제거되어, 도 2j 에 도시된 구조가 된다.
반응하지 않은 금속 (120) 의 제거후에, 강유전체층 (124), 예를 들면 실리콘 산화물이 증착되고 화학 기계적 연마 (CMP) 단계가, 도 2k 에 도시된 바와 같이, 구조를 평탄화하도록 행해진다.
마지막으로, 도 2l 에 도시된 바와 같이, 접촉 홀은 강유전체층 (124) 내에서 열려지고 금속화 구조는 융기된 소오스/드레인 폴리 영역 (112a) 및 도프된 폴리실리콘 게이트 (106) 상에 형성된 실리사이드 (122) 와 접촉하게 형성하도록 증착된다. 도 2l 에 도해된 발명의 실시예에 있어서, 접촉 금속화는 제 1 티타늄층 (126), 제 2 티타늄 질화물층 (128) 및 최종 알루미늄층 (130) 을 포함한다.
여기에 설명된 발명의 실시예의 다양한 선택이 발명의 실행에 사용될 수 있다는 것을 이해하여야 한다. 예를 들면, 기술분야의 숙련자들은 상술한 공정이 실리사이드의 이용없이 이루어질 수 있다고 이해할 것이다. 그것에 의해, 본 발명의 범위를 한정한 이하의 청구항 및 이러한 청구항과 청구항과 대등한 범위내의 방법 및 구조가 보호되어야 한다는 것이다.
본 발명은 집적회로 소자용 제조 기술에 관한 것이며, 특히 소정의 도전 레벨을 위해 이러한 영역을 도프하는 장치의 게이트, 소오스 및 드레인 영역에 자기정렬된 옥시염화인 소오스를 사용하여 융기된 소오스/드레인 MOSFET 를 제조하는 공정에 관한 것이다.
융기된 소오스/드레인 영역이 필드 산화물 상단에 뻗어있기 때문에, 소오스/드레인 접합 범위는 매우 적으며, 기생 커패시턴스는 매우 감소하고, 또한 소자 속도가 향상되는 효과가 있다.
또한 공정은 살리사이드를 이용하지 않고도, 종래 기술과 비교하면 낮은 저항을 야기하며, 어떠한 게이트 증식도 없기 때문에 게이트 산화물이 손상되는 위험을 감소시킨다.

Claims (6)

  1. 게이트, 소오스 및 드레인 영역을 도핑하기 위해 자기 정렬된 소오스를 사용하여 제 1도전형을 갖는 실리콘 기판에서 MOSFET 장치 구조를 제조하는 방법에 있어서, 상기 방법은;
    필드 산화물 절연 영역사이에 활성 장치 기판 영역을 한정하기 위해 기판내에 공간적으로 분리된 필드 산화물 절연 영역을 형성하는 단계;
    게이트 산화물의 아래에 놓여있는 층에 의해 활성 장치 기판영역으로부터 분리되고 활성 장치 기판 영역 상단에 폴리실리콘을 형성하는 단계;
    폴리실리콘 게이트가 기판 채널 영역상단에 형성되도록 공간적으로 상호 분리되어 저농도로 도프된 제 1 및 제 2 영역사이에 기판 채널 영역을 한정하기 위해 활성 장치 기판 영역내에 제1 도전형에 반대되는 제 2 도전형을 가지는 공간적으로 상호 분리되어 저농도로 도프된 제 1 및 제 2 영역을 형성하는 단계;
    폴리실리콘 게이트 및 게이트 산화물의 측벽상에 산화물 측벽 스페이서를 형성하는 단계;
    상기 단계들로부터 형성되는 구조의 상단에 폴리실리콘층을 형성하는 단계;
    각기 저농도로 도프된 제 1 및 제 2 영역 상단에 형성되고, 부분적으로 인접한 필드 산화물 상단에 형성된 융기된 제 1 및 제 2 폴리실리콘 영역 및 폴리실리콘 게이트 영역을 한정하기 위해 폴리실리콘층을 형성하는 단계의 결과로 형성되는 구조의 상부 표면을 실질적으로 평탄하게 하기 위해 기계 화학적 연마(CMP) 단계를 수행하는 단계;
    평탄화된 상부 표면상에 제 2 도전형의 도펀트를 포함하는 도펀트 소오스층을 형성하는 단계;
    도펀트 소오스층으로부터 아래에 놓여있는 폴리실리콘 게이트 영역과 융기된 제 1 및 제 2 폴리실리콘 영역으로 도펀트를 열적으로 주입하는 단계;
    융기된 제 1 및 제 2 폴리실리콘 영역으로부터 각기 저농도로 도프된 제 1 및 제 2 영역으로 도펀트를 과확산 (outdiffuse) 하도록 빠른 속도의 어닐링열처리를 수행하는 단계; 및
    도펀트 소오스층을 제거하는 단계를 포함하는 것을 특징으로 하는 제조 방법.
  2. 제 1 항에 있어서,
    폴리실리콘 게이트 영역과 융기된 제 1 및 제 2 폴리실리콘 영역상에 내화물 금속층을 형성하는 단계;
    내화물 금속과 아래에 놓여있는 폴리실리콘을 반응시킴으로서 폴리실리콘 게이트 영역과 융기된 제 1 및 제 2 폴리실리콘 영역상에 내화물 금속 실리사이드를 형성하도록 고속 열처리 공정을 수행하는 단계;
    반응하지 않은 내화물 금속을 제거하는 단계;
    내화물 금속 실리사이드 상단에 유전체 재료를 형성하는 단계;
    융기된 제 1 및 제 2 폴리실리콘 영역상에 형성된 내화물 금속 실리사이드의 상부 표면을 노출하도록 유전체 재료를 통해 접촉 개구를 형성하는 단계; 및
    접촉 개구에서 도전 물질을 현성하는 단계를 더 포함하는 것을 특징으로 하는 제조 방법.
  3. 게이트, 소오스 및 드레인 영역을 도핑하기 위해 자기 정렬된 POC13를 사용하여 실리콘 기판에서 융기된 소오스/드레인 MOSFET 소자 구조를 제조하는 방법에 있어서, 상기 제조 방법은;
    필드 산화물 절연 영역사이에 활성 장치 기판 영역을 한정하기 위해 기판내에 공간적으로 분리된 필드 산화물 절연 영역을 형성하는 단계;
    게이트 산화물의 아래에 놓여있는 층에 의해 활성 장치 기판으로부터 분리되고 활성 장치 기판 상단에 폴리실리콘을 형성하는 단계;
    폴리실리콘 게이트가 기판 채널 영역상단에 형성되도록 공간적으로 분리되어 저농도로 도프된 제 1 및 제 2 영역 사이에 기판 채널 영역을 한정하기 위해 활성 장치 기판 영역내에 공간적으로 분리되어 저농도로 도프된 제 1 및 제 2 영역을 형성하는 단계;
    폴리실리콘 게이트 및 게이트 산화물의 측벽상에 산화물 측벽 스페이서를 형성하는 단계;
    상기 단계들로부터 형성되는 구조의 상단에 폴리실리콘층을 형성하는 단계;
    각기 저농도로 도프된 제 1 및 제 2 영역 상단에 형성되고, 부분적으로 인접한 필드 산화물 상단에 형성된 융기된 제 1 및 제 2 폴리실리콘 영역 및 폴리실리콘 게이트 영역을 한정하기 위해 폴리실리콘층을 형성하는 단계의 결과로 형성되는 구조의 상부 표면을 실질적으로 평탄하게 하기 위해 기계 화학적 연마(CMP) 단계를 수행하는 단계;
    평탄화된 상부 표면상에 옥시염화인 (POC13) 층을 형성하는 단계;
    POCl3층으로부터 아래에 놓여있는 폴리실리콘 게이트 영역과 융기된 제 1 및 제 2 폴리실리콘 영역으로 인을 열적으로 주입하는 단계;
    융기된 제 1 및 제 2 폴리실리콘 영역으로부터 각기 저농도로 도프된 제 1 및 제 2 영역으로 인을 과확산 (outdiffuse) 하도록 빠른 속도의 어닐링 열처리를 수행하는 단계; 및
    POCl3층을 제거하는 단계를 포함하는 것을 특징으로 하는 제조 방법.
  4. 제 3 항에 있어서,
    폴리실리콘 게이트 영역과 융기된 제 1 및 제 2 폴리실리콘 영역상에 내화물 금속층을 형성하는 단계;
    내화물 금속과 아래에 놓여있는 폴리실리콘을 반응시킴으로써 폴리실리콘 게이트 영역과 융기된 제 1 및 제 2 폴리실리콘 영역상에 내화물 금속 실리사이드를 형성하도록 고속의 열처리 공정을 수행하는 단계;
    반응하지 않은 내화물 금속을 제거하는 단계;
    내화물 금속 실리사이드 상단에 유전체 재료를 형성하는 단계;
    융기된 제 1 및 제 2 폴리실리콘 영역상에 형성된 내화물 금속 실리사이드의 상부 표면을 노출하도록 유전체 물질을 통해 접촉 개구를 형성하는 단계; 및
    접촉 개구에서 도전 물질을 형성하는 단계를 더 포함하는 것을 특징으로 하는 제조 방법.
  5. 제 4 항에 있어서,
    상기 내화물 금속이 티타늄인 것을 특징으로 하는 제조 방법.
  6. 제 5 항에 있어서,
    상기 도전 물질이 티타늄층과, 상기 티타늄층상에 형성된 티타늄 질화물층 및 상기 티타늄 질화물층상에 형성된 알루미늄층을 포함하는 것을 특징으로 하는 제조 방법.
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