KR100591172B1 - 모스 트랜지스터의 제조 방법 - Google Patents
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Abstract
본 발명의 모스 트랜지스터의 제조 방법은, 반도체 기판의 활성 영역 위에 게이트 절연막 및 게이트 도전막이 순차적으로 적층된 게이트 스택을 형성하는 단계와, 게이트 스택을 갖는 반도체 기판에 제1 이온 주입 공정을 수행하여 저농도의 얕은 제1 불순물 영역을 형성하는 단계와, 게이트 도전막 측벽에 게이트 스페이서막을 형성하는 단계와, 반도체 기판, 게이트 도전막 및 게이트 스페이서막을 덮는 절연성 버퍼막을 형성하는 단계와, 절연성 버퍼막을 평탄화 또는 에치백 하여 게이트 도전막의 상부면을 노출시키는 단계와, 게이트 도전막에 노출면에 제2 이온 주입 공정을 수행하여 게이트 도전막을 도핑시키는 단계와, 반도체 기판 상부의 절연성 버퍼막을 제거하여 반도체 기판의 일부 표면을 노출시키는 단계와, 그리고 게이트 스페이서막을 이온 주입 장벽층으로 한 제3 이온 주입 공정을 수행하여 제1 불순물 영역과 함께 소스/드레인 영역을 이루는 고농도의 깊은 제2 불순물 영역을 형성하는 단계를 포함한다.
모스 트랜지스터, 얕은 소스/드레인 영역, 게이트 도전막, 도핑
Description
도 1 내지 도 4는 종래 기술에 따른 모스 트랜지스터의 제조 방법을 설명하기 위하여 나타내 보인 단면도들이다.
도 5 내지 도 10은 본 발명에 따른 모스 트랜지스터의 제조 방법을 설명하기 위하여 나타내 보인 단면도들이다.
본 발명은 반도체 소자의 제조 방법에 관한 것으로서, 보다 상세하게는 얕은 소스/드레인 접합을 가지면서도 게이트 도전막이 충분한 불순물 농도로 도핑될 수 있도록 하는 모스 트랜지스터의 제조 방법에 관한 것이다.
지금까지 모스(MOS; Metal Oxide Semiconductor) 소자 기술은 급속도로 발전해 왔으며, 이와 같은 발전의 원인은 끊임없이 소형화와 이에 따른 고성능의 구현이 가능한데서 찾을 수 있다. 이와 같은 소형화와 고성능의 구현을 위해서는 게이트 산화막의 두께에 관한 기술, 소스/드레인 영역에 관한 기술 및 채널 영역에 관한 기술이 뒷받침되어야 한다. 즉 모스 트랜지스터의 집적도가 증가함에 따라 발생되는 짧은 채널 효과(SCE; Short Channel Effect)를 억제하기 위해서는 게이트 산 화막의 두께가 작을 필요가 있다. 그리고 소스/드레인 영역도 가능한 한 얕은 접합(shallow junction)으로 형성하여 전하 공유 효과(charge sharing effect)가 감소되도록 하여야 한다. 또한 레트로그레이드(retrograde) 이온 주입이나 할로(halo) 이온 주입을 통한 채널에서의 도핑 프로파일을 변경시킴으로써 짧은 채널 효과를 억제시킬 수 있다.
도 1 내지 도 4는 종래 기술에 따른 모스 트랜지스터의 제조 방법을 설명하기 위하여 나타내 보인 단면도들이다. 여기서는 p채널형 모스 트랜지스터를 예를 들어 설명하기로 한다. 그러나 n채널형 모스 트랜지스터의 경우에도 도전형이 반대인 점을 제외하고는 동일하게 적용된다.
먼저 도 1을 참조하면, n형 반도체 기판(100)에 소자 분리막(110)을 형성하여 모스 트랜지스터가 형성될 활성 영역을 한정한다. p형 반도체 기판을 사용할 수도 있는데, 이 경우에는 p형 반도체 기판 상부에 n형 웰 영역을 형성한다. 다음에 반도체 기판(100)의 활성 영역 상부에 게이트 절연막(120) 및 게이트 도전막(130)이 순차적으로 적층된 게이트 스택을 형성한다. 이 게이트 스택은 반도체 기판(100) 상부의 채널 형성 영역을 덮는다.
다음에 도 2를 참조하면, 전면에 제1 이온 주입 공정을 수행한다. 즉 p형 불순물 영역, 예컨대 B 이온들 또는 BF2 이온들을 주입하여 저농도의 얕은 제1 불순물 영역(141)을 형성한다. 도면에 도시되지는 않았지만, 제1 이온 주입 공정을 수행하기 전에 반도체 기판(100) 표면 위에는 이온 주입 버퍼막을 형성한다.
다음에 도 3을 참조하면, 짧은 채널 효과를 감소시키기 위한 할로 이온 주입 공정을 수행한다. 즉 n형 불순물 이온, 예컨대 As 이온들을 비스듬하게 주입하여, 제1 불순물 영역(141)에 인접되는 부분에 할로 불순물 영역(142)이 형성되도록 한다.
다음에 도 4를 참조하면, 게이트 도전막(130) 측면에 게이트 스페이서막(150)을 형성한다. 이 게이트 스페이서막은 질화막을 사용하여 형성할 수 있고, 경우에 따라서는 산화막 및 질화막을 포함하는 다층막으로 형성할 수도 있다. 다음에 이 게이트 스페이서막을 이온 주입 장벽막으로 한 제2 이온 주입 공정을 수행한다. 즉 p형 불순물 이온, 예컨대 B 이온들을 주입하여 고농도의 깊은 제2 불순물 영역(143)을 형성한다. 저농도의 얕은 제1 불순물 영역(141)과 고농도의 깊은 제2 불순물 영역(143)은 LDD(Lightly Doped Drain) 접합 구조의 소스/드레인 영역(144)을 구성한다.
이와 같은 종래의 모스 트랜지스터의 제조 방법에 있어서, 앞서 언급한 바와 같이 고집적화에 의한 짧은 채널 효과를 억제하기 위해서는 소스/드레인 영역(144)을 얕은 접합으로 형성하여야 한다. 소스/드레인 영역(144)을 얕은 접합으로 형성하기 위해서는 이온 주입 공정시, 특히 고농도의 불순물 이온을 주입시키기 위한 제2 이온 주입 공정시에 주입 에너지를 어느 정도 낮추어야 한다. 그런데 이와 같이 낮은 주입 에너지로 불순물 이온을 주입하게 되면, 동시에 불순물로 도핑되는 게이트 도전막, 예컨대 폴리실리콘막이 충분한 농도로 도핑되지 못하는 현상이 발생된다. 게이트 도전막이 충분한 농도로 도핑되지 못하게 되면 게이트 도전막에서 의 디플리션이 증가하게 되며, 더욱이 후속의 열처리 공정에서 B 이온이 채널 영역으로 침투하는 붕소 침투(Boron penetration) 현상이 발생되어 소자의 문턱 전압 특성, 채널 전류 특성 등 전기적인 특성이 열화된다는 문제가 발생한다.
본 발명이 이루고자 하는 기술적 과제는, 집적도 증가에 따른 짧은 채널 효과를 억제하기 위해 얕은 소스/드레인 접합을 형성하면서도 충분한 도핑 농도로 게이트 도전막이 도핑될 수 있도록 하는 모스 트랜지스터의 제조 방법을 제공하는 것이다.
상기 기술적 과제들 달성하기 위하여, 본 발명의 일 실시예에 따른 모스 트랜지스터의 제조 방법은, 반도체 기판의 활성 영역 위에 게이트 절연막 및 게이트 도전막이 순차적으로 적층된 게이트 스택을 형성하는 단계; 상기 게이트 스택을 갖는 반도체 기판에 제1 이온 주입 공정을 수행하여 저농도의 얕은 제1 불순물 영역을 형성하는 단계; 상기 게이트 도전막 측벽에 게이트 스페이서막을 형성하는 단계; 상기 반도체 기판, 상기 게이트 도전막 및 상기 게이트 스페이서막을 덮는 절연성 버퍼막을 형성하는 단계; 상기 절연성 버퍼막에 대한 평탄화 공정을 수행하여 상기 게이트 도전막의 상부면을 노출시키는 단계; 상기 게이트 도전막에 노출면에 제2 이온 주입 공정을 수행하여 상기 게이트 도전막을 도핑시키는 단계; 상기 반도체 기판 상부의 절연성 버퍼막을 제거하여 상기 반도체 기판의 일부 표면을 노출시키는 단계; 및 상기 게이트 스페이서막을 이온 주입 장벽층으로 한 제3 이온 주입 공정을 수행하여 상기 제1 불순물 영역과 함께 소스/드레인 영역을 이루는 고농도의 깊은 제2 불순물 영역을 형성하는 단계를 포함하는 것을 특징으로 한다.
상기 제1 이온 주입 공정 후에 비스듬한 경사로 불순물 이온을 주입하는 할로 이온 주입 공정을 수행하여 상기 제1 불순물 영역에 인접하는 할로 불순물 영역을 형성하는 단계를 더 포함하는 것이 바람직하다.
상기 제1 이온 주입 공정 및 제3 이온 주입 공정을 수행한 후에 주입된 불순물 이온들을 확산시키기 위한 급속 열처리 공정을 수행하는 단계를 더 포함하는 것이 바람직하다. 이 경우 상기 급속 열처리 공정은 700-1050℃의 온도 및 N2 분위기에서 5-30초동안 수행할 수 있다.
상기 절연성 버퍼막은 2000-5000Å 두께의 TEOS(tetra ethoxy silane) 산화막으로 형성하는 것이 바람직하다.
상기 기술적 과제를 달성하기 위하여, 본 발명의 다른 실시예에 따른 모스 트랜지스터의 제조 방법은, 반도체 기판의 활성 영역 위에 게이트 절연막 및 게이트 도전막이 순차적으로 적층된 게이트 스택을 형성하는 단계; 상기 게이트 스택을 갖는 반도체 기판에 제1 이온 주입 공정을 수행하여 저농도의 얕은 제1 불순물 영역을 형성하는 단계; 상기 게이트 도전막 측벽에 게이트 스페이서막을 형성하는 단계; 상기 반도체 기판, 상기 게이트 도전막 및 상기 게이트 스페이서막을 덮는 절연성 버퍼막을 형성하는 단계; 상기 절연성 버퍼막에 대한 에치백 공정을 수행하여 상기 게이트 도전막의 상부면을 노출시키는 단계; 상기 게이트 도전막에 노출면에 제2 이온 주입 공정을 수행하여 상기 게이트 도전막을 도핑시키는 단계; 상기 반도체 기판 상부의 절연성 버퍼막을 제거하여 상기 반도체 기판의 일부 표면을 노출시키는 단계; 및 상기 게이트 스페이서막을 이온 주입 장벽층으로 한 제3 이온 주입 공정을 수행하여 상기 제1 불순물 영역과 함께 소스/드레인 영역을 이루는 고농도의 깊은 제2 불순물 영역을 형성하는 단계를 포함하는 것을 특징으로 한다.
상기 절연성 버퍼막은 저온 산화(LTO)막 및 BPSG(Boron Phosphorus Silicate
Glass)막을 순차적으로 적층하여 형성하는 것이 바람직하다. 이 경우 상기 저온 산화막은 50Å의 두께를 갖도록 하고 상기 BPSG막은 2000-5000Å의 두께를 갖도록 하는 것이 바람직하다.
이하 첨부 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 그러나, 본 발명의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시예들로 인해 한정되어지는 것으로 해석되어져서는 안된다.
도 5 내지 도 10은 본 발명에 따른 모스 트랜지스터의 제조 방법을 설명하기 위하여 나타내 보인 단면도들이다. 본 실시예에서는 p채널형 모스 트랜지스터를 예를 들어 설명하지만, n채널형 모스 트랜지스터의 경우에도 도전형이 반대인 점을 제외하고는 동일하게 적용된다는 것은 당연하며, n채널형 모스 트랜지스터와 p채널형 모스 트랜지스터가 하나의 기판에 형성되는 상보형 모스 트랜지스터를 제조하는 경우에도 또한 적용될 수 있다.
먼저 도 5를 참조하면, n형 반도체 기판(200)에 소자 분리막(210)을 형성하 여 모스 트랜지스터가 형성될 활성 영역을 한정한다. n형 반도체 기판(200) 대신에 p형 반도체 기판을 사용할 수도 있는데, 이 경우에는 p형 반도체 기판 상부에 n형 웰 영역을 형성한다. 소자 분리막(210)은 트랜치 형태의 소자 분리막을 사용하는 것이 일반적이다. 다음에 반도체 기판(200)의 활성 영역 상부에 게이트 절연막(220) 및 게이트 도전막(230)이 순차적으로 적층된 게이트 스택을 형성한다. 이 게이트 스택은 반도체 기판(200) 상부의 채널 형성 영역을 덮는다. 게이트 절연막(220)은 산화막으로 형성할 수 있고, 게이트 도전막(230)은 폴리실리콘막으로 형성할 수 있다.
다음에 도 6을 참조하면, 전면에 제1 이온 주입 공정을 수행한다. 즉 p형 불순물 영역, 예컨대 B 이온들 또는 BF2 이온들을 주입하여 저농도의 얕은 제1 불순물 영역(241)을 형성한다. 상기 BF2 이온들은 대략 5-30keV의 주입 에너지 및 1×1015
-5×1015/㎠의 농도로 주입시킨다. n채널형 모스 트랜지스터의 경우에는, n형 불순물 이온, 예컨대 As 이온들을 주입시키는데, 이 경우 상기 As 이온들은 대략 10-70keV의 주입 에너지 및 1×1015-5×1015/㎠의 농도로 주입시킨다. 도면에 도시되지는 않았지만, 제1 이온 주입 공정을 수행하기 전에 반도체 기판(200) 표면 위에는 이온 주입 버퍼막으로서 대략 60Å 두께의 산화막을 형성한다.
다음에 도 7을 참조하면, 짧은 채널 효과를 감소시키기 위한 할로(halo) 이온 주입 공정을 수행한다. 즉 n형 불순물 이온, 예컨대 As 이온들을 비스듬하게 주 입하여, 제1 불순물 영역(241)에 인접되는 부분에 할로 불순물 영역(242)이 형성되도록 한다. 상기 As 이온은 대략 10-70keV의 주입 에너지 및 1×1014-1×1015/㎠의 농도와 대략 20도-30도의 이온 주입각으로 주입시킨다. n채널형 모스 트랜지스터의 경우에는, p형 불순물 이온, 예컨대 B 이온들을 주입시키는데, 이 경우 상기 B 이온들은 대략 5-50keV의 주입 에너지 및 1×1014-1×1015/㎠의 농도와 대략 20도-30도의 이온 주입각으로 주입시킨다. 상기 제1 이온 주입 공정과 할로 이온 주입 공정을 수행한 후에는 주입된 불순물 이온을 확산시키기 위한 확산 공정을 수행한다. 이 확산 공정은 급속 열처리 공정(RTP; Rapid Thermal Processing)을 사용하여 수행한다. 급속 열처리 공정은 대략 700-1050℃의 온도 및 N2 분위기에서 대략 5-30초동안 수행한다.
다음에 도 8을 참조하면, 게이트 도전막(230) 측면에 게이트 스페이서막(250)을 형성한다. 이 게이트 스페이서막(250)은 단일막으로 형성할 수 있으나, 대략 100-300Å 두께의 TEOS(tetra ethoxy silane) 산화막과 대략 700-800Å 두께의 질화(Si3N4)막의 이중막으로 형성한다. 다음에 반도체 기판(200), 게이트 도전막(230) 및 게이트 스페이서막(250)을 덮는 절연성 버퍼막(260)을 형성한다. 이 절연성 버퍼막(260)은 후속 공정에서의 제거 방법에 따라 두 가지 종류로 형성할 수 있다. 첫 번째는 대략 2000-5000Å의 두께를 갖는 TEOS 산화막으로 형성하는 것이며, 두 번째는 대략 50Å 두께의 저온 산화(LTO)막 및 대략 2000-5000Å 두께 의 BPSG(Boron Phosphorus Silicate Glass)막으로 형성하는 것이다.
다음에 도 9를 참조하면, 절연성 버퍼막(260)에 대한 평탄화 공정 또는 에치백 공정을 수행하여 게이트 도전막(230)의 상부면을 노출시킨다. 이때 평탄화 공정, 예컨대 화학적 기계적 평탄화(CMP) 공정을 통해 절연성 버퍼막(260)의 일부를 제거하는 경우는, 절연성 버퍼막(260)으로서 TEOS 산화막을 사용하는 경우이다. 그리고 에치백 공정을 통해 절연성 버퍼막(260)의 일부를 제거하는 경우는, 절연성 버퍼막(260)으로서 저온 산화막과 BPSG막을 사용하는 경우이다. 이때 에치백 공정을 수행하기 전에 저온에서의 플로우(flow) 공정을 수행하여 BPSG막을 평탄하게 할 필요가 있다. 다음에 게이트 도전막(230)의 노출 상부면에 제2 이온 주입 공정을 수행하여 게이트 도전막(230)을 p형 불순물 이온들, 예컨대 B 이온들로 도핑시킨다. 상기 B 이온들은 대략 5-50keV의 주입 에너지 및 1×1014-5×1015/㎠의 농도로 주입시킨다. n채널형 모스 트랜지스터의 경우 n형 불순물 이온들, 예컨대 P 이온들로 게이트 도전막을 도핑시킨다. 이 경우 상기 P 이온들은 대략 10-70keV의 주입 에너지 및 1×1014-5×1015/㎠의 농도로 주입시킨다.
다음에 도 10을 참조하면, 반도체 기판(200) 상부의 절연성 버퍼막(도 9의 260)을 제거하여 반도체 기판(200)의 일부 표면을 노출시킨다. 다음에 상기 게이트 스페이서막(250)을 이온 주입 장벽막으로 한 제3 이온 주입 공정을 수행한다. 즉 p형 불순물 이온, 예컨대 B 이온들을 주입하여 고농도의 깊은 제2 불순물 영역(343)을 형성한다. 보다 구체적으로 설명하면, 상기 B 이온들은 대략 5-50keV의 주입 에 너지 및 1×1015-5×1015/㎠의 농도로 주입시킨다. n채널형 모스 트랜지스터의 경우 n형 불순물 이온들, 예컨대 As 이온들을 주입시킨다. 이 경우 상기 As 이온들은 대략 10-80keV의 주입 에너지 및 1×1015-5×1015/㎠의 농도로 주입시킨다. 제3 이온 주입 공정을 수행한 후에는 주입된 불순물 이온을 확산시키기 위한 확산 공정을 수행한다. 이 확산 공정도 대략 700-1050℃의 온도 및 N2 분위기에서 대략 5-30초동안 수행하는 급속 열처리 공정에 의해 수행된다. 상기 확산 공정이 끝나면 저농도의 얕은 제1 불순물 영역(241)과 고농도의 깊은 제2 불순물 영역(243)은 LDD(Lightly Doped Drain) 접합 구조의 소스/드레인 영역(244)을 구성한다.
이후 통상의 실리사이드 공정 및 배선 공정을 수행하면 모스 트랜지스터가 완성된다.
이상의 설명에서와 같이, 본 발명에 따른 모스 트랜지스터의 제조 방법에 의하면, 소스/드레인 영역을 구성하는 저농도의 얕은 불순물 영역과 고농도의 깊은 불순물 영역을 형성하기 위한 이온 주입 공정들 사이에 게이트 도전막의 상부면을 노출시키는 절연성 버퍼막을 이용한 이온 주입 공정을 수행함으로써, 소스/드레인 영역의 접합 깊이와 무관하게 게이트 도전막을 충분한 도핑 농도로 도핑시킬 수 있으며, 이에 따라 게이트 도전막이 디플리션되는 것을 억제시킬 수 있다. 또한 가해지는 열을 조절하여 게이트 도전막의 활성화를 극대화하여 게이트 도전막의 저항도 낮출 수 있으며, 결과적으로 모스 트랜지스터의 전기적인 특성들을 향상시킬 수 있 다는 이점을 제공한다.
이상 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않으며, 본 발명의 기술적 사상 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러 가지 변형이 가능함은 당연하다.
Claims (7)
- 반도체 기판의 활성 영역 위에 게이트 절연막 및 게이트 도전막이 순차적으로 적층된 게이트 스택을 형성하는 단계;상기 게이트 스택을 갖는 반도체 기판에 제1 이온 주입 공정을 수행하여 저농도의 얕은 제1 불순물 영역을 형성하는 단계;상기 게이트 도전막 측벽에 게이트 스페이서막을 형성하는 단계;상기 반도체 기판, 상기 게이트 도전막 및 상기 게이트 스페이서막을 덮는 절연성 버퍼막을 형성하는 단계;상기 절연성 버퍼막을 평탄화 또는 에치백 하여 상기 게이트 도전막의 상부면을 노출시키는 단계;상기 게이트 도전막의 노출면에 제2 이온 주입 공정을 수행하여 상기 게이트 도전막을 도핑시키는 단계;상기 반도체 기판 상부의 상기 절연성 버퍼막을 제거하여 상기 반도체 기판의 일부 표면을 노출시키는 단계; 및상기 게이트 스페이서막을 이온 주입 장벽층으로 한 제3 이온 주입 공정을 수행하여 상기 제1 불순물 영역과 함께 소스/드레인 영역을 이루는 고농도의 깊은 제2 불순물 영역을 형성하는 단계를 포함하며,상기 제3 이온 주입 공정을 수행한 후에 주입된 불순물 이온들을 확산시키기 위한 제1 급속 열처리 공정을 수행하는 단계를 더 포함하는 모스 트랜지스터의 제조 방법.
- 제 1항에 있어서,상기 제1 이온 주입 공정 후에 비스듬한 경사로 불순물 이온을 주입하는 할로 이온 주입 공정을 수행하여 상기 제1 불순물 영역에 인접하는 할로 불순물 영역을 형성하는 단계를 더 포함하는 것을 특징으로 하는 모스 트랜지스터의 제조 방법.
- 제 1항에 있어서,상기 제1 이온 주입 공정을 수행한 후에 주입된 불순물 이온들을 확산시키기 위한 제2 급속 열처리 공정을 수행하는 단계를 더 포함하는 것을 특징으로 하는 모스 트랜지스터의 제조 방법.
- 제 3항에 있어서,상기 제1 및 제2 급속 열처리 공정은 700-1050℃의 온도 및 N2 분위기에서 5-30초 동안 수행하는 것을 특징으로 하는 모스 트랜지스터의 제조 방법.
- 제 1항에 있어서,상기 절연성 버퍼막은 2000-5000Å 두께의 TEOS(tetra ethoxy silane) 산화막으로 형성하는 것을 특징으로 하는 모스 트랜지스터의 제조 방법.
- 제 1항에 있어서,상기 절연성 버퍼막은 저온 산화(LTO)막 및 BPSG(Boron Phosphorus SilicateGlass)막을 순차적으로 적층하여 형성하는 것을 특징으로 하는 모스 트랜지스터의 제조 방법.
- 제 6항에 있어서,상기 저온 산화막은 50Å의 두께를 갖도록 하고 상기 BPSG막은 2000-5000Å의 두께를 갖도록 하는 것을 특징으로 하는 모스 트랜지스터의 제조 방법.
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