JP2007305889A - 半導体装置およびその製造方法 - Google Patents

Abstract

【課題】電気特性のばらつきを小さくした状態で、エクステンション領域をせり上げた構造を可能とし、電流駆動力の向上を図るとともに、プロセスの簡単化を図る。
【解決手段】半導体基板１０上にゲート絶縁膜１６を介して形成されたゲート電極２１の側部および半導体基板１０上のゲート電極２１側に形成された第１サイドウォール２７と該第１サイドウォール２７を介して該ゲート電極２１の側部に形成された第２サイドウォール２８とを有し、前記第２サイドウォール２８直下の前記第１サイドウォール２７が除去された除去領域３１、３２および前記ゲート電極２１両側の前記第１、第２サイドウォール２７、２８を介した半導体基板１０に形成されたリセス領域２９、３０とに形成されたエピタキシャル成長層（ソース・ドレイン３３、３４、エクステンション領域３５、３６）を備えたことを特徴とする。
【選択図】図１

Description

本発明は、半導体装置およびその製造方法に関する。

ＭＯＳ（Metal Oxide Semiconductor）ＦＥＴ（Field Effect Transistor）の短チャネル効果を抑制するために、エピタキシャル成長技術を用いてエクステンション領域を形成し、エクステンション領域の低抵抗化およびチャネルからの拡散層の浅接合化を同時に実現する技術が提案されている（例えば、非特許文献１参照。）。しかしながら、エクステンション領域にエピタキシャル成長技術を用いると、エピタキシャル成長膜の膜厚のばらつきが大きく、それによる特性ばらつきが大きくなることが懸念される。

また、ｐＭＯＳＦＥＴの移動度を改善する技術として、深いソース・ドレイン（Deep Source-Drain接合）領域を後退（リセス）させて、その領域にエピタキシャル成長によりシリコンゲルマニウム層（以下、ＳｉＧｅ層という）を形成する技術が提案されている（例えば、非特許文献２、特許文献１等参照。）。これは、ＳｉＧｅ層を形成することにより、ｐＭＯＳＦＥＴのチャネルに圧縮応力を印加し、移動度を改善するというものである。

また、より大きな圧縮応力を印加するために、よりチャネルに近いエクステンション領域を後退させてＳｉＧｅ層をエピタキシャル成長する技術が提案されている（例えば、非特許文献３参照。）。しかしながら、この構造は、エクステンション領域をドライエッチングにより後退（リセス）してエピタキシャル成長し作製するために、エッチングダメージによる接合リーク悪化、ゲート酸化膜の信頼性の悪化が懸念される。

特表２００２−５３０８６４号公報 N. Yasutake他著 「A hp22 nm Node Low Operating Power （LOP） Technology with Sub-10 nm Gate Length Planar Bulk CMOS Devices」ＶＬＳＩ Ｓｙｍｐ．、２００４年 T. Ghani,etal他著 「A 90nm High Volume Manufacturing Logic Technology Featuring Novel 45nm Gate Length Strained Silicon CMOS Transistors」ＩＥＤＭ、２００３年 Kah Wee Ang他著 「Enhanced Performance in 50 nm NMOSFETs with Silicon-Carbon Source／Drain Regions」ＩＥＤＭ、２００４年

解決しようとする問題点は、ＭＯＳＦＥＴの短チャネル効果を抑制するために、ソース・ドレインの接合を浅くする必要があるが、単純に浅くすると、ソース・ドレインの抵抗が高くなり電流駆動力が低下する点である。そのために、エクステンションと深いソース・ドレインをせり上げる構造が有効であるが、特にエクステンションをせり上げる場合は、エピタキシャル成長膜の膜厚のばらつきが及ぼす影響が大きく、電気特性のばらつきが大きくなる点である。

請求項１に係る本発明は、半導体基板上にゲート絶縁膜を介して形成されたゲート電極の側部および半導体基板上のゲート電極側に形成された第１サイドウォールと該第１サイドウォールを介して該ゲート電極の側部に形成された第２サイドウォールとを有し、前記第２サイドウォール直下の前記第１サイドウォールが除去された領域および前記ゲート電極両側の前記第１、第２サイドウォールを介した半導体基板に形成されたリセス領域とに形成されたエピタキシャル成長層と、前記ゲート電極、および前記第１，第２サイドウォールを被覆する応力を有する応力膜とを備えたことを特徴とする。

請求項１に係る本発明では、エピタキシャル成長層は、リセス領域に形成されたエピタキシャル成長層がソース・ドレインとなり、第１サイドウォールが除去された領域に形成されたエピタキシャル成長層がエクステンション領域となる。

請求項６に係る本発明は、半導体基板上にゲート絶縁膜を介して形成されたゲート電極の側部および半導体基板上のゲート電極側に第１サイドウォールを形成するとともに、該第１サイドウォールを介して該ゲート電極の側部に第２サイドウォールとを形成する工程と、前記第１、第２サイドウォールを介した前記ゲート電極の両側の前記半導体基板を除去してリセス領域を形成する工程と、前記第２サイドウォール直下の前記第１サイドウォールを除去する工程と、前記リセス領域および前記第１サイドウォールを除去した領域にエピタキシャル成長層を形成する工程と、前記ゲート電極、および前記第１，第２サイドウォールを被覆する応力を有する応力膜を形成する工程と備えたことを特徴とする。

請求項６に係る本発明では、リセス領域に形成されたエピタキシャル成長層でソース・ドレインが形成されるとともに、第１サイドウォールが除去された領域に形成されたエピタキシャル成長層でエクステンション領域が形成される。

請求項１に係る本発明によれば、第１サイドウォールが除去された領域に形成されたエピタキシャル成長層でエクステンション領域が形成されているため、エクステンション領域の膜厚を第１サイドウォールの膜厚で制御することができる。このため、エクステンション領域の膜厚ばらつきが小さくなるので、特性ばらつきを小さくできるという利点がある。また、エピタキシャル成長層でソース・ドレインとエクステンション領域とが形成されているので、ソース・ドレインとエクステンション領域とをエピタキシャル成長層で同時に形成することができるという利点があり、工程数を短縮したプロセスで形成できるものとなる。また、応力膜に膜応力の大きな膜を用いることで、エクステンション領域に大きな膜応力をかけることが可能となり、トランジスタの移動度の向上を図ることができるようになる。

請求項４に係る本発明によれば、第１サイドウォールが除去された領域に形成されたエピタキシャル成長層でエクステンション領域を形成するため、エクステンション領域の膜厚を第１サイドウォールの膜厚で制御することが容易にできる。このため、エクステンション領域の膜厚ばらつきを小さくすることができるので、特性ばらつきを小さくできるという利点がある。また、エピタキシャル成長層でソース・ドレインとエクステンション領域とを同時に形成することができるため、工程数の短縮が実現できるという利点がある。また、応力膜を膜応力の大きな膜で形成することにより、エクステンション領域に大きな膜応力をかけることが可能となり、トランジスタの移動度を向上させることができるようになる。

本発明の半導体装置に係る一実施の形態を、図１の概略構成断面図によって説明する。ここでは、一例として、ｐＭＯＳＦＥＴについて説明する。

図１に示すように、半導体基板１０に素子分離領域１２が形成されている。上記半導体基板１０には、例えばシリコン基板（比抵抗＞１０ｍΩ・ｃｍ）を用いることができる。上記半導体基板１０の素子形成領域のｐＭＯＳＦＥＴ形成領域にはｐ型不純物をドーピングしてなるｎウエル１３が形成されている。なお、ｎＭＯＳＦＥＴの形成領域にはｐウエルが形成される。

素子分離領域１２に分離された半導体基板１０の素子形成領域上にはゲート絶縁膜１６を介してゲート電極２１が形成されている。、または、上記半導体基板の代わりにＳＯＩ（Silicon on insulator）基板やシリコンゲルマニウム（ＳｉＧｅ）層を含む基板を用いることもできる。上記ゲート絶縁膜１６は、例えば、電源電圧１．０Ｖ用のトランジスタでは１．２ｎｍ〜１．８ｎｍの膜厚とし、例えば、電源電圧３．３Ｖ用のトランジスタでは例えば７．５ｎｍ、２．５Ｖ用のトランジスタでは例えば５．５ｎｍとする。上記ゲート絶縁膜１６には、例えば、熱酸化膜、ＲＴＯ（Rapid Thermal Oxidation）を用いた酸窒化膜等を用いることができる。また、ゲートリークをさらに低減するために、上記ゲート絶縁膜１６には高誘電体膜を用いることもできる。この高誘電体膜としては、ハフニウム（Ｈｆ）系酸化膜やジルコニウム（Ｚｒ）系酸化膜を用いることができる。

上記ゲート電極２１は、例えばポリシリコンで形成されている。この膜厚は、技術ノードにもよるが、９０ｎｍノードでは、１５０ｎｍ〜２００ｎｍである。また、膜厚は、加工の制御性から一般にゲートアスペクト比を大きくしないため、ノード毎に薄くなる傾向がある。ゲート空乏化（ゲート酸化膜厚薄膜化に伴い、物理的なゲート酸化膜厚だけでなくゲートポリシリコン内の空乏層膜厚の影響が無視できなくなる。実効的なゲート膜厚が薄くならず、トランジスタ性能が落ちてしまう問題）の対策として、ポリシリコンの代わりにシリコンゲルマニウム（ＳｉＧｅ）を用いてもよい。またフルシリサイドや金属ゲートを用いてもよい。上記ゲート電極１６は、ｐＭＯＳＦＥＴではｐ型とし、ｎＭＯＳＦＥＴではｎ型としている。

上記ゲート電極２１の側壁に、オフセットスペーサ２２が形成されている。このオフセットスペーサ２２は、例えば窒化シリコン（Ｓｉ₃Ｎ₄）膜で形成される。このオフセットスペーサ２２をゲート側壁に設けることにより、実効チャネル長を長くし、短チャネル効果を抑制する効果が得られる。またゲート電極２１の両側における半導体基板１０にはｎ型のポケット領域２３、２４が形成されている。

上記ゲート電極２１の両側には、オフセットスペーサ２２を介して第１サイドウォール２７、第２サイドウォール２８が形成されている。上記第１サイドウォール２７は、例えばオフセットスペーサ２２とは異なる材質の膜、例えば酸化膜で、例えば１０ｎｍ以下の膜厚に形成されている。また第２サイドウォール２８は、第１サイドウォール２７とは異なる材質の膜、例えば窒化膜で、例えば５０ｎｍ以下の厚さに形成されている。サイドウォールの構造として、上記のように、酸化膜を例えば酸化シリコン（ＳｉＯ₂）で形成し、窒化膜を窒化シリコン（Ｓｉ₃Ｎ₄）で形成する２層構造の他に、酸化シリコン（ＳｉＯ₂）／窒化シリコン（Ｓｉ₃Ｎ₄）／酸化シリコン（ＳｉＯ₂）の３層構造としてもよい。

上記ゲート電極２１の両側で、上記オフセットスペーサ２２、第１サイドウォール２７、第２サイドウォール２８を介した半導体基板１０には、リセス（後退）領域２９、３０が形成されていて、さらに、第２サイドウォール２８直下の第１サイドウォール２７が除去されて第２サイドウォール２８の下部に除去領域３１、３２が形成されている。上記リセス領域２９、３０の深さは、例えば１５０ｎｍ程度とする。このエッチング深さと後の工程の熱処理により、ソース・ドレイン（Ｄｅｅｐソース・ドレイン）の接合深さが決まる。したがって、技術ノードが進むと、微細化が進み、そのエッチング深さは浅くなる方向になる。

上記リセス領域２９、３０および除去領域３１、３２の各内部にエピタキシャル成長層が形成され、リセス領域２９、３０に形成されたエピタキシャル成長層がソース・ドレイン３３、３４を構成し、除去領域３１、３２に形成されたエピタキシャル成長層がエクステンション領域３５、３６を構成している。また、ソース・ドレイン領域３３、３４およびエクステンション領域３５、３６は、実線で示す領域にシリコンゲルマニウム（ＳｉＧｅ）層が形成され、このＳｉＧｅ層からさらに２点鎖線で示す領域までｐ型不純物（例えばホウ素（Ｂ））が拡散されている。上記エピタキシャル成長層は、例えばホウ素ドープトシリコンまたはホウ素ドープトシリコンゲルマニウムをエピタキシャル成長させて形成されている。一方、本発明の構成をｎＭＯＳＦＥＴに適用した場合、リンドープトシリコン、リンドープト炭化シリコンで形成されている。シリコンゲルマニウム中のボロンまたは炭化シリコン中のリンの不純物は、オフセットスペーサとゲート電極エッジまで少なくても拡散するように活性化アニール等で調整されている。

上記ゲート電極２１上にはシリサイド層３７、ソース・ドレイン３３、３４上にはシリサイド層３８、３９が形成されている。上記シリサイドは、コバルトシリサイド（ＣｏＳｉ₂）、ニッケルシリサイド（ＮｉＳｉ）、チタンシリサイド（ＴｉＳｉ₂）、白金シリサイド（ＰｔＳｉ）、タングステンシリサイド（ＷＳｉ₂）などで形成される。

さらに、全面に、応力を有する応力膜７１が例えば窒化膜で形成されている。この応力膜７１は、上記除去領域３１、３２を形成する際に生じる第１サイドウォール２７の上部のくぼみを埋め込むように形成されている。ただし、応力膜の成膜方法によっては、このくぼみに応力膜７１が完全に埋まらない場合もある。この応力膜７１が窒化膜で形成されている場合の膜厚は、例えば５ｎｍ〜１００ｎｍとする。このように、半導体装置１が構成されている。

上記半導体装置１では、第２サイドウォール２８直下の第１サイドウォール２７が除去された除去領域３１、３２にエピタキシャル成長層でエクステンション領域３５、３６が形成されているため、エクステンション領域３５、３６の膜厚を第１サイドウォール２７の膜厚で制御することができる。このため、エクステンション領域３５、３６の膜厚ばらつきが小さくなるので、半導体装置１の特性ばらつきを小さくできるという利点がある。これは、第１サイドウォール２７をＣＶＤ法等の成膜方法により酸化シリコンで形成しているため、通常のエピタキシャル成長膜の膜厚ばらつきより、酸化シリコン膜厚の制御性が良いためである。またソース・ドレイン３３、３４上の膜厚ばらつきは、低抵抗のシリサイド層３８、３９が形成されているため、特性に及ぼす膜厚ばらつきの影響は小さくなる。また、エクステンション領域３５、３６がせり上げて作製されているので、エクステンション領域３５、３６が浅く形成されるため、短チャネル効果を抑制できる。

また、ｐＭＯＳＦＥＴの場合、チャネルに近いエクステンション領域３５、３６にシリコンゲルマニウム層を形成できるため、圧縮応力をより大きくできるので、移動度をさらに改善できる。または、ｎＭＯＳＦＥＴの場合、チャネルに近いエクステンション領域３５、３６に炭化シリコン（ＳｉＣ）層を形成できるため、引張応力をより大きくできるので、移動度をさらに改善できる。さらに、エクステンション領域３５、３６が形成される領域をドライエッチングにより後退（リセス）させて形成されないため、エッチングダメージによる接合リーク悪化、ゲート酸化膜の信頼性悪化が抑制できる。

また、エピタキシャル成長層でソース・ドレイン３３、３４とエクステンション領域３５、３６とが形成されているので、ソース・ドレイン３３、３４とエクステンション領域３５、３６とを同時に形成することができるという利点があり、工程数を短縮したプロセスで形成できるものとなる。また、第２サイドウォール４８に膜応力の大きな膜を用いることで、エクステンション領域３５、３６に大きな膜応力をかけることが可能となり、トランジスタの移動度の向上を図ることができるようになる。上記説明したように、チャネルに近いエクステンション領域３５、３６にシリコンゲルマニウム層を形成できること、応力膜７１に膜応力の大きな膜を用いることで、エクステンション領域３５、３６に大きな膜応力をかけることが可能となることにより、相乗的に応力を大きくし、移動度を大きくできる効果がある。

また、第２サイドウォール２８直下の第１サイドウォール２７が除去されているため、オフセットスペーサ２２と第２サイドウォール２８との間の第１サイドウォール２７上部もエッチングされる。横方向はオフセットスペーサ２２でエッチングが停止されるが、第１サイドウォール２７上部はエッチングが停止されないため、本構造を採用するとｙ≧ｘとなる。ｘは第２サイドウォール２８直下の第１サイドウォール２７のエッチング長さであり、ｙは第１サイドウォール２７の深さ方向のエッチング長さである。このような構造では、トランジスタ上は層間絶縁膜７２が形成されるため、縦構造で２種類以上の絶縁膜が形成される構造となる。ＭＯＳＦＥＴの移動度を改善するために応力膜７１に膜応力の高い膜を用いるためにゲート電極２１付近に対して剥れが発生し易くなる。剥れが発生すると異物が増え、歩留まりの低下を招く。また、剥れにより適切な応力がチャネル領域に印加されず、移動度が逆に低下する場合も考えられる。応力膜７１が第１サイドウォール２７上部の窪み内部にも形成されることで、ゲート電極２１周りにおける応力膜７１の接触面積が増加するために、膜応力の高い応力膜７１の膜剥れが抑制され、歩留まりの向上、特性ばらつきの低減が図れる。また、膜剥れマージンが改善されることにより、応力膜７１にさらに膜応力の大きい絶縁膜を使うことができるようになり、トランジスタの移動度の向上が図れる。

次に、本発明の半導体装置の製造方法に係る一実施の形態を、図２〜図１９の製造工程断面図によって説明する。ここでは、同一半導体基板にｎＭＯＳＦＥＴとｐＭＯＳＦＥＴとを形成し、本発明の構造をＰＭＯＳＦＥＴに適用した場合を説明する。

図２に示すように、半導体基板１０を用意する。この半導体基板１０には、例えばシリコン基板（比抵抗＞１０ｍΩ・ｃｍ）を用いることができ、または、ＳＯＩ（Silicon on insulator）基板やシリコンゲルマニウム（ＳｉＧｅ）層を含む基板を用いることもできる。

まず、熱酸化により、上記半導体基板１０表面にパッド酸化膜６１を形成する。このパッド酸化膜６１は、例えば１５ｎｍの厚さに形成される。次に、ＬＰ−ＣＶＤ（Low Pressure CVD）法により、パッド酸化膜６１上にマスク層６２を形成する。このマスク層６２は、例えば窒化シリコンを、例えば１６０ｎｍの厚さに堆積して形成する。図示では、マスク層６２／パッド酸化膜６１の構造であるが、マスク層６２／ポリシリコン層もしくはアモルファスシリコン（ａ−Ｓｉ）層／パッド酸化膜６１のような積層構造としても良い。

次に、図３に示すように、レジスト塗布、リソグラフィ技術によりレジストマスク（図示せず）を形成した後、エッチングを行い、マスク層６２、パッド酸化膜６１を加工して、開口部６３を形成する。このエッチングでは、例えば反応性イオンエッチング（以下、ＲＩＥという、ＲＩＥ：Reactive Ion Etching）装置または電子サイクロトロン共鳴（以下ＥＣＲという、ＥＣＲ：Electron Cyclotron Resonance）装置等を用いることができる。このエッチング加工後、アッシングによりレジストを除去する。

次に、図４に示すように、次にマスク層６２を用いて、トレンチエッチングを行い、半導体基板１０にトレンチ６４を形成する。このエッチングには、ＲＩＥ装置またはＥＣＲエッチング装置などを用いる。トレンチ６４の深さは、例えば０．３μｍとした。次に、８００℃〜９００℃で、ライナー酸化膜用の熱酸化を行い、トレンチ６４の内壁に酸化膜からなるライナー膜６５を形成する。このライナー膜６５は、窒素を含んだ酸化膜、もしくはＣＶＤ窒化膜としてもよい。このライナー膜の膜厚は、例えば４ｎｍ〜１０ｎｍとした。

次に、図５に示すように、上記トレンチ６４の内部を埋め込むように上記マスク層６２上にトレンチ素子分離を形成するための絶縁膜６６を形成する。この成膜では、例えば高密度プラズマ（ＨＤＰ：High Density Plasma）ＣＶＤ法を用い、例えば酸化シリコンを堆積して上記絶縁膜６６（図面では前記ライナー膜６５も含めて絶縁膜６６として図示した）を形成する。この絶縁膜６６は、ＳＯＧ（Spin on Glass）などの無機または有機酸化膜を用いることができる。次に、化学的機械研磨（以下、ＣＭＰという、ＣＭＰ：Chemical Mechanical Polishing）を行う。このＣＭＰでは窒化膜からなるマスク層６２が研磨ストッパとなる。このようにして、絶縁膜６６からなる素子分離領域１２が形成される。

次に、図６に示すように、半導体基板１０表面からの素子分離領域１２の段差を調整するために、酸化膜ウエットエッチングを行う。酸化膜エッチング量は、膜厚にして４０ｎｍ〜１００ｎｍとした。次にホット燐酸により、窒化膜からなるマスク層６２（前記図５参照）を除去する。

次に、図７に示すように、ｐＭＯＳＦＥＴの形成領域を被覆するマスク（例えばレジストマスク）（図示せず）を形成した後、半導体基板１０のｎＭＯＳＦＥＴ形成領域にｐ型不純物をドーピングして、ｐウエル１３を形成する。このドーピングは、例えばイオン注入により、不純物にホウ素（Ｂ）を用い、注入エネルギーを例えば２００ｋｅＶ、ドーズ量を例えば１×１０¹³ｃｍ^-2に設定して行う。次いで、チャネル注入を行う。不純物にホウ素（Ｂ）を用い、注入エネルギーを例えば１０ｋｅＶ〜２０ｋｅＶ、ドーズ量を例えば１×１０¹¹ｃｍ^-2〜２×１０¹³ｃｍ^-2に設定して行う。

上記マスクを剥離した後、新たにｎＭＯＳＦＥＴの形成領域を被覆するマスク（例えばレジストマスク）（図示せず）を形成した後、半導体基板１０のｐＭＯＳＦＥＴ形成領域にｎ型不純物をドーピングして、ｎウエル１４を形成する。このドーピングは、例えばイオン注入により、不純物にリン（Ｐ）を用い、注入エネルギーを例えば２０ｋｅＶ、ドーズ量を例えば１×１０¹³ｃｍ^-2に設定して行う。次いで、チャネル注入を行う。不純物にヒ素（Ａｓ）を用い、注入エネルギーを例えば１０ｋｅＶ〜２０ｋｅＶ、ドーズ量を例えば１×１０¹¹ｃｍ^-2〜２×１０¹³ｃｍ^-2に設定して行う。その後、レジストからなるマスクを除去する。

次に、図８に示すように、パッド酸化膜６１（前記図２参照）をウエットエッチングにより除去する。

次いで、厚膜のゲート絶縁膜１５を形成する。例えば、厚膜のゲート絶縁膜１５の膜厚は、例えば、電源電圧３．３Ｖ用のトランジスタで７．５ｎｍ、２．５Ｖ用のトランジスタで５．５ｎｍである。

次いで、厚膜のゲート絶縁膜１５を形成する領域にマスク（図示せず）を形成する。このマスクは、レジスト塗布、リソグラフィ技術により形成される。そのマスクを用いて、薄膜のゲート絶縁膜を形成する領域の上記厚膜のゲート絶縁膜１５を除去する。さらに、上記マスクを除去する。その後、薄膜のゲート絶縁膜１６を形成する。この薄膜のゲート絶縁膜１６の膜厚は、例えば、電源電圧１．０Ｖ用のトランジスタで、１．２ｎｍ〜１．８ｎｍである。上記ゲート絶縁膜１５、１６には、例えば、熱酸化膜、ＲＴＯ（Rapid Thermal Oxidation）を用いた酸窒化膜等を用いることができる。また、ゲートリークをさらに低減するために、上記ゲート絶縁膜１５、１６には高誘電体膜を用いることもできる。この高誘電体膜としては、ハフニウム（Ｈｆ）系酸化膜やジルコニウム（Ｚｒ）系酸化膜を用いることができる。

なお、図面では、ｎＭＯＳＦＥＴが形成されるｐウエル１３上に厚膜のゲート絶縁膜が形成され、ｐＭＯＳＦＥＴが形成されるｎウエル１４上に薄膜のゲート絶縁膜が形成されているが、別のｎＭＯＳＦＥＴが形成されるｐウエル１３上には薄膜のゲート絶縁膜が形成され、別のｐＭＯＳＦＥＴが形成されるｎウエル１４上には厚膜のゲート絶縁膜が形成されている。

次に、図９に示すように、上記ゲート絶縁膜１５、１６上に、ゲート電極形成膜６７を形成する。このゲート電極形成膜６７は、例えばＬＰ−ＣＶＤ法により、例えばポリシリコンを堆積して形成する。この堆積膜厚は、技術ノードにもよるが、９０ｎｍノードでは、１５０ｎｍ〜２００ｎｍである。また、膜厚は、加工の制御性から一般にゲートアスペクト比を大きくしないため、ノード毎に薄くなる傾向がある。ゲート空乏化の対策として、ポリシリコンの代わりにシリコンゲルマニウム（ＳｉＧｅ）を用いてもよい。またフルシリサイドや金属ゲートを用いてもよい。

次いで、レジスト塗布、リソグラフィ技術により、ｐＭＯＳＦＥＴの形成領域を被覆するレジストマスクを形成し、ｎＭＯＳＦＥＴの形成領域に、リン（Ｐ）またはヒ素（Ａｓ）をドーピングしてｎ型とする。また、レジスト塗布、リソグラフィ技術により、ｎＭＯＳＦＥＴの形成領域を被覆するレジストマスクを形成し、ｐＭＯＳＦＥＴの形成領域に、ホウ素（Ｂ）または二フッ化ホウ素（ＢＦ₂）またはインジウムをドーピングしてｐ型とする。ここでは、イオン注入を用いることができる。このときの注入量は、例えば１×１０¹⁵ｃｍ^-2〜１×１０¹⁶ｃｍ^-2である。また、上記ドーピング不純物がゲート絶縁膜直下を突き抜けるのを防ぐために、窒素（Ｎ₂）の注入を組み合わせても良い。

次に、ゲート電極形成膜６７上に、ゲート加工時のマスクとなる絶縁膜６８を形成する。この絶縁膜６８は、例えば酸化膜または窒化膜などが用いられる。膜厚は例えば１０ｎｍ〜１００ｎｍとする。

次に、図１０に示すように、レジスト塗布、リソグラフィ技術により、レジストマスク（図示せず）を形成した後、ドライエッチング技術（例えばＲＩＥ）により、上記絶縁膜６８を加工する。その後、上記レジストマスクを除去する。さらに、絶縁膜６８をエッチングマスクに用いて、ドライエッチング（例えばＲＩＥ）により、ゲート電極形成を加工してゲート電極２１、４１を形成する。その際、ゲート絶縁膜１５、１６も加工される。

次に、ゲート電極２１、４１の側壁にオフセットスペーサ２２、４２を形成する。このオフセットスペーサ２２、４２は、ゲート電極２１、４１を被覆するように、例えば窒化シリコン（Ｓｉ₃Ｎ₄）膜を形成した後、ＲＩＥによりエッチバックして形成される。このとき、ゲート電極２１、４１上には絶縁膜６８が形成されている。上記オフセットスペーサ２２、４２をゲート側壁に設けることにより、実効チャネル長を長くし、短チャネル効果を抑制する効果が得られる。また、本発明では、後に説明するサイドウォールのウエットエッチにおけるエッチストッパとして働く。また、オフセットスペーサ２２、４２を形成する前に、急速熱酸化（ＲＴＯ）などでゲート電極２１、４１の側壁を再酸化しておいてもよい。この工程は、寄生容量であるゲートオーバーラップ容量を低減する効果がある。

次に、図１１に示すように、レジスト塗布、リソグラフィ技術によって、ｎＭＯＳＦＥＴの形成領域をマスクするレジストマスク（図示せず）を形成し、ポケットイオン注入により、ゲート電極２１の両側における半導体基板１０にポケット領域２３、２４を形成する。ｐＭＯＳＦＥＴ領域のポケットイオン注入は、注入不純物にヒ素（Ａｓ）またはリン（Ｐ）を用い、注入濃度を、例えば１×１０¹²ｃｍ^-2〜２×１０¹⁴ｃｍ^-2とする。次いで、上記レジストマスクを除去する。なお、ｐＭＯＳＦＥＴに本発明の構造を採用しない場合は、エクステンション領域をイオン注入で形成する。この場合には、二フッ化ホウ素（ＢＦ₂）またはホウ素（Ｂ）またはインジウム（Ｉｎ）を用い、注入濃度を、例えば１×１０¹⁴ｃｍ^-2〜２×１０¹⁵ｃｍ^-2とする。また、本発明のエピタキシャル成長によるエクステンション領域の拡散層は、最終的には活性化アニールにより、チャネルとオーバーラップさせるために少なくてもオフセットスペーサ２２下にまで拡散しなければならない（チャネルとエクステンション接続部の抵抗が非常に高くなるのを抑制するため。）。しかしながら、活性化アニール温度を比較的高くできない場合は、工程数の削減メリットが失うものの、イオン注入による形成とエピタキシャル成長によるエクステンション形成を組み合わせても良い。イオン注入のみによるエクステンション領域形成と比較して、チャネル部とオーバーラップするために必要な最小限のドーズ量で済むので、イオン注入による形成とエピタキシャル成長によるエクステンション形成を組み合わせた場合でも短チャネル効果の悪化は最小限に抑えることができる。

また、レジスト塗布、リソグラフィ技術によって、ｐＭＯＳＦＥＴの形成領域をマスクするレジストマスク（図示せず）を形成し、ポケットイオン注入により、ゲート電極４１の両側における半導体基板１０にポケット領域４３、４４を形成する。ｎＭＯＳＦＥＴ領域のポケットイオン注入は、注入不純物に二フッ化ホウ素（ＢＦ₂）またはホウ素（Ｂ）またはインジウム（Ｉｎ）を用い、注入濃度を、例えば１×１０¹²ｃｍ^-2〜１×１０¹⁴ｃｍ^-2とする。

さらに、イオン注入を行い、上記ポケット領域４３、４４の上部領域にエクステンション領域４５、４６を形成する。このイオン注入は、注入不純物にヒ素（Ａｓ）を用い、注入濃度を、例えば１×１０¹⁴ｃｍ^-2〜２×１０¹⁵ｃｍ^-2である。なお、ｎＭＯＳＦＥＴに本発明の構造を採用する場合は、このエクステンション領域を形成するイオン注入工程は省略することとなる。但し、本発明のエピタキシャル成長によるエクステンション領域４５，４６の拡散層は、最終的には活性化アニールにより、チャネルとオーバーラップさせるために少なくてもオフセットスペーサ４２下にまで拡散しなければならない（チャネルとエクステンション接続部の抵抗が非常に高くなるのを抑制するため。）。しかしながら、活性化アニール温度を比較的高くできない場合は、工程数の削減メリットが失うものの、イオン注入による形成とエピタキシャル成長によるエクステンション形成を組み合わせても良い。イオン注入のみによるエクステンション領域形成と比較して、チャネル部とオーバーラップするために必要な最小限のドーズ量で済むので、イオン注入による形成とエピタキシャル成長によるエクステンション形成を組み合わせた場合でも短チャネル効果の悪化は最小限に抑えることができる。また、ｎＭＯＳＦＥＴ、ｐＭＯＳＦＥＴの各ポケット注入前に、注入のチャネリング抑制技術として、ゲルマニウム（Ｇｅ）を注入することなどでプリアモルファス化を行ってもよい。また、上記ポケット領域４３、４４、エクステンション領域４５、４６のゲート電極４１側への入り込み量は、イオン注入角度等により、適宜制御される。同様に、上記ポケット領域２３、２４のゲート電極２１側への入り込み量は、イオン注入角度等により、適宜制御される。

上記エクステンション領域４５、４６を形成した後、ＴＥＤ（Transient Enhanced Diffusion）などを引き起こす注入欠陥を小さくするために、８００℃〜９００℃程度のＲＴＡ（Rapid Thermal Annealing）処理を追加してもよい。

次に、図１２に示すように、化学的気相成長（以下、ＣＶＤと略記する）法を用いて第１サイドウォール形成膜、第２サイドウォール形成膜を形成する。第１サイドウォール形成膜は、例えば前記オフセットスペーサ２２、４２とは異なる材質の膜、例えば酸化膜で、例えば１０ｎｍ以下の膜厚に形成される。また第２サイドウォール形成膜は、第１サイドウォール形成膜とは異なる材質の膜、例えば窒化膜で、例えば５０ｎｍ以下の厚さに形成される。その後、エッチバックにより、第２サイドウォール形成膜を加工して第２サイドウォール２８、４８を形成し、第１サイドウォール形成膜を加工して第１サイドウォール２７、４７を形成する。サイドウォールの構造として、上記のように、酸化膜を例えば酸化シリコン（ＳｉＯ₂）で形成し、窒化膜を窒化シリコン（Ｓｉ₃Ｎ₄）で形成する２層構造の他に、酸化シリコン（ＳｉＯ₂）／窒化シリコン（Ｓｉ₃Ｎ₄）／酸化シリコン（ＳｉＯ₂）の３層構造としてもよい。

次に、図１３に示すように、エピタキシャル成長を防止するエピブロック膜６９を形成する。このエピブロック膜６９は、例えばｐＭＯＳＦＥＴのみ本発明の構造を採用する場合は、酸化膜を全面に形成した後、リソグラフィ技術によりｎＭＯＳＦＥＴの形成領域を被覆するようにレジストマスク７０を形成し、ｎＭＯＳＦＥＴの形成領域に酸化膜を残すようにＲＩＥ等でｐＭＯＳＦＥＴの形成領域のソース・ドレイン上に形成された酸化膜を除去加工して形成する。なお、ＮＭＯＳＦＥＴに本発明の構造を採用する場合は、逆にｎＭＯＳＦＥＴの形成領域におけるソース・ドレイン上の酸化膜を除去すれば良い。

次に、図１４に示すように、ｐＭＯＳＦＥＴの形成領域の半導体基板１０をエッチングして、ソース・ドレインが形成されるリセス（後退）領域２９、３０を形成する。このエッチングには、例えばＲＩＥ等を用いる。エッチング深さは、例えば１５０ｎｍ程度とする。このエッチング深さと後の工程の熱処理により、ソース・ドレイン（Ｄｅｅｐソース・ドレイン）の接合深さが決まる。したがって、技術ノードが進むと、微細化が進み、そのエッチング深さは浅くなる方向になる。次に、第２サイドウォール２８直下の酸化シリコン（ＳｉＯ₂）からなる第１サイドウォール２７をウエットエッチングによって除去して、第２サイドウォール２８の下部に除去領域３１、３２を形成する。このウエットエッチングでは、第１サイドウォール２７の上部もエッチングされて除去される。次いで、アッシング等によりレジストマスク７０（前記図１３参照）を除去する。

次に、図１５に示すように、上記リセス領域２９、３０および除去領域３１、３２の各内部にエピタキシャル成長層を形成する。したがって、リセス領域２９、３０に形成されたエピタキシャル成長層がソース・ドレイン３３、３４となり、除去領域３１、３２に形成されたエピタキシャル成長層がエクステンション領域３５、３６となる。上記エピタキシャル成長層は、例えばホウ素ドープトシリコンまたはホウ素ドープトシリコンゲルマニウムをエピタキシャル成長させて形成する。ホウ素ドープトシリコンの場合は、成膜温度を６００℃〜８００℃とし、原料ガスに、モノシラン（ＳｉＨ₄）、ジボラン（Ｂ₂Ｈ₆）、塩化水素（ＨＣｌ）等を用いる。ホウ素ドープトシリコンゲルマニウムの場合は、成膜温度を６００℃〜８００℃とし、原料ガスに、ジクロロシラン（Ｓｉ₂Ｈ₂Ｃｌ₂）、ジボラン（Ｂ₂Ｈ₆、塩化水素（ＨＣｌ）、水素（Ｈ₂）等を用いる。一方、本発明の構成をｎＭＯＳＦＥＴに適用した場合で、リンドープトシリコンを成長させる場合には、成膜温度を６００℃〜８００℃に設定し、原料ガスに、モノシラン（ＳｉＨ₄）、ホスフィン（ＰＨ₃）、塩化水素（ＨＣｌ）等を用いる。またリンドープト炭化シリコンを成長させる場合には、成膜温度を６００℃〜８００℃に設定し、原料ガスに、モノシラン（ＳｉＨ₄）、プロパン（Ｃ₃Ｈ₈）、ホスフィン（ＰＨ₃）、塩化水素（ＨＣｌ）等を用いる。

次に、図１６に示すように、レジスト塗布、リソグラフィ技術によって、ｐＭＯＳＦＥＴの形成領域をマスクするレジストマスク（図示せず）を形成し、ｎＭＯＳＦＥＴのエピブロック膜６９をエッチバックして、第２サイドウォール４８の側壁にのみ残す。次いで、ｎＭＯＳＦＥＴのソース・ドレイン４９、５０を形成する。このソース・ドレイン４９、５０は、例えばイオン注入法により、ヒ素（Ａｓ）またはリン（Ｐ）を、１×１０¹⁵ｃｍ^-2〜１×１０¹⁶ｃｍ^-2の濃度になるようにイオン注入する。ｎＭＯＳＦＥＴに本発明の構造を採用すると、ｐＭＯＳＦＥＴのソース・ドレイン（Ｄｅｅｐソース・ドレイン）を形成するためのイオン注入を行う必要がある。この場合には、ｐＭＯＳＦＥＴの形成領域に、ホウ素（Ｂ）または二フッ化ホウ素（ＢＦ₂）を注入し、１×１０¹⁵ｃｍ^-2〜１×１０¹⁶ｃｍ^-2の濃度になるようにイオン注入する。次に、例えば８００℃〜１１００℃で、活性化アニールを行う。この活性化アニールでは、ＲＴＡ（Rapid Thermal Annealing）、スパイクＲＴＡなどを用いる。ゲート電圧を印加した時形成されるチャネルとエピタキシャル成長によるエクステンション領域の拡散層の不純物プロファイル（ｐＭＯＳＦＥＴの場合は、ホウ素（Ｂ）、ｎＭＯＳＦＥＴの場合はリン（Ｐ））がオーバーラップするように、この活性化アニール温度を調整する。この場合シリコンゲルマニウム（ＳｉＧｅ）中のゲルマニウム、炭化シリコン（ＳｉＣ中の炭素（Ｃ）は、ほとんど拡散しない。

図１７に示すように、ゲート電極２１、４１上の絶縁膜６８（前記図１０参照）を除去する。この除去加工には、ウエットエッチングを用いる。次に、各ゲート電極２１、４１上のそれぞれにシリサイド層３７、５３、ソース・ドレイン３３、３４上のそれぞれにシリサイド層３８、３９、ソース・ドレイン４９、５０上のそれぞれにシリサイド層５４、５５を形成する。上記シリサイドは、コバルトシリサイド（ＣｏＳｉ₂）、ニッケルシリサイド（ＮｉＳｉ）、チタンシリサイド（ＴｉＳｉ₂）、白金シリサイド（ＰｔＳｉ）、タングステンシリサイド（ＷＳｉ₂）などで形成される。このとき、ソース・ドレイン領域３３、３４およびエクステンション領域３５、３６は、実線で示す領域にシリコンゲルマニウム（ＳｉＧｅ）層が形成され、このＳｉＧｅ層からさらに２点鎖線で示す領域までｐ型不純物（例えばホウ素（Ｂ））が拡散されている。

シリサイドの作製方法の一例として、ニッケルシリサイドを例に説明する。まずスパッタリングによってニッケル膜を例えば１０ｎｍの厚さに堆積する。そして約３００℃〜４００℃程度でアニールを行ってシリサイド化した後、未反応なニッケルをウエットエッチングにより除去する。このウエットエッチングによって、絶縁膜以外のシリコンまたはポリシリコン表面のみ、自己整合的にシリサイドが形成される。その後、５００℃〜６００℃程度でアニールを行う。次に減圧ＣＶＤ（ＬＰＣＶＤ）などを用い、応力膜７１を例えば窒化膜で形成する。この窒化膜を窒化シリコンで形成した場合の膜厚は、例えば５ｎｍ〜１００ｎｍとする。なお、応力膜７１をプラズマＣＶＤで作製した場合、第１サイドウォール２７上部の窪みを完全に埋め込むことができず、ボイド（空孔）ができる場合もある。したがって、応力膜７１の成膜は減圧ＣＶＤが好ましい。

次に、図１８に示すように、層間絶縁膜７２を形成する。この層間絶縁膜７２は、例えば化学的気相成長（ＣＶＤ）法により酸化膜を堆積して形成される。この酸化膜は、ＴＥＯＳ（Tetra Ethyl Ortho Silicate）膜、リンシリケートガラス（ＰＳＧ）膜、ホウ素シリケートガラス（ＢＰＳＧ）膜、ＳＯＧ（Spin on ｇlass）膜などを用いることができる。その膜厚は、例えば１００ｎｍ〜１０００ｎｍとする。次に化学的機械研磨（ＣＭＰ）を行い、層間絶縁膜７２の表面を平坦化する。

図１９に示すように、レジスト塗布、リソグラフィ技術によって、接続孔を形成するためのレジストマスク（図示せず）を形成した後、例えばＲＩＥによって、上記層間絶縁膜７２に接続孔を形成する。その後、接続孔内にバリア層（図示せず）を形成する。このバリア層は、例えば、窒化チタン（ＴｉＮ）／チタン（Ｔｉ）をスパッタリングまたはＣＶＤ法で堆積して形成される。次いで、接続孔内部を埋め込むように導電膜を堆積する。この導電膜には、例えばタングステン（Ｗ）を用いる。このタングステン膜はＣＶＤ法によって堆積して形成することができる。その膜厚は、接続孔の深さにもよるが、約１００ｎｍ〜５００ｎｍである。次に、層間絶縁膜７２上に堆積された余剰のタングステンを除去する。この除去加工には、例えば化学的機械研磨（ＣＭＰ）を用いる。この結果、接続孔内部にのみタングステンが埋め込まれてコンタクト７３、７４、７５が形成される。図面では、ソース・ドレイン４９、３３、３４にシリサイド層５４、３８、３９を介して接続するコンタクト７３、７４、７５しか描かれていないが、ソース・ドレイン５０、ゲート電極４１、２１にシリサイド層５５、５３、３７を介して接続するコンタクトも形成されている。上記余剰なタングステンの除去加工は、ＣＭＰの代わりにエッチバック法を用いることもできる。次に、層間絶縁膜７２上に配線形成層を形成した後、通常のパターニング技術によって、配線形成層を配線７６、７７、７８に加工する。上記配線形成層には、例えばアルミニウム（Ａｌ）を用い、例えばスパッタリングによって形成する。また、上記配線７６、７７、７８は、溝配線構造とし、アルミニウムより低抵抗である銅（Ｃｕ）を用いてもよい。

ここからの図示は省略するが、上記配線層は、２層、３層、４層…と多層化してもよい。

上記半導体装置の製造方法では、第２サイドウォール２８直下の第１サイドウォール２７を除去した除去領域３１、３２にエピタキシャル成長層でエクステンション領域３５、３６を形成するため、エクステンション領域３５、３６の膜厚を第１サイドウォール２７の膜厚で制御することができる。このため、エクステンション領域３５、３６の膜厚ばらつきを小さくすることができるので、半導体装置１の特性ばらつきを小さくできるという利点がある。これは、第１サイドウォール４７をＣＶＤ法等の成膜方法により酸化シリコンで形成するので、通常のエピタキシャル成長膜の膜厚ばらつきより、酸化シリコン膜厚の制御性が良いためである。またソース・ドレイン３３、３４上の膜厚ばらつきは、低抵抗のシリサイド層３８、３９を形成するため、特性に及ぼす膜厚ばらつきの影響は小さくなる。また、エクステンション領域３５、３６をせり上げて作製するので、エクステンション領域３５、３６が浅く形成されるため、短チャネル効果を抑制できる。

また、ｐＭＯＳＦＥＴの場合、チャネルに近いエクステンション領域３５、３６にシリコンゲルマニウム層を形成することで圧縮応力をより大きくすることができるので、移動度をさらに改善することができる。または、ｎＭＯＳＦＥＴの場合、チャネルに近いエクステンション領域３５、３６に炭化シリコン（ＳｉＣ）層を形成することで引張応力をより大きくできるので、移動度をさらに改善することができる。さらに、エクステンション領域３５、３６が形成される領域をドライエッチングにより後退（リセス）して形成しないため、エッチングダメージによる接合リーク悪化、ゲート酸化膜の信頼性悪化が抑制できる。

また、エピタキシャル成長層でソース・ドレイン３３、３４とエクステンション領域３５、３６とを同時に形成するので、工程数の短縮ができる。また、応力膜７１に膜応力の大きな膜を用いることで、エクステンション領域３５、３６に大きな膜応力をかけることが可能となり、トランジスタの移動度の向上が図れる。上記説明したように、チャネルに近いエクステンション領域３５、３６にシリコンゲルマニウム層を形成できること、応力膜７１に膜応力の大きな膜を用いることで、エクステンション領域３５、３６に大きな膜応力をかけることが可能となることにより、相乗的に応力を大きくし、移動度を大きくできる効果がある。

また、オフセットスペーサ２２は、第１サイドウォール２７をウエットエッチするときのエッチングストッパとして働き、ゲート電極２１のエッジ部分の酸化膜が侵食されるのを防ぐ。

また、第２サイドウォール２８直下の第１サイドウォール２７を除去する際に、オフセットスペーサ２２と第２サイドウォール２８との間の第１サイドウォール２７上部も除去され、ｙ≧ｘとなる。この構造では、トランジスタ上は層間絶縁膜７２が形成されるため、縦構造で２種類以上の絶縁膜が形成される構造となる。そして応力膜７１が第１サイドウォール２７上部の窪みを埋め込むことにより、ゲート電極２１周りにおける応力膜７１の接触面積が増加するために、膜応力の高い応力膜７１の膜はがれが抑制され、歩留まりの向上、特性ばらつきの低減が図れる。また、剥れマージンが改善することにより、さらに膜応力の大きい応力膜７１が使えるようになり、トランジスタの移動度の向上が図れる。

半導体装置に係る一実施の形態を示した概略構成断面図である。 半導体装置の製造方法に係る一実施の形態を示した製造工程断面図である。 半導体装置の製造方法に係る一実施の形態を示した製造工程断面図である。 半導体装置の製造方法に係る一実施の形態を示した製造工程断面図である。 半導体装置の製造方法に係る一実施の形態を示した製造工程断面図である。 半導体装置の製造方法に係る一実施の形態を示した製造工程断面図である。 半導体装置の製造方法に係る一実施の形態を示した製造工程断面図である。 半導体装置の製造方法に係る一実施の形態を示した製造工程断面図である。 半導体装置の製造方法に係る一実施の形態を示した製造工程断面図である。 半導体装置の製造方法に係る一実施の形態を示した製造工程断面図である。 半導体装置の製造方法に係る一実施の形態を示した製造工程断面図である。 半導体装置の製造方法に係る一実施の形態を示した製造工程断面図である。 半導体装置の製造方法に係る一実施の形態を示した製造工程断面図である。 半導体装置の製造方法に係る一実施の形態を示した製造工程断面図である。 半導体装置の製造方法に係る一実施の形態を示した製造工程断面図である。 半導体装置の製造方法に係る一実施の形態を示した製造工程断面図である。 半導体装置の製造方法に係る一実施の形態を示した製造工程断面図である。 半導体装置の製造方法に係る一実施の形態を示した製造工程断面図である。 半導体装置の製造方法に係る一実施の形態を示した製造工程断面図である。

符号の説明

１…半導体装置、１０…半導体基板、１６…ゲート絶縁膜、２１…ゲート電極、２７…第１サイドウォール、２９，３０…リセス領域、３１，３２…除去領域、３３，３４…ソース・ドレイン、３５，３６…エクステンション領域

Claims (9)

1. 半導体基板上にゲート絶縁膜を介して形成されたゲート電極の側部および半導体基板上のゲート電極側に形成された第１サイドウォールと該第１サイドウォールを介して該ゲート電極の側部に形成された第２サイドウォールとを有し、
   前記第２サイドウォール直下の前記第１サイドウォールが除去された領域および前記ゲート電極両側の前記第１、第２サイドウォールを介した半導体基板に形成されたリセス領域とに形成されたエピタキシャル成長層と、
   前記ゲート電極、および前記第１，第２サイドウォールを被覆する応力を有する応力膜と
   を備えたことを特徴とする半導体装置。
2. 前記第１サイドウォールは前記第２サイドウォールをよりも低く形成され、
   前記第２サイドウォールの膜厚をｘ、前記第２サイドウォールと前記第１サイドウォールとの高さの差をｙとして、ｙ≧ｘなる関係を満たす
   ことを特徴とする請求項１記載の半導体装置。
3. 前記第１サイドウォール絶縁膜と前記第２サイドウォール絶縁膜は異なる種類の絶縁膜からなる
   ことを特徴とする請求項１記載の半導体装置。
4. 前記エピタキシャル成長層は、
   前記リセス領域に形成された前記エピタキシャル成長層がソース・ドレインとなり、
   前記第１サイドウォールが除去された領域に形成された前記エピタキシャル成長層がエクステンション領域となる
   ことを特徴とする請求項１記載の半導体装置。
5. 前記エピタキシャル成長層は、
   ｎＭＯＳＦＥＴでは引張応力を有する膜で形成され、
   ｐＭＯＳＦＥＴでは圧縮応力を有する膜で形成される
   ことを特徴とする請求項１記載の半導体装置。
6. 半導体基板上にゲート絶縁膜を介して形成されたゲート電極の側部および半導体基板上のゲート電極側に第１サイドウォールを形成するとともに、該第１サイドウォールを介して該ゲート電極の側部に第２サイドウォールとを形成する工程と、
   前記第１、第２サイドウォールを介した前記ゲート電極の両側の前記半導体基板を除去してリセス領域を形成する工程と、
   前記第２サイドウォール直下の前記第１サイドウォールを除去する工程と、
   前記リセス領域および前記第１サイドウォールを除去した領域にエピタキシャル成長層を形成する工程と、
   前記ゲート電極、および前記第１，第２サイドウォールを被覆する応力を有する応力膜を形成する工程と
   備えたことを特徴とする半導体装置の製造方法。
7. 前記第２サイドウォール直下の前記第１サイドウォールを除去する工程で、
   前記第２サイドウォールの膜厚をｘ、前記第２サイドウォールと前記第１サイドウォールとの高さの差をｙとして、ｙ≧ｘなる関係を満たすように、前記第１サイドウォールを前記第２サイドウォールよりも低く形成する
   ことを特徴とする請求項６記載の半導体装置の製造方法。
8. 前記第１サイドウォール絶縁膜は前記第２サイドウォール絶縁膜に対して選択的にエッチングされる絶縁膜で形成する
   ことを特徴とする請求項６記載の半導体装置の製造方法。
9. 前記リセス領域に形成された前記エピタキシャル成長層でソース・ドレインを形成するとともに、
   前記第１サイドウォールが除去された領域に形成された前記エピタキシャル成長層でエクステンション領域を形成する
   ことを特徴とする請求項６記載の半導体装置の製造方法。
   

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