JP2012230993A - 半導体基板、半導体装置及びその製造方法 - Google Patents
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Abstract
【解決手段】トランジスタを形成するための半導体基板(10)は、主面(11a)を持つシリコン基板(11)と、このシリコン基板(11)の主面(11a)上に形成された歪緩和SiGe層(12)と、この歪緩和SiGe層(12)上に形成された歪Si層(13)と、を含む。
【選択図】図1
Description
11 シリコン基板
11a 主面
12 歪緩和SiGe層
13 歪Si層
16 素子分離領域(STI)
18 ゲートトレンチ
19 ゲート酸化膜
20 DOPOS層(ドープドシリコン膜)
21 ゲートW層(ワード線)
22 SiN層(ハードマスク層)
23 SiN膜
24 ビットコンデンサ用コンタクトホール
25 容量コンデンサ用コンタクトホール
26 サイドウォール
27 シリコンエピタキシャル層(ソース/ドレイン電極)
28 ソース/ドレイン拡散層
29 低濃度イオン注入層(LDD)
30 第1の層間膜
31 DOPOS層(ビットコンデンサ)
32 DOPOS層(容量コンデンサ)
33 コンタクトプラグ(タングステン)
34 ビット線
35 SiN膜
37 第2の層間膜
38 プラグ
39 選択線
M セル領域
PE 周辺領域
Claims (6)
- トランジスタを形成するための半導体基板であって、
主面を持つシリコン基板と、
該シリコン基板の主面上に形成された歪緩和SiGe層と、
該歪緩和SiGe層上に形成された歪Si層と、
を含む半導体基板。 - 請求項1に記載の半導体基板と、
該半導体基板上に前記歪Si層および/または前記歪緩和SiGe層をソース/ドレイン領域として形成されたトレンチゲート型トランジスタと、
を含む半導体装置。 - 請求項1に記載の半導体基板と、
該半導体基板上に前記歪Si層および/または前記歪緩和SiGe層をソース/ドレイン領域として形成されたトレンチゲート型トランジスタと、
前記半導体基板上に前記歪Si層をチャネル部として形成されたプレーナ型トランジスタと、
を含む半導体装置。 - 前記トレンチゲート型トランジスタはセル領域に形成され、
前記プレーナ型トランジスタは周辺領域に形成される、
請求項3に記載の半導体装置。 - 請求項1に記載の半導体基板を準備する工程と、
前記半導体基板上に素子分離領域を形成する工程と、
ドライエッチングにより、前記半導体基板に前記シリコン基板まで達するゲートトレンチを形成する工程と、
前記半導体基板の前記歪Si層上および前記ゲートトレンチの内壁にゲート酸化膜を形成する工程と、
前記ゲートトレンチを埋め込むように、前記ゲート酸化膜上にゲートとして使用されるドープドシリコン膜を形成する工程と、
前記ゲート酸化膜下の前記歪Si層にチャネルをドープする工程と、
前記ドープドシリコン膜にゲートをドープする工程と、
前記ドープドシリコン膜上にゲート電極を形成する工程と、
前記ゲート電極を覆うように、前記ゲート酸化膜上にSiN膜を形成した後、エッチバックして、コンタクトホールを形成する工程と、
前記コンタクトホール下部の前記歪Si層および/または前記歪緩和SiGe層上にソース/ドレイン電極を形成する工程と、
を含む半導体装置の製造方法。 - セル領域及び周辺領域を有する半導体装置の製造方法であって、
前記セル領域および前記周辺領域を持つ請求項1に記載の半導体基板を準備する工程と、
前記セル領域および前記周辺領域上に素子分離領域を形成する工程と、
前記周辺領域において、前記歪Si層にチャネルをドープする工程と、
ドライエッチングにより、前記セル領域に前記シリコン基板まで達するゲートトレンチを形成する工程と、
前記セル領域および前記周辺領域の前記歪Si層上および前記ゲートトレンチの内壁にゲート酸化膜を形成する工程と、
前記ゲートトレンチを埋め込むように、前記セル領域及び前記周辺領域の前記ゲート酸化膜上にゲートとして使用されるドープドシリコン膜を形成する工程と、
前記セル領域において、前記ゲート酸化膜下の前記歪Si層にチャネルをドープする工程と、
前記セル領域及び前記周辺領域において、前記ドープドシリコン膜にゲートをドープする工程と、
前記セル領域及び前記周辺領域において、前記ドープドシリコン膜上にゲート電極を形成する工程と、
前記周辺領域において、前記ゲート電極をマスクとして、前記ゲート酸化膜下の前記歪Si層に低濃度イオン注入層を形成する工程と、
前記セル領域および前記周辺領域において、前記ゲート電極を覆うように、SiN膜を形成した後にエッチバックして、前記セル領域及び前記周辺領域に、それぞれ、コンタクトホール及びサイドウォールを形成する工程と、
前記セル領域において、前記コンタクトホール下部の前記歪Si層および/または前記歪緩和SiGe層上にソース/ドレイン電極を形成する工程と、
前記周辺領域において、前記サイドウォールをマスクにして、前記ゲート酸化膜下の前記歪Si層及び前記歪緩和SiGe層にイオン注入して、ソース/ドレイン領域を形成する工程と、
を含む半導体装置の製造方法。
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Application Number | Priority Date | Filing Date | Title |
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JP2011097985A JP2012230993A (ja) | 2011-04-26 | 2011-04-26 | 半導体基板、半導体装置及びその製造方法 |
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JP2011097985A Withdrawn JP2012230993A (ja) | 2011-04-26 | 2011-04-26 | 半導体基板、半導体装置及びその製造方法 |
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Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN112447723A (zh) * | 2019-09-05 | 2021-03-05 | 南亚科技股份有限公司 | 半导体装置及其制造方法 |
CN112786597A (zh) * | 2019-11-08 | 2021-05-11 | 南亚科技股份有限公司 | 半导体元件及其制备方法 |
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2011
- 2011-04-26 JP JP2011097985A patent/JP2012230993A/ja not_active Withdrawn
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CN112786597A (zh) * | 2019-11-08 | 2021-05-11 | 南亚科技股份有限公司 | 半导体元件及其制备方法 |
CN112786597B (zh) * | 2019-11-08 | 2024-03-29 | 南亚科技股份有限公司 | 半导体元件及其制备方法 |
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