KR20080029266A - 반도체 소자의 제조방법 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 14
- 238000004519 manufacturing process Methods 0.000 title claims description 10
- 239000010410 layer Substances 0.000 claims abstract description 57
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims abstract description 42
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 42
- 239000010703 silicon Substances 0.000 claims abstract description 42
- 239000000758 substrate Substances 0.000 claims abstract description 30
- 239000011229 interlayer Substances 0.000 claims abstract description 16
- 238000000034 method Methods 0.000 claims abstract description 10
- 238000005530 etching Methods 0.000 claims abstract description 9
- 239000012535 impurity Substances 0.000 claims abstract description 5
- 125000006850 spacer group Chemical group 0.000 claims description 11
- 150000002500 ions Chemical class 0.000 claims description 3
- 238000005468 ion implantation Methods 0.000 abstract description 2
- 230000000694 effects Effects 0.000 description 3
- 238000002955 isolation Methods 0.000 description 3
- 229920002120 photoresistant polymer Polymers 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 150000004767 nitrides Chemical class 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 238000005549 size reduction Methods 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
- H01L29/41725—Source or drain electrodes for field effect devices
- H01L29/41766—Source or drain electrodes for field effect devices with at least part of the source or drain electrode having contact below the semiconductor surface, e.g. the source or drain electrode formed at least partially in a groove or with inclusions of conductor inside the semiconductor
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- H—ELECTRICITY
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- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66568—Lateral single gate silicon transistors
- H01L29/66613—Lateral single gate silicon transistors with a gate recessing step, e.g. using local oxidation
- H01L29/66628—Lateral single gate silicon transistors with a gate recessing step, e.g. using local oxidation recessing the gate by forming single crystalline semiconductor material at the source or drain location
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/48—Data lines or contacts therefor
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Abstract
비트라인콘택과 소오스/드레인 확장층인 에피택셜 실리콘층의 접촉면적을 증가시켜 콘택저항을 감소시킬 수 있는 반도체 소자의 제조방법을 개시한다. 개시된 본 발명의 방법은, 스페이서를 구비한 게이트가 형성된 실리콘기판을 마련하는 단계와, 상기 스페이서를 포함한 게이트 양측의 기판 상에 에피택셜 성장법을 이용해서 소오스/드레인 확장층을 형성하는 단계와, 상기 소오스/드레인 확장층에 대해 불순물 이온주입하여 상기 소오스/드레인 확장층 하부의 기판 표면 내에 소오스/드레인 영역을 형성하는 단계와, 상기 소오스/드레인 확장층을 포함하여 상기 게이트를 덮도록 기판 전면 상에 층간절연막을 형성하는 단계와, 상기 층간절연막 및 소오스/드레인 확장층을 식각하여 소오스/드레인 영역을노출시키는 비트라인용 콘택홀을 형성하는 단계 및 상기 비트라인용 콘택홀 내에 도전막을 매립하여 상기 소오스/드레인 영역의 기판 표면과 맞닿는 비트라인콘택을 형성하는 단계를 포함하는 것을 특징으로 한다.
Description
도 1은 종래의 반도체 소자의 제조방법을 설명하기 위한 단면도.
도 2a 및 도 2b는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 단면도.
* 도면의 주요 부분에 대한 부호의 설명 *
100: 실리콘기판 110: 게이트 절연막
120: 게이트 도전막 130: 게이트 하드마스크막
140: 게이트 150: 스페이서
160: 에피택셜 실리콘층 170: 층간절연막
180: 비트라인콘택 C/H: 콘택홀
S/D: 엘리베이트된 소오스/드레인 영역
본 발명은 반도체 소자의 제조방법에 관한 것으로, 특히 엘리베이트된(elevated) 소오스/드레인을 갖는 반도체 소자에서 비트라인콘택 저항을 감소시킬 수 있는 방법에 관한 것이다.
현재, 반도체 소자의 집적도가 증가함에 따라 트랜지스터의 크기가 점점 감소하고 있다. 이러한 트랜지스터의 크기 감소에 대응하여 게이트의 유효 채널 길이 역시 감소하고 있는 실정이며, 이로 인해, 소오스/드레인 영역 사이의 펀치-쓰루 특성을 열화시키는, 이른바 단채널효과가 발생되고 있다.
한편, 상기 단채널효과를 방지하기 위한 방안으로 얕은 접합을 갖는 소오스/드레인 영역을 형성하였으나, 게이트 선폭이 3.5㎛ 이하의 반도체 소자에는 얕은 접합영역을 형성하는데 그 실현이 어렵다. 따라서, 이러한 어려움을 보완하고자 게이트 스페이서 식각후에 에피텍시(epitaxy) 공정을 통해 소오스/드레인 영역을 확장시키는 엘리베이티드 소오스/드레인 구조(elevated source/drain structure)가 제안되고 있다.
이하에서는, 첨부된 도면을 참조하여 종래의 엘리베이트된 소오스/드레인 영역을 갖는 반도체 소자의 제조방법을 간략하게 설명하면 다음과 같다.
도 1을 참조하면, 실리콘기판(10) 상에 게이트 절연막(11)과 게이트 도전막(12) 및 게이트 하드마스크막(13)으로 적층된 게이트(14)를 형성하고 나서, 상기 게이트(14) 양측벽에 스페이서(15)를 형성한다.
그런다음, 상기 스페이서(15)를 포함한 게이트 양측의 기판 상에 소오스/드레인 확장층으로 에피택셜 실리콘층(16)을 형성한 후, 상기 에피택셜 실리콘층(16) 하부의 기판 내에 불순물 이온주입을 수행하여 소오스/드레인 영역, 즉, 엘리베이트된 소오스/드레인 영역(17)을 형성한다.
한편, 실리콘기판의 소오스/드레인 영역 상에 후속의 비트라인콘택(18)을 형 성하게 되는데, 일반적으로 상기 비트라인콘택(18)은 애피택셜 실리콘층(16) 상에 형성함에 따라, 상기 비트라인콘택(18)과 에피택셜 실리콘층(16)이 접촉되는 면적(면적1)이 작다.
이러한 현상은, 비트라인콘택 저항을 증가시키는 원인이 되면서 셀(cell)에 흐르는 전류를 작아지게 하여 소자의 스피드를 감소시킨다.
도 1에서 미설명된 도면 부호 ILD는 층간절연막을 나타낸다.
따라서, 본 발명은 상기와 같은 종래의 문제점을 해결하기 위해 안출된 것으로서, 비트라인콘택과 소오스/드레인의 확장층인 에피택셜 실리콘층의 접촉 면적을 증가시킬 수 있는 반도체 소자의 제조방법을 제공함에 그 목적이 있다.
상기와 같은 목적을 달성하기 위하여, 본 발명은, 스페이서를 구비한 게이트가 형성된 실리콘기판을 마련하는 단계; 상기 스페이서를 포함한 게이트 양측의 기판 상에 에피택셜 성장법을 이용해서 소오스/드레인 확장층용 에피택셜 실리콘층을 형성하는 단계; 상기 에피택셜 실리콘층에 대해 불순물 이온주입하여 상기 에피택셜 실리콘층 하부의 기판 표면 내에 소오스/드레인 영역을 형성하는 단계; 상기 에피택셜 실리콘층을 포함하여 상기 게이트를 덮도록 기판 전면 상에 층간절연막을 형성하는 단계; 상기 층간절연막 및 에피택셜 실리콘층을 식각하여 소오스/드레인 영역을 노출시키는 비트라인용 콘택홀을 형성하는 단계; 및 상기 비트라인용 콘택홀 내에 도전막을 매립하여 상기 소오스/드레인 영역의 기판 표면과 맞닿는 비트라 인콘택을 형성하는 단계;를 포함하는 반도체 소자의 제조방법을 제공한다.
(실시예)
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다.
본 발명의 기술적 원리를 설명하면, 본 발명은 엘리베이트된 소오스/드레인영역을 갖는 반도체 소자의 제조방법에 있어서, 층간절연막과 소오스/드레인 확장층인 에피택셜 실리콘층을 차례로 식각하여 비트라인용 콘택홀을 형성한다.
이렇게 하면, 상기 콘택홀이 상기 에피택셜 실리콘층에 통과되면서 형성되기 때문에, 상기 콘택홀 내에 형성되는 비트라인콘택과 상기 에피택셜 실리콘층과의 접촉 면적이 증가하게 됨으로서, 상기 비트라인콘택 저항을 감소시킬 수 있다.
자세하게, 도 2a 및 도 2b는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 공정별 단면도로서, 이를 설명하면 다음과 같다.
도 2a를 참조하면, 공지의 STI(Shallow Trench Isolation) 공정에 따라 활성영역을 한정하는 트렌치형의 소자분리막(미도시)이 형성된 실리콘기판(100)을 마련한다. 그런다음, 상기 소자분리막을 포함한 기판(100)의 전면 상에 게이트 절연막(110), 폴리실리콘막과 금속계 막으로 적층된 게이트 금속막(120) 및 게이트 하드마스크막(130)을 차례로 형성한 후, 이들을 식각하여 상기 기판 상에 게이트(140)를 형성한다.
다음으로, 상기 게이트(140)를 포함한 기판 전면 상에 스페이서용 절연막, 예컨대 질화막 또는 산화막 등의 절연막을 증착한 후, 이를 전면(etchback) 식각하 여 상기 게이트(140) 양측에 스페이서(150)를 형성한다.
계속해서, 상기 스페이서(150)를 포함한 게이트 양측의 기판 상에 에피택시(epitaxy) 공정을 통해 소오스/드레인 확장층용 에피택셜 실리콘층(160)을 형성한 후, 상기 에피택셜 실리콘층(160)에 대해 불순물 이온주입하여 상기 에피택셜 실리콘층(160) 하부의 기판 표면 내에 소오스/드레인 영역(S/D)을 형성한다. 여기서, 상기 소오스/드레인 영역(S/D)은 엘리베이트된(elevated) 소오스/드레인 구조를 갖는다.
도 2b를 참조하면, 상기 에피택셜 실리콘층(160)을 포함하여 상기 게이트(140)를 덮도록 기판 전면 상에 층간절연막(170)을 증착한다. 그런다음, 상기 층간절연막(170) 상에 소오스/드레인 영역을 노출시키는 감광막패턴(미도시)을 형성한 후, 상기 감광막패턴을 식각마스크로 이용해서 상기 층간절연막(170)을 식각하고, 연이어, 상기 에피택셜 실리콘층(160)을 식각하여 소오스/드레인 영역을 노출시키는 비트라인용 콘택홀(C/H)을 형성한다.
다음으로, 상기 비트라인용 콘택홀(C/H)이 매립되도록 기판 전면 상에 도전막을 증착한 후, 이를 CMP하여 상기 콘택홀(C/H) 상에 상기 소오스/드레인 영역의 기판 표면과 맞닿는 비트라인콘택(180)을 형성한다.
전술한 바와 같이, 본 발명은 상기 비트라인용 콘택홀 형성을 위한 식각 공정시, 상기 층간절연막(170)을 식각함과 아울러 상기 소오스/드레인 확장층용 에피택셜 실리콘층(160) 부분까지 식각한다.
이처럼, 상기 층간절연막(170) 및 에피택셜 실리콘층(160)이 식각되어 형성 된 콘택홀(C/H) 내에 비트라인콘택(180)이 형성되면서, 상기 비트라인콘택(180)과 상기 에피택셜 실리콘층(160)이 접촉하는 면적(면적2)이 종래의 비트라인콘택과 에피택셜 실리콘층이 접촉하는 면적(면적1)보다 증가시킬 수 있다.
이와 같이, 본 발명은 상기 비트라인콘택과 에피택셜 실리콘층의 접촉면을 증가시킴에 따라, 비트라인콘택 저항을 감소시킬 수 있어, 결과적으로, 안정적인 디바이스 특성을 확보할 수 있게 된다.
이후, 도시하지는 않았으나, 공지된 일련의 후속 공정을 차례로 진행하여 본 발명의 실시예에 따른 반도체 소자를 제조한다.
이상, 여기에서는 본 발명을 특정 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.
이상에서와 같이, 본 발명은 비트라인용 콘택홀 형성을 위한 식각시 층간절연막 뿐만 아니라 소오스/드레인 확장층인 에피택셜 실리콘층도 식각함으로서, 상기 콘택홀 내에 형성되는 비트라인콘택과 소오스/드레인 확장층과의 접촉면적을 증가시켜 비트라인콘택의 저항을 감소킬 수 있는 효과가 있다.
Claims (1)
- 스페이서를 구비한 게이트가 형성된 실리콘기판을 마련하는 단계;상기 스페이서를 포함한 게이트 양측의 기판 상에 에피택셜 성장법을 이용해서 소오스/드레인 확장층용 에피택셜 실리콘층을 형성하는 단계;상기 에피택셜 실리콘층에 대해 불순물 이온주입하여 상기 에피택셜 실리콘층 하부의 기판 표면 내에 소오스/드레인 영역을 형성하는 단계;상기 에피택셜 실리콘층을 포함하여 상기 게이트를 덮도록 기판 전면 상에 층간절연막을 형성하는 단계;상기 층간절연막 및 에피택셜 실리콘층을 차례로 식각하여 소오스/드레인 영역을 노출시키는 비트라인용 콘택홀을 형성하는 단계; 및상기 비트라인용 콘택홀 내에 도전막을 매립하여 상기 소오스/드레인 영역의 기판 표면과 맞닿는 비트라인콘택을 형성하는 단계;를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020060095090A KR20080029266A (ko) | 2006-09-28 | 2006-09-28 | 반도체 소자의 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020060095090A KR20080029266A (ko) | 2006-09-28 | 2006-09-28 | 반도체 소자의 제조방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20080029266A true KR20080029266A (ko) | 2008-04-03 |
Family
ID=39531862
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020060095090A KR20080029266A (ko) | 2006-09-28 | 2006-09-28 | 반도체 소자의 제조방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR20080029266A (ko) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20190109318A (ko) | 2018-03-16 | 2019-09-25 | 주식회사 홀로홀릭 | 팬 디스플레이 적용 팬 장치 |
| KR20190109319A (ko) | 2018-03-16 | 2019-09-25 | 주식회사 홀로홀릭 | 소음 저감용 팬 디스플레이 |
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2006
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| Publication number | Priority date | Publication date | Assignee | Title |
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