JP2013026382A - 半導体装置の製造方法 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims description 75
- 238000004519 manufacturing process Methods 0.000 title claims description 57
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims abstract description 110
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 110
- 239000010703 silicon Substances 0.000 claims abstract description 110
- 239000012535 impurity Substances 0.000 claims abstract description 90
- 238000009792 diffusion process Methods 0.000 claims abstract description 80
- 239000000758 substrate Substances 0.000 claims abstract description 34
- 238000000034 method Methods 0.000 claims description 76
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 28
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 28
- 239000003990 capacitor Substances 0.000 claims description 12
- 239000007789 gas Substances 0.000 claims description 8
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 claims description 7
- 229910052760 oxygen Inorganic materials 0.000 claims description 7
- 239000001301 oxygen Substances 0.000 claims description 7
- 230000001590 oxidative effect Effects 0.000 claims description 6
- 239000007800 oxidant agent Substances 0.000 claims description 5
- GRYLNZFGIOXLOG-UHFFFAOYSA-N Nitric acid Chemical group O[N+]([O-])=O GRYLNZFGIOXLOG-UHFFFAOYSA-N 0.000 claims description 3
- 229910017604 nitric acid Inorganic materials 0.000 claims description 3
- 238000005468 ion implantation Methods 0.000 abstract description 15
- 230000015572 biosynthetic process Effects 0.000 abstract description 9
- 239000010410 layer Substances 0.000 description 81
- 239000011229 interlayer Substances 0.000 description 29
- 229910052581 Si3N4 Inorganic materials 0.000 description 18
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 18
- 229920005591 polysilicon Polymers 0.000 description 18
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 18
- 238000005229 chemical vapour deposition Methods 0.000 description 5
- 230000006870 function Effects 0.000 description 5
- 230000001788 irregular Effects 0.000 description 5
- 238000009413 insulation Methods 0.000 description 4
- 229920002120 photoresistant polymer Polymers 0.000 description 3
- 238000000231 atomic layer deposition Methods 0.000 description 2
- 230000004888 barrier function Effects 0.000 description 2
- 238000002513 implantation Methods 0.000 description 2
- 150000002500 ions Chemical class 0.000 description 2
- 238000002955 isolation Methods 0.000 description 2
- 239000002184 metal Substances 0.000 description 2
- 229910052751 metal Inorganic materials 0.000 description 2
- 230000001681 protective effect Effects 0.000 description 2
- 239000010936 titanium Substances 0.000 description 2
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 1
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 1
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 1
- 230000004913 activation Effects 0.000 description 1
- 238000000137 annealing Methods 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 238000009826 distribution Methods 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 238000011065 in-situ storage Methods 0.000 description 1
- 238000010030 laminating Methods 0.000 description 1
- 150000004767 nitrides Chemical class 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 229910052719 titanium Inorganic materials 0.000 description 1
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
- 239000010937 tungsten Substances 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
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- H01L29/66007—Multistep manufacturing processes
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- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66666—Vertical transistors
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- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/05—Making the transistor
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- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/823487—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of vertical transistor structures, i.e. with channel vertical to the substrate surface
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- Engineering & Computer Science (AREA)
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- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
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Abstract
【解決手段】基板の主面にシリコンピラーを形成した後、シリコンピラーの下の基板内に、シリコンピラーと逆導電型の第1の拡散層を形成する。シリコンピラーの側面にゲート絶縁膜を介してゲート電極を形成する。次に、シリコンピラーの上面上に不純物を含むシリコンをエピタキシャル成長させることで、シリコンピラーと逆導電型の第2の拡散層を形成する。
【選択図】図18A
Description
基板の主面にシリコンピラーを形成する工程と、
前記シリコンピラーの下の前記基板内に、前記シリコンピラーと逆導電型の第1の拡散層を形成する工程と、
前記シリコンピラーの側面にゲート絶縁膜を介してゲート電極を形成する工程と、
前記シリコンピラーの上面上に不純物を含むシリコンをエピタキシャル成長させることで、前記シリコンピラーと逆導電型の第2の拡散層を形成する工程と、
を有することを特徴とする半導体装置の製造方法に関する。
図2〜17は、本実施例の半導体装置の製造方法を説明する断面図である。なお、各図において、A図は平面図、B図はA図のA−A方向の断面図、C図はB−B方向の断面図を表す。また、図15〜18においては、平面図は示さず、A−A方向及びB−B方向の断面図のみを示す。
本実施例は、ピラー径が異なる2種以上のシリコンピラーを備える点が第1実施例とは異なる。本実施例の製造工程では、第1実施例のシリコンピラーを形成する工程(図3)において、ピラー径が異なる2種以上のシリコンピラーを形成する点以外は第1実施例と同じ工程であるので、その製造方法の説明を省略する。
本実施例は、nチャネル型とpチャネル型のトランジスタを備える点が、第1実施例とは異なる。
2、6 酸化シリコン膜
3 窒化シリコン膜
4a フィン
4b シリコンピラー
4c 第2のシリコンピラー
4d 第1のシリコンピラー
5 素子分離領域
7 酸化シリコン膜
8a 不純物拡散層
8b、8c、8d 埋め込みビット線、第1の拡散層
9 ゲート絶縁膜
10 ゲート電極
11 第1の層間絶縁膜
12 上部拡散層、LDD領域
12a、12b LDD領域
13 ホール
14 サイドウォール膜
15 第2の拡散層
16 第2の層間絶縁膜
17 バリア膜
18 金属膜
20 第3の層間絶縁膜
21 第4の層間絶縁膜
22 キャパシタホール
23 下部電極
24 容量絶縁膜
25 上部電極
28 第3のマスク
29a、29b 第2の拡散層
30 酸化シリコン膜
31 層間絶縁膜
32、33 ポリシリコン層
35 pウェル
36 nウェル
41 ゲート電極
42 ゲート絶縁膜
F1、F1 ピラー径
QN1、QN2 トランジスタ
Claims (17)
- 基板の主面にシリコンピラーを形成する工程と、
前記シリコンピラーの下の前記基板内に、前記シリコンピラーと逆導電型の第1の拡散層を形成する工程と、
前記シリコンピラーの側面にゲート絶縁膜を介してゲート電極を形成する工程と、
前記シリコンピラーの上面上に不純物を含むシリコンをエピタキシャル成長させることで、前記シリコンピラーと逆導電型の第2の拡散層を形成する工程と、
を有することを特徴とする半導体装置の製造方法。 - 前記ゲート電極を形成する工程と、前記第2の拡散層を形成する工程の間に、更に、
前記シリコンピラーの上部に前記第1の拡散層と同じ導電型の不純物を注入することにより、LDD領域を形成する工程を有し、
前記第2の拡散層を形成する工程において、
前記LDD領域よりも高い濃度の不純物を含むシリコンをエピタキシャル成長することで、前記第2の拡散層を形成することを特徴とする請求項1に記載の半導体装置の製造方法。 - 前記シリコンピラーはp型導電型であり、
前記第1及び第2の拡散層はn型導電型であることを特徴とする請求項1又は2に記載の半導体装置の製造方法。 - 前記エピタキシャル成長用のプロセスガスとして、P及びAsのうち少なくとも一方を含有するガスを用いることを特徴とする請求項3に記載の半導体装置の製造方法。
- 前記シリコンピラーはn型導電型であり、
前記第1及び第2の拡散層はp型導電型であることを特徴とする請求項1又は2に記載の半導体装置の製造方法。 - 前記エピタキシャル成長用のプロセスガスとして、Bを含有するガスを用いることを特徴とする請求項5に記載の半導体装置の製造方法。
- 前記シリコンピラーを形成する工程において、同一のピラー径を有する複数の前記シリコンピラーを形成することを特徴とする請求項1〜6の何れか1項に記載の半導体装置の製造方法。
- 前記シリコンピラーを形成する工程において、異なるピラー径を有する複数の前記シリコンピラーを形成することを特徴とする請求項1〜6の何れか1項に記載の半導体装置の製造方法。
- 前記第2の拡散層を形成する工程において、全ての前記第2の拡散層中の不純物濃度が同じとなるように、前記第2の拡散層を形成することを特徴とする請求項8に記載の半導体装置の製造方法。
- 前記第2の拡散層を形成する工程において、異なるピラー径を有するシリコンピラー上に設けた第2の拡散層の間では、互いに不純物濃度が異なるように、前記第2の拡散層を形成することを特徴とする請求項8に記載の半導体装置の製造方法。
- 前記シリコンピラーを形成する工程において、
第1のシリコンピラーと、前記第1のシリコンピラーよりもピラー径の大きな第2のシリコンピラーからなる複数のシリコンピラーを形成し、
前記第2の拡散層を形成する工程は、
前記第1のシリコンピラーを覆うようにマスクを形成する工程と、
エピタキシャル成長により、前記第2のシリコンピラーの上面上に第1の不純物濃度を有する第2の拡散層を形成する工程と、
前記第2の拡散層の上面上に酸化シリコン層を形成する工程と、
前記マスクを除去する工程と、
エピタキシャル成長により、前記第1のシリコンピラーの上面上に第2の不純物濃度を有する第2の拡散層を形成する工程と、
を有することを特徴とする請求項10に記載の半導体装置の製造方法。 - 前記シリコンピラーを形成する工程において、
nウェル上に配置されたn型導電型の不純物を含有する第1のシリコンピラーと、pウェル上に配置されたp型導電型の不純物を含有する第2のシリコンピラーからなる複数のシリコンピラーを形成し、
前記第1の拡散層を形成する工程は、
前記nウェルを覆うように第1のマスクを形成する工程と、
前記第1のマスクを用いて、第2のシリコンピラーの下の前記pウェル内にn型導電型の不純物をイオン注入することにより、第1の拡散層を形成する工程と、
前記第1のマスクを除去する工程と、
前記pウェルを覆うように第2のマスクを形成する工程と、
前記第2のマスクを用いて、第1のシリコンピラーの下の前記nウェル内にp型導電型の不純物をイオン注入することにより、第1の拡散層を形成する工程と、
前記第2のマスクを除去する工程と、
を有し、
前記第2の拡散層を形成する工程は、
前記nウェルを覆うように第3のマスクを形成する工程と、
前記第2のシリコンピラーの上面上にn型導電型の不純物を含むシリコンをエピタキシャル成長させることで、n型導電型の不純物を含む第2の拡散層を形成する工程と、
前記n型導電型の不純物を含む第2の拡散層の上面上に酸化シリコン層を形成する工程と、
前記第3のマスクを除去する工程と、
前記第1のシリコンピラーの上面上にp型導電型の不純物を含むシリコンをエピタキシャル成長させることで、p型導電型の不純物を含む第2の拡散層を形成する工程と、
を有することを特徴とする請求項1に記載の半導体装置の製造方法。 - 前記第3のマスクを形成する工程と、前記n型導電型の不純物を含む第2の拡散層を形成する工程の間に更に、
前記第2のシリコンピラーの上部にn型導電型の不純物を注入することにより、LDD領域を形成する工程を有し、
前記第3のマスクを除去する工程と、p型導電型の不純物を含む第2の拡散層を形成する工程の間に更に、
前記第1のシリコンピラーの上部にp型導電型の不純物を注入することにより、LDD領域を形成する工程を有することを特徴とする請求項12に記載の半導体装置の製造方法。 - 前記酸化シリコン層を形成する工程において、下記(1)〜(3)のうち何れか一つの方法により、前記酸化シリコン層を形成することを特徴とする請求項12又は13に記載の半導体装置の製造方法。
(1)前記n型導電型の不純物を含む第2の拡散層を形成するためのエピタキシャル成長用のプロセスガス中に、酸素を添加しながらエピタキシャル成長を行う、
(2)前記第2の拡散層の上面を酸素雰囲気中で酸化する、
(3)前記第2の拡散層の上面を酸化剤で処理して酸化する。 - 前記酸化剤は、硝酸であることを特徴とする請求項14に記載の半導体装置の製造方法。
- 前記第2の拡散層中の不純物濃度は、1.0×1019〜1.0×1020/cm3であることを特徴とする請求項1〜15の何れか1項に記載の半導体装置の製造方法。
- 前記第2の拡散層を形成する工程の後に更に、
前記第2の拡散層に電気的に接続されるようにキャパシタを形成する工程を有することを特徴とする請求項1〜16の何れか1項に記載の半導体装置の製造方法。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2011158915A JP2013026382A (ja) | 2011-07-20 | 2011-07-20 | 半導体装置の製造方法 |
US13/553,392 US8883593B2 (en) | 2011-07-20 | 2012-07-19 | Method of manufacturing a pillar-type vertical transistor |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2011158915A JP2013026382A (ja) | 2011-07-20 | 2011-07-20 | 半導体装置の製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2013026382A true JP2013026382A (ja) | 2013-02-04 |
Family
ID=47556050
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2011158915A Pending JP2013026382A (ja) | 2011-07-20 | 2011-07-20 | 半導体装置の製造方法 |
Country Status (2)
Country | Link |
---|---|
US (1) | US8883593B2 (ja) |
JP (1) | JP2013026382A (ja) |
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Legal Events
Date | Code | Title | Description |
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A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A711 Effective date: 20130730 |
|
RD04 | Notification of resignation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7424 Effective date: 20140411 |
|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20140619 |
|
RD03 | Notification of appointment of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7423 Effective date: 20150327 |
|
RD04 | Notification of resignation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7424 Effective date: 20150402 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20150416 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20150512 |
|
A601 | Written request for extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A601 Effective date: 20150803 |
|
A521 | Request for written amendment filed |
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|
A131 | Notification of reasons for refusal |
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|
A601 | Written request for extension of time |
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|
A02 | Decision of refusal |
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