JP2002246571A - 半導体メモリ装置 - Google Patents

半導体メモリ装置

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JP2002246571A JP2001039122A JP2001039122A JP2002246571A JP 2002246571 A JP2002246571 A JP 2002246571A JP 2001039122 A JP2001039122 A JP 2001039122A JP 2001039122 A JP2001039122 A JP 2001039122A JP 2002246571 A JP2002246571 A JP 2002246571A
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Abstract

(57)【要約】 【課題】 単純なトランジスタ構造のメモリセルによ
り、ダイナミック記憶を可能とした半導体メモリ装置を
提供する。 【解決手段】 １ビットのメモリセルＭＣがフローティ
ングのシリコン層１２に形成された一つのＭＩＳトラン
ジスタにより構成されれる。ＭＩＳトランジスタのソー
ス１５、ドレイン１４間に配置されたチャネル形成のた
めの第１のゲート１３とは別に、シリコン層１２の電位
を容量結合により制御するための電位固定された第２の
ゲート２０が設けられる。ＭＩＳトランジスタは、ドレ
イン接合近傍でインパクトイオン化を起こしてシリコン
層１２を第１の電位に設定した第１データ状態と、ドレ
イン接合に順方向電流を流してシリコン層１２を第２の
電位に設定した第２データ状態とをダイナミックに記憶
する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明は、トランジスタの
チャネルボディを記憶ノードとしてダイナミックにデー
タ記憶を行う半導体メモリ装置に関する。
【０００２】
【従来の技術】従来のＤＲＡＭは、ＭＯＳトランジスタ
とキャパシタによりメモリセルが構成されている。ＤＲ
ＡＭの微細化は、トレンチキャパシタ構造やスタックト
キャパシタ構造の採用により大きく進んでいる。現在、
単位メモリセルの大きさ（セルサイズ）は、最小加工寸
法をＦとして、２Ｆ×４Ｆ＝８Ｆ2の面積まで縮小され
ている。つまり、最小加工寸法Ｆが世代と共に小さくな
り、セルサイズを一般にαＦ2としたとき、係数αも世
代と共に小さくなり、Ｆ＝０．１８μｍの現在、α＝８
が実現されている。
【０００３】今後も従来と変わらないセルサイズ或いは
チップサイズのトレンドを確保するためには、Ｆ＜０．
１８μｍでは、α＜８、更にＦ＜０．１３μｍでは、α
＜６を満たすことが要求され、微細加工と共に如何にセ
ルサイズを小さい面積に形成するかが大きな課題にな
る。そのため、１トランジスタ／１キャパシタのメモリ
セルを６Ｆ2や４Ｆ2の大きさにする提案も種々なされて
いる。しかし、トランジスタを縦型にしなければならな
いといった技術的困難や、隣接メモリセル間の電気的干
渉が大きくなるといった問題、更に加工や膜生成等の製
造技術上の困難があり、実用化は容易ではない。
【０００４】これに対して、キャパシタを用いず、１ト
ランジスタをメモリセルとするＤＲＡＭの提案も、以下
に挙げるようにいくつかなされている。 JOHN E.LEISS et al,"dRAM Design Using the Taper-
Isolated Dynamic Cell"(IEEE JOURNAL OF SOLID-STATE
CIRCUITS,VOL.SC-17,NO.2,APRIL 1982,pp337-344) 特開平３−１７１７６８号公報 Marnix R.Tack et al,"The Multistable Charge-Cont
rolled Memory Effect in SOI MOS Transistors at Low
Temperatures"(IEEE TRANSACTIONS ON ELECTRONDEVICE
S,VOL.37,MAY,1990,pp1373-1382) Hsing-jen Wann et al,"A Capacitorless DRAM Cell
on SOI Substrate"(IEDM93,pp635-638)
【０００５】
【発明が解決しようとする課題】のメモリセルは、埋
め込みチャネル構造のＭＯＳトランジスタを用いて構成
される。素子分離絶縁膜のテーパ部に形成される寄生ト
ランジスタを利用して、表面反転層の充放電を行い、二
値記憶を行う。 のメモリセルは、個々にウェル分離されたＭＯＳトラ
ンジスタを用い、ＭＯＳトランジスタのウェル電位によ
り決まるしきい値を二値データとする。 のメモリセルは、ＳＯＩ基板上のＭＯＳトランジスタ
により構成される。ＳＯＩ基板の側から大きな負電圧を
印加してシリコン層の酸化膜と界面部でのホール蓄積を
利用し、このホールの放出、注入により二値記憶を行
う。 のメモリセルは、ＳＯＩ基板上のＭＯＳトランジスタ
により構成される。ＭＯＳトランジスタは構造上一つで
あるが、ドレイン拡散層の表面に重ねて逆導電型層が形
成され、実質的に書き込み用ＰＭＯＳトランジスタと読
み出し用ＮＭＯＳトランジスタを一体に組み合わせた構
造としている。ＮＭＯＳトランジスタの基板領域をフロ
ーティングのノードとして、その電位により二値データ
を記憶する。
【０００６】しかし、は構造が複雑であり、寄生トラ
ンジスタを利用していることから、特性の制御性にも難
点がある。は、構造は単純であるが、トランジスタの
ドレイン、ソース共に信号線に接続して電位制御する必
要がある。また、ウェル分離であるため、セルサイズが
大きく、しかもビット毎の書き換えができない。で
は、ＳＯＩ基板側からの電位制御を必要としており、従
ってビット毎の書き換えができず、制御性に難点があ
る。は特殊トランジスタ構造を必要とし、またメモリ
セルには、ワード線、ライトビット線、リードビット
線、パージ線を必要とするため、信号線数が多くなる。
【０００７】この発明は、単純なトランジスタ構造のメ
モリセルにより、ダイナミック記憶を可能とした半導体
メモリ装置を提供することを目的としている。
【０００８】
【課題を解決するための手段】この発明に係る半導体メ
モリ装置は、１ビットのメモリセルがフローティングの
半導体層に形成された一つのＭＩＳトランジスタにより
構成され、前記ＭＩＳトランジスタのソース、ドレイン
間に配置されたチャネル形成のための第１のゲートとは
別に、前記半導体層の電位を容量結合により制御するた
めの電位固定された第２のゲートが設けられ、前記ＭＩ
Ｓトランジスタは、ドレイン接合近傍でインパクトイオ
ン化を起こして前記半導体層を第１の電位に設定した第
１データ状態と、ドレイン接合に順方向電流を流して前
記半導体層を第２の電位に設定した第２データ状態とを
ダイナミックに記憶することを特徴とする。
【０００９】この発明において具体的には、第１データ
状態は、ＭＩＳトランジスタを５極管動作させることに
よりドレイン接合近傍でインパクトイオン化を起こすこ
とにより書き込まれ、第２データ状態は、第１のゲート
からの容量結合により所定電位が与えられた半導体層と
ドレインとの間に順方向バイアスを与えることにより書
き込まれる。
【００１０】この発明において具体的にメモリセルアレ
イは、ＭＩＳトランジスタが複数個マトリクス配列さ
れ、第１の方向に並ぶＭＩＳトランジスタのドレインが
ビット線に、第２の方向に並ぶＭＩＳトランジスタの第
１のゲートがワード線に、ＭＩＳトランジスタのソース
が第１の固定電位に、ＭＩＳトランジスタの第２のゲー
トが第２の固定電位にそれぞれ接続されて構成される。
ＭＩＳトランジスタがｎちゃねる型であれば、データ書
き込み時、第１の固定電位を基準電位として、選択ワー
ド線に基準電位より高い第１の制御電位を与え、非選択
ワード線に基準電位より低い第２の制御電位を与え、ビ
ット線には第１及び第２データ状態に応じてそれぞれ基
準電位より高い第３の制御電位及び基準電位より低い第
４の制御電位を与えることにより、ビット単位でのデー
タ書き換えが可能になる。ＭＩＳトランジスタがｐチャ
ネル型の場合には、基準電位と各制御電位の関係を逆に
すればよい。
【００１１】第２のゲートに与える第２の固定電位は、
例えば半導体層の第２のゲート側表面が蓄積状態（フラ
ットバンド状態を含む）になるように設定される。この
とき、第２のゲート側にはゲート絶縁膜で決まる容量が
接続されたことになる。或いは、第２の固定電位を、半
導体層の第２のゲート側の表面が反転層が形成されない
範囲で空乏状態になるように設定してもよい。この場
合、第２のゲート側のゲート絶縁膜が実質的に厚くなっ
たと等価になる。具体的に、第２の固定電位として、表
面を蓄積状態にするような基準電位より低い電位を与え
ることができる。
【００１２】この発明によると、一つのメモリセルは、
フローティングの半導体層を持つ単純な一つのトランジ
スタにより形成され、セルサイズを４Ｆ2と小さくする
ことができる。トランジスタのソースは固定電位に接続
され、ドレインに接続されたビット線とゲートに接続さ
れたワード線の制御のみによって、読み出し，書き換え
及びリフレッシュの制御が行われる。即ち任意ビット単
位でのデータ書き換えも可能である。また、トランジス
タのボディに対向する第２のゲートには、ソースに与え
る基準電位より低い電位を与えてボディと容量結合させ
ることによって、第１のゲートによるボディに対する容
量結合比を最適化して、“０”，“１”データのしきい
値電圧差を大きくすることができる。
【００１３】この発明において具体的に、半導体層は、
半導体基板上に絶縁膜により分離されて形成されたＳＯ
Ｉ構造を持つものとする。この場合、第１のゲートは、
半導体層の上部にワード線として連続的に配設され、第
２のゲートは、半導体層の下部にワード線と並行する配
線として、或いは、全メモリセルをカバーする共通ゲー
トとして形成される。また、第２のゲートは、半導体基
板と半導体層を分離する絶縁膜中に埋設されてゲート絶
縁膜を介して半導体層に対向する多結晶シリコン膜によ
り構成することができる。或いはまた、第２のゲート
は、半導体基板と半導体層を分離する絶縁膜を介して半
導体層に対向するように、半導体基板の表面部に形成さ
れた高濃度不純物拡散層により構成することもできる。
【００１４】更に、この発明において、半導体層は、半
導体基板上に形成された柱状半導体とすることもでき
る。この場合、第１のゲート及び第２のゲートは、柱状
半導体層の両側面に対向するように形成され、ドレイン
が柱状半導体の上面に、ソースが前記柱状半導体の下部
に形成される。
【００１５】更にこの発明において、第２のゲートと半
導体層の間の第２のゲート絶縁膜の膜厚を調整すること
により、チャネルボディと第２のゲートとの間の容量を
調整することができ、これにより、第１のゲートからの
チャネルボディに対する容量結合比を最適化することが
できる。具体的に、第１のゲートと半導体層の間の第１
のゲート絶縁膜に比べて、第２のゲートと半導体層の間
の第２のゲート絶縁膜を厚く設定すれば、チャネルボデ
ィと第２のゲート間の容量がチャネルボディと第１のゲ
ート間の容量に比べて小さくなる。これにより、
“０”，“１”データのしきい値電圧差は小さくなる
が、チャネルボディの電位の第１のゲートに対する追随
性がよくなり、ワード線振幅を小さく抑えることがで
き、微細化にとって好ましい。
【００１６】
【発明の実施の形態】以下、図面を参照して、この発明
の実施の形態を説明する。図１はこの発明によるＤＲＡ
Ｍの単位メモリセルの基本断面構造を示し、図２はその
等価回路を示している。メモリセルＭＣは、ＳＯＩ構造
のＮチャネルＭＩＳトランジスタにより構成されてい
る。即ち、シリコン基板１０上に絶縁膜としてシリコン
酸化膜１１が形成され、このシリコン酸化膜１１上にｐ
型シリコン層１２が形成されたＳＯＩ基板が用いられて
いる。この基板のシリコン層１２上に、ゲート酸化膜１
６を介してゲート電極１３が形成され、ゲート電極１３
に自己整合されてｎ型ソース、ドレイン拡散層１４，１
５が形成されている。
【００１７】ソース、ドレイン１４，１５は、底部のシ
リコン酸化膜１１に達する深さに形成されている。従っ
て、ｐ型シリコン層１２からなるボディ領域は、チャネ
ル幅方向（図の紙面に直交する方向）の分離を酸化膜で
行うとすれば、底面及びチャネル幅方向の側面が他から
絶縁分離され、チャネル長方向はｐｎ接合分離されたフ
ローティング状態になる。このメモリセルＭＣをマトリ
クス配列する場合、ゲート１３はワード線ＷＬに接続さ
れ、ソース１５は固定電位線（接地電位線）に接続さ
れ、ドレイン１４はビット線ＢＬに接続される。
【００１８】図３は、メモリセルアレイのレイアウトを
示し、図４（ａ），（ｂ）はそれぞれ図３のＡ−Ａ’，
Ｂ−Ｂ’断面を示している。ｐ型シリコン層１２は、シ
リコン酸化膜２１の埋め込みにより、格子状にパターン
形成される。即ちドレインを共有する二つのトランジス
タの領域がワード線ＷＬ方向にシリコン酸化膜２１によ
り素子分離されて配列される。或いはシリコン酸化膜２
１の埋め込みに代わって、シリコン層１２をエッチング
することにより、横方向の素子分離を行っても良い。ゲ
ート１３は一方向に連続的に形成されて、これがワード
線ＷＬとなる。ソース１５は、ワード線ＷＬ方向に連続
的に形成されて、これが固定電位線（共通ソース線）と
なる。トランジスタ上は層間絶縁膜２３で覆われこの上
にビット線ＢＬが形成される。ビット線ＢＬは、二つの
トランジスタで共有するドレイン１４にコンタクトし
て、ワード線ＷＬと交差するように配設される。
【００１９】これにより、各トランジスタのボディ領域
であるシリコン層１２は、底面及びチャネル幅方向の側
面が酸化膜により互いに分離され、チャネル長方向には
ｐｎ接合により互いに分離されてフローティング状態に
保たれる。そしてこのメモリセルアレイ構成では、ワー
ド線ＷＬおよびビット線ＢＬを最小加工寸法Ｆのピッチ
で形成したとして、単位セル面積は、図３に破線で示し
たように、２Ｆ×２Ｆ＝４Ｆ2となる。
【００２０】このｎチャネル型ＭＩＳトランジスタから
なるＤＲＡＭセルの動作原理は、ＭＩＳトランジスタの
ボディ領域（他から絶縁分離されたｐ型シリコン層１
２）の多数キャリアであるホールの蓄積を利用する。即
ち、トランジスタを５極管領域で動作させることによ
り、ドレイン１４から大きな電流を流し、ドレイン１４
の近傍でインパクトイオン化を起こす。このインパクト
イオン化により生成される多数キャリアであるホールを
ｐ型シリコン層１２に保持させ、そのホール蓄積状態を
例えばデータ“１”とする。ドレイン１４とｐ型シリコ
ン層１２の間のｐｎ接合を順方向バイアスして、ｐ型シ
リコン層１２の過剰ホールをドレイン側に放出した状態
をデータ“０”とする。
【００２１】データ“０”，“１”は、チャネルボディ
の電位の差として、従ってトランジスタのしきい値電圧
の差として記憶される。即ち、ホール蓄積によりボディ
の電位が高いデータ“１”状態のしきい値電圧Ｖｔｈ１
は、データ“０”状態のしきい値電圧Ｖｔｈ０より低
い。ボディに多数キャリアであるホールを蓄積した
“１”データ状態を保持するためには、ワード線には負
のバイアス電圧を印加することが必要になる。このデー
タ保持状態は、逆データの書き込み動作（消去）を行わ
ない限り、読み出し動作を行っても変わない。即ち、キ
ャパシタの電荷蓄積を利用する１トランジスタ／１キャ
パシタのＤＲＡＭと異なり、非破壊読み出しが可能であ
る。
【００２２】データ読み出しの方式には、いくつか考え
られる。ワード線電位Ｖｗｌとバルク電位ＶＢの関係
は、データ“０”，“１”と関係で図５のようになる。
従ってデータ読み出しの第１の方法は、ワード線ＷＬに
データ“０”，“１”のしきい値電圧Ｖｔｈ０，Ｖｔｈ
１の中間になる読み出し電位を与えて、“０”データの
メモリセルでは電流が流れず、“１”データのメモリセ
ルでは電流が流れることを利用する。具体的には例え
ば、ビット線ＢＬを所定の電位ＶＢＬにプリチャージし
て、その後ワード線ＷＬを駆動する。これにより、図６
に示すように、“０”データの場合、ビット線プリチャ
ージ電位ＶＢＬの変化がなく、“１”データの場合はプ
リチャージ電位ＶＢＬが低下する。
【００２３】第２の読み出し方式は、ワード線ＷＬを立
ち上げてから、ビット線ＢＬに電流を供給して、
“０”，“１”の導通度に応じてビット線電位の上昇速
度が異なることを利用する。簡単には、ビット線ＢＬを
０Ｖにプリチャージし、図７に示すようにワード線ＷＬ
を立ち上げて、ビット線電流を供給する。このとき、ビ
ット線の電位上昇の差をダミーセルを利用して検出する
ことにより、データ判別が可能となる。
【００２４】第３の読み出し方式は、ビット線ＢＬを所
定の電位にクランプしたときの、“０”，“１”で異な
るビット線電流の差を読む方式である。電流差を読み出
すには、電流−電圧変換回路が必要であるが、最終的に
は電位差を差動増幅して、センス出力を出す。
【００２５】この発明において、選択的に“０”データ
を書き込むためには、即ちメモリセルアレイのなかで選
択されたワード線ＷＬとビット線ＢＬの電位により選択
されたメモリセルのボディのみからホールを放出させる
には、ワード線ＷＬとボディの間の容量結合が本質的に
なる。データ“１”でボディにホールが蓄積された状態
は、ワード線を十分負方向にバイアスして、メモリセル
のゲート・基板間容量が、ゲート酸化膜容量となる状態
（即ち表面に空乏層が形成されていない状態）で保持す
ることが必要である。また、書き込み動作は、“０”，
“１”共に、パルス書き込みとして消費電力を減らすこ
とが好ましい。“０”書き込み時、選択トランジスタの
ボディからドレインにホール電流が、ドレインからボデ
ィに電子電流が流れるが、ボディにホールが注入される
ことはない。
【００２６】より具体的な動作波形を説明する。図８〜
図１１は、選択セルによるビット線の放電の有無により
データ判別を行う第１の読み出し方式を用いた場合のリ
ード／リフレッシュ及びリード／ライトの動作波形であ
る。図８及び図９は、それぞれ“１”データ及び“０”
データのリード／リフレッシュ動作である。時刻ｔ１ま
では、データ保持状態（非選択状態）であり、ワード線
ＷＬには負電位が与えられている。時刻ｔ１でワード線
ＷＬを正の所定電位に立ち上げる。このときワード線電
位は、“０”，“１”データのしきい値Ｖｔｈ０，Ｖｔ
ｈ１の間に設定する。これにより、“１”データの場
合、予めプリチャージされていたビット線ＶＢＬは放電
により低電位になる。“０”データの場合はビット線電
位ＶＢＬは保持される。これにより“１”，“０”デー
タが判別される。
【００２７】そして、時刻ｔ２で、ワード線ＷＬの電位
を更に高くし、同時に読み出しデータが“１”の場合に
は、ビット線ＢＬに正電位を与え（図８）、読み出しデ
ータが“０”の場合はビット線ＢＬに負電位を与える
（図９）。これにより、選択メモリセルが“１”データ
の場合、５極管動作により大きなチャネル電流が流れて
インパクトイオン化が起こり、ボディに過剰のホールが
注入保持されて再度“１”データが書き込まれる。
“０”データの場合には、ドレイン接合が順方向バイア
スになり、ボディに過剰ホールが保持されていない
“０”データが再度書き込まれる。
【００２８】そして、時刻ｔ３でワード線ＷＬを負方向
にバイアスして、リード／リフレッシュ動作を終了す
る。“１”データ読み出しを行ったメモリセルと同じビ
ット線ＢＬにつながる他の非選択メモリセルでは、ワー
ド線ＷＬが負電位、従ってボディが負電位に保持され
て、インパクトイオン化は起こらない。“０”データ読
み出しを行ったメモリセルと同じビット線ＢＬにつなが
る他の非選択メモリセルでは、やはりワード線ＷＬが負
電位に保持されて、ホール放出は起こらない。
【００２９】図１０及び図１１は、同じ読み出し方式に
よるそれぞれ“１”データ及び“０”データのリード／
ライト動作である。図１０及び図１１での時刻ｔ１での
読み出し動作はそれぞれ、図８及び図９と同様である。
読み出し後、時刻ｔ２でワード線ＷＬを更に高電位と
し、同じ選択セルに“０”データを書き込む場合には同
時に、ビット線ＢＬに負電位を与え（図１０）、“１”
データを書き込む場合にはビット線ＢＬに正電位を与え
る（図１１）。これにより、“０”データが与えられた
セルでは、ドレイン接合が順方向バイアスになり、ボデ
ィのホールが放出される。“１”データが与えられたセ
ルでは、ドレイン近傍でインパクトイオン化が起こり、
ボディに過剰ホールが注入保持される。
【００３０】図１２〜図１５は、ビット線ＢＬを０Ｖに
プリチャージし、ワード線選択後にビット線ＢＬに電流
を供給して、ビット線ＢＬの電位上昇速度によりデータ
判別を行う第２の読み出し方式を用いた場合のリード／
リフレッシュ及びリード／ライトの動作波形である。図
１２及び図１３は、それぞれ“１”データ及び“０”デ
ータのリード／リフレッシュ動作である。負電位に保持
されていたワード線ＷＬを、時刻ｔ１で正電位に立ち上
げる。このときワード線電位は、図７に示したように、
“０”，“１”データのしきい値Ｖｔｈ０，Ｖｔｈ１の
いずれよりも高い値に設定する。或いは、ワード線電位
を、第１の読み出し方式と同様に、“０”，“１”デー
タのしきい値Ｖｔｈ０，Ｖｔｈ１の間に設定してもよ
い。そして、時刻ｔ２でビット線に電流を供給する。こ
れにより、“１”データの場合、メモリセルが深くオン
してビット線ＢＬの電位上昇は小さく（図１２）、
“０”データの場合メモリセルの電流が小さく（或いは
電流が流れず）、ビット線電位は急速に上昇する。これ
により“１”，“０”データが判別される。
【００３１】そして、時刻ｔ３で、読み出しデータが
“１”の場合には、ビット線ＢＬに正の電位を与え（図
１２）、読み出しデータが“０”の場合はビット線ＢＬ
に負の電位を与える（図１３）。これにより、選択メモ
リセルが“１”データの場合、ドレイン電流が流れてイ
ンパクトイオン化が起こり、ボディに過剰ホールが注入
保持されて再度“１”データが書き込まれる。“０”デ
ータの場合には、ドレイン接合が順方向バイアスにな
り、ボディに過剰ホールのない“０”データが再度書き
込まれる。時刻ｔ４でワード線ＷＬを負方向にバイアス
して、リード／リフレッシュ動作を終了する。
【００３２】図１４及び図１５は、同じ読み出し方式に
よるそれぞれ“１”データ及び“０”データのリード／
ライト動作である。図１４及び図１５での時刻ｔ１及び
ｔ２での読み出し動作はそれぞれ、図１２及び図１３と
同様である。読み出し後、同じ選択セルに“０”データ
を書き込む場合には、ビット線ＢＬに負電位を与え（図
１４）、“１”データを書き込む場合にはビット線ＢＬ
に正電位を与える（図１５）。これにより、“０”デー
タが与えられたセルでは、ドレイン接合が順方向バイア
スになり、ボディの過剰ホールが放出される。“１”デ
ータが与えられたセルでは、大きなドレイン電流が流れ
てドレイン近傍でインパクトイオン化が起こり、ボディ
に過剰ホールが注入保持される。
【００３３】以上のようにこの発明によるＤＲＡＭセル
は、他から電気的に分離されたフローティングのチャネ
ルボディを持つ単純なＭＯＳトランジスタにより構成さ
れ、４Ｆ2のセルサイズが実現可能である。また、フロ
ーティングのボディの電位制御は、ゲート電極からの容
量結合を利用しており、ソースも固定電位である。即
ち、読み出し／書き込みの制御は、ワード線ＷＬとビッ
ト線ＢＬで行われ、簡単である。更にメモリセルは基本
的に非破壊読み出しであるので、センスアンプをビット
線毎に設ける必要がなく、センスアンプのレイアウトは
容易になる。更に電流読み出し方式であるので、ノイズ
にも強く、例えばオープンビット線方式でも読み出しが
可能である。また、メモリセルの製造プロセスも簡単で
ある。
【００３４】また、ＳＯＩ構造は、今後のロジックＬＳ
Ｉの性能向上を考えたときに重要な技術となる。この発
明によるＤＲＡＭは、この様なＳＯＩ構造のロジックＬ
ＳＩとの混載を行う場合にも非常に有望である。キャパ
シタを用いる従来のＤＲＡＭと異なり、ロジックＬＳＩ
のプロセスと異なるプロセスを必要とせず、製造工程が
簡単になるからである。
【００３５】更に、この発明によるＳＯＩ構造のＤＲＡ
Ｍは、従来の１トランジスタ／１キャパシタ型のＤＲＡ
ＭをＳＯＩ構造とした場合に比べて、優れた記憶保持特
性が得られるという利点がある。即ち従来の１トランジ
スタ／１キャパシタ型のＤＲＡＭをＳＯＩ構造とする
と、フローティングのボディにホールが蓄積されてトラ
ンジスタのしきい値が下がり、トランジスタのサブスレ
ッショルド電流が増加する。これは記憶保持特性を劣化
させる。これに対してこの発明による１トランジスタの
みのメモリセルでは、記憶電荷を減少させるトランジス
タパスは存在せず、データ保持特性は純粋にｐｎ接合の
リークのみで決まり、サブスレッショルドリークという
問題がなくなる。
【００３６】ここまでに説明した基本的なＤＲＡＭセル
において、チャネルボディの電位の差として記憶される
データ“０”，“１”のしきい値電圧差をどれだけ大き
くとれるかがメモリ特性にとって重要になる。この点に
関してシミュレーションを行った結果によると、ゲート
からの容量結合によるチャネルボディの電位制御を伴う
データ書き込みに際して、書き込み直後の“０”，
“１”データのボディ電位差に比べて、その後のデータ
保持状態での“０”，“１”データのボディ電位差が小
さくなることが明らかになった。そのシミュレーション
結果を次に説明する。
【００３７】デバイス条件は、ゲート長Ｌｇ＝０．３５
μｍ、ｐ型シリコン層１２は厚さがｔＳｉ＝１００ｎ
ｍ、アクセプタ濃度がＮＡ＝５×１０17／ｃｍ3であ
り、ソース１４及びドレイン１５のドナー濃度がＮＤ＝
５×１０20／ｃｍ3、ゲート酸化膜厚がｔｏｘ＝１０ｎ
ｍである。
【００３８】図１６は、“０”データ書き込みと、その
後のデータ保持及びデータ読み出し（それぞれ瞬時で示
している）におけるゲート電位Ｖｇ、ドレイン電位Ｖ
ｄ、及びチャネルボディの電位ＶＢを示している。図１
７は同じく、“１”データ書き込みと、その後のデータ
保持及びデータ読み出し（それぞれ瞬時で示している）
におけるゲート電圧Ｖｇ、ドレイン電圧Ｖｄ、及びチャ
ネルボディ電圧ＶＢを示している。また、時刻ｔ６−ｔ
７のデータ読み出し動作における“０”データのしきい
値電圧Ｖｔｈ０と“１”データのしきい値電圧Ｖｔｈ１
を見るために、その時間のドレイン電流Ｉｄｓとゲート
・ソース間電圧Ｖｇｓを描くと、図１８のようになる。
但し、チャネル幅Ｗとチャネル長ＬをＷ／Ｌ＝０．１７
５μｍ／０．３５μｍとし、ドレイン・ソース間電圧を
Ｖｄｓ＝０．２Ｖとしている。
【００３９】図１８から、“０”書き込みセルのしきい
値電圧Ｖｔｈ０と“１”書き込みセルのしきい値電圧Ｖ
ｔｈ１の差ΔＶｔｈは、ΔＶｔｈ＝０．３２Ｖとなって
いる。以上の解析結果から、問題になるのは、図１６及
び図１７において、“０”書き込み直後（時刻ｔ３）の
ボディ電位がＶＢ＝−０．７７Ｖ、“１”書き込み直後
のボディ電位がＶＢ＝０．８５Ｖであり、その差が１．
６２Ｖであるのに対し、データ保持状態（時刻ｔ６）で
は、“０”書き込みセルのボディ電位がＶＢ＝−２．０
４Ｖ、“１”書き込みセルのボディ電位がＶＢ＝−１．
６Ｖであり、その差が０．４４Ｖと書き込み直後より小
さくなっていることである。
【００４０】このように書き込み直後に比べて、その後
のデータ保持状態でのボディ電位のデータによる差が小
さくなる要因は、二つ考えられる。その一つは、ゲート
からボディへの容量カップリングがデータにより異なる
ことである。“０”書き込み直後（ｔ３−ｔ４）では、
ドレインは−１．５Ｖであるが、“１”書き込み直後で
はドレインが２Ｖである。従って、その後ゲート電位Ｖ
ｇを下げたとき、“１”書き込みセルではチャネルが容
易に消失し、ゲート・ボディ間の容量が顕在化して、次
第にボディにホールが蓄積されて容量が大きくなる。一
方、“０”書き込みセルではチャネルが容易には消失せ
ず、ゲート・ボディ間容量が顕在化しない。
【００４１】ゲート電位を下げ始めるより先にドレイン
電位を２００ｍＶにリセットすれば、上述したアンバラ
ンスは解消されるかに思われる。しかしこの場合には、
“０”書き込みを行ったセルでは、チャネルが形成され
た状態でドレイン電位が上昇して３極管動作による電流
が流れる。そして、“０”書き込みにより折角下げたボ
ディ電位が、ｎ型のドレイン及びチャネル反転層とｐ型
のボディとの間の容量結合により上昇してしまい、好ま
しくない。
【００４２】もう一つは、書き込み後の時刻ｔ４−ｔ５
の間で、ソース或いはドレインとボディとの間のｐｎ接
合の容量でボディ電位が影響され、これが“０”，
“１”データの信号量を減らす方向に作用することであ
る。
【００４３】そこでこの発明においては、上記基本ＤＲ
ＡＭセルに対して、チャネル形成の制御を行うためのゲ
ート（第１のゲート）とは別に、チャネルボディを容量
結合により電位制御するためのゲート（第２のゲート）
を付加する。第２のゲートは、チャネルボディとの間の
容量を確保するためには、第２のゲート側の表面が蓄積
状態（フラットバンド状態を含む）になるように、例え
ばソースに与えられる基準電位より低い電位（ｎチャネ
ルの場合であれば、負電位）に固定すればよい。或い
は、第２のゲートに、第２のゲート側の表面が反転層が
形成されない範囲で空乏状態になるような固定電位を与
えることもできる。これにより、実質的に第２のゲート
側のゲート絶縁膜厚を大きくしたと等価になる。以下に
具体的な実施の形態を説明する。
【００４４】［実施の形態１］図１９は、この発明の実
施の形態によるＤＲＡＭセル構造を、図１に対応させて
示している。基本構造は、図１と同様であり、図１と異
なる点は、チャネル制御を行う第１のゲート１３とは別
に、シリコン層１２にゲート絶縁膜１９を介して対向し
て容量結合する第２のゲート２０が酸化膜１１に埋め込
まれている点である。具体的にゲート絶縁膜１９は、第
１のゲート１３側のゲート絶縁膜１６と同じ膜厚とす
る。
【００４５】実際のセルアレイ構成では、後に説明する
ように、第１のゲート１３はワード線として連続的に形
成され、第２のゲート２０はこれと並行する配線として
配設される。第２のゲート２０には、例えば負の固定電
位が与えられる。
【００４６】［実施の形態２］図２０は、別の実施の形
態によるＤＲＡＭセルの構造である。図１９の実施の形
態と異なりこの実施の形態では、第２のゲート２０は、
配線としてパターニングされず、セルアレイ領域全体を
カバーするように共通のゲート（バックプレート）とし
て配設される。この様な構造とすれば、第２のゲート２
０と第１のゲート１３の位置合わせが不要であり、製造
プロセスが簡単になる。
【００４７】次に、上記した実施の形態１，２のＤＲＡ
Ｍセルについて、先に基本ＤＲＡＭセルについて行った
と同様のシミュレーションを行った結果を説明する。デ
バイス条件は、第２のゲート２０がｐ+型多結晶シリコ
ンであり、−２Ｖに電位固定する。ゲート絶縁膜１９は
第１のゲート１３側のゲート絶縁膜１６と同じ１０ｎｍ
厚、その他の条件も先の基本ＤＲＡＭセルの場合と同じ
である。
【００４８】図２１は、“０”データ書き込みと、その
後のデータ保持及びデータ読み出し（それぞれ瞬時で示
している）におけるゲート電位Ｖｇ、ドレイン電位Ｖ
ｄ、及びチャネルボディの電位ＶＢを示している。図２
２は同じく、“１”データ書き込みと、その後のデータ
保持及びデータ読み出し（それぞれ瞬時で示している）
におけるゲート電圧Ｖｇ、ドレイン電圧Ｖｄ、及びチャ
ネルボディ電圧ＶＢを示している。
【００４９】図２１及び図２２において、“０”書き込
み直後（時刻ｔ３）のボディ電位がＶＢ＝−０．８２
Ｖ、“１”書き込み直後のボディ電位がＶＢ＝０．８４
Ｖであり、その差が１．６６Ｖである。これに対し、デ
ータ保持状態（時刻ｔ６）では、“０”書き込みセルの
ボディ電位がＶＢ＝−１．９８Ｖ、“１”書き込みセル
のボディ電位がＶＢ＝−０．８６Ｖであり、その差は
１．１２Ｖとなっている。これは、先の基本ＤＲＡＭセ
ル構造の場合と比較して、書き込み直後とその後のデー
タ保持時の間で、ボディ電位の差の変化が小さくなって
いる。
【００５０】図２３は、図１８に対応させて、時刻ｔ６
−ｔ７のデータ読み出し動作における“０”データのし
きい値電圧Ｖｔｈ０と“１”データのしきい値電圧Ｖｔ
ｈ１を見るために、その時間のドレイン電流Ｉｄｓとゲ
ート・ソース間電圧Ｖｇｓを示している。これから、
“０”データのしきい値電圧Ｖｔｈ０と“１”データの
しきい値電圧Ｖｔｈ１の差ΔＶｔｈは、ΔＶｔｈ＝０．
８８Ｖである。従って、先の基本セル構造の場合に比べ
て、“０”，“１”データの間で大きな信号差が得られ
ている。
【００５１】図２４は、図１９のＤＲＡＭセル構造を用
いた場合のメモリセルアレイのレイアウトを示してい
る。図２５は図２４のＡ−Ａ’及びＢ−Ｂ’断面であ
る。第１のゲート１３がワード線ＷＬ１として一方向に
連続的に形成され、これに対応して、第２のゲート２０
もワード線ＷＬ１と並行するワード線ＷＬ２として配設
される。但し、ワード線ＷＬ２は前述のように電位固定
される。その他の構成は、図３及び図４に示した基本Ｄ
ＲＡＭセルの場合と同様であり、４Ｆ2のセル面積を実
現することができる。
【００５２】上述のように、ＤＲＡＭセルのボディに対
してバックゲート或いはバックプレートを設けてその電
位を固定することにより、“０”，“１”データの間で
大きなしきい値電圧差が得られることが明らかになっ
た。しかしこの場合、ワード線の振幅が大きくなるおそ
れがある。これは、セルアレイの中で選択的な“０”デ
ータ書き込みを実現するためには、“１”データ書き込
みセルのデータ保持状態でのボディ電位を、“０”デー
タ書き込み直後のボディ電位レベル以下にしなければな
らないからである。
【００５３】即ち、ビット線に共通接続されているＤＲ
ＡＭセルのうち、選択ワード線を上げてこれにより選択
されたセルで“０”データを書く場合、“１”データが
書かれている非選択セルでデータを保持するためには、
非選択ワード線の電位を十分に下げることが必要にな
る。また、バックゲート或いはバックプレートでボディ
に容量結合させていることは、相対的にフロントゲート
（第１のゲート）からボディに対する容量結合を小さく
することになるから、その分ワード線振幅を大きくする
ことが必要になる。
【００５４】以上のことから、第１のゲートと第２のゲ
ートのチャネルボディに対する容量結合の大きさを最適
状態に設定することが必要になる。そのためには、第２
のゲート２０とシリコン層１２の間の第２のゲート絶縁
膜１９の膜厚を、第１のゲート１３とシリコン層１２の
間の第１のゲート絶縁膜１６の膜厚との関係で最適化す
ればよい。この点を考慮をした実施の形態を以下に説明
する。
【００５５】［実施の形態３］図２６は、その様な実施
の形態のＤＲＡＭセル構造を、図１９に対応させて示し
ている。上記実施の形態１，２では、第１のゲート１３
側のゲート絶縁膜１６と第２のゲート２０側のゲート絶
縁膜１９を同じ膜厚としたのに対してこの実施の形態で
は、第１のゲート１３側のゲート絶縁膜１６の膜厚１
２．５ｎｍに対して、第２のゲート２０側のゲート絶縁
膜１９を３７．５ｎｍと厚くしている。
【００５６】その他のデバイス条件を先の実施の形態の
場合と同じとして、そのミュレーション結果を図２７及
び図２８に示す。但し、ワード線振幅（Ｖｇ）は先の実
施の形態の場合と異なり、書き込み時のＨレベルを３
Ｖ、データ保持時のＬレベルを−０．５Ｖとしている。
図２７では、書き込み直後からの電位変化のみ示してい
る。また図２９は、データ保持状態からデータ読み出し
の間のセルのドレイン電流Ｉｄｓとゲート電圧Ｖｇｓの
関係を示している。
【００５７】図２９の結果から、“０”データと“１”
データのしきい値電圧の差は、ΔＶｔｈ＝０．６２Ｖで
ある。先の実施の形態の場合に比べて、しきい値電圧差
は小さくなるが、第１のゲート側の容量が相対的に第２
のゲート側の容量より大きくなるため、ワード線振幅を
小さして、同様の動作が可能になる。また、ワード線振
幅を小さくすることにより、トランジスタの耐圧による
制限内での動作が容易になる。
【００５８】［実施の形態４］図３０は、別の実施の形
態によるＤＲＡＭセルアレイのレイアウトを示し、図３
１はそのＡ−Ａ’断面を示している。ここまでの実施の
形態では、フローティングのチャネルボディを持つトラ
ンジスタを作るためにＳＯＩ基板を用いたのに対し、こ
の実施の形態では、いわゆるＳＧＴ（Ｓｕｒｒｏｕｎｄ
ｉｎｇ Ｇａｔｅ Ｔｒａｎｓｉｓｔｏｒ）構造を利用
して、フローティングのチャネルボディを持つ縦型ＭＩ
ＳトランジスタによりＤＲＡＭセルを構成する。
【００５９】シリコン基板１０には、ＲＩＥにより、縦
横に走る溝を加工して、ｐ型柱状シリコン３０が配列形
成される。これらの各柱状シリコン３０の両側面に対向
するように、第１のゲート１３と第２のゲート２０が形
成される。第１のゲート１３と第２のゲート２０は、図
３１の断面において、柱状シリコン３０の間に交互に埋
め込まれる。第１のゲート１３は、側壁残しの技術によ
り、隣接する柱状シリコン３０の間で隣接する柱状シリ
コン３０に対して独立したゲート電極として分離形成さ
れる。一方第２のゲート２０は、隣接する柱状シリコン
３０の間にこれらが共有するように埋め込まれる。第
１，第２のゲート１３，２０はそれぞれ、第１，第２の
ワード線ＷＬ１，ＷＬ２として連続的にパターン形成さ
れる。
【００６０】柱状シリコン３０の上面にｎ型ドレイン拡
散層１４が形成され、下部には全セルで共有されるｎ型
ソース拡散層１５が形成される。これにより、各チャネ
ルボディがフローティングである縦型トランジスタから
なるメモリセルＭＣが構成される。ゲート１３，２０が
埋め込まれた基板には層間絶縁膜１７が形成され、この
上にビット線１８が配設される。この実施の形態の場合
も、第２のゲート２０に固定電位を与えて、先の各実施
の形態と同様の動作ができる。
【００６１】［実施の形態５］図３２は、更に別の実施
の形態によるＤＲＡＭセル構造を、図１９或いは図２０
に対応させて示している。この実施の形態の場合、分離
用のシリコン酸化膜１１を薄くして、これをそのままゲ
ート絶縁膜として用いている。そして、シリコン基板１
０の酸化膜１１側の表面部に高濃度のｐ+型拡散層を形
成してこれを第２のゲート２０としている。この実施の
形態によっても先の各実施の形態と同様の動作ができ
る。
【００６２】ここまでの実施の形態では、第１のゲート
と第２のゲートとは半導体層を挟んで対向するように配
置している。即ち、図１９，図２０，図３２の実施の形
態では、シリコン層１２の上下に第１及び第２のゲート
１，２０を配置し、図３０，図３１の実施の形態では、
柱状シリコンの３０の両側面に第１及び第２のゲート１
３，２０を配置している。しかし第１，第２のゲートの
配置はこれらの実施の形態に限られない。例えば、図に
は示さないが、半導体層の第１のゲートが対向する面と
直交する面に第２のゲートを対向させるように、横方向
にメモリセルを分離する素子分離領域に第２のゲートを
配置することもできる。
【００６３】
【発明の効果】以上述べたようにこの発明によれば、一
つのメモリセルは、フローティングの半導体層を持つ単
純な一つのトランジスタにより形成され、セルサイズを
４Ｆ2と小さくすることができる。トランジスタのソー
スは固定電位に接続され、ドレインに接続されたビット
線とゲートに接続されたワード線の制御のみによって、
読み出し，書き換え及びリフレッシュの制御が行われ
る。トランジスタのボディに対向する第２のゲートに
は、ボディと容量結合させることによって、第１のゲー
トによるボディに対する容量結合比を最適化して、
“０”，“１”データのしきい値電圧差を大きくするこ
とができる。
【図面の簡単な説明】
【図１】この発明によるＤＲＡＭセルの基本構造を示す
断面図である。
【図２】同ＤＲＡＭセルの等価回路である。
【図３】同ＤＲＡＭのメモリセルアレイのレイアウトで
ある。
【図４】図３のＡ−Ａ’及びＢ−Ｂ’断面図である。
【図５】同ＤＲＡＭセルのワード線電位とバルク電位の
関係を示す図である。
【図６】同ＤＲＡＭセルの読み出し方式を説明するため
の図である。
【図７】同ＤＲＡＭセルの他の読み出し方式を説明する
ための図である。
【図８】同ＤＲＡＭの“１”データ読み出し／リフレッ
シュの動作波形を示す図である。
【図９】同ＤＲＡＭの“０”データ読み出し／リフレッ
シュの動作波形を示す図である。
【図１０】同ＤＲＡＭの“１”データ読み出し／“０”
データ書き込みの動作波形を示す図である。
【図１１】同ＤＲＡＭの“０”データ読み出し／“１”
データ書き込みの動作波形を示す図である。
【図１２】同ＤＲＡＭの他の読み出し方式による“１”
データ読み出し／リフレッシュの動作波形を示す図であ
る。
【図１３】同ＤＲＡＭの他の読み出し方式による“０”
データ読み出し／リフレッシュの動作波形を示す図であ
る。
【図１４】同ＤＲＡＭの他の読み出し方式による“１”
データ読み出し／“０”データ書き込みの動作波形を示
す図である。
【図１５】同ＤＲＡＭの他の読み出し方式による“０”
データ読み出し／“１”データ書き込みの動作波形を示
す図である。
【図１６】同ＤＲＡＭセルの“０”書き込み／読み出し
のシミュレーションによるボディ電位変化を示す図であ
る。
【図１７】同ＤＲＡＭセルの“１”書き込み／読み出し
のシミュレーションによるボディ電位変化を示す図であ
る。
【図１８】同シミュレーションによる“０”，“１”デ
ータの読み出し時のドレイン電流−ゲート電圧特性を示
す図である。
【図１９】この発明の実施の形態によるＤＲＡＭセルの
構造を示す断面図である。
【図２０】他の実施の形態によるＤＲＡＭセルの構造を
示す断面図である。
【図２１】同ＤＲＡＭセルの“０”書き込み／読み出し
のシミュレーションによるボディ電位変化を示す図であ
る。
【図２２】同ＤＲＡＭセルの“１”書き込み／読み出し
のシミュレーションによるボディ電位変化を示す図であ
る。
【図２３】同シミュレーションによる“０”，“１”デ
ータの読み出し時のドレイン電流−ゲート電圧特性を示
す図である。
【図２４】図１９のＤＲＡＭセルを用いたセルアレイの
レイアウトである。
【図２５】図２４のＡ−Ａ’及びＢ−Ｂ’断面図であ
る。
【図２６】他の実施の形態によるＤＲＡＭセルの構造を
示す断面図である。
【図２７】同ＤＲＡＭセルの“０”書き込み／読み出し
のシミュレーションによるボディ電位変化を示す図であ
る。
【図２８】同ＤＲＡＭセルの“１”書き込み／読み出し
のシミュレーションによるボディ電位変化を示す図であ
る。
【図２９】同シミュレーションによる“０”，“１”デ
ータの読み出し時のドレイン電流−ゲート電圧特性を示
す図である。
【図３０】他の実施の形態によるＤＲＡＭセルを用いた
セルアレイのレイアウトである。
【図３１】図３０のＡ−Ａ’断面図である。
【図３２】他の実施の形態によるＤＲＡＭセルの構造を
示す断面図である。
【符号の説明】
１０…シリコン基板、１１…シリコン酸化膜、１２…ｐ
型シリコン層、１３…第１のゲート、１４…ドレイン拡
散層、１５…ソース拡散層、２０…第２のゲート。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 27/10 ６８１Ｅ Ｆターム(参考） 5F083 AD02 AD06 AD69 GA09 GA11 HA02 NA01 ZA19 5M024 AA37 AA58 AA70 BB02 BB35 BB36 CC20 CC22 CC70 HH01 HH13 LL04 LL11 PP03 PP04 PP05 PP07 PP09 PP10

Claims (12)

    【特許請求の範囲】
  1. 【請求項１】 １ビットのメモリセルがフローティング
    の半導体層に形成された一つのＭＩＳトランジスタによ
    り構成され、 前記ＭＩＳトランジスタのソース、ドレイン間に配置さ
    れたチャネル形成のための第１のゲートとは別に、前記
    半導体層の電位を容量結合により制御するための電位固
    定された第２のゲートが設けられ、 前記ＭＩＳトランジスタは、ドレイン接合近傍でインパ
    クトイオン化を起こして前記半導体層を第１の電位に設
    定した第１データ状態と、ドレイン接合に順バイアス電
    流を流して前記半導体層を第２の電位に設定した第２デ
    ータ状態とをダイナミックに記憶することを特徴とする
    半導体メモリ装置。
  2. 【請求項２】 前記第１データ状態は、前記ＭＩＳトラ
    ンジスタを５極管動作させることによりドレイン接合近
    傍でインパクトイオン化を起こすことにより書き込ま
    れ、 前記第２データ状態は、前記第１のゲートからの容量結
    合により所定電位が与えられた前記半導体層と前記ドレ
    インとの間に順方向バイアスを与えることにより書き込
    まれることを特徴とする請求項１記載の半導体メモリ装
    置。
  3. 【請求項３】 前記ＭＩＳトランジスタが複数個マトリ
    クス配列され、第１の方向に並ぶＭＩＳトランジスタの
    ドレインがビット線に、第２の方向に並ぶＭＩＳトラン
    ジスタの第１のゲートがワード線に、前記ＭＩＳトラン
    ジスタのソースが第１の固定電位に、前記ＭＩＳトラン
    ジスタの第２のゲートが第２の固定電位にそれぞれ接続
    されてメモリセルアレイが構成され、 データ書き込み時、前記第１の固定電位を基準電位とし
    て、選択ワード線に前記基準電位より高い第１の制御電
    位を与え、非選択ワード線に前記基準電位より低い第２
    の制御電位を与え、ビット線には第１及び第２データ状
    態に応じてそれぞれ前記基準電位より高い第３の制御電
    位及び前記基準電位より低い第４の制御電位を与えるよ
    うにしたことを特徴とする請求項１記載の半導体メモリ
    装置。
  4. 【請求項４】 前記第２のゲートに与える第２の固定電
    位を、前記半導体層の前記第２のゲート側の表面が蓄積
    状態になるように設定したことを特徴とする請求項３記
    載の半導体メモリ装置。
  5. 【請求項５】 前記第２のゲートに与える第２の固定電
    位を、前記半導体層の前記第２のゲート側の表面が空乏
    状態になるように設定したことを特徴とする請求項３記
    載の半導体メモリ装置。
  6. 【請求項６】 前記第２のゲートに与える第２の固定電
    位を、前記基準電位より低い電位に設定したことを特徴
    とする請求項３記載の半導体メモリ装置。
  7. 【請求項７】 前記半導体層は、半導体基板上に絶縁膜
    により分離されて形成されたものであり、 前記第１のゲートは、前記半導体層の上部にワード線と
    して連続的に配設され、前記第２のゲートは、前記半導
    体層の下部に前記ワード線と並行する配線として形成さ
    れていることを特徴とする請求項１乃至６のいずれかに
    記載の半導体メモリ装置。
  8. 【請求項８】 前記半導体層は、半導体基板上に絶縁膜
    により分離されて形成されたものであり、 前記第１のゲートは、前記半導体層の上部にワード線と
    して連続的に配設され、前記第２のゲートは、前記半導
    体層の下部に、全メモリセルをカバーする共通ゲートと
    して形成されていることを特徴とする請求項１乃至６の
    いずれかに記載の半導体メモリ装置。
  9. 【請求項９】 前記第２のゲートは、前記絶縁膜中に埋
    設されてゲート絶縁膜を介して前記半導体層に対向する
    多結晶シリコン膜であることを特徴とする請求項７又は
    ８記載の半導体メモリ装置。
  10. 【請求項１０】 前記第２のゲートは、前記絶縁膜を介
    して前記半導体層に対向するように前記半導体基板の表
    面部に形成された高濃度不純物拡散層であることを特徴
    とする請求項７又は８記載の半導体メモリ装置。
  11. 【請求項１１】 前記半導体層は、半導体基板上に形成
    された柱状半導体であり、 前記第１のゲート及び第２のゲートは、前記柱状半導体
    層の両側面に対向するように形成され、前記ドレインが
    前記柱状半導体の上面に、前記ソースが前記柱状半導体
    の下部に形成されていることを特徴とする請求項１乃至
    ６のいずれかに記載の半導体メモリ装置。
  12. 【請求項１２】 前記第１のゲートと前記半導体層の間
    の第１のゲート絶縁膜に比べて、前記第２のゲートと前
    記半導体層の間の第２のゲート絶縁膜が厚く設定されて
    いることを特徴とする請求項１乃至６のいずれかに記載
    の半導体メモリ装置。
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