JP4924419B2 - 記憶素子マトリックス、及び、その記憶素子マトリックスを用いた半導体回路装置 - Google Patents

記憶素子マトリックス、及び、その記憶素子マトリックスを用いた半導体回路装置 Download PDF

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Description

本発明は、LSI中の混載メモリに好適な、fin型FETを用いたDRAMの記憶素子を敷きつめた記憶素子マトリックス、その記憶素子マトリックスの製造方法、及び、その記憶素子マトリックスを用いた半導体装置に関し、特に、fin型FETを用いたDRAMの記憶素子マトリックスであって、その面積の縮小及び記憶素子の多重選択の防止が図れる記憶素子マトリックス、その記憶素子マトリックスの製造方法、及び、その記憶素子マトリックを用いた半導体回路装置に関する。
今日の高集積LSIは、膨大な数のロジック回路及び混載メモリにより構成され、特に、混載メモリ部分がチップ面積の大部分を占めている。従って、LSIの機能向上の要求に応えようと、LSIを高集積化する場合、混載メモリ部分の縮小化が要求される。そこで、従来は、混載メモリとして、ロジックプロセスとの整合性がよいSRAMの縮小や、面積縮小が期待できるDRAMの使用が検討されてきた。しかし、SRAMでは面積の縮小化には限界があり、複雑な製造プロセスが必要な、一つのMOSFETと一つのキャパシタから構成される記憶素子を有するDRAMは、ロジックプロセスとの整合性がよくない。そこで、縦型ダブルゲートトランジスタを用いて、一つのトランジスタから構成される記憶素子を利用したDRAM(以下、「1T-DRAM」という)が提案された。（特許文献１：特開2003-78026）
縦型ダブルゲートトランジスタによりロジック回路を構成する場合、縦型ダブルゲートトランジスタを用いて構成できる記憶素子を有する1T-DRAMはロジックプロセスとの整合性がよいからである。また、一つのMOSFETと一つのキャパシタから構成される記憶素子を有する、従来型DRAMと比較して、一つの縦型ダブルゲートトランジスタにより記憶素子を構成できる1T-DRAMは面積の縮小が期待されるからである。
ここで、縦型ダブルゲートトランジスタとは、MOSFET用の領域として、支持基板上に孤立した、シリコン(Si)の立体的な領域を設け、シリコン(Si)の立体的な領域の向かい合う二つの側面に、ゲート絶縁膜を介して、二つのゲート電極を配置するMOSFETの構造をいう。そして、縦型ダブルゲートトランジスタでは、二つのゲート電極でMOSFETのチャネル部分を制御するため、待機時のソースとドレイン間の電流を減少させることができる。従って、MOSFETの微細化に伴う、弊害を防止できる。
次に図１を用いて、特許文献１に記載された、縦型ダブルゲートトランジスタを用いて構成できる1T-DRAMの記憶素子について説明する。
図１は、特許文献１の1T-DRAMの記憶素子部分について示した図である。図１において、１は半導体片（半導体の立体領域）、２はソース電極、３はゲート電極、４Ａは第１の側面ゲート電極、４Ｂは第２の側面ゲート電極、５はドレイン電極をそれぞれ示す。そして、半導体片１の上面を含む領域にソース電極２は形成され、ドレイン電極５は、半導体片１が半導体基板と接する領域、すなわち、半導体片１の底部に形成されている。
そして、第１の側面ゲート電極４Ａ又は第２の側面ゲート電極４Ｂの内の一つの電極に電荷を蓄積した場合、その電荷により、1T-DRAM用の縦型ダブルゲートトランジタの閾値電圧は変化する。そうすると、閾値が変化した状態及び閾値が通常な状態を、論理値'0'と論理値'1'の状態に割り当てることができる。従って、閾値電圧の変化を検出することにより、DRAM回路が実現できる。
特開２００３−７８０２６
実際にLSI内部の混載メモリとして、縦型ダブルゲートトランジスタからなる1T-DRAMの記憶素子を使用する場合、縦型ダブルゲートトランジスタを用いた記憶素子をマトリックス状態に敷きつめ、ドレイン領域、ソース領域、第１の側面ゲート電極、第２の側面ゲート電極を接続する配線を配置する必要がある。
そこで、縦型ダブルゲートトランジスタから構成される記憶素子をマトリックス状態に敷きつめる際には以下の問題があった。
まず、各縦型ダブルゲートトランジスタを用いた記憶素子のドレイン領域、ソース領域、第１の側面ゲート電極、及び、第２の側面ゲート電極を列方向又は行方向へ共通配線を用いて接続する必要があるが、半導体の立体領域の底部にある電極に、ビット線、ワード線等の共通配線を接続するのは容易ではなかった。
また、各記憶素子が書込情報の保持ができるような記憶素子マトリックスの構造が必要であるが、単に、各記憶素子のドレイン領域、ソース領域、第１の側面電極、及び、第２の側面電極を電気的に分離する絶縁領域を、隣接する記憶素子との間に、設けるのでは、マトリックスの面積が増大し、高密度な記憶素子マトリックスを得るのは容易ではない。
一方、記憶素子をマトリックス状に組んだ場合に、記憶素子の選択を行うビット線、ワード線等の共通線に電圧を印加すると、複数の記憶素子が活性化するため、記憶素子の多重選択が発生する場合もある。
そこで、本発明は、高密度であるが、多重選択の発生がない、1T-DRAMの記憶素子を敷きつめた記憶素子マトリックス、その製造方法、及び、その記憶素子マトリックスを用いた半導体回路装置を提供することを目的とする。
 課題を解決する手段
上記の課題を解決するため、第１の発明は、絶縁支持基板上の半導体領域と、半導体領域に形成されている記憶素子と、半導体領域間に形成されており、記憶素子を絶縁する絶縁領域とを備える記憶素子を行列状態に配置した記憶素子マトリックスを提供する。そして、その記憶素子は、半導体領域の上面及び第１側面に形成されたソース領域と、半導体領域の前記上面及び前記第１側面に形成されたドレイン領域と、半導体領域の第１側面に、ゲート絶縁膜を介し、前記ソース領域と前記ドレイン領域を隔てるように配設された前面ゲート領域と、半導体領域の前記第１側面に対向する第２側面に、ゲート絶縁膜を介して形成された背面ゲート領域とを備えている。また、記憶素子は、行方向に隣接する記憶素子と、前記背面ゲート領域を共有したことを特徴とする。
第１の発明に係る記憶素子マトリックスにおいては、ドレイン領域に接続するビット線及びソース領域に接続するソースライン線を活性化し、前面ゲート領域に接続する前面ゲート線を活性化すると、活性化されたビット線及びソースライン線と、活性化された前面ゲート線の双方に接続する記憶素子のみが、活性化される。そして、背面ゲート領域に接続する背面ゲート線を活性化した場合、記憶素子の動作上、背面ゲート領域を共有する記憶素子のうち、活性化した記憶素子に対してのみ書込が行われる。
上記の課題を解決するため、第２の発明は、絶縁支持基板上の第１半導体領域を列方向に並べた第１半導体領域列と、第１半導体領域上に形成されている記憶素子と、絶縁支持基板上の孤立した第２半導体領域を列方向に並べた第２半導体領域列と、第１半導体領域間、第１半導体領域と第２半導体領域間、及び、第２半導体領域間に形成され、記憶素子を絶縁する絶縁領域と、前面ゲート線と、背面ゲート線と、平面ゲート線と、ビット線と、ソースライン線とを備える記憶素子マトリックスを提供する。そして、その記憶素子マトリックスは二列の前記第１半導体領域列、及び、一列の前記第２半導体領域列を、順次に、連続して行方向に配置することにより形成されている。また、記憶素子は、第１半導体領域の上面及び第１側面に形成されたソース領域と、第１半導体領域の前記上面及び前記第１側面に形成されたドレイン領域と、第１半導体領域と前記第２半導体領域に挟まれるように配設され、第１半導体領域の第１側面にゲート絶縁膜を介し、ソース領域と前記ドレイン領域を隔てるように配設された前面ゲート領域と、第１半導体領域と前記第１半導体領域に挟まれるように配設され、第１半導体領域の前記第１側面に対向する第２側面にゲート絶縁膜を介して形成された背面ゲート領域とを備えている。さらに、記憶素子は、行方向に隣接する記憶素子と、前記背面電極を共有している。そして、前面ゲート線は、列方向に沿って延在し、列方向の各記憶素子の前面ゲート領域を接続している。また、背面ゲート線は、列方向に沿って延在し、列方向の各記憶素子の背面ゲート領域を接続している。さらに、ビット線は、行方向に沿って延在し、行方向の各記憶素子のドレイン領域を接続している。加えて、ソースライン線は、行方向に沿って延在し、行方向の各記憶素子のソース領域を接続している。
第２の発明に係る記憶素子マトリックスにおいては、２列の記憶素子が形成されている半導体領域列、及び、記憶素子が形成されていない半導体領域列を順次、連続して、行方向に敷きつめることにより、２列の記憶素子が形成されている半導体領域列を、記憶素子が形成されていない半導体領域が挟むことになる。そして、記憶素子の前面ゲート領域は、記憶素子が形成されている半導体領域と、記憶素子が形成されていない半導体領域の間に配置される。また、記憶素子の背面ゲート領域は、記憶素子が形成されている半導体領域間に配置され、行方向に隣接する記憶素子で共有する。
そうすると、行方向に延在するビット線及びソースライン線を活性化し、列方向に延在する前面ゲート線を活性化すると、活性化されたビット線及びソースライン線と、活性化された前面ゲート線の双方に接続する記憶素子のみが、活性化される。そして、背面ゲート線を活性化した場合、記憶素子の動作上、背面ゲート線に接続する背面ゲート領域を共有する記憶素子のうち、活性化した記憶素子に対してのみ書込が行われる。
上記の課題を解決するため、第３の発明は、絶縁支持基板上に、格子状の半導体領域と、半導体領域に、行列状態で、形成された複数の記憶素子と、半導体領域間に形成され、前記記憶素子を絶縁する絶縁領域と、前面ゲート線と、背面ゲート線と、ビット線と、ソースライン線とを備える記憶素子マトリックスを提供する。そして、記憶素子は、半導体領域の上面及び第１側面であって、格子の交差点に配設されたソース領域と、半導体領域の前記上面及び前記第１側面であって、列方向の格子線上に配設されたドレイン領域と、半導体領域の第１側面にゲート絶縁膜を介し、前記ソース領域と前記ドレイン領域を隔てるように配設された前面ゲート領域と、半導体領域の前記第１側面に対向する第２側面にゲート絶縁膜を介して形成された背面ゲート領域とを備えている。また、記憶素子は、列方向に隣接する前記記憶素子と、前記ソース領域又は前記ドレイン領域を共有している。さらに、記憶素子は、行方向に隣接する前記記憶素子と、前記前面ゲート領域又は前記背面ゲート領域を共有している。そして、前面ゲート線は、列方向に沿って延在し、前記半導体領域の各前記記憶素子の前記前面ゲート領域を接続している。また、背面ゲート線は、行方向に沿って延在し、行方向の各前記記憶素子の前記背面ゲート領域を接続している。さらに、ビット線は、列方向に沿って延在し、前記半導体領域の各前記記憶素子の前記ドレイン領域を接続している。加えて、ソースライン線は、前記半導体領域の上面であって、行方向の格子線に沿って延在し、行方向の各前記記憶素子の前記ソース領域を接続している。
第３の発明に係る記憶素子マトリックスにおいては、記憶素子と列方向に隣接する記憶素子がソース領域又はドレイン領域を共有し、記憶素子と行方向に隣接する記憶素子が前面ゲート領域又は背面ゲート領域を共有する。
そこで、列方向に延在するビット線を活性化し、さらに、行方向に延在するソースライン線を活性化すると、ソースライン線とビット線の双方に接続する、列方向の複数の記憶素子に電圧が印加されることになる。ここで、行方向に延在する前面ゲート線を活性化すると、ソース領域とドレイン領域の間に電圧が印加された複数の記憶素子の内、活性化された前面ゲート線に接続する記憶素子のみが活性化される。
そして、背面ゲート線を活性化した場合、記憶素子の動作上、背面ゲート線に接続する背面ゲート領域を共有する記憶素子のうち、活性化した記憶素子に対してのみ書込が行われる。
（発明の効果）
第１の発明では、記憶素子の多重選択の発生はなく、かつ、記憶素子と行方向に隣接する記憶素子が、背面ゲート領域を共有する。従って、第１の発明は高密度な記憶素子マトリックスを提供する。
第２の発明では、行方向に延在するビット線及びソースライン線を活性化し、列方向に延在する前面ゲート線を活性化すると、活性化されたビット線及びソースライン線と、活性化された前面ゲート線の双方に接続する記憶素子は一つに絞られ、記憶素子の多重選択が発生しない。
一方、記憶素子と行方向に隣接する記憶素子が、背面ゲート領域を共有するため、記憶素子マトリックスは高密度になる。
また、ソースライン線とビット線は行方向に延在するため、同一配線層で形成が可能である。さらに、背面ゲート領域と前面ゲート領域は列方向に延在するため、同一配線層で形成が可能である。
第３の発明では、行方向に延在するビット線及び列方向に延在するソースライン線を活性化し、行方向に延在する前面ゲート線を活性化すると、活性化されたビット線及びソースライン線と、活性化された前面ゲート線の双方に接続する記憶素子は一つに絞られ、記憶素子の多重選択が発生しない。
一方、記憶素子と行方向に隣接する記憶素子が、背面ゲート領域、前面ゲート領域、ドレイン領域を共有するため、記憶素子マトリックスは、さらに、高密度になる。
図１は、特許文献１の1T-DRAMの記憶素子部分について示した図である。 図２は、一つのMOSFET(metal oxide semiconductorfield effect transistor)からなる、DRAM(dynamic random access memory)の記憶素子、いわゆる、1T-DRAMの記憶素子を示す図である。 図３は、図２の記憶素子をマトリックス上に並べた、記憶素子マトリックスを表す回路図である。 図４は、図４Ａの平面図、図４Ｂの断面図、及び、図４Ｃの断面図から構成されており、実施例１の記憶素子マトリックスを示す図である。 図５は、実施例１の記憶素子マトリックスの製造工程を示す図である。 図６は、実施例１の記憶素子マトリックスの製造工程を示す図である。 図７は、実施例１の記憶素子マトリックスの製造工程を示す図である。 図８は、実施例１の記憶素子マトリックスの製造工程を示す図である。 図９は、図９Ａ、図９Ｂ、図９Ｃ、図９Ｄ、及び、図９Eから構成されており、実施例２に係る記憶素子マトリックスを示す図である。 図10は、実施例２の記憶素子マトリックスの製造工程を示す図である。 図11は、実施例２の記憶素子マトリックスの製造工程を示す図である。 図12は、実施例２の記憶素子マトリックスの製造工程を示す図である。 図13は実施例３に係る記憶素子マトリックスを表す平面図を示す。 図14は、実施例１の記憶素子マトリックスを利用した半導体記憶装置の回路ブロック図を示す。 図15は、実施例２及び実施例３の記憶素子マトリックスを利用した半導体記憶装置の回路ブロック図を示す。 図16は、図14の半導体記憶装置及び図15の半導体記憶装置を混載メモリとして利用したLSIについて示す図である。
以下、本発明の実施例１、実施例２、実施例３、及び、実施例４について説明する
図２、図３、図４、図５、図６、図７、及び、図８を用いて実施例１の記憶素子マトリックスについて説明する。
図２は、一つのMOSFET(metal
oxide semiconductor field effect transistor)からなる、DRAM(dynamic random access
memory)の記憶素子、いわゆる、1T-DRAMの記憶素子を示す図である。図２は、図２Ａと図２Ｂから構成されており、図２Ａは記憶素子の斜視図を、図２Ｂは、図２Ａの斜視図に示す平面で、記憶素子を切断した断面図を示す。そして、図２の記憶素子は、実施例１の記憶素子を構成する。なお、図２の記憶素子は、出願人が提案した、fin型FETを利用した記憶素子であり、出願人は、図２の記憶素子について、特許出願中である（特許文献２：特願2004-141876を参照のこと）。
ここで、fin型FETは、SOI(Silicon on insulator)基板を用いて、絶縁支持基板上に半導体の立体孤立領域を設け、立体孤立領域に形成されたMOSFETをいう。そして、その立体孤立領域の第１側面を含む領域にソース領域が形成されている。その立体孤立領域の第１側面に対向する第２側面を含む領域にドレイン領域が形成されている。その立体孤立領域の第３側面、第4側面、及び、上面にゲート絶縁膜を介して形成され、ソース領域とドレイン領域を隔てる、帯状態のゲート電極が形成されている。従って、fin型FETのチャネルは、支持基板に対して、平行である。
図２Ａ及び図２Ｂにおいて、10はSOI（silicon on insulator）基板の半導体部分、11はSOI基板の絶縁層部分、12はシリコン(Si)の立体領域、13はゲート絶縁膜、14Aはフロントゲート電極、14Bはバックゲート電極、15はソース領域、16はドレイン領域をそれぞれ示す。
そして、シリコン(Si)の立体領域12は、長方形のパターンをマスクに、異方性エッチングにより、SOI基板のシリコン層部分を、エッチングして形成したものである。
また、図２の記憶素子は、シリコン(Si)の立体領域12の4面ある側面の内、第１側面を主に含み、かつ、上面部分の一部をも含む、立体領域12の一部の領域にソース領域15を有する。また、図２の記憶素子は、その第１側面と向かい合った、第２側面を含み、かつ、上面部分の一部をも含む、立体領域12の一部の領域にドレイン領域16を有する。さらに、図２の記憶素子は、第３側面にゲート絶縁膜を介してフロントゲート電極14Aを有する。加えて、図２の記憶素子は、その第３側面に向かい合った第３側面にゲート絶縁膜を介してバックゲート電極14Bを有する。そして、ソース領域15及びドレイン領域16は、フロントゲート電極14Aとバックゲート電極14Bにより分離されている。すなわち、図２の記憶素子は、いわゆる、fin型FETを利用した記憶素子である。
しかし、通常のfin型FETのゲート電極は、二つの側面と上面に跨がって、一体として帯状に配置されている。従って、図２の記憶素子のゲート電極が、フロントゲート電極とバックゲート電極に、分離して配置されている点で、通常のfin型FETと図２の記憶素子の構成は異なる。なお、ソース領域及びドレイン領域については、通常のfin型FETと図２の記憶素子の構成は同様である。
さらに、図１のダブルゲートトランジスタが、ドレイン電極を、半導体片の底部に有しているのに対し、図２の記憶素子のソース領域15及びドレイン領域16は、立体領域12の上面部分を含む点で、図１のダブルゲートトランジスタと図２の記憶素子とは構成が異なる。従って、図２の記憶素子においては、ソース領域15及びドレイン領域16への配線の接続が、立体領域12の上面から容易に行える点でも異なる。
図３は、図２の記憶素子をマトリックス状態に並べた、記憶素子マトリックスを表す回路図である。
図３において、20はビット線(以下、BL線という)、21は前面ゲート共通線(以下、FG線という)、22は背面ゲート共通線(以下、BG線という)、23は記憶素子、24はソースライン線(以下、SL線という)をそれぞれ示す。
記憶素子23は、図２の記憶素子を表したものである。そして、記憶素子23を表す記号がMOSFETを表す記号と同様なのは、記憶素子23が、構成において、fin型FETを利用した構成であるため、ソース領域、ドレイン領域、及び、ゲート電極を有するからである。また、記憶素子23のゲート電極への電圧の印加により、記憶素子23のソース領域とドレイン領域間の導通が制御される点でも、記憶素子23がfin型FETと同様な機能を有するからである。ただし、ゲート電極が、前面ゲート領域と背面ゲート領域とから構成されており、記憶素子23が、どちらか一方のゲート電極に電圧を印加すると、ソース領域とドレイン領域とが導通する機能を有する点では、通常のfin型FETとは異なる。また、一方のゲート電極、例えば、背面ゲート領域に、マイナス電圧を印加することで、電気のキャリヤーであるホールを背面ゲート領域の周辺に蓄積することができ、ホールが蓄積していない状態と、ホールが蓄積している状態とで、記憶素子23の導通性を制御できる点でも、通常のfin型FETと異なる。
そうすると、背面ゲート領域の周辺にホールが蓄積している状態、すなわち、記憶素子23の導電性が高い状態を、例えば、'1'の状態とすることができる。また、背面ゲート領域の周辺にホールが蓄積していない状態、すなわち、記憶素子の導電性が低い状態を、例えば、'0'の状態とすることができる。従って、記憶素子23は、一つのfin型FETを利用したものであるが、データ記憶機能を有し、1T-DRAMの記憶素子として機能する。
BL線20は、列方向又は行方向に並べられた、複数の記憶素子23のドレイン領域を、接続した共通線である。FG線21は、複数の記憶素子23の前面ゲート領域を、接続した共通線である。BG線22は、複数の記憶素子23の背面ゲート領域を、接続した共通線である。SL線24は、複数の記憶素子23のソース領域を、接続した共通線である。また、SL線24は、例えば、接地電位のように固定電位へ接続されている。
そして、記憶素子23の情報について、書込を行ないたい場合は、選択されたFG線21及び選択されたBL線20の双方により、記憶素子23を活性化するとともに、その活性化した記憶素子23に接続するBG線を選択する。その後、書込を行ないたい状態に応じて、BL線20、FG線21、及び、BG線22の電位を、設定することにより、所望の記憶素子23の状態を得ることができる。ここで、BG線の電位を0Vにして、書込を行った場合は、記憶素子23は'0'の状態となり、記憶素子23の導電性は低くなる。一方、BG線の電位をマイナス電位にして、書込を行った場合は、記憶素子23は'1'状態となり、記憶素子23の導電性は高くなる。なお、書込を終了したのち、書込の状態を保持するには、BG線の電位はマイナス電位とする必要がある。
また、記憶素子23の情報について、読み出しを行う場合は、BG線の電位はマイナス電位の状態のままで、選択されたFG線21及び選択されたBL線20の双方に接続する記憶素子23が活性化することになる。従って、活性化した記憶素子23の導電性が高い場合は、BL線20の電位は基準とするBL線20の電位と比較して低くなり、一方、活性化した記憶素子23の導電性が低い場合は、BL線20の電位は基準とするBL線20の電位と比較して高くなる。その結果、選択したBL線20の電位と基準とするBL線20の電位を比較することにより、記憶素子23が'1'の状態であるか、'0'の状態であるかを判別することができる。なお、読み出しを行うため、記憶素子を活性化すると、BG線の電位はマイナス電位の状態であるため、'1'書込の状態となる。しかし、BL線20に印加する電圧が、書込状態に比較し、非常に低いため、読み出し動作時に、書込はほとんど行われない。
ところで、図２の記憶素子を、行列状態に配置し、記憶素子マトリックスを構成する場合、図３に示すように、ＦＧ線、ＢＬ線等の共通線の活性化により一つの記憶素子を選択することになるため、図２の記憶素子の共通線に接続する領域、例えば、ＦＧ線に接続する前面ゲート領域、ＢＬ線に接続するソース領域等は、隣接する記憶素子の対応領域とは電気的に絶縁させるのが望ましい。例えば、FG線を選択したときに、2以上の記憶素子列の前面ゲート領域が活性化すると、記憶素子の多重選択を防止することが容易ではないからである。
そこで、行方向には、素子分離領域、前面ゲート領域、fin領域、背面ゲート領域の順番に、それらが繰り返し配置されるように、記憶素子及び素子分離領域を配置すると、前面ゲート領域と背面ゲート領域の電気的な絶縁が保たれる。また、列方向には、素子分離領域、fin領域上のドレイン領域(BL線に接続する領域)、前面ゲート領域及び背面ゲート領域の領域、fin領域上のソース領域(SL線に接続する領域)、前面ゲート領域及び背面ゲート領域、fin領域上のドレイン領域(BL線に接続する領域)の順番に、それらの領域が繰り返し配置されるように記憶素子及び素子分離領域を配置すると、ドレイン領域の電気的な絶縁が保持される。なお、ソース領域は列方向に隣接する、二つの記憶素子で共有することになるが、ソース電極は固定電位を有するSL線に接続し、記憶素子の選択には寄与しないため、電気的な絶縁が、記憶素子毎に維持される必要はない。
そうすると、素子分離領域、前面ゲート領域及び背面ゲート領域、ソース領域、ドレイン領域、及び、fin領域の幅は、いずれも、ホトリソグラフィー技術で使用する最小線間隔(fine pitch:ファインピッチ)で形成が可能であるから、行方向では、4倍の最小線間隔、いわゆる、４Ｆが繰り返しピッチとなる。また、列方向では、６倍の最小線間隔、いわゆる、６Ｆが繰り返しピッチとなる。従って、４Ｆ×６Ｆ＝２４Ｆ２の面積の中に２ビットの記憶素子が含まれることになる。すなわち、１ビットの記憶素子あたりの面積は、１２Ｆ２となる。
図４は、図４Ａの平面図、図４Ｂの断面図、及び、図４Ｃの断面図から構成されており、実施例１の記憶素子マトリックスを示す図である。
図４Ａ、図４Ｂ、図４Ｃにおいて、30はBG線、31はFG線、32はBL線、33はSL線、34は記憶素子が形成されているシリコンの立体孤立領域、すなわち、いわゆる、fin領域、35は記憶素子が形成されていないダミーfin領域、36は前面ゲート領域、37は背面ゲート領域、38はSOI基板の絶縁層、いわゆる、BOX(Burred Oxide)層、39は背面ゲート領域37へのコンタクト窓(以下、BGコンタクト)、40は前面ゲート領域36へのコンタクト窓(以下、FGコンタクト)、41は記憶素子のソース領域へのコンタクト窓(以下、SLコンタクト)、42は記憶素子のドレイン領域へのコンタクト(以下、BLコンタクト)をそれぞれ示す。
図４Ａは実施例１に係る記憶素子マトリックスを表す平面図である。
fin領域34は、直方体の形状を有するシリコンの立体孤立領域であり、SOI基板のBOX層上に形成されている。そして、fin領域34には、二つの記憶素子が形成されている。すなわち、fin領域34には、二つの図２の記憶素子が、ソース領域が形成されている面を向かい合わせに連結したと同様の構成となるように、二つの前面ゲート領域36、二つの背面ゲート領域37、二つのドレイン領域、及び、二つの記憶素子に共通な一つのソース領域が形成されている。すなわち、ソース領域はfin領域34の上面の中央に存在する。ドレイン領域は長方形状のfin領域34の上面の短辺側に二つ存在する。前面ゲート領域36は長方形状のfin領域34の上面の一方の長辺側に、ドレイン領域とソース領域を隔てるように存在する。背面ゲート領域37は長方形状のfin領域34の上面の他方の長辺側に、ドレイン領域とソース領域を隔てるように存在する。そして、前面ゲート領域36及び背面ゲート領域37は、fin領域34の側面にゲート絶縁膜を介して接している。
従って、二つの記憶素子のソース領域を共通としたことにより、図２のfin領域を二つ並べた平面上の面積と比較して、図４のfin領域の平面上の面積を縮小することができる。
ダミーfin領域35は、直方体の形状を有するシリコンの立体孤立領域であり、SOI基板のBOX層上に形成されている。そして、ダミーfin領域35には、ソース領域のみが、ダミーfin領域35の中央の上面に存在する。
図４Ａの記憶素子マトリックスは、fin領域34を列方向に並べたfin領域列、及び、ダミーfin領域35を列方向に並べたダミーfin領域列を有する。そして、図４Ａの記憶素子マトリックスは、行方向に、二つのfin領域列及び一つのダミーfin領域列35を交互に連続して並べることにより、構成されている。なお、列方向に並べたfin領域34の間には、絶縁性の物質、例えば、シリコン酸化膜が挟まれており、素子分離領域となっている。また、ダミーfin領域列は、連続した2列のfin領域列を分離する素子分離領域としての役割を果たす。
従って、前面ゲート領域36はダミーfin領域列とfin領域列とに挟まれる位置に存在する。また、背面ゲート領域37はfin領域列間に存在する。そうすると、背面ゲート領域37は、隣接する記憶素子で共有することとなる。一方、前面ゲート領域36は各記憶素子毎に分離している。
ＢＧ線30は、列方向に延在し、BGコンタクト39により、記憶素子マトリックスを構成する記憶素子の背面ゲート領域37を、列方向に沿って接続する。
FG線31は、列方向に延在し、FGコンタクト40により、記憶素子マトリックスを構成する記憶素子の前面ゲート領域36を、列方向にそって接続する。
ＢＬ線32は、行方向に延在し、BLコンタクト42により、記憶素子マトリックスを構成する記憶素子のドレイン領域を行方向に接続する。
ＳＬ線33は、行方向に延在し、SLコンタクト41により、記憶素子マトリックを構成する記憶素子のソース領域及びダミーfin領域のソース領域を行方向に接続する。
図４Ｂは実施例１に係る記憶素子マトリックのＡ−Ａ’断面図である。そして、図４ＢのＡ−Ａ’断面図に示すように、ＢＧ線30と背面ゲート領域37は、BGコンタクト39部分において、接触により接続している。また、FＧ線31と前面ゲート領域36は、FGコンタクト40部分において、接触により接続している。なお、ＦＧ線36とＢＧ線30は、第１層の配線層により、同時に形成されている。また、ＦＧ線31とBG線30は、ＡＡ’断面に対して垂直方向へ延在している。ダミーfin領域35、前面ゲート領域36、fin領域34、背面ゲート領域37、fin領域34、及び、前面ゲート領域36は、その順番で、ＡＡ’断面に対して平行方向へ、順番に配置されている。
図４Ｃは実施例１に係る記憶素子マトリックスのＢ−Ｂ’断面図である。そして、図４ＣのＢ−Ｂ’断面図に示すように、ＢＬ線32と記憶素子のドレイン領域は、ＢＬコンタクト42部分において、コンタクト孔を介して接続している。また、BL線32はＢＢ’断面に対して平行方向へ延在している。図４Ｃには示されていないが、ＳＬ線33と記憶素子のソース領域は、SＬコンタクト41部分において、コンタクト孔を介して接続している。なお、ＳＬ線33とＢＬ線32は第２層の配線層で形成されている。また、SL線33はＢＢ’断面に対して平行方向へ延在している。ダミーfin領域35、絶縁領域43、fin領域34、絶縁領域43、fin領域34、及び、絶縁領域43は、その順番で、ＢＢ’断面に対して平行方向へ、順番に配置されている。
従って、図４Ａに示した、実施例１に係る記憶素子マトリックの繰り返しピッチは以下のようである。
まず、行方向には、ダミーfin領域、前面ゲート領域、fin領域、背面ゲート領域、fin領域、前面ゲート領域の順番で、それらが繰り返し配置されている。また、列方向には素子分離領域、ドレイン領域(BL線に接続)、前面ゲート領域及び背面ゲート領域、ソース領域、前面ゲート領域及び背面ゲート領域、ドレイン領域の順番で、それらが繰り返し配置されている。
そうすると、素子分離領域、前面ゲート領域及び背面ゲート領域、ソース領域、ドレイン領域、ダミーfin領域、及び、fin領域の幅は、いずれも、ホトリソグラフィー技術で使用する最小線間隔(fine pitch:ファインピッチ)で形成が可能であるから、行方向では、６倍の最小線間隔、いわゆる、６Ｆが繰り返しピッチとなる。また、列方向では、６倍の最小線間隔、いわゆる、６Ｆが繰り返しピッチとなる。従って、６Ｆ×６Ｆ＝３６Ｆ２の面積の中に４ビットの記憶素子が含まれることになる。すなわち、１ビットの記憶素子あたりの面積は、９Ｆ２となる。
実施例１の記憶素子マトリックスでは、行方向において、バックゲート電極領域を隣接する記憶素子で共有し、バックゲート電極領域側の素子分離領域を取り除いたため、記憶素子マトリックの行方向の長さを短くでき、実施例１の記憶素子マトリックスが占める面積を縮小することができる。
図５、図６、図７、及び、図８は、実施例１の記憶素子マトリックスの製造工程を示す図である。
図５は、図５Ａ、図５Ｂ、図５Ｃ、図５Ｄ、図５Ｅ、及び、図５Ｆから構成されている。そして、図５において、50はレジストパターン、51はSOI基板のBOX層、52はSOI基板のシリコン層、53は絶縁層、54はfin領域、55はダミーfin領域、56はゲート絶縁膜、57はポリシリコン(P-Si)層をそれぞれ示す。
図５Ａは断面図、図５Ｂは斜視図をそれぞれ示し、SOI基板のシリコン層52上に、絶縁層53をCVD法により堆積し、絶縁層53上にレジストパターン50をフォトリソグラフィー技術により形成したところを示した図である。SOI基板はシリコン基板、シリコン基板上のBOX層51、及び、BOX層51上のシリコン層52から構成されており、BOX層51の厚さは、例えば、100nm程度、シリコン層の厚さは50nm程度であることが望ましい。また、絶縁層51の厚さは100nm程度が望ましい。レジストパターン50は矩形をしており、例えば、長辺が210nm、短辺が30nm程度であることが望ましい。
図５Ｃは断面図、図５Ｄは斜視図をそれぞれ示し、図５Ａ及び図５Ｂの工程の終了後に、以下の工程を行い、fin領域54及びダミーfin領域55を形成する工程を示した図である。まず、レジストパターン50をマスクに、異方性エッチングにより、絶縁層53をエッチングする工程を行う。次に、シリコン層52を異方性エッチングにより、エッチングする。なお、シリコン層52をエッチングしたことにより、BOX層51上のシリコンの立体孤立領域であるfin領域54及びダミーfin領域55が形成される。
図５Ｅは断面図、図５Ｆは斜視図をそれぞれ示し、図５Ｃ及び図５Ｄの工程の終了後に、以下の工程を行い、ポリシリコン(P-Si)層57を堆積する工程を示した図である。まず、熱酸化法により、ゲート絶縁膜56を形成する。その後、CVD法によりポリシリコン(P-Si)層57を堆積する。なお、ゲート絶縁膜56は5nm程度、ポリシリコン(P-Si)層57は100nm程度が望ましい。
図６は、図６Ａ、図６Ｂ、図６Ｃ、図６Ｄ、図６Ｅ、及び、図６Ｆから構成されている。そして、図６において、51はSOI基板のBOX層、53は絶縁層、54はfin領域、55はダミーfin領域、56はゲート絶縁膜、57はポリシリコン(P-Si)層、58は前面ゲート領域、59は背面ゲート領域、60は絶縁層をそれぞれ示す。
図６Ａは断面図、図６Ｂは斜視図をそれぞれ示し、図５Ｅ及び図５Ｆの工程を終了後に、以下の工程を行い、ポリシリコン(P-Si)層57をエッチングする工程を示す図である。まず、CMP法(chemical mechanical polishing)により、シリコン(P-Si)層57を平坦化する工程を行う。そして、等方性のエッチングにより、fin領域54又はダミーfin領域55の上面の高さと同様な高さとなるように、ポリシリコン(P-Si)層57を、平坦化する。
図６Ｃは断面図、図６Ｄは斜視図をそれぞれ示し、図６Ａ及び図６Ｂの工程終了後に、以下の工程を行い、前面ゲート領域58及び背面ゲート領域59を形成する工程を示した図である。まず、ホトリソグラフィー技術により、平坦化したポリシリコン（P-Si）層の上に矩形のレジストパターンを作成する工程を行う。そのレジストパターンをマスクに異方性エッチングにより、シリコン(P-Si)層57をエッチングして、前面ゲート領域58及び背面ゲート領域59を形成する。
図６Ｅは断面図、図６Ｆは斜視図をそれぞれ示す。そして、図６Ｅ、及び、図６ＦはCVD法により、絶縁層60を堆積する工程を行ったところを示す図である。
図７は、図７Ａ、図７Ｂ、図７Ｃ、図７Ｄ、図７Ｅ、及び、図７Ｆから構成されている。そして、図７において、51はSOI基板のBOX層、53は絶縁層、54はfin領域、55はダミーfin領域、56はゲート絶縁膜、58は前面ゲート領域、59は背面ゲート領域、60は絶縁層、61はBG線、62はFG線、63は層間絶縁層をそれぞれ示す。
図７Ａは断面図、図７Ｂは斜視図をそれぞれ示し、図６Ｅ及び図６Ｆの工程を終了した後に、以下の工程を行い、絶縁層60をエッチングする工程を示す図である。まず、CMP法により、絶縁層60を平坦化する工程を行なう。その後、絶縁層60の高さを等方性エッチングにより、前面ゲート領域58及び背面ゲート領域59の上面と同様な高さとする。
図７Ｃは断面図、図７Ｄは斜視図をそれぞれ示し、図７Ａ及び図７Ｂの工程の後に、以下の工程を行い、ポリシリコン（P-Si）層をエッチングした工程を示す図である。まず、前面ゲート領域58、背面ゲート領域59及び絶縁層60の上面にポリシリコン（P-Si）層をCVD法で堆積し、ポリシリコン（P-Si）層の上に矩形のレジストパターンをホトリソグラフィー技術により形成する。そのポリシリコン（P-Si）層の厚さは、例えば、50nm程度が望ましい。その後、異方性エッチングにより、ポリシリコン（P-Si）層を、レジストパターンをマスクにエッチングする。ポリシリコン（P-Si）層を、レジストパターンをマスクにエッチングすることにより、BG線61及びFG線62は形成される。そして、前面ゲート領域58とFG線62は図４ＡのFGコンタクト40において接触により接続する。また、背面ゲート領域59とBG線は図４ＡのBGコンタクト39において接触により接続する。
図７Ｅは断面図、図７Ｆは斜視図をそれぞれ示す。そして、まず、図７Ｃ及び図７Ｄの工程の後、CVD法により、層間絶縁層63を堆積する。図７Ｅ及び図７Ｆは、その後に、CMP法により層間絶縁膜63の平坦化を行った工程を示した図である。
図８は、図８Ａ、図８Ｂ、図８Ｃ、及び、図８Ｄから構成されている。そして、図８において、51はSOI基板のBOX層、53は絶縁層、54はfin領域、55はダミーfin領域、56はゲート絶縁膜、58は前面ゲート領域、59は背面ゲート領域、60は絶縁層、61はBG線、62はFG線、63は層間絶縁層、64はBLコンタクト、65はSLコンタクト、66はBL線、67はSL線をそれぞれ示す。
図８Ａは断面図、図８Ｂは斜視図を示し、図７Ｅ及び図７Ｆの工程終了後、以下の工程を行い、コンタクト孔内にタングステン(W)を埋め込む工程を示した図である。まず、fin領域54のソース領域及びドレイン領域に対して、層間絶縁層63中にコンタクト孔を形成する。次に、そのコンタクト孔に埋め込むため、金属層、例えば、タングステン(W)層をCVD法或いはスパッタ法により形成する。そのタングステン(W)層の厚さは20nm程度が望ましい。CMP法により、層間絶縁層63上のタングステン(W)層を研磨し、そのコンタクト孔内のタングステン(W)以外のタングステン(W)を除去する。すなわち、コンタクト孔内にタングステン(W)が埋め込まれる。なお、ソース領域とSL線67とは、BLコンタクト64部分に形成されたコンタクト孔内のタングステン(W)により、接続される。また、ドレイン領域とBL線66とは、SLコンタクト65部分に形成されたコンタクト孔内のタングステン(W)により、接続される。なお、上記の金属層はアルミニウム（AL）又は銅(CU)であってもよい。
図８Ｃは断面図、図８Ｄは斜視図を示し、図８Ａ及び図８Ｂの工程終了後、以下の工程を行い、タングステン(W)配線を形成する工程を示した図である。まず、金属層、例えば、タングステン(W)層をCVD法或いはスパッタ法により形成する。次に、矩形のレジストパターンをタングステン(W)層上に形成する。そして、異方性エッチングにより、そのレジストパターンをマスクにタングステン(W)層をエッチングし、タングステン(W)配線を形成する。なお、BLコンタクト64部分において、ソース領域とコンタクトする配線はBL線66となる。SLコンタクト65部分において、ドレイン領域とコンタクトする配線はSL線67となる。
実施例１の記憶素子マトリックスは、図４Ａの平面図に示すように、fin領域に形成された記憶素子により形成されている。また、実施例１の記憶素子マトリックスは、BL線、SL線、FG線、及び、BG線を有する。そして、その記憶素子は、ソース領域、ドレイン領域、前面ゲート領域、及び、背面ゲート領域を有する。また、その記憶素子が記憶素子マトリックスを構成する際に、背面ゲート領域を、行方向に隣接する記憶素子と共有する。さらに、その記憶素子は、記憶素子マトリックスを構成する際に、ソース領域を、列方向に隣接する記憶素子と共有する。さらに、BL線とSL線は行方向に延在し、行方向に配列されている、各記憶素子のソース領域、ドレイン領域と接続している、また、FG線とBG線は、列方向に延在し、列方向に配列されている、各記憶素子の前面ゲート領域、背面ゲート領域と接続している。
従って、ソース領域及び背面ゲート領域を、隣接する記憶素子と共有することとなるため、その記憶素子から構成される記憶マトリックスが占める面積は減少する。
一方、行方向に延在するＢＬ線を活性化し、列方向に延在するＦＧ線を活性化すると、活性化されたＢＬ線と、活性化されたＦＧ線の双方に接続する記憶素子は、そのＦＧ線とそのＢＬ線の交点に存在する、一つの記憶素子に絞られ、その記憶素子のみが活性化する。
そして、読み出し時には、ＢＧ線がマイナスの電位であるため保持されている情報が、活性化した記憶素子から読み出される。
一方、書込を行うときは、ＢＧ線は、書込したい状態により、マイナス電位あるいは０Ｖ電位に印加される。従って、ＢＧ線が接続する背面ゲート領域は隣接する記憶素子により共有されているため、２列分の記憶素子の背面ゲート領域に、電圧が印加されることになる。しかし、記憶素子への書込が行われるには、その記憶素子のソース領域とドレイン領域間に電圧が印加され、かつ、前面ゲート領域に電圧が印加され、ソース領域とドレイン領域間に電流がながれている必要がある。従って、背面ゲート領域に電圧が印加された記憶素子の内、ＢＬ線及びＦＧ線の活性化により、ドレイン領域及び前面ゲート領域に電圧が印加された記憶素子のみに書込がされる。そうすると、読み出し時及び書込時の双方において、背面ゲート領域が共有となっていても、記憶素子の多重選択は発生しない。
従って、実施例１の記憶素子マトリックスでは、多重選択の発生がなく、かつ、高密度であるため、実施例１の記憶素子マトリックスはLSIの混載メモリに適する。
図９、図10、図11、及び、図12を用いて実施例２の記憶素子マトリックスについて説明する。
実施例２の記憶素子マトリックスは、実施例１に係る記憶素子と同様な記憶素子により構成されている。しかし、実施例２に係る記憶素子は、隣接する記憶素子と、背面ゲート領域、ソース領域、前面ゲート領域及びドレイン領域を共有する点で異なる。
図９は、図９Ａ、図９Ｂ、図９Ｃ、図９Ｄ、及び、図９Eから構成されており、実施例２に係る記憶素子マトリックスを示す図である。
図９において、70はSL線、71はBG線、72はFG線、73はBL線、74は記憶素子が形成されているシリコンの立体孤立領域、すなわち、いわゆる、fin領域、75は背面ゲート領域、76は前面ゲート領域、77は記憶素子のソース領域へのコンタクト窓、すなわち、SLコンタクト、78は記憶素子の背面ゲート領域へのコンタクト、すなわち、BGコンタクト、79は記憶素子の前面ゲート領域.へのコンタクト窓、すなわち、FGコンタクト、80は記憶素子のドレイン領域へのコンタクト窓、すなわち、BLコンタクトをそれぞれ示す。
図９Ａは実施例１に係る記憶素子マトリックスを表す平面図を示す。
fin領域74は、列方向に長い長辺を有する、直方体の形状を有するシリコンの立体孤立領域であり、SOI基板のBOX層上に形成されている。そして、fin領域74には、記憶素子が列方向に連続して配置され、記憶素子列が形成されている。すなわち、その記憶素子列は、図２の記憶素子が、ソース領域が形成されている面、又は、ドレイン領域が形成されている面を向かい合わせに、列方向に連続して連結しているのと同様なものである。
そして、図９の記憶素子マトリックスは、行方向に、fin領域74に形成された記憶素子を連続して並べることにより、構成されている。
従って、記憶素子のソース領域及びドレイン領域はfin領域74の上面に存在し、列方向に交互に配置されている。また、記憶素子は、列方向に隣接する記憶素子と、ソース領域又はドレイン領域を共有する。
記憶素子の前面ゲート領域76は長方形状のfin領域74の一方の長辺側の側面に、ドレイン領域とソース領域を隔てるように存在する。記憶素子の背面ゲート領域75は長方形状のfin領域74の他方の長辺側の側面に、ドレイン領域とソース領域を隔てるように存在する。そして、記憶素子の前面ゲート領域76及び背面ゲート領域75は、fin領域74の側面にゲート絶縁膜を介して接している。また、記憶素子は、行方向に隣接する記憶素子と、前面ゲート領域76及び前面ゲート領域75を、共有する。
ＢＧ線71は、列方向に延在し、BGコンタクト78により、記憶素子マトリックスを構成する記憶素子の背面ゲート領域を、列方向に沿って接続する。
FG線72は、行方向に延在し、FGコンタクト79により、記憶素子マトリックスを構成する記憶素子の前面ゲート領域を、行方向にそって接続する。
ＢＬ線73は、列方向に延在し、BLコンタクト80により、記憶素子マトリックスを構成する記憶素子のドレイン領域を列方向に接続する。
ＳＬ線70は、行方向に延在し、SLコンタクト77により、記憶素子マトリックを構成する記憶素子のソース領域を行方向に接続する。
すなわち、記憶素子のソース領域又はドレイン領域の共有化、及び、記憶素子の前面ゲート又は背面ゲートの共有化により、図２の記憶素子を形成したfin領域を、そのままマトリックス状態に敷きつめた場合と比較し、記憶素子マトリックスが占める面積を縮小することができる。また、図４の記憶素子マトリックスと比較した場合、図９の記憶素子マトリックスにおいては、記憶素子間の共有部分が増えているため、さらに、記憶素子マトリックスが占める面積を減少させることができる。
図９Ｂは、図９Ａに示すＡ−Ａ’線に沿った、ＡＡ’断面図を示す図である。ＢＧ線71は、第２層の配線であり、ＢＧ線71と背面ゲート領域75は、BGコンタクト78部分において、コンタクト孔を介して接続している。また、BG線71は、ＡＡ’断面に対して垂直方向に延在する。FＧ線72は、第３層の配線であり、FＧ線72と前面ゲート領域76は、FGコンタクト79部分において、コンタクト孔を介して接続している。また、FG線72は、ＡＡ’断面に対して平行方向に延在する。ＢＬ線73は第４層配線である。また、BL線73はＡＡ’断面に対して垂直方向へ延在する。前面ゲート領域76、fin領域74、背面ゲート領域75、及び、fin領域74は、ＡＡ’断面に対して平行方向へ、その順番で、繰り返し配置されている。
図９Ｃは、図９Ａに示すＢ−Ｂ’線に沿った、ＢＢ’断面図を示す図である。SL線70は、第１層の配線であり、SL線70とfin領域74の上面のソース領域は、SLコンタクト77部分において、コンタクト孔を介して接続している。また、SL線70はＢＢ’断面に対して平行方向へ延在する。そして、第２層配線であるBG線71は、SL線の上層にあり、ＢＢ’断面に対して垂直方向へ延在する。また、第４層配線であるBL線73は、さらに、BG線71の上層にあり、ＢＢ’断面に対して垂直方向へ延在する。fin領域74はＢＢ’断面に対して垂直方向へ延在する。fin領域74及び絶縁領域は、ＢＢ’断面に対して平行方向へ、その順番で、繰り返し配置されている。
図９Ｄは、図９Ａに示すＤ−Ｄ’線に添った、ＤＤ’断面図を示す図である。BL線73とfin領域の上面のドレイン領域は、コンタクト孔を介して接続している。また、BL線73は、ＤＤ’断面に対して平行方向へ延在する。FG線72はＤＤ’断面に対して垂直方向へ延在している。SL線70はＤＤ’断面に対して垂直方向へ延在している。fin領域74はＤＤ’断面に対して平行方向へ延在する。
図９Ｅは、図９Ａに示すＥ−Ｅ’線に添った、ＥＥ’断面図を示す図である。FG線72と前面ゲート領域76は、FGコンタクト79部分において、コンタクト孔を介して、接続している。また、FG線72は、ＥＥ’断面に対して垂直方向に延在している。SL線70はＥＥ’断面に対して垂直方向へ延在している。前面ゲート領域76及び絶縁領域は、ＥＥ’断面に対して平行方向へ、その順番で、繰り返し配置されている。
従って、図９Ａに示した、実施例２に係る記憶素子マトリックの繰り返しピッチは以下のようである。
まず、行方向には、fin領域、前面ゲート領域、fin領域、背面ゲート領域の順番で、それらが繰り返し配置されている。また、列方向にはドレイン領域(BL線に接続)、前面ゲート領域及び背面ゲート領域、ソース領域、前面ゲート領域及び背面ゲート領域の順番で、それらが繰り返し配置されている。
そうすると、素子分離領域、前面ゲート領域及び背面ゲート領域、ソース領域、ドレイン領域、及び、fin領域の幅は、いずれも、ホトリソグラフィー技術で使用する最小線間隔(fine pitch:ファインピッチ)で形成が可能であるから、行方向では、４倍の最小線間隔、いわゆる、４Ｆが繰り返しピッチとなる。また、列方向では、４倍の最小線間隔、いわゆる、４Ｆが繰り返しピッチとなる。従って、４Ｆ×４Ｆ＝１６Ｆ２の面積の中に４ビットの記憶素子が含まれることになる。すなわち、１ビットの記憶素子あたりの面積は、４Ｆ２となる。
図10、図11、及び、図12は、実施例２の記憶素子マトリックスの製造工程を示す図である。まず、実施例１の記憶素子マトリックスの製造工程と実施例２の記憶素子の製造工程を比較すると、図５Ａ、図５Ｂ、図５Ｃ、図５Ｄ、図５Ｅ、図５Ｆ、図６Ａ、図６Ｂ、図６Ｃ、図６Ｄに示す製造工程の終了までは、同様の製造工程である。
図10において、85はSOI基板のBOX層、90は絶縁層、86はfin領域、89はゲート絶縁膜、87は前面ゲート領域、88は背面ゲート領域、91は素子分離用の絶縁層、92はSL線、93はSL線92と記憶素子のソース領域とを接続するためのコンタクト孔をそれぞれ示す。
図10Aは断面図、図10Bは斜視図を示し、図６Ｃ、及び、図６Ｄと同様な製造工程が終了したところを示した図である。
図10Cは断面図、図10Dは斜視図を示し、図10A及び図10Bの工程終了後、以下の工程を行い、素子分離用の絶縁層91の平坦化の工程を示した図である。まず、CVD法により、素子分離用の絶縁層91を堆積させる。次に、CMP法により、絶縁層90の上面と同様の高さで、素子分離用の絶縁層91を平坦化する。
図10Eは断面図、図10Fは斜視図を示し、図10C、及び、図10Dの工程を終了後、以下の工程を行い、SL線を形成する工程を示した図である。まず、ホトレジスト技術により、記憶素子のソース領域上に開口を有するレジストパターンを形成する。次に、レジストパターンをマスクに異方性エッチングにより、絶縁層90をエッチングすることにより、記憶素子のソース領域まで貫通したコンタクト孔93を形成する。その後、レジスタパターンを除去する。さらに、金属層、例えば、20nm程度のタングステン(W)層をCVD法或いはスパッタ法により形成する。そして、ホトレジスト技術により、SL線92を形成するためのレジストパターンを形成する。次に、レジストパターンをマスクに異方性エッチングにより、タングステン(W)層をエッチングすることにより、SL線92を形成する。その後、レジストパターンを除去する。
なお、上記では、金属層を、例えば、タングステン(W)層としたが、アルミニウム(AL)、銅(CU)等の他の金属でもよい。
図11において、85はSOI基板のBOX層、86はfin領域、87は前面ゲート領域、88は背面ゲート領域、89はゲート絶縁膜、90は絶縁層、91は素子分離用の絶縁層、92はSL線、94は層間絶縁層、95はコンタクト孔、96はBG線、97は層間絶縁層をそれぞれ示す。
図11Aは断面図、図11Bは斜視図である。そして、図11A、及び、図11Bは、図10E、及び、図10Fの工程を終了後、以下の工程により、BG線96を形成する工程を示した図である。まず、CVD法により、層間絶縁層94を、例えば、60nmから80nm程度のシリコン酸化膜(SiO2)を堆積する。次に、CMP法により、タングステン(W)層上の層間絶縁層94の厚さが、例えば、20nm程度となるように、平坦化を行う。次に、記憶素子のドレイン領域、背面ゲート領域88、及び、前面ゲート領域87上に開口を有するレジストパターンを形成する。次に、レジストパターンをマスクに異方性エッチングにより、層間絶縁層94をエッチングすることにより、記憶素子のドレイン領域、背面ゲート領域88及び、前面ゲート領域87まで貫通したコンタクト孔95を形成する。次に、CVD法或いはスパッタ法により、コンタクト孔95に金属材料を埋め込むため、層間絶縁層94上において20nm程度の厚さの金属層、例えば、タングステン(W)層を形成する。次に、ホトレジスト技術により、タングステン(W)層上に、BG線96を形成するためのレジストパターンを形成する。次に、異方性エッチングにより、レジストパターンをマスクにタングステン(W)層をエッチングしてBG線96を形成する。その結果、BG線96と背面ゲート領域88は、背面ゲート領域88上のコンタクト孔95に埋め込まれた金属材料、すなわち、タングステン(W)により、接続する。一方、ドレイン電極、及び、前面ゲート領域87上のコンタクト孔95にも、金属材料、すなわち、タングステン(W)が埋め込まれる。しかし、ドレイン電極、及び、前面ゲート領域87のコンタクト孔95の上には、配線は形成されない。なお、上記のタングステン(W)は、アルミニウム(AL)等の他の金属であってもよい。
図11Cは断面図、図11Dは斜視図である。そして、図11C、及び、図11Dは、図11A、及び、図11Bの工程を終了後、以下の工程により、BG線96上の層間絶縁層97を形成する工程を示した図である。まず、CVD法により、BG線96上に絶縁層、例えば、厚さ60nmから80nm程度のシリコン酸化膜(SiO2)を形成する。次に、CMP法により、BG線96上の厚さが20nm程度となるように平坦化を行い、層間絶縁層97を形成する。
図12において、85はSOI基板のBOX層、86はfin領域、87は前面ゲート領域、88は背面ゲート領域、89はゲート絶縁膜、90は絶縁層、91は素子分離用の絶縁層、92はSL線、94は層間絶縁層、95はコンタクト孔、96はBG線、97は層間絶縁層、98はコンタクト孔、99はFG線、100はコンタクト孔、101は層間絶縁層、102はBL線をそれぞれ示す。
図12Aは断面図、図12Bは斜視図である。そして、図12A、及び、図12Bは、図11C、及び、図11Dの工程を終了後、以下の工程により、FG線99を形成する工程を示した図である。まず、CVD法により、層間絶縁層97を、例えば、60nmから80nm程度のシリコン酸化膜(SiO2)を堆積する。次に、CMP法により、タングステン(W)層上の層間絶縁層94の厚さが、例えば、20nm程度となるように、平坦化を行う。次に、前面ゲート領域88に接続するコンタクト孔95上に開口を有するレジストパターンを形成する。次に、レジストパターンをマスクに異方性エッチングにより、層間絶縁層97をエッチングすることにより、前面ゲート領域88に接続するコンタクト孔95上にコンタクト孔98を形成する。次に、CVD法或いはスパッタ法により、コンタクト孔98に金属材料を埋め込むため、層間絶縁層97上において20nm程度の厚さの金属層、例えば、タングステン(W)層を形成する。次に、ホトレジスト技術により、タングステン(W)層上に、FG線99を形成するためのレジストパターンを形成する。次に、異方性エッチングにより、レジストパターンをマスクにタングステン(W)層をエッチングしてFG線99を形成する。その結果、FG線99と前面ゲート領域88は、前面ゲート領域88に接続するコンタクト孔95及びコンタクト孔98に埋め込まれた金属材料、すなわち、タングステン(W)により、接続する。なお、上記のタングステン(W)は、アルミニウム(AL)等の他の金属であってもよい。
図12Cは断面図、図12Dは斜視図である。そして、図12C、及び、図12Dは、図12A、及び、図12Bの工程を終了後、以下の工程により、BL線102を形成する工程を示した図である。まず、CVD法により、層間絶縁層101を、例えば、60nmから80nm程度のシリコン酸化膜(SiO2)を堆積する。次に、CMP法により、タングステン(W)層上の層間絶縁層101の厚さが、例えば、20nm程度となるように、平坦化を行う。次に、記憶素子のドレイン領域に接続するコンタクト孔95上に開口を有するレジストパターンを形成する。次に、レジストパターンをマスクに異方性エッチングにより、層間絶縁層101をエッチングすることにより、記憶素子のドレイン領域に接続するコンタクト孔95上にコンタクト孔100を形成する。次に、CVD法或いはスパッタ法により、コンタクト孔100に金属材料を埋め込むため、層間絶縁層101上において20nm程度の厚さの金属層、例えば、タングステン(W)層を形成する。次に、ホトレジスト技術により、タングステン(W)層上に、BL線102を形成するためのレジストパターンを形成する。次に、異方性エッチングにより、レジストパターンをマスクにタングステン(W)層をエッチングしてBL線102を形成する。その結果、BL線102と記憶素子のドレイン領域は、記憶素子のドレイン領域に接続するコンタクト孔95及びコンタクト孔100に埋め込まれた金属材料、すなわち、タングステン(W)により、接続する。なお、上記のタングステン(W)は、アルミニウム(AL)等の他の金属であってもよい。
実施例２の記憶素子マトリックスは、図９Ａの平面図に示すように、fin領域に形成された記憶素子により形成されている。また、実施例２の記憶素子マトリックスは、BL線、SL線、FG線、及び、BG線を有する。そして、その記憶素子は、ソース領域、ドレイン領域、前面ゲート領域、及び、背面ゲート領域を有する。また、その記憶素子が記憶素子マトリックスを構成する際に、背面ゲート領域を、行方向に隣接する記憶素子と共有する。また、その記憶素子は、前面ゲート領域を、行方向に隣接する記憶素子と共有する。さらに、その記憶素子は、記憶素子マトリックスを構成する際に、ソース領域を、列方向に隣接する記憶素子と共有する。その記憶素子は、ドレイン領域を、列方向に隣接する記憶素子と共有する。加えて、FG線とSL線は行方向に延在し、行方向に配列されている、各記憶素子の前面ゲート領域、ドレイン領域と接続している、また、BG線とBL線は、列方向に延在し、列方向に配列されている、各記憶素子の背面ゲート領域、ドレイン領域と接続している。
従って、ソース領域、ドレイン領域、前面ゲート領域、及び、背面ゲート領域を、隣接する記憶素子と共有することとなるため、その記憶素子から構成される記憶マトリックスが占める面積は、図４Ａの記憶素子マトリックスよりも、さらに減少する。
一方、列方向に延在するＢＬ線を活性化すると、ＢＬ線を共有する２つの記憶素子のソース領域とドレイン領域との間に電圧が印加される。しかし、ＦＧ線は行方向に延在し、その２つの記憶素子の内、一方の記憶素子の前面ゲート領域に接続するＦＧ線と、他方の記憶素子の前面ゲート領域に接続するＦＧ線とは異なる。従って、活性化されたＢＬ線と、活性化されたＦＧ線の双方に接続する記憶素子は、そのＦＧ線とそのＢＬ線の交点に存在する、一つの記憶素子に絞られ、その記憶素子のみが活性化する。
そして、読み出し時には、ＢＧ線がマイナスの電位であるため保持されている情報が、活性化した記憶素子から読み出される。
一方、書込を行うときは、ＢＧ線は、書込したい状態により、マイナス電位あるいは０Ｖ電位に印加される。従って、ＢＧ線が接続する背面ゲート領域は隣接する記憶素子により共有されているため、２列分の記憶素子の背面ゲート領域に、電圧が印加されることになる。しかし、記憶素子への書込が行われるには、その記憶素子のソース領域とドレイン領域間に電圧が印加され、かつ、前面ゲート領域に電圧が印加され、ソース領域とドレイン領域間に電流がながれている必要がある。従って、背面ゲート領域に電圧が印加された記憶素子の内、ＢＬ線及びＦＧ線の活性化により、ドレイン領域及び前面ゲート領域に電圧が印加された記憶素子のみに書込がされる。そうすると、読み出し時及び書込時の双方において、背面ゲート領域が共有となっていても、記憶素子の多重選択は発生しない。
従って、実施例２の記憶素子マトリックスでは、多重選択の発生がなく、かつ、高密度であるため、実施例２の記憶素子マトリックスはLSIの混載メモリに適する。
図13を用いて実施例３の記憶素子マトリックスについて説明する。そして、実施例３の記憶素子マトリックスは、実施例２に係る記憶素子と同様な記憶素子により構成されている。しかし、実施例３に係る記憶素子マトリックスは、記憶素子が形成されているfin領域と、行方向に隣接する記憶素子が形成されているfin領域が、ドレイン領域において繋がっている点で異なる。
図13は実施例３に係る記憶素子マトリックスを表す平面図を示す。そして、図13において、105はSL線、106はBG線、107はFG線、108はBL線、109は記憶素子が形成されているシリコンの立体孤立領域、すなわち、いわゆる、fin領域、113は記憶素子の背面ゲート領域へのコンタクト、すなわち、BGコンタクト、114は記憶素子の前面ゲート領域.へのコンタクト窓、すなわち、FGコンタクト、115は記憶素子のドレイン領域へのコンタクト窓、すなわち、BLコンタクトをそれぞれ示す。
fin領域109はシリコンの立体孤立領域であり、SOI基板のBOX層上に形成されている。しかし、図９のfin領域が、列方向に長い長辺を有する、直方体の形状を有するシリコンの立体孤立領域であったのに対して、fin領域109は、行方向に並べた図9のfin領域を記憶素子のソース領域において、図９のfin領域と図９のfin領域とをつなげた点で異なる。すなわち、fin領域109は、格子形状を有するシリコンの立体孤立領域であって、記憶素子マトリックス全体で、一体となっている。
ただし、fin領域109には、図9の記憶素子マトリックスと同様な構成で、記憶素子が配置されている。記憶素子が列方向に連続して形成され、記憶素子列が形成されている。
従って、記憶素子のソース領域及びドレイン領域はfin領域109の上面に存在し、列方向の格子線に沿って、交互に配置されている。また、格子の交差点上にソース領域は配置されている。すなわち、記憶素子は、列方向に隣接する記憶素子と、ソース領域又はドレイン領域を共有する。さらに、行方向に隣接する記憶素子とは、fin領域109の上面に形成されたSL線115により接続されている。
記憶素子の前面ゲート領域はfin領域109の側面に、ドレイン領域とソース領域を隔てるように存在する。また、記憶素子の背面ゲート領域はfin領域109の側面に、ドレイン領域とソース領域を隔てるように存在する。そして、記憶素子の前面ゲート領域及び背面ゲート領域は、fin領域109の側面にゲート絶縁膜を介して接している。また、記憶素子は、行方向に隣接する記憶素子と、前面ゲート領域、及び、前面ゲート領域を共有する。
ＳＬ線105は、fin領域109上面に形成されており、行方向に延在し、記憶素子マトリックを構成する記憶素子のソース領域を行方向に接続する。そして、ＳＬ線は105は、例えば、fin領域109面上の不純物拡散層により形成されている。
ＢＧ線106は、列方向に延在し、BGコンタクト113により、記憶素子マトリックスを構成する記憶素子の背面ゲート領域を、列方向に沿って接続する。そして、BG線106は金属配線、例えば、タングステン(W)配線で形成されている点では、図９の記憶素子マトリックスと同様である。なお、ＢＧ線106は、ＳＬ線105が不純物拡散層で形成された場合は、第１層の配線層である。
FG線107は、行方向に延在し、FGコンタクト114により、記憶素子マトリックスを構成する記憶素子の前面ゲート領域を、行方向にそって接続する。そして、FG線107は金属配線、例えば、タングステン(W)配線で形成されている点では、図９の記憶素子マトリックスと同様である。なお、FG線107は、SL線105が不純物拡散層で形成された場合は、第２層の配線層である。
ＢＬ線108は、列方向に延在し、BLコンタクト115により、記憶素子マトリックスを構成する記憶素子のドレイン領域を列方向に接続する。そして、SL線108は金属配線、例えば、タングステン(W)配線で形成されている点では、図９の記憶素子マトリックスと同様である。なお、BL線108は、ＳＬ線105が不純物拡散層で形成された場合は、第３層の配線層である。
すなわち、実施例３の記憶素子マトリックスは、実施例２の記憶素子マトリックスと比較し、ＳＬ線105が、fin領域109の上面上に一体として形成されている点で特徴がある。
従って、実施例３の記憶素子マトリックスによれば、記憶素子のソース領域又はドレイン領域の共有化、及び、記憶素子の前面ゲート又は背面ゲートの共有化により、図９の記憶素子マトリックスと同様に記憶素子マトリックスが占める面積を減少させることができる。また、金属配線層を１層分、省略することができる。
（本発明の記憶素子マトリックスを利用した半導体記憶装置）
図14及び図15を用いて、実施例１、実施例２、及び、実施例３の記憶素子マトリックスを利用した半導体記憶装置について説明する。また、図16を用いて、その半導体記憶装置を混載メモリとして利用したLSIについて説明する。
図14は、実施例１の記憶素子マトリックスを利用した半導体記憶装置の回路ブロック図を示す。図14において、120は半導体記憶装置、121はコントロール回路、122は制御回路、123はアドレスレジスタ、124はデータ入出力回路、125はFG線選択回路、126はSL線選択回路、127はBG線選択回路、128はセンスアンプ、129は記憶素子マトリックスを示す。
コントロール回路121は、半導体記憶装置120に入力される複数のコマンド信号を受け、複数のコマンド信号の組合せから示される制御モードを示す制御モード信号を、制御回路122、アドレスレジスタ123、及び、データ入出力回路124へ出力する回路である。
制御回路122は、その制御モード信号を受け、アドレスレジスタ123、データ入出力回路14、FG線選択回路125、SL線選択回路126、BG線選択回路127、及び、センスアンプ128へ制御モードに応じた制御信号を出力する回路である。
アドレスレジスタ123は、半導体記憶装置120に入力される複数のアドレス信号を受け、アドレス信号を増幅して、FG線選択回路125、SL線選択回路126、BG線選択回路127、及び、センスアンプ128へアドレス信号を出力する回路である。
データ入出力回路124は、半導体記憶装置120に入力される複数の入力データをセンスアンプ128へ出力し、センスアンプ128からの出力を、半導体記憶装置120から出力データとして出力する回路である。
FG線選択回路125は、記憶素子マトリックス129のFG線の内、一部のFG線をアドレス信号に応じて、選択する回路である。そして、BG線選択回路127とは、記憶素子マトリックス129を挟んで、対向する位置に配置されている。
SL線選択回路126は、記憶素子マトリックス129のSL線の内、一部のSL線をアドレス信号に応じて、選択する回路である。そして、センスアンプ128とは、記憶素子マトリックス129を挟んで、対向する位置に配置されている。
BG線選択回路127は、記憶素子マトリックス129のBG線の内、一部のBG線をアドレス信号に応じて、選択する回路である。そして、FG線選択回路125とは、記憶素子マトリックス129を挟んで、対向する位置に配置されている。
センスアンプ128は、アドレス信号に応じて選択され、記憶素子マトリックス128のBL線の電位を増幅する回路である。そして、制御信号が読み出しモードである場合には、増幅した信号をデータ入出力回路124へ出力する。また、制御信号が書き込みモードである場合には、データ入出力回路124からの入力信号をBL線に出力する。なお、SL線選択回路126とは、記憶素子マトリックス129を挟んで、対向する位置に配置されている。
図14の半導体記憶装置120は、記憶素子マトリックス129のBG線及びFG線が延在する方向の端に、FG線選択回路125及びBG線選択回路127を備える。また、半導体記憶装置120は、記憶素子マトリックス129のSL線及びBL線が延在する方向の端に、SL線選択回路及びセンスアンプ128を備える。
従って、図14の半導体装置120によれば、FG線とFG線選択回路125、BG線とBG線選択回路127、SL線とSL線選択回路、及び、BL線とセンスアンプ128を接続するために、最短距離で接続することができる。
図15は、実施例２及び実施例３の記憶素子マトリックスを利用した半導体記憶装置の回路ブロック図を示す。図15において、130は半導体記憶装置、131はコントロール回路、132は制御回路、133はアドレスレジスタ、134はデータ入出力回路、135はセンスアンプ、136はFG線選択回路、137はBG線選択回路、138はSL線選択回路、139は記憶素子マトリックスを示す。
コントロール回路131は、半導体記憶装置130に入力される複数のコマンド信号を受け、複数のコマンド信号の組合せから示される制御モードを示す制御モード信号を、制御回路132、アドレスレジスタ133、及び、データ入出力回路134へ出力する回路である。
制御回路132は、その制御モード信号を受け、アドレスレジスタ133、データ入出力回路134、FG線選択回路136、SL線選択回路138、BG線選択回路137、及び、センスアンプ135へ制御モードに応じた制御信号を出力する回路である。
アドレスレジスタ133は、半導体記憶装置130に入力される複数のアドレス信号を受け、アドレス信号を増幅して、FG線選択回路136、SL線選択回路138、BG線選択回路137、及び、センスアンプ135へアドレス信号を出力する回路である。
データ入出力回路134は、半導体記憶装置130に入力される複数の入力データをセンスアンプ135へ出力し、センスアンプ135からの出力を、半導体記憶装置130から出力データとして出力する回路である。
FG線選択回路136は、記憶素子マトリックス139のFG線の内、一部のFG線をアドレス信号に応じて、選択する回路である。そして、SL線選択回路138とは、記憶素子マトリックス139を挟んで、対向する位置に配置されている。
SL線選択回路126は、記憶素子マトリックス129のSL線の内、一部のSL線をアドレス信号に応じて、選択する回路である。そして、FG線選択回路136とは、記憶素子マトリックス139を挟んで、対向する位置に配置されている。
BG線選択回路137は、記憶素子マトリックス139のBG線の内、一部のBG線をアドレス信号に応じて、選択する回路である。そして、センスアンプ135とは、記憶素子マトリックス139を挟んで、対向する位置に配置されている。
センスアンプ128は、アドレス信号に応じて選択され、記憶素子マトリックス128のBL線の電位を増幅する回路である。そして、制御信号が読み出しモードである場合には、増幅した信号をデータ入出力回路134へ出力する。また、制御信号が書き込みモードである場合には、データ入出力回路134からの入力信号をBL線に出力する。なお、BG線選択回路137とは、記憶素子マトリックス139を挟んで、対向する位置に配置されている。
図15の半導体記憶装置130は、記憶素子マトリックス139のFG線及びSL線が延在する方向の端に、FG線選択回路136及びSL線選択回路138を備える。また、半導体記憶装置130は、記憶素子マトリックス139のBG線及びBL線が延在する方向の端に、SL線選択回路138及びセンスアンプ135を備える。
従って、図15の半導体記憶装置130によれば、FG線とFG線選択回路136、BG線とBG線選択回路137、SL線とSL線選択回路138、及び、BL線とセンスアンプ135を接続するために、最短距離で接続することができる。
図16は、図14の半導体記憶装置及び図15の半導体記憶装置を混載メモリとして利用したLSIについて示す図である。
図16において、140はLSI、141はロジック回路、142は図14の半導体記憶装置又は図15の半導体記憶装置を利用した混載メモリ、143はコントロール信号、144はアドレス信号、145は入出力データをそれぞれ示す。そして、混載メモリ142はロジック回路141からコントロール信号143、アドレス信号144を受けて動作をする。また、混載メモリ142はロジック回路141との間で、入出力データの入出力を行う。なお．ロジック回路141はfin型FETにより構成されていることはいうまでもない。
図16のLSI140では、混載メモリ142を高密度であるため、LSI140の高集積化が図れる。
高密度であるが、多重選択が発生しない記憶素子マトリックを提供することができる。
 符号の説明
１ 半導体片（半導体の立体領域）
２ ソース電極
３ ゲート電極
４Ａ 第１の側面ゲート電極
４Ｂ 第２の側面ゲート電極
５ ドレイン電極
10 SOI（silicon on insulator）基板の半導体部分
11 SOI基板の絶縁層部分
12 シリコン(Si)の立体領域
13 ゲート絶縁膜
14A フロントゲート電極
14B バックゲート電極
15 ソース領域
16 ドレイン領域
20 ビット線(BL線)
21 前面ゲート共通線(FG線)
22 背面ゲート共通線(BG線)
23 記憶素子
24 ソースライン線(SL線)
30 BG線
31 FG線
32 BL線
33 SL線
34 fin領域
35 ダミーfin領域
36 前面ゲート領域
37 背面ゲート領域
38 BOX(Barrier Oxide)層
39 BGコンタクト
40 FGコンタクト
41 SLコンタクト
42 BLコンタクト
50 レジストパターン
51 SOI基板のBOX層
52 SOI基板のシリコン層
53 絶縁層
54 fin領域
55 ダミーfin領域
56 ゲート絶縁膜
57 ポリシリコン(P-Si)層
58 前面ゲート領域
59 背面ゲート領域
60 絶縁層
61 BG線
62 FG線
63 層間絶縁層
64 BLコンタクト
65 SLコンタクト
66 BL線
67 SL線
70 SL線
71 BG線
72 FG線
73 BL線
74 fin領域
75 背面ゲート領域
76 前面ゲート領域
77 SLコンタクト
78 BGコンタクト
79 FGコンタクト
80 BLコンタクト
85 SOI基板のBOX層
86 fin領域
87 前面ゲート領域
88 背面ゲート領域
89 ゲート絶縁膜
90 絶縁層
91 素子分離用の絶縁層
92 SL線
93 コンタクト孔
94 層間絶縁層
95 コンタクト孔
96 BG線
97 層間絶縁層
98 コンタクト孔
99 FG線
100 コンタクト孔
101 層間絶縁層
102 BL線
105 SL線
106 BG線
107 FG線
108 BL線
109 fin領域
113 BGコンタクト
114 FGコンタクト
115 BLコンタクト
120 半導体記憶装置
121 コントロール回路
122 制御回路
123 アドレスレジスタ
124 データ入出力回路
125 FG線選択回路
126 SL線選択回路
127 BG線選択回路
128 センスアンプ
129 記憶素子マトリックス
130 半導体記憶装置
131 コントロール回路
132 制御回路
133 アドレスレジスタ
134 データ入出力回路
135 センスアンプ
136 FG線選択回路
137 BG線選択回路
138 SL線選択回路
139 記憶素子マトリックス



Claims (10)

  1. 絶縁支持基板上の半導体領域と、
    前記半導体領域に形成されている記憶素子と、
    前記半導体領域間に形成され、前記記憶素子を絶縁する絶縁領域とを備え、
    前記記憶素子を行列状態に配置した記憶素子マトリックスであって、
    前記記憶素子は、
    前記半導体領域の上面及び第１側面に形成されたソース領域と、
    前記半導体領域の前記上面及び前記第１側面に形成されたドレイン領域と、
    前記半導体領域の第１側面に、ゲート絶縁膜を介し、前記ソース領域と前記ドレイン領域を隔てるように配設された前面ゲート領域と、
    前記半導体領域の前記第１側面に対向する第２側面に、ゲート絶縁膜を介して形成された背面ゲート領域とを備え、
    前記記憶素子は、第１の方向に隣接する記憶素子と、前記背面ゲート領域を共有したことを特徴とする記憶素子マトリックス。
  2. 絶縁支持基板上の第１半導体領域を第２の方向に並べた第１半導体領域列と、
    前記第１半導体領域上に形成されている記憶素子と、
    前記絶縁支持基板上の第２半導体領域を第２の方向に並べた第２半導体領域列と、
    前記第１半導体領域間、前記第１半導体領域と前記第２半導体領域間、及び、前記第２半導体領域間に形成され、前記記憶素子を絶縁する絶縁領域と、
    前面ゲート線と、
    背面ゲート線と、
    平面ゲート線と、
    ビット線と、
    ソースライン線とを備え、
    二列の前記第１半導体領域列、及び、一列の前記第２半導体領域列を、順次に、連続して第１の方向に配置することにより形成した記憶素子マトリックスであって、
    前記記憶素子は、
    前記第１半導体領域の上面及び第１側面に形成されたソース領域と、
    前記第１半導体領域の前記上面及び前記第１側面に形成されたドレイン領域と、
    前記第１半導体領域と前記第２半導体領域に挟まれるように配設され、前記第１半導体領域の第１側面にゲート絶縁膜を介し、前記ソース領域と前記ドレイン領域を隔てるように配設された前面ゲート領域と、
    前記第１半導体領域と前記第１半導体領域に挟まれるように配設され、前記第１半導体領域の前記第１側面に対向する第２側面にゲート絶縁膜を介して形成された背面ゲート領域とを備え、
    前記記憶素子は、第１の方向に隣接する記憶素子と、前記背面ゲート領域を共有し、
    前記前面ゲート線は、第２の方向に沿って延在し、第２の方向の各前記記憶素子の前記前面ゲート領域を接続し、
    前記背面ゲート線は、第２の方向に沿って延在し、第２の方向の各前記記憶素子の前記背面ゲート領域を接続し、
    前記ビット線は、第１の方向に沿って延在し、第１の方向の各前記記憶素子の前記ドレイン領域を接続し、
    前記ソースライン線は、第１の方向に沿って延在し、第１の方向の各前記記憶素子の前記ソース領域を接続したことを特徴とする記憶素子マトリックス。
  3. 請求項２の記憶素子マトリックスにおいて、
    前記前面ゲート線及び前記背面ゲート線は、第１の配線層により構成され、
    前記ビット線及び前記ソースライン線は、第２の配線層により構成されることを特徴とする記憶素子マトリックス。
  4. 請求項２に記載した記憶素子マトリックスと、
    前記ビット線に接続するセンスアンプと、
    前記ソースライン線を選択する第１選択回路と、
    前記前面ゲート線を選択する第２選択回路と、
    前記背面ゲート線を選択する第３選択回路とを備え、
    前記センスアンプと前記第１選択回路は、前記記憶素子マトリックスを挟んで配置され、
    前記第２選択回路と前記第３選択回路は、前記記載した記憶素子マトリックスを挟んで配置されたことを特徴とする半導体回路装置。
  5. 絶縁支持基板上に、第２の方向に延在する、孤立した半導体領域と、
    前記半導体領域に、第２の方向へ、連続して形成された複数の記憶素子と、
    前記半導体領域間に形成され、前記記憶素子を絶縁する絶縁領域と、
    前面ゲート線と、
    背面ゲート線と、
    ビット線と、
    ソースライン線とを備え、
    複数の前記半導体領域を、第１の方向に、配置することにより形成した記憶素子マトリックスであって、
    前記記憶素子は、
    前記半導体領域の上面及び第１側面に配設されたソース領域と、
    前記半導体領域の前記上面及び前記第１側面に配設されたドレイン領域と、
    前記半導体領域の第１側面にゲート絶縁膜を介し、前記ソース領域と前記ドレイン領域を隔てるように配設された前面ゲート領域と、
    前記半導体領域の前記第１側面に対向する第２側面にゲート絶縁膜を介して形成された背面ゲート領域とを備え、
    前記記憶素子は、第２の方向に隣接する前記記憶素子と、前記ソース領域又は前記ドレイン領域を共有し、
    前記記憶素子は、第１の方向に隣接する前記記憶素子と、前記前面ゲート領域又は前記背面ゲート領域を共有し、
    前記前面ゲート線は、第２の方向に沿って延在し、前記半導体領域の各前記記憶素子の前記前面ゲート領域を接続し、
    前記背面ゲート線は、第１の方向に沿って延在し、第１の方向の各前記記憶素子の前記背面ゲート領域を接続し、
    前記ビット線は、第２の方向に沿って延在し、前記半導体領域の各前記記憶素子の前記ドレイン領域を接続し、
    前記ソースライン線は、第１の方向に沿って延在し、第１の方向の各前記記憶素子の前記ソース領域を接続したことを特徴とする記憶素子マトリックス。
  6. 請求項５の記憶素子マトリックスにおいて、
    前記ソースライン線は、第１の配線層により構成され、
    前記背面ゲート線は、第２の配線層により構成され、
    前記前面ゲート線は、第３の配線層により構成され、
    前記ビット線は、第４の配線層により構成されることを特徴とする記憶素子マトリックス。
  7. 請求項５に記載した記憶素子マトリックスと、
    前記ビット線に接続するセンスアンプと、
    前記ソースライン線を選択する第１選択回路と、
    前記前面ゲート線を選択する第２選択回路と、
    前記背面ゲート線を選択する第３選択回路とを備え、
    前記センスアンプと前記第２選択回路は、前記記憶素子マトリックスを挟んで配置され、
    前記第１選択回路と前記第３選択回路は、前記記憶素子マトリックスを挟んで配置されたことを特徴とする半導体回路装置。
  8. 絶縁支持基板上に、格子状に配列した半導体領域と、
    前記半導体領域に、行列状態で、形成された複数の記憶素子と、
    前記半導体領域間に形成され、前記記憶素子を絶縁する絶縁領域と、
    前面ゲート線と、
    背面ゲート線と、
    ビット線と、
    ソースライン線とを備える記憶素子マトリックスであって、
    前記記憶素子は、
    前記半導体領域の上面及び第１側面であって、格子の交差点上に配設されたソース領域と、
    前記半導体領域の前記上面及び前記第１側面であって、第１の方向の格子線上に配設されたドレイン領域と、
    前記半導体領域の第１側面にゲート絶縁膜を介し、前記ソース領域と前記ドレイン領域を隔てるように配設された前面ゲート領域と、
    前記半導体領域の前記第１側面に対向する第２側面にゲート絶縁膜を介して形成された背面ゲート領域とを備え、
    前記記憶素子は、第１の方向に隣接する前記記憶素子と、前記ソース領域又は前記ドレイン領域を共有し、
    前記記憶素子は、第２の方向に隣接する前記記憶素子と、前記前面ゲート領域又は前記背面ゲート領域を共有し、
    前記前面ゲート線は、第１の方向に沿って延在し、前記半導体領域の各前記記憶素子の前記前面ゲート領域を接続し、
    前記背面ゲート線は、第２の方向に沿って延在し、第２の方向の各前記記憶素子の前記背面ゲート領域を接続し、
    前記ビット線は、第１の方向に沿って延在し、前記半導体領域の各前記記憶素子の前記ドレイン領域を接続し、
    前記ソースライン線は、前記半導体領域の上面であって、第２の方向の格子線上に沿って延在し、行方向の各前記記憶素子の前記ソース領域を接続したことを特徴とする記憶素子マトリックス。
  9. 請求項８の記憶素子マトリックスにおいて、
    前記ソースライン線は、前記半導体領域上の不純物拡散層により構成され、
    前記背面ゲート線は、第１の配線層により構成され、
    前記前面ゲート線は、第２の配線層により構成され、
    前記ビット線は、第３の配線層により構成されることを特徴とする記憶素子マトリックス。
  10. 請求項８に記載した記憶素子マトリックスと、
    前記ビット線に接続するセンスアンプと、
    前記ソースライン線を選択する第１選択回路と、
    前記前面ゲート線を選択する第２選択回路と、
    前記背面ゲート線を選択する第３選択回路とを備え、
    前記センスアンプと前記第２選択回路は、前記記憶素子マトリックスを挟んで配置され、
    前記第１選択回路と前記第３選択回路は、前記記憶素子マトリックスを挟んで配置されたことを特徴とする半導体回路装置。
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