KR20230143977A - 반도체 메모리 장치 및 그 제조 방법 - Google Patents
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Abstract
일 실시예에 따른 반도체 메모리 장치는 제1 방향으로 연장되는 비트 라인, 상기 제1 방향과 수직한 제2 방향으로 연장되는 워드 라인, 상기 비트 라인 상에 위치하며 상기 제1 방향 및 상기 제2 방향으로 이격되어 위치하는 복수의 채널 패턴, 상기 채널 패턴과 상기 워드 라인 사이에 위치하는 게이트 절연 패턴을 포함하고, 상기 채널 패턴은 상기 게이트 절연 패턴의 하부와 중첩하지 않는다.
Description
본 발명은 반도체 메모리 장치 및 그 제조 방법에 관한 것으로, 보다 구체적으로는 수직 채널 트랜지스터(vertical channel transistor, VCT)를 포함하는 반도체 메모리 장치 및 그 제조 방법에 관한 것이다.
소비자가 요구하는 우수한 성능 및 저렴한 가격을 충족시키기 위해 반도체 메모리 장치의 집적도를 증가시키는 것이 요구되고 있다. 반도체 메모리 장치의 경우 그 집적도가 제품의 가격을 결정하는 중요한 요인이기 때문에, 특히 증가된 집적도가 요구된다.
2차원 또는 평면적 반도체 메모리 장치의 경우 그 집적도는 단위 메모리 셀이 점유하는 면적에 의해 주로 결정되므로, 미세 패턴 형성 기술의 수준에 크게 영향을 받는다. 그러나, 패턴의 미세화를 위해서는 초고가의 장비들이 필요하기 때문에, 2차원 반도체 메모리 장치의 집적도는 증가하고는 있지만 여전히 제한적이다. 이에 따라, 채널이 수직 방향으로 연장되는 수직 채널 트랜지스터를 포함하는 반도체 메모리 장치들이 제안되고 있다.
본 발명이 이루고자 하는 기술적 과제는 후속 공정에 의한 채널 패턴의 손상을 방지한 반도체 메모리 장치의 제조 방법 및 이러한 방법으로 제조된 반도체 메모리 장치를 제공하는 것이다.
이러한 과제를 해결하기 위하여 본 발명의 실시예에 따른 반도체 메모리 장치는 제1 방향으로 연장되는 비트 라인, 상기 제1 방향과 수직한 제2 방향으로 연장되는 워드 라인, 상기 비트 라인 상에 위치하며 상기 제1 방향 및 상기 제2 방향으로 이격되어 위치하는 복수의 채널 패턴, 상기 채널 패턴과 상기 워드 라인 사이에 위치하는 게이트 절연 패턴을 포함하고, 상기 채널 패턴은 상기 게이트 절연 패턴의 하부와 중첩하지 않는다.
일 실시예에 따른 반도체 메모리 장치의 제조 방법은 기판 위에 제2 방향을 따라 연장되고 제1 방향으로 이격된 제1 절연 패턴을 형성하는 단계, 상기 제1 게이트 절연 패턴 위에 희생층을 형성하는 단계, 상기 희생층이 형성된 제1 절연 패턴을 식각하여 제2 방향으로 이격시키는 단계, 상기 제1 방향으로 이격된 제1 절연 패턴 사이에 게이트 절연 패턴, 워드 라인 및 내부 절연 패턴을 형성하는 단계, 상기 희생층을 제거하는 단계 및 상기 희생층이 제거된 공간에 채널 패턴을 형성하는 단계를 포함한다.
다른 일 실시예에 따른 반도체 메모리 장치의 제조 방법은 기판 위에 제1 절연 패턴을 형성하는 단계, 상기 제1 절연 패턴에 복수개의 원기둥 형상의 개구부를 형성하는 단계, 상기 개구부 내에 희생층을 형성하는 단계, 상기 희생층 내에 개구부를 형성하는 단계, 상기 희생층 개구부 내에 게이트 절연 패턴, 워드 라인 및 내부 절연 패턴을 형성하는 단계, 상기 희생층을 제거하는 단계 및 상기 희생층이 제거된 공간에 채널 패턴을 형성하는 단계를 포함한다.
이상과 같이 본 실시예에 따른 반도체 메모리 장치 및 이의 제조 방법은 희생층을 형성한 후 이를 제거한 공간에 채널 패턴을 형성함으로써, 후속 공정에 의한 채널 패턴의 손상을 최소화하고 신뢰성 및 채널 특성을 확보하였다.
도 1은 본 발명의 실시예들에 따른 반도체 장치를 포함하는 반도체 메모리 장치의 블록도이다.
도 2 및 도 3은 본 발명의 실시예들에 따른 반도체 메모리 장치를 간략히 나타내는 사시도들이다.
도 4는 본 발명의 일 실시예에 따른 메모리 장치의 평면도이다.
도 5는 도 4의 I-I'을 따라 자른 단면도이다.
도 6은 도 4의 II-II'선을 따라 자른 단면도이다.
도 7은 도 4에서 A로 표시한 영역을 도시한 것이다.
도 8은 다른 실시예에 대하여 도 5와 동일한 단면을 도시한 것이다.
도 9는 다른 실시예에 대하여 도 5와 동일한 영역을 도시한 것이다.
도 10은 다른 실시예에 따른 반도체 메모리 장치에 대하여 도 4와 동일한 영역을 도시한 것이다.
도 11은 도 10의 III-III'선을 따라 잘라 도시한 단면도이다.
도 12는 도 10의 IV-IV'선을 따라 잘라 도시한 단면도이다.
도 13은 도 10에서 B로 표시한 영역을 도시한 것이다.
도 14는 다른 실시예에 대하여 도 10과 동일한 단면을 도시한 것이다.
도 15는 다른 실시예에 대하여 도 11과 동일한 단면을 도시한 것이다.
도 16은 다른 실시예에 대하여 도 11과 동일한 단면을 도시한 것이다.
도 17은 다른 실시예에 대하여 도 11과 동일한 단면을 도시한 것이다.
도 18 내지 도 57은 도 4 내지 도 6의 실시예에 따른 반도체 메모리 장치의 제조 공정을 단계별로 나타낸 것이다.
도 58 내지 도 81은 도 1O 내지 도 12의 실시예에 따른 반도체 메모리 장치의 제조 공정을 단계별로 나타낸 것이다.
도 2 및 도 3은 본 발명의 실시예들에 따른 반도체 메모리 장치를 간략히 나타내는 사시도들이다.
도 4는 본 발명의 일 실시예에 따른 메모리 장치의 평면도이다.
도 5는 도 4의 I-I'을 따라 자른 단면도이다.
도 6은 도 4의 II-II'선을 따라 자른 단면도이다.
도 7은 도 4에서 A로 표시한 영역을 도시한 것이다.
도 8은 다른 실시예에 대하여 도 5와 동일한 단면을 도시한 것이다.
도 9는 다른 실시예에 대하여 도 5와 동일한 영역을 도시한 것이다.
도 10은 다른 실시예에 따른 반도체 메모리 장치에 대하여 도 4와 동일한 영역을 도시한 것이다.
도 11은 도 10의 III-III'선을 따라 잘라 도시한 단면도이다.
도 12는 도 10의 IV-IV'선을 따라 잘라 도시한 단면도이다.
도 13은 도 10에서 B로 표시한 영역을 도시한 것이다.
도 14는 다른 실시예에 대하여 도 10과 동일한 단면을 도시한 것이다.
도 15는 다른 실시예에 대하여 도 11과 동일한 단면을 도시한 것이다.
도 16은 다른 실시예에 대하여 도 11과 동일한 단면을 도시한 것이다.
도 17은 다른 실시예에 대하여 도 11과 동일한 단면을 도시한 것이다.
도 18 내지 도 57은 도 4 내지 도 6의 실시예에 따른 반도체 메모리 장치의 제조 공정을 단계별로 나타낸 것이다.
도 58 내지 도 81은 도 1O 내지 도 12의 실시예에 따른 반도체 메모리 장치의 제조 공정을 단계별로 나타낸 것이다.
첨부한 도면을 참고로 하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다.
도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 명세서 전체를 통하여 유사한 부분에 대해서는 동일한 도면 부호를 붙였다. 층, 막, 영역, 판 등의 부분이 다른 부분 "위에" 있다고 할 때, 이는 다른 부분 "바로 위에" 있는 경우뿐 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다. 반대로 어떤 부분이 다른 부분 "바로 위에" 있다고 할 때에는 중간에 다른 부분이 없는 것을 뜻한다.
이제 본 발명의 실시예에 따른 반도체 메모리 장치 및 그 제조 방법에 대하여 도면을 참고로 하여 상세하게 설명한다.
도 1은 본 발명의 실시예들에 따른 반도체 장치를 포함하는 반도체 메모리 장치의 블록도이다.
도 1을 참조하면, 반도체 메모리 장치는 메모리 셀 어레이(1), 로우 디코더(2), 센스 앰프(3), 컬럼 디코더(4), 및 제어 로직(5)을 포함할 수 있다.
메모리 셀 어레이(1)는 2차원적으로 또는 3차원적으로 배열되는 복수의 메모리 셀들(MC)을 포함할 수 있다. 메모리 셀들(MC) 각각은 서로 교차하는 워드 라인(WL)과 비트 라인(BL) 사이에 연결될 수 있다.
각각의 메모리 셀들(MC)은 선택 소자(TR) 및 데이터 저장 소자(DS)를 포함하며, 선택 소자(TR)와 데이터 저장 소자(DS)는 전기적으로 직렬로 연결될 수 있다. 데이터 저장 소자(DS)는 비트 라인(BL)과 선택 소자(TR) 사이에 연결되며, 선택 소자(TR)는 데이터 저장 소자(DS)와 워드 라인(WL) 사이에 연결될 수 있다. 선택 소자(TR)는 전계효과 트랜지스터(FET)일 수 있으며, 데이터 저장 소자(DS)는 캐패시터(capacitor), 자기터널접합(MagneticTunnel Junction) 패턴 또는 가변 저항체(variable resistor) 등으로 구현될 수 있다. 일 예로, 선택 소자(TR)는 트랜지스터를 포함할 수 있으며, 트랜지스터의 게이트 전극은 워드 라인(WL)에 연결되고, 트랜지스터의 드레인/소스 단자들은 각각 비트 라인(BL)과 데이터 저장 소자(DS)에 연결될 수 있다.
로우 디코더(2)는 외부에서 입력된 어드레스를 디코딩하여, 메모리 셀 어레이(1)의 워드 라인들(WL) 중 어느 하나를 선택할 수 있다. 로우 디코더(2)에서 디코딩된 어드레스는 로우 드라이버(미도시)로 제공될 수 있으며, 로우 드라이버는 제어 회로들의 제어에 응답하여 소정의 전압을 선택된 워드 라인(WL) 및 비선택된 워드 라인들(WL)로 각각 제공할 수 있다.
센스 앰프(3)는 컬럼 디코더(4)로부터 디코딩된 어드레스에 따라 선택된 비트 라인(BL)과 기준 비트 라인 사이의 전압 차이를 감지 및 증폭하여 출력할 수 있다.
컬럼 디코더(4)는 센스 앰프(3)와 외부 장치(예를 들면, 메모리 컨트롤러) 사이에 데이터 전송 경로를 제공할 수 있다. 컬럼 디코더(4)는 외부에서 입력된 어드레스를 디코딩하여, 비트 라인(BL) 중 어느 하나를 선택할 수 있다.
제어 로직(5)은 메모리 셀 어레이(1)로 데이터를 기입(write) 또는 독출(read)하는 동작들 제어하는 제어신호들을 생성할 수 있다
도 2 및 도 3은 본 발명의 실시예들에 따른 반도체 메모리 장치를 간략히 나타내는 사시도들이다.
도 2를 참조하면, 반도체 메모리 장치는 제1 반도체 기판(100) 상의 주변 회로 구조체(PS), 및 주변 회로 구조체(PS) 상의 셀 어레이 구조체(CS)를 포함할 수 있다
주변 회로 구조체(PS)는 제1 반도체 기판(100) 상에 형성된 코어 및 주변 회로들을 포함할 수 있다. 코어 및 주변회로들은 도 1을 참조하여 설명된 로우 및 칼럼 디코더들(도 1의 2, 4), 센스 앰프(도 1의 3) 및 제어 로직들(도 1의 5)을 포함할 수 있다.
도 3을 참조하면, 셀 어레이 구조체(CS)는 제1 반도체 기판(100) 상에 2차원적으로 또는 3차원적으로 배열된 메모리 셀들(도 1의 MC)을 포함하는 메모리 셀 어레이(도 1의 1)를 포함할 수 있다. 메모리 셀 어레이(도 1의 1)는 앞서 설명한 바와 같이, 워드 라인들, 비트 라인들(BL), 이들 사이에 연결된 메모리 셀들을 포함할 수 있다.
주변 회로 구조체(PS)는 제2 반도체 기판(200) 상에 형성된 코어 및 주변 회로들을 포함할 수 있다. 코어 및 주변 회로들은 도 1을 참조하여 설명된 로우 및 칼럼 디코더들(도 1의 2, 4), 센스 앰프(도 1의 3), 및 제어 로직(도 1의 5)을 포함할 수 있다.
셀 어레이 구조체(CS)의 최상층에 하부 금속 패드들(LMP)이 제공될 수 있다. 하부 금속 패드들(LMP)은 메모리 셀 어레이(도 1의 1)와 전기적으로 연결될 수 있다. 주변 회로 구조체(PS)의 최상층에 상부 금속 패드들(UMP)이 제공될 수 있다. 상부 금속 패드들(UMP)은 코어 및 주변 회로들(도 1의 2, 3, 4, 5)과 전기적으로 연결될 수 있다.
하부 및 상부 금속 패드들(LMP, UMP)은 실질적으로 동일한 크기 및 배열을 가질 수 있다. 하부 및 상부 금속 패드들(LMP, UMP)은 예를 들어, 구리(Cu), 알루미늄(Al), 니켈(Ni), 코발트(Co), 텅스텐(W), 티타늄(Ti), 주석(Sn) 또는 이들의 합금을 포함할 수 있다.
본 발명의 실시예들에 따른 반도체 메모리 장치는 제1 반도체 기판(100) 상에 메모리 셀들을 포함하는 셀 어레이 구조체(CS)를 형성하고, 제1 반도체 기판(100)과 다른 제2 반도체 기판(200) 상에 코어 및 주변 회로들을 포함하는 주변 회로 구조체(PS)를 형성한 후, 제1 반도체 기판(100)과 제2 반도체 기판(200)을 본딩(bonding)방식으로 서로 연결하여 형성될 수 있다. 다시 말해, 셀 어레이 구조체(CS)의 하부 금속 패드들(LMP)과 주변 회로 구조체(PS)의 상부 금속 패드들(UMP)은 본딩 방식에 의해 전기적으로 및 물리적으로 서로 연결될 수 있다.
즉, 하부 금속 패드들(LMP)은 상부 금속 패드들(UMP)과 직접 접촉할 수 있다.
도 4는 본 발명의 일 실시예에 따른 메모리 장치의 평면도이다. 도 5는 도 4의 I-I'을 따라 자른 단면도이다. 도 6은 도 4의 II-II'선을 따라 자른 단면도이다. 도 4 내지 도 6은 설명의 편의를 위하여 일부 구성요소만 도시하였다.
도 4 내지 도 6을 동시에 참고로 하면, 제1 방향(D1)을 따라 복수의 비트 라인(BL)이 위치한다. 비트 라인(BL)은 제2 방향(D2)으로 서로 이격될 수 있다. 도 5를 참고로 하면, 서로 이격된 비트 라인(BL) 사이에 절연층(110)이 위치할 수 있다.
비트 라인(BL)은, 예를 들어, 도핑된 폴리실리콘, 금속, 도전성 금속 질화물, 도전성 금속 실리사이드, 도전성 금속 산화물, 또는 이들의 조합을 포함할 수 있다. 비트 라인(BL)은 도핑된 폴리실리콘, Al, Cu, Ti, Ta, Ru, W, Mo, Pt, Ni, Co, TiN, TaN, WN, NbN, TiAl, TiAlN, TiSi, TiSiN, TaSi, TaSiN, RuTiN, NiSi, CoSi, IrOx, RuOx, 또는 이들의 조합으로 이루어질 수 있으나, 이에 한정되는 것은 아니다. 비트 라인(BL)은 전술한 물질들의 단일층 또는 다중층을 포함할 수 있다. 일부 실시예들에서, 비트 라인(BL)은 2차원 반도체 물질을 포함할 수 있고, 예를 들어, 상기 2차원 반도체 물질은 그래핀(graphene), 탄소 나노튜브(carbon nanotube) 또는 이들의 조합을 포함할 수 있다.
절연층(110)은 실리콘 산화물, 실리콘 산질화물, 실리콘 질화물, 및 실리콘 산화물보다 유전 상수(dielectric constant)가 작은 저유전율(low-k) 물질 중 적어도 하나를 포함할 수 있다.
도 5 및 도 6을 참고로 하면, 비트 라인(BL) 및 절연층(110)은 리세스를 포함할 수 있고, 리세스 내에 게이트 절연 패턴(701) 및 채널 패턴(450)이 위치할 수 있다. 본 명세서에서는 설명의 편의를 위하여 비트 라인(BL)의 구성을 간단하게 도시하였으나, 비트 라인(BL)은 주변 회로 배선들 및 주변회로 콘택 플러그들을 통해 코어 및 주변 회로들과 연결되어 위치할 수 있다.
채널 패턴(450)이 비트 라인(BL) 상에 위치할 수 있다. 채널 패턴(450))은 각 비트 라인(BL) 상에서 제1 방향(D1) 및 제2 방향(D2)으로 서로 이격될 수 있다. 즉, 채널 패턴(450)은 서로 교차하는 제1 방향(D1) 및 제2 방향(D2)을 따라 2차원적으로 배열될 수 있다.
도 5를 참고로 하면, 각각의 채널 패턴(450)은 서로 이격되어 위치할 수 있다. 즉, 도 5에 도시된 바와 같이 채널 패턴(450)은 하면이 비트 라인(BL)과 접하고 있으며, 제1 방향(D1)으로 서로 마주하는 채널 패턴(450)이 연결되어 있지 않을 수 있다. 도 5에 도시된 바와 같이 채널 패턴(450)은 게이트 절연 패턴(701)의 하부와 중첩하지 않도록 위치할 수 있다. 이는 이후 별도로 설명하겠으나, 본 실시예에 따른 반도체 메모리 장치의 제조 방법이 희생층을 제거한 자리에 채널 패턴(450)을 형성하기 때문에 도출되는 구조이다.
채널 패턴(450)은 산화물 반도체를 포함할 수 있고, 예를 들어, 상기 산화물 반도체는 InxGayZnzO, InxGaySizO, InxSnyZnzO, InxZnyO, ZnxO, ZnxSnyO, ZnxOyN, ZrxZnySnzO, SnxO, HfxInyZnzO, GaxZnySnzO, AlxZnySnzO, YbxGayZnzO, InxGayO 또는 이들의 조합을 포함할 수 있다. 일 예로, 채널 패턴(450)은 IGZO(Indium Gallium Zinc Oxide)를 포함할 수 있다. 채널 패턴(450)은 상기 산화물 반도체의 단일층 또는 다중층을 포함할 수 있다. 채널 패턴(450)은 비정질, 결정질, 또는 다결정의 산화물 반도체를 포함할 수 있다. 일부 실시예들에서, 채널 패턴(450)은 실리콘의 밴드갭 에너지보다 더 큰 밴드갭 에너지를 가질 수 있다. 예를 들어, 채널 패턴(450)은 약 1.5eV 내지 5.6 eV의 밴드갭 에너지를 가질 수 있다. 예를 들어, 채널 패턴(450)은 약 2.0 eV 내지 4.0 eV의 밴드갭 에너지를 가질 때 최적의 채널 성능을 가질 수 있다. 예를 들어, 채널 패턴(450)은 다결정 또는 비정질일수 있으나, 이에 한정되는 것은 아니다. 예시적인 실시예들에서, 채널 패턴(450)은 2차원 반도체 물질을 포함할 수 있고, 예를 들어, 상기 2차원 반도체 물질은 그래핀(graphene), 탄소 나노튜브(carbon nanotube) 또는 이들의 조합을 포함할 수 있다.
도 4를 참고로 하면, 워드 라인(801)이 비트 라인(BL)을 가로질러 제2 방향(D2)으로 연장될 수 있으며, 제1 방향(D1)을 따라 번갈아 배열될 수 있다.
워드 라인(801)은 예를 들어, 도핑된 폴리실리콘, 금속, 도전성 금속 질화물, 도전성 금속 실리사이드, 도전성 금속 산화물, 또는 이들의 조합을 포함할 수 있다. 워드 라인(801)은 도핑된 폴리실리콘, Al, Cu, Ti, Ta, Ru, W, Mo, Pt, Ni, Co, TiN, TaN, WN, NbN, TiAl, TiAlN, TiSi, TiSiN, TaSi, TaSiN, RuTiN, NiSi, CoSi, IrOx, RuOx, 또는 이들의 조합으로 이루어질 수 있으나, 이에 한정되는 것은 아니다. 워드 라인(801)은 전술한 물질들의 단일층 또는 다중층을 포함할 수 있다. 일부 실시예들에서, 워드 라인(801)은 2차원 반도체 물질을 포함할 수 있고, 예를 들어, 상기 2차원 반도체 물질은 그래핀(graphene), 탄소 나노튜브(carbon nanotube) 또는 이들의 조합을 포함할 수 있다.
게이트 절연 패턴(701)은 채널 패턴(450)과 워드 라인(801) 사이에 위치할 수 있다. 도 4에 도시된 바와 같이 게이트 절연 패턴(701)은 제2 방향(D2)을 따라 위치할 수 있으며, 제1 방향(D1)으로 서로 이격되어 위치할 수 있다. 도 5에 도시된 바와 같이 평면상 제1 방향(D1)으로 서로 마주하는 게이트 절연 패턴(701)은 하나로 연결되어 있을 수 있다. 즉 게이트 절연 패턴(701)은 세로부 및 가로부를 포함하고, 가로부를 통해 양쪽에 위치하는 세로부가 연결될 수 있다.
게이트 절연 패턴(701)은 실리콘 산화막, 실리콘 산질화막, 실리콘 산화막보다 높은 유전 상수를 가지는 고유전막, 또는 이들의 조합으로 이루어질 수 있다. 상기 고유전막은 금속 산화물 또는 금속 산화 질화물로 이루어질 수 있다. 예를 들면, 게이트 절연층막으로서 사용 가능한 고유전막은 HfO2, HfSiO, HfSiON, HfTaO, HfTiO, HfZrO, ZrO2, Al2O3, 또는 이들의 조합으로 이루어질 수 있으나, 이에 한정되는 것은 아니다
도 4 및 도 5를 참고로 하면, 게이트 절연 패턴(701)과 비트 라인(BL) 사이 및 게이트 절연 패턴(701)과 채널 패턴(450) 사이에 층간막(601)이 위치할 수 있다. 층간막(601)은 실리콘 산화물을 포함할 수 있다. 그러나 이는 일 예시일 뿐, 층간막(601)은 실리콘 질화물 대비 높은 식각 선택비를 갖는 유전 물질을 포함할 수 있다. 층간막(601)은 실시예에 따라 생략될 수 있다.
도 4 및 도 5를 동시에 참고로 하면, 서로 마주하는 게이트 절연 패턴(701) 사이의 공간에 내부 절연 패턴(901) 및 제3 절연 패턴(203)이 위치할 수 있다. 제3 절연 패턴(203)은 게이트 절연 패턴(701), 워드 라인(801)의 일면에 위치할 수 있다. 제3 절연 패턴(203)이 형성된 빈 공간을 내부 절연 패턴(901)이 채울 수 있다.
내부 절연 패턴(901) 및 제3 절연 패턴(203)은 실리콘 산화물, 실리콘 산질화물, 실리콘 질화물, 및 실리콘 산화물보다 유전 상수(dielectric constant)가 작은 저유전율(low-k) 물질 중 적어도 하나를 포함할 수 있다. 구체적으로, 내부 절연 패턴(901)은 실리콘 산화물을 포함하고, 제3 절연 패턴(203)은 실리콘 질화물을 포함할 수 있다.
즉, 도 5에 도시된 바와 같이, 게이트 절연 패턴(701)의 내측면에 워드 라인(801), 내부 절연 패턴(901) 및 제3 절연 패턴(203)이 위치할 수 있다.
도 5를 참고로 하면 채널 패턴(450) 사이에 제1 절연 패턴(201)이 위치할 수 있다. 도 5에 도시된 바와 같이 제1 절연 패턴(201)은 채널 패턴(450) 사이의 공간을 채우면서 위치할 수 있다.
제1 절연 패턴(201)은 실리콘 산화물, 실리콘 산질화물, 실리콘 질화물, 및 실리콘 산화물보다 유전 상수(dielectric constant)가 작은 저유전율(low-k) 물질 중 적어도 하나를 포함할 수 있다. 일례로, 제1 절연 패턴(201)은 실리콘 질화물을 포함할 수 있다. 제3 절연 패턴(203) 및 제1 절연 패턴(201)은 동일한 물질을 포함할 수 있으나 이에 제한되는 것은 아니다.
도 5를 참고로 하면, 채널 패턴(450)의 최상면은 제1 절연 패턴(201)의 최상면 및 게이트 절연 패턴(701)의 최상면으로부터 리세스 되어 위치할 수 있다. 이후 도 9에서 별도로 설명하겠으나, 채널 패턴(450)의 리세스 영역에서 랜딩 패드와 채널 패턴이 접촉할 수 있다.
도 7은 도 4에서 A로 표시한 영역을 도시한 것이다. 도 7을 참고로 하면, 채널 패턴(450)의 상면에 경계면(451)이 시인될 수 있다. 이는 본 실시예에 따른 제조 방법으로 인해 도출되는 구조적 특징이다. 이후 도면을 통해 상세하게 설명하겠으나, 본 실시예에 따른 반도체 메모리 장치는 별도의 희생층을 형성한 후 희생층을 제거한 자리에 채널 패턴(450)을 형성한다. 따라서 채널 패턴(450)은 희생층이 제거된 깊고 좁은 공간 내에 형성되어야 하고, 이러한 형성 과정이 용이하지 않기 때문에 채널 패턴(450)이 균일하게 형성되지 않을 수 있다. 따라서 상부에서 채널 패턴(450)의 경계면(451)이 시인될 수 있다.
도 7에 도시된 바와 같이 채널 패턴(450)의 평면상 형상은 사각형일 수 있다. 그러나 이는 일 예시일 뿐이며, 채널 패턴(450)의 평면상 형상은 사다리꼴 또는 이외 다른 형상일 수 있다.
또한, 채널 패턴(450) 내부에 보이드(452)가 형성될 수도 있다. 도 8은 다른 실시예에 대하여 도 5와 동일한 단면을 도시한 것이다. 도 8을 참고로 하면 본 실시예에 따른 반도체 메모리 장치는 채널 패턴(450) 내부에 보이드(452)를 포함한다는 점을 제외하고는 도 5의 실시예와 동일하다. 동일한 구성요소에 대한 구체적인 설명은 생략한다. 도 8에 도시된 바와 같이 본 실시예에 따른 반도체 메모리 장치는 채널 패턴(450) 내부에 보이드(452)를 포함한다. 보이드(452)는 채널 패턴 물질이 형성되지 않고 비어있는 부분이다. 앞서 설명한 바와 같이 본 실시예에 따른 반도체 메모리 장치는 희생층을 먼저 형성한 후, 희생층을 제거한 자리에 채널 패턴을 형성한다. 따라서 좁고 깊은 공간에 채널 패턴 물질이 채워지게 되고, 좁고 깊은 형상 때문에 일부 영역에서 채널 패턴 물질이 충분히 채워지지 못하고 보이드가 형성될 수 있다.
도 9는 다른 실시예에 대하여 도 5와 동일한 영역을 도시한 것이다. 도 9를 참고로 하면 본 실시예에 따른 반도체 메모리 장치는 랜딩 패드(LP)를 더 포함한다는 점을 제외하고는 도 5의 실시예와 동일하다. 동일한 구성요소에 대한 구체적인 설명은 생략한다.
랜딩 패드(LP)는 채널 패턴(450) 위에 위치하여 채널 패턴(450)과 직접 접촉할 수 있다. 랜딩 패드(LP)는, 평면적 관점에서, 원형, 타원형, 직사각형, 정사각형, 마름모형, 육각형 등 다양한 형태를 가질 수 있다.
랜딩 패드들(LP)은 도핑된 폴리실리콘, Al, Cu, Ti, Ta, Ru, W, Mo, Pt, Ni, Co, TiN, TaN, WN, NbN, TiAl,TiAlN, TiSi, TiSiN, TaSi, TaSiN, RuTiN, NiSi, CoSi, IrOx, RuOx, 또는 이들의 조합으로 이루어질 수 있으나, 이에 한정되는 것은 아니다. 도시되지는 않았으나, 데이터 저장 패턴이 랜딩 패드(LP) 상에 각각 배치될 수 있다. 일 예에 따르면, 데이터 저장 패턴(DSP)은 캐패시터일 수 있으며, 하부 및 상부 전극들 이들 사이에 개재되는 캐패시터 유전막을 포함할 수 있다.
그러면 이하에서 다른 실시예에 따른 반도체 메모리 장치에 대하여 설명한다. 도 10은 다른 실시예에 따른 반도체 메모리 장치에 대하여 도 4와 동일한 영역을 도시한 것이다. 도 11은 도 10의 III-III'선을 따라 잘라 도시한 단면도이다. 도 12는 도 10의 IV-IV'선을 따라 잘라 도시한 단면도이다. 도 10 내지 도 12를 참고로 하면 본 실시예에 따른 반도체 메모리 장치는 채널 패턴(450)의 평면상 형상, 게이트 절연 패턴(701), 워드 라인(801), 내부 절연 패턴(901) 및 제3 절연 패턴(203)의 구체적인 형상을 제외하고는 도 4 내지 도 7의 실시예와 동일하다. 동일한 구성요소에 대한 구체적인 설명은 생략한다.
도 10을 참고로 하면, 채널 패턴(450)의 평면상 형상은 반원일 수 있다. 이는 이후 별도로 설명하겠으나, 본 실시예에 따른 반도체 메모리 장치의 제조 방법은 원형의 개구부를 형성한 후 채널 패턴을 형성하기 때문이다. 구체적인 제조 방법에 대하여는 후술한다. 도 10에서 채널 패턴의 형상을 제외하고 다른 구성요소에 대한 설명은 도 4에서와 동일한바, 동일한 구성요소에 대한 구체적인 설명은 생략한다.
도 11을 참고로 하면, 본 실시예에 따른 반도체 메모리 장치는 게이트 절연 패턴(701)의 하부 형상이 도 6과 상이할 수 있다. 즉, 도 6에서 게이트 절연 패턴(701)의 하부 형상은 비트 라인(BL)의 오목한 리세스를 따라 형성된 것으로 도시되었으나, 도 11의 실시예에서 게이트 절연 패턴(701) 하부 형상은 오목부와 돌출부를 모두 포함하는 형상일 수 있다. 그러나 이는 일 예시일 뿐이며, 게이트 절연 패턴(701)의 형상이 이에 제한되는 것은 아니다. 이후 별도로 설명하겠으나, 게이트 절연 패턴(701)의 하부 형상은 비트 라인(BL)의 식각 과정에서 형성되는 모양에 따라 달라질 수 있다.
도 11을 참고로 하면, 게이트 절연 패턴(701)의 일면에 워드 라인(801)이 위치할 수 있다. 워드 라인(801)은 게이트 절연 패턴(701)의 일 측면을 따라 제3 방향(D3)으로 위치할 수 있다. 워드 라인(801)에 대한 설명은 도 4에서 설명한 바와 동일한 바 생략한다.
서로 연결된 게이트 절연 패턴(701) 사이의 공간에 내부 절연 패턴(901)이 위치할 수 있다. 내부 절연 패턴(901)의 일부 영역은 워드 라인(801)과 접하지 않고 이격되어 있을 수 있다. 내부 절연 패턴(901)과 워드 라인(801) 사이의 이격 영역에 제3 절연 패턴(203)이 위치할 수 있다. 제3 절연 패턴(203)은 내부 절연 패턴(901) 상부를 캐핑할 수 있다. 즉 본 실시예에서 제3 절연 패턴(203)은 내부 절연 패턴(901)의 상면 및 측면에 위치할 수 있다. 따라서 도 6의 실시예와 다르게 내부 절연 패턴(901)의 상면이 노출되지 않을 수 있다.
또한, 게이트 절연 패턴(701)의 외측면에 채널 패턴(450)이 위치할 수 있다. 채널 패턴(450)은 게이트 절연 패턴(701)의 측면을 따라 제3 방향(D3)으로 위치할 수 있으며, 도 11에 도시된 바와 같이 제1 방향(D1)으로 서로 마주하는 채널 패턴(450)은 연결되어 있지 않을 수 있다. 즉, 도 6의 실시예에서와 동일하게 채널 패턴(450)은 게이트 절연 패턴(701)의 하부와 중첩하지 않을 수 있다. 채널 패턴(450)의 평면상 형상은 도 10에 도시된 바와 같이 반원형일 수 있다.
서로 이격된 채널 패턴(450) 사이에 제1 절연 패턴(201)이 위치할 수 있다.
도 11을 참고로 하면, 채널 패턴(450)의 최상면은 제3 절연 패턴(203), 제1 절연 패턴(201) 및 워드 라인(801)의 최상면보다 리세스 되어 있을 수 있다. 이후 별도로 설명하겠으나, 채널 패턴(450)의 리세스 영역에서 랜딩 패드와 채널 패턴이 접촉할 수 있다.
도 11에 도시된 바와 같이, 제3 절연 패턴(203)의 상면 및 워드 라인(801)의 상면은 오목한 곡면을 이룰 수 있다. 이는 제조 공정상 도출되는 특징일 수 있다. 그러나 본 발명이 이에 제한되는 것은 아니며, 제3 절연 패턴(203) 및 워드 라인(801)의 상면의 형상은 다양할 수 있다.
도 12는 도 10의 IV-IV'선을 따라 잘라 도시한 단면으로, 제2 방향(D2)을 따라 이격된 비트 라인(BL) 위에 제2 방향(D2)을 따라 게이트 절연 패턴(701)이 위치한다. 게이트 절연 패턴(701) 위에 제2 방향(D2)을 따라 내부 절연 패턴(901)이 위치하고, 내부 절연 패턴(901) 위에 제3 절연 패턴(203)이 위치할 수 있다.
도 13은 도 10에서 B로 표시한 영역을 도시한 것이다. 도 13을 참고로 하면, 채널 패턴(450)의 상면에 경계면(451)이 시인될 수 있다. 이는 본 실시예에 따른 제조 방법으로 인해 도출되는 구조적 특징이다. 앞서 도 7에서 설명한 바와 같이 본 실시예에 따른 반도체 메모리 장치는 별도의 희생층을 형성한 후 희생층을 제거한 자리에 채널 패턴(450)을 형성한다. 따라서 채널 패턴(450)은 희생층이 제거된 깊고 좁은 공간 내에 형성되어야 하고, 이러한 과정이 용이하지 않기 때문에 채널 패턴(450)이 균일하게 형성되지 않을 수 있다. 따라서 상부에서 채널 패턴(450)의 경계면(451)이 시인될 수 있다.
또한, 채널 패턴(450) 내부에 보이드(452)가 형성될 수도 있다. 도 14는 다른 실시예에 대하여 도 11 동일한 단면을 도시한 것이다. 도 14를 참고로 하면 본 실시예에 따른 반도체 메모리 장치는 채널 패턴(450) 내부에 보이드(452)를 포함한다는 점을 제외하고는 도 11 실시예와 동일하다. 동일한 구성요소에 대한 구체적인 설명은 생략한다. 도 14에 도시된 바와 같이 본 실시예에 따른 반도체 메모리 장치는 채널 패턴(450) 내부에 보이드(452)를 포함한다. 보이드(452)는 채널 패턴 물질이 형성되지 않고 비어있는 부분이다. 앞서 설명한 바와 같이 본 실시예에 따른 반도체 메모리 장치는 희생층을 먼저 형성한 후, 희생층을 제거한 자리에 채널 패턴을 형성한다. 따라서 좁고 깊은 공간에 채널 패턴 물질이 채워지게 되고, 좁고 깊은 형상 때문에 일부 영역에서 채널 패턴이 채워지지 못하고 보이드가 형성될 수 있다.
도 15는 다른 실시예에 대하여 도 11과 동일한 단면을 도시한 것이다. 도 15를 참고로 하면 본 실시예에 따른 반도체 메모리 장치는 랜딩 패드(LP)를 더 포함한다는 점을 제외하고는 도 11의 실시예와 동일하다. 동일한 구성요소에 대한 구체적인 설명은 생략한다.
랜딩 패드(LP)는 채널 패턴(450) 위에 위치하여 채널 패턴(450)과 직접 접촉할 수 있다. 랜딩 패드(LP)는, 평면적 관점에서, 원형, 타원형, 직사각형, 정사각형, 마름모형, 육각형 등 다양한 형태를 가질 수 있다.
랜딩 패드들(LP)은 도핑된 폴리실리콘, Al, Cu, Ti, Ta, Ru, W, Mo, Pt, Ni, Co, TiN, TaN, WN, NbN, TiAl,TiAlN, TiSi, TiSiN, TaSi, TaSiN, RuTiN, NiSi, CoSi, IrOx, RuOx, 또는 이들의 조합으로 이루어질 수 있으나, 이에 한정되는 것은 아니다. 도시되지는 않았으나, 데이터 저장 패턴이 랜딩 패드(LP) 상에 각각 배치될 수 있다. 일 예에 따르면, 데이터 저장 패턴(DSP)은 캐패시터일 수 있으며, 하부 및 상부 전극들 이들 사이에 개재되는 캐패시터 유전막을 포함할 수 있다.
도 16은 다른 실시예에 대하여 도 11과 동일한 단면을 도시한 것이다. 도 16을 참고로 하면 본 실시예에 따른 반도체 메모리 장치는 게이트 절연 패턴(701)의 하부 형상을 제외하고는 도 11과 동일하다. 동일한 구성요소에 대한 구체적인 설명은 생략한다. 도 16을 참고로 하면, 본 실시예에 따른 반도체 메모리 장치는 비트 라인(BL)의 오목한 리세스에 게이트 절연 패턴(701)이 형성되어 있다. 즉, 본 실시예에 따른 반도체 메모리 장치는 게이트 절연 패턴(701)의 하부 형상이 도 11과 상이하다.
도 17은 다른 실시예에 대하여 도 11과 동일한 단면을 도시한 것이다. 도 17을 참고로 하면 본 실시예에 따른 반도체 메모리 장치는 게이트 절연 패턴(701)의 하부 형상을 제외하고는 도 11과 동일하다. 동일한 구성요소에 대한 구체적인 설명은 생략한다. 도 17을 참고로 하면 본 실시예에 따른 게이트 절연 패턴(701)의 하면은 평평한 형상일 수 있다. 즉, 일 실시예에서 비트 라인(BL)의 리세스가 오목하거나 볼록한 모양이 아닌 사각의 평평한 형상일 수 있고, 이에 따라 게이트 절연 패턴(701)의 하면 또한 오목하거나 볼록하지 않고 평평한 형상일 수 있다. 즉, 이러한 게이트 절연 패턴(701)의 하부 형상은 실시예 및 제조 방법에 따라 달라질 수 있다.
그러면 이하에서 도면을 참고로 하여 본 실시예에 따른 반도체 메모리 장치의 제조 방법에 대하여 설명한다.
도 18 내지 도 57은 도 4 내지 도 6의 실시예에 따른 반도체 메모리 장치의 제조 공정을 단계별로 나타낸 것이다. 도 18 내지 도 57에서, 짝수 번호의 도면은 도 5와 동일한 영역을 도시한 단면이고, 홀수 번호의 도면은 도 6과 동일한 영역을 도시한 단면이다. 즉, 짝수 번호의 도면은 도 4의 제1 방향(D1)으로의 단면이고, 홀수 번호의 도면은 도 4의 제2 방향(D2)으로의 단면이다.
도 18 및 도 19를 참고로 하면, 비트 라인(BL) 위에 제1 절연 패턴(201)을 형성한다. 이때 제1 절연 패턴(201)은 전면에 형성될 수 있다. 제1 절연 패턴(201)은 실리콘 질화물을 포함할 수 있으나 이에 제한되는 것은 아니다.
다음, 도 20 및 도 21을 참고로 하면, 제1 절연 패턴(201) 위에 마스크(301)를 위치시킨다. 이때 마스크(301)는 제2 방향(D2)을 따라 선형으로 위치할 수 있다. 따라서, 제1 방향(D1)으로의 단면인 도 20에는 마스크(301)가 이격되어 도시되었고, 도 21은 마스크(301)가 위치하지 않는 영역의 제2 방향(D2)으로의 단면인바 마스크(301)가 도시되지 않았다.
다음, 도 22 및 도 23을 참고로 하면, 마스크(301)를 이용하여 제1 절연 패턴(201)을 패터닝한다. 이때 마스크(301)와 중첩하지 않는 제1 절연 패턴(201)이 제거된다. 따라서 도 22에서는 마스크(301)와 중첩하는 제1 절연 패턴(201)이 남게 되고, 도 23은 마스크(301)가 위치하지 않은 단면인바 제1 절연 패턴(201)이 모두 제거되었다. 도 22를 참고로 하면, 이 과정을 통해 서로 제1 방향(D1)으로 이격된 복수개의 제1 절연 패턴(201)이 형성된다.
다음, 도 24 및 도 25를 참고로 하면 추가 식각을 통해 비트 라인(BL)에 리세스를 형성한다. 도 24에서 리세스는 오목한 곡면으로 도시되었으나 이는 일 예시이며, 리세스의 형상은 도 24에 도시된 모양에 제한되지 않는다.
다음, 도 26 및 도 27을 참고로 하면, 마스크(301)를 제거하고 희생층(401)을 형성한다. 도 26에 도시된 바와 같이 희생층(401)은 비트 라인(BL) 및 제1 절연 패턴(201)의 전면을 커버하면서 위치할 수 있다. 도 27에 도시된 바와 같이 비트 라인(BL)위에 별도의 구조물이 위치하지 않는 단면에서는 희생층(401)이 전면에 형성될 수 있다. 희생층(401) 물질은 유기물 또는 무기물일 수 있다. 희생층(401)은 식각 공정을 통해 제거될 수 있는 물질이라면 제한 없이 사용 가능하다.
다음, 도 28 및 도 29를 참고로 하면, 희생층(401)의 상면을 식각한다. 이때 식각은 비등방성 식각일 수 있고, 따라서 희생층(401)의 상면 및 하면만 식각되고 측면은 상대적으로 덜 식각될 수 있다. 즉, 도 28에 도시된 바와 같이 비등방성 식각에 의해 희생층(401)의 상면이 식각되어 제거될 수 있다. 따라서, 제1 절연 패턴(201)의 상면이 희생층(401)에 의해 커버되지 않고 노출될 수 있다. 마찬가지로, 비트 라인(BL) 리세스를 커버하고 있던 희생층(401)도 식각되어, 비트 라인(BL) 리세스 상면이 희생층(401)에 의해 커버되지 않고 노출될 수 있다. 본 단계의 식각을 통해, 희생층(401)은 제1 절연 패턴(201)의 측면에 수직으로 위치하는 형상을 가질 수 있다. 이는 이후 형성되는 채널 패턴의 형상과 동일하다.
다음, 도 30 및 도 31을 참고로 하면, 비트 라인(BL)을 추가 식각하여 리세스를 앞선 단계보다 더 깊게 형성할 수 있다. 본 단계에서 추가 식각을 통해, 희생층(401)의 최하면보다 리세스의 최하면이 더 낮은 위치에 위치할 수 있다. 다만 이는 선택적인 공정으로, 실시예에 따라 생략될 수 있다.
다음, 도 32 및 도 33을 참고로 하면 스핀 코팅막(501)을 형성한다. 도 32를 참고로 하면 스핀 코팅막(501)은 제1 절연 패턴(201) 사이의 공간을 채우면서 형성될 수 있다. 도 33의 단면에서, 스핀 코팅막(501)은 희생층(401) 전면에 형성될 수 있다.
다음, 도 34 및 도 35를 참고로 하면, 스핀 코팅막(501) 위에 마스크(302)를 위치시킨다. 이때 마스크(302)는 평면상 제1 방향(D1)을 따라 위치할 수 있다. 따라서, 도 34는 도 4의 제1 방향(D1)으로의 단면인바 마스크(302)가 전면에 위치하는 것으로 도시되었다. 도 35는 도 4의 제2 방향(D2)으로의 단면인바, 마스크(302)가 위치하는 영역과 위치하지 않는 영역이 모두 도시되었다.
다음, 도 36 및 도 37을 참고로 하면, 마스크(302)에 의해 커버되지 않은 스핀 코팅막(501) 및 희생층(401)을 식각하고 마스크(302)를 제거한다. 이에 도 37을 참고로 하면, 기존 단계에서 제2 방향(D2)으로 서로 연결되어 있던 희생층(401)이 식각 공정에 의해 서로 분리된다. 즉, 본 단계에서 희생층(401)이 제1 방향(D1) 및 제2 방향(D2)으로 서로 분리될 수 있다.
다음, 도 38 및 도 39를 참고로 하면, 층간막(601)을 형성한다. 층간막(601)은 제1 절연 패턴(201) 및 희생층(401) 전면에 형성될 수 있다. 층간막(601)은 층간 실리콘 산화물을 포함할 수 있다. 그러나 이는 일 예시일 뿐, 층간막(601)은 실리콘 질화물 대비 높은 식각 선택비를 갖는 유전 물질을 포함할 수 있다.
다음, 도 40 및 도 41을 참고로 하면 게이트 절연 패턴(701)을 형성한다. 게이트 절연 패턴(701)은 층간막(601)이 형성된 영역 전체에 형성될 수 있다. 게이트 절연 패턴(701)은 실리콘 산화막, 실리콘 산질화막, 실리콘 산화막보다 높은 유전 상수를 가지는 고유전막, 또는 이들의 조합으로 이루어질 수 있다. 상기 고유전막은 금속 산화물 또는 금속 산화 질화물로 이루어질 수 있다. 예를 들면, 게이트 절연 패턴으로 사용 가능한 고유전막은 HfO2, HfSiO, HfSiON, HfTaO, HfTiO, HfZrO, ZrO2, Al2O3, 또는 이들의 조합으로 이루어질 수 있으나, 이에 한정되는 것은 아니다.
다음, 도 42 및 도 43을 참고로 하면 워드 라인(801) 및 제2 절연 패턴(202)을 형성한다. 워드 라인(801)은 예를 들어, 도핑된 폴리실리콘, 금속, 도전성 금속 질화물, 도전성 금속 실리사이드, 도전성 금속 산화물, 또는 이들의 조합을 포함할 수 있다. 워드 라인(801)은 도핑된 폴리실리콘, Al, Cu, Ti, Ta, Ru, W, Mo, Pt, Ni, Co, TiN, TaN, WN, NbN, TiAl, TiAlN, TiSi, TiSiN, TaSi, TaSiN, RuTiN, NiSi, CoSi, IrOx, RuOx, 또는 이들의 조합으로 이루어질 수 있으나, 이에 한정되는 것은 아니다. 워드 라인(801)은 전술한 물질들의 단일층 또는 다중층을 포함할 수 있다. 일부 실시예들에서, 워드 라인(801)은 2차원 반도체 물질을 포함할 수 있고, 예를 들어, 상기 2차원 반도체 물질은 그래핀(graphene), 탄소 나노튜브(carbon nanotube) 또는 이들의 조합을 포함할 수 있다.
도 42를 참고로 하면 본 단계에서 워드 라인(801)은 전체 영역에서 하나로 연결되어 형성될 수 있다. 도 43을 참고로 하면, 도 43의 단면에서 희생층(401) 사이의 공간은 게이트 절연 패턴(701), 워드 라인(801)에 의해 채워질 수 있다.
다음, 도 44 및 도 45를 참고로 하면, 식각을 통해 제2 절연 패턴(202) 및 워드 라인(801)의 일부를 제거한다. 본 단계에서 식각은 비등방성 식각일 수 있으며, 따라서, 제2 절연 패턴(202) 및 워드 라인(801) 중 상면 및 하면에 위치하는 부분이 많이 식각되고, 측면에 위치하는 부분은 상대적으로 덜 식각될 수 있다. 도 44를 참고로 하면, 본 단계에서 제1 절연 패턴(201) 위에 위치하는 워드 라인(801) 및 제2 절연 패턴(202)이 식각되고 제1 절연 패턴(201)의 상면이 노출될 수 있다. 또한, 워드 라인(801) 및 게이트 절연 패턴(701)이 일부 식각되어 워드 라인(801)이 제1 방향(D1)으로 서로 분리되고 게이트 절연 패턴(701)에 리세스가 형성될 수 있다. 제2 절연 패턴(202)은 대부분 식각되지만, 워드 라인(801)의 측면에 일부 남아있을 수 있다. 이는 비등방성 식각에 의한 것으로, 제2 절연 패턴(202)은 워드 라인(801)의 측면을 보호할 수 있다. 도 45의 단면에서, 제2 절연 패턴(202)은 모두 제거되고, 워드 라인(801)은 일부 식각되어 게이트 절연 패턴(701) 사이의 공간에 워드 라인(801) 일부가 남아있을 수 있다.
다음, 도 46 및 도 47을 참고로 하면 제3 절연 패턴(203)을 형성하고, 내부 절연 패턴(901)을 형성한다. 본 단계에서 형성된 제3 절연 패턴(203)은 앞선 단계에서 형성된 제2 절연 패턴(202)과 동일한 물질을 포함할 수 있으며, 본 단계에서 제2 절연 패턴(202)과 제3 절연 패턴(203)은 하나로 연결될 수 있다. 이에 하나로 연결된 제3 절연 패턴(203)으로 시인될 수 있다. 제3 절연 패턴(203)이 형성된 공간 사이에 내부 절연 패턴(901)이 형성될 수 있다. 도 46을 참고로 하면 내부 절연 패턴(901)은 서로 마주하는 제3 절연 패턴(203) 사이의 공간을 일부 채우면서 위치할 수 있다. 즉 내부 절연 패턴(901)의 최상면은 제3 절연 패턴(203)의 최상면보다 아래에 위치할 수 있다. 도 47을 참고로 하면, 제3 절연 패턴(203)은 게이트 절연 패턴(701) 사이의 공간을 채우고 게이트 절연 패턴(701)의 상면을 커버할 수 있다. 내부 절연 패턴(901)은 실리콘 산화물을 포함할 수 있으나, 이에 제한되는 것은 아니다.
다음, 도 48 및 도 49를 참고로 하면 제4 절연 패턴(204)을 형성한다. 제4 절연 패턴(204)은 앞선 단계에서 형성된 제3 절연 패턴(203)과 동일한 물질을 포함할 수 있으며, 본 단계에서 제4 절연 패턴(204)과 제3 절연 패턴(203)은 하나로 연결될 수 있다. 도 48을 참고로 하면, 제4 절연 패턴(204)이 내부 절연 패턴(901)의 상면을 커버할 수 있다.
다음 도 50 및 도 51을 참고로 하면, 제4 절연 패턴(204)의 상면을 식각한다. 본 단계의 식각으로 희생층(401), 층간막(601), 게이트 절연 패턴(701)의 상부 또한 식각될 수 있다.
도 50에 도시된 바와 같이 본 단계에서 희생층(401) 상부의 제4 절연 패턴(204)이 제거되고 희생층(401) 상부가 노출된다. 다만 본 단계에서, 내부 절연 패턴(901) 상부에 위치하는 제4 절연 패턴(204)은 전부 식각되지 않고 남아있으면서 내부 절연 패턴(901) 상부를 캐핑할 수 있다.
다음 도 52 및 도 53을 참고로 하면, 희생층(401)을 제거하고 개구부(OP)를 형성한다. 본 단계에서 희생층(401)의 제거는 희생층(401)만 선택적으로 식각하는 방법으로 이루어질 수 있다. 도 52를 참고로 하면, 희생층(401)이 제거된 영역에 개구부(OP)가 형성된다. 즉, 게이트 절연 패턴(701)과 제1 절연 패턴(201) 사이에 개구부(OP)가 형성된다. 또한 도 53을 참고로 하면, 희생층(401)이 제거된 영역에 개구부(OP)가 형성된다. 즉, 게이트 절연 패턴(701) 사이의 영역에 개구부(OP)가 형성된다.
다음, 도 54 및 도 55를 참고로 하면 희생층(401)이 제거된 개구부(OP)에 채널 패턴(450)을 형성한다. 채널 패턴(450)은 산화물 반도체를 포함할 수 있다. 예를 들어, 상기 산화물 반도체는 InxGayZnzO, InxGaySizO, InxSnyZnzO, InxZnyO, ZnxO, ZnxSnyO, ZnxOyN, ZrxZnySnzO, SnxO, HfxInyZnzO, GaxZnySnzO, AlxZnySnzO, YbxGayZnzO, InxGayO 또는 이들의 조합을 포함할 수 있다. 일 예로, 채널 패턴(450)은 IGZO(Indium Gallium Zinc Oxide)를 포함할 수 있다. 채널 패턴(450)은 상기 산화물 반도체의 단일층 또는 다중층을 포함할 수 있다. 채널 패턴(450)은 비정질, 결정질, 또는 다결정의 산화물 반도체를 포함할 수 있다. 일부 실시예들에서, 채널 패턴(450)은 실리콘의 밴드갭 에너지보다 더 큰 밴드갭 에너지를 가질 수 있다. 예를 들어, 채널 패턴(450)은 약 1.5eV 내지 5.6 eV의 밴드갭 에너지를 가질 수 있다. 예를 들어, 채널 패턴(450)은 약 2.0 eV 내지 4.0 eV의 밴드갭 에너지를 가질 때 최적의 채널 성능을 가질 수 있다. 예를 들어, 채널 패턴(450)은 다결정 또는 비정질일수 있으나, 이에 한정되는 것은 아니다. 예시적인 실시예들에서, 채널 패턴(450)은 2차원 반도체 물질을 포함할 수 있고, 예를 들어, 상기 2차원 반도체 물질은 그래핀(graphene), 탄소 나노튜브(carbon nanotube) 또는 이들의 조합을 포함할 수 있다.
앞서 설명한 바와 같이 희생층(401)이 제거된 개구부(OP)는 좁고 깊은 형상을 갖기 때문에, 채널 패턴(450) 물질이 개구부(OP) 내에 균일하게 형성되지 못할 수 있다. 따라서 도 7에 도시된 바와 같이 채널 패턴(450) 상면에 경계면(451)이 시인되거나, 도 8에 도시된 바와 같이 채널 패턴(450) 내부에 보이드(452)가 형성될 수 있다.
다음 도 56 및 도 57을 참고로 하면, 채널 패턴(450) 일부를 식각하여 리세스를 형성한다. 도 56에 도시된 바와 같이 본 단계에서 채널 패턴(450) 일부가 식각되어 채널 패턴(450)의 최상면이 제1 절연 패턴(201)의 최상면보다 아래에 위치할 수 있다. 마찬가지로 도 57에 도시된 바와 같이 채널 패턴(450)의 상면이 일부 식각되어, 게이트 절연 패턴(701)의 상면보다 아래에 위치할 수 있다. 도시하지는 않았으나, 이후 공정에서 랜딩 패드가 형성되고, 랜딩 패드와 채널 패턴(450)이 접할 수 있다.
그러면 이하에서 도 58 내지 도 81을 참고로 하여 다른 일 실시예에 따른 반도체 메모리 장치의 제조 방법에 대하여 설명한다. 도 58 내지 도 81은 도 1O 내지 도 12의 실시예에 따른 반도체 메모리 장치의 제조 공정을 단계별로 나타낸 것이다. 도 58 내지 도 81에서, 짝수 번호의 도면은 도 11과 동일한 영역을 도시한 단면이고, 홀수 번호의 도면은 도 12와 동일한 영역을 도시한 단면이다. 즉, 짝수 번호의 도면은 도 10의 제1 방향(D1)으로의 단면이고, 홀수 번호의 도면은 도 10의 제2 방향(D2)으로의 단면이다.
도 58 및 도 59를 참고로 하면, 비트 라인(BL) 위에 제1 절연 패턴(201)을 형성한다. 이때 제1 절연 패턴(201)은 전면에 형성될 수 있다. 제1 절연 패턴(201)은 실리콘 질화물을 포함할 수 있으나 이에 제한되는 것은 아니다. 또한, 제1 절연 패턴(201) 위에 마스크(301)를 위치시킨다. 이때 마스크(301)는 복수개의 원형 개구를 포함할 수 있다. 도 58에는 마스크(301)의 개구가 도시되었고, 도 59는 마스크(301)의 개구가 위치하지 않는 단면인바 개구가 도시되지 않았다. 즉, 본 단계에서 마스크(301)의 형상은 평면상 복수개의 원형 개구부가 위치하는 형상일 수 있다.
다음 도 60 및 도 61을 참고로 하면, 마스크(301)와 중첩하지 않는 제1 절연 패턴(201) 및 비트 라인(BL) 일부를 식각한다. 도 60을 참고로 하면, 마스크(301)의 개구와 중첩하던 제1 절연 패턴(201)이 식각된다. 이 과정에서 비트 라인(BL) 일부도 식각되어 리세스가 형성될 수 있다. 앞서 설명한 바와 같이 마스크(301)의 개구부 형상은 원형인바, 제1 절연 패턴(201) 또한 원형으로 식각될 수 있다. 도 61의 단면은 마스크(301)와 중첩하는 영역인바 제1 절연 패턴(201)의 식각이 이루어지지 않는다.
다음 도 62 및 도 63을 참고로 하면, 제1 절연 패턴(201)의 개구부에 희생층(401)을 채운다. 희생층(401)을 전면에 형성한 후 식각하는 공정을 통해 제1 절연 패턴(201) 개구에 희생층(401)을 형성할 수 있다. 도 62에 도시된 바와 같이 희생층(401)의 상면은 원형의 오목한 곡면을 가질 수 있다. 그러나 이는 일 예시일 뿐 본 발명이 이러한 형상에 제한되는 것은 아니다. 희생층(401) 물질은 유기물 또는 무기물일 수 있다. 희생층(401)은 식각 공정을 통해 제거될 수 있는 물질이라면 제한 없이 사용 가능하다.
다음 도 64 및 도 65를 참고로 하면, 희생층(401) 및 제1 절연 패턴(201) 위에 마스크(302)를 위치시킨다. 이때 마스크(302)는 도 10의 제2 방향(D2)을 따라 위치할 수 있다. 도 64는 제1 방향(D1)으로의 단면인바, 서로 이격된 마스크(302)가 도시되었다. 도 65는 마스크(302)가 위치하지 않는 영역의 단면으로 마스크가 도시되지 않았다. 도 64를 참고로 하면, 마스크(302)는 제1 절연 패턴(201)과 중첩하도록 위치할 수 있다.
다음, 도 66 및 도 67을 참고로 하면, 마스크(302)와 중첩하지 않는 희생층(401)을 식각한다. 본 단계에서 제1 절연 패턴(201) 측면에 일부 희생층(401)만 남고 나머지는 제거될 수 있다. 즉, 마스크(302)와 중첩하지 않는 희생층(401)이 제거된다. 도 66을 참고로 하면, 본 단계의 식각에 의해 비트 라인(BL) 일부가 식각될 수 있다. 도 66에는 비트 라인(BL) 상면이 오목부 및 볼록부를 포함하는 형상으로 식각된 구성이 도시되었으나 이는 일 예시일 뿐이며, 비트 라인(BL)이 식각되는 형상은 상이할 수 있다. 즉, 비트 라인(BL)이 식각되는 형상은 도 16에 도시된 형상이나 도 17에 도시된 형상과 같을 수 있다. 도 67을 참고로 하면, 도 67의 단면에는 마스크가 위치하지 않았는바 제1 절연 패턴(201)이 전부 제거될 수 있다.
다음 도 68 및 도 69를 참고로 하면, 게이트 절연 패턴(701), 워드 라인(801) 및 제2 절연 패턴(202)을 형성한다. 게이트 절연 패턴(701), 워드 라인(801) 및 제2 절연 패턴(202)은 순서대로 전면에 형성될 수 있다.
다음 도 70 및 도 71을 참고로 하면, 제2 절연 패턴(202) 및 워드 라인(801)을 식각한다. 이때의 식각은 비등방성 식각으로 이루어질 수 있다. 따라서, 제2 절연 패턴(202) 및 워드 라인(801)의 상면 및 하면이 식각되고, 측면은 상대적으로 덜 식각될 수 있다. 도 70에 도시된 바와 같이 본 단계에서 게이트 절연 패턴(701) 및 워드 라인(801)의 상면에 위치하던 제2 절연 패턴(202)이 제거되어 게이트 절연 패턴(701) 및 워드 라인(801)의 상면이 제2 절연 패턴(202)에 의해 커버되지 않고 노출될 수 있다. 또한, 워드 라인(801)의 하면이 식각되어 워드 라인(801)이 제1 방향(D1)으로 서로 연결되지 않고 분리될 수 잇다. 본 단계에서, 도 70에 도시된 바와 같이 워드 라인(801)의 측면은 식각되지 않은 제2 절연 패턴(202)으로 커버될 수 있다. 도 71의 단면에서, 제2 절연 패턴(202) 및 워드 라인(801)이 모두 식각되었다.
다음, 도 72 및 도 73을 참고로 하면 워드 라인(801) 사이의 공간에 내부 절연 패턴(901)을 형성한다. 내부 절연 패턴(901)의 형성은 내부 절연 패턴(901) 물질을 전 영역에 형성한 후 식각하는 과정을 통해 형성할 수 있다. 이 과정에서 워드 라인(801) 또한 같이 식각되어 워드 라인(801)의 길이가 앞선 단계보다 짧아질 수 있다. 본 단계에서, 도 72에 도시된 바와 같이 내부 절연 패턴(901)의 최상면이 제1 절연 패턴(201)의 최상면보다 아래에 위치할 수 있다. 식각 과정에서 식각비의 차이로 인해 제2 절연 패턴(202)과 내부 절연 패턴(901) 및 워드 라인(801)의 일 가장자리가 일치하지 않을 수 있다.
다음, 도 74 및 도 75를 참고로 하면 제3 절연 패턴(203)을 형성한다. 제3 절연 패턴(203)은 제2 절연 패턴(202)과 동일 물질을 포함할 수 있으며, 본 단계에서 제3 절연 패턴(203)을 통해 제2 절연 패턴(202)과의 경계가 시인되지 않을 수 있다. 제3 절연 패턴(203)은 내부 절연 패턴(901)의 상면을 캐핑하도록 형성될 수 있다. 본 단계에서 제3 절연 패턴(203)의 최상면은 제1 절연 패턴(201)의 최상면보다 아래에 위치할 수 있다.
다음 도 76 및 도 77을 참고로 하면, 희생층(401) 상부를 커버하는 게이트 절연 패턴(701)을 식각한 후, 희생층(401)을 식각하여 개구부(OP)를 형성한다.
다음, 도 78 및 도 79를 참고로 하면, 개구부(OP)에 채널 패턴(450)을 형성한다. 앞서 설명한 바와 같이 개구부(OP)는 좁고 깊은 형상을 갖기 때문에, 채널 패턴(450) 물질이 개구부(OP) 내에 균일하게 형성되지 못할 수 있다. 따라서 도 13에 도시된 바와 같이 채널 패턴(450) 상면에 경계면(451)이 시인되거나, 도 14에 도시된 바와 같이 채널 패턴(450) 내부에 보이드(452)가 형성될 수 있다.
다음, 도 80 및 도 81을 참고로 하면, 채널 패턴(450) 일부를 식각하여 리세스를 형성한다. 도 80에 도시된 바와 같이 본 단계에서 채널 패턴(450) 일부가 식각되어 채널 패턴(450)의 최상면이 제1 절연 패턴(201)의 최상면보다 아래에 위치할 수 있다. 이후 공정에서 랜딩 패드가 형성되고, 랜딩 패드와 채널 패턴(450)이 접할 수 있다.
이상과 같이 본 실시예에 따른 반도체 메모리 장치 및 이의 제조 방법은 희생층을 형성하고 이를 제거한 후 채널 패턴을 형성한다. 따라서, 채널 패턴이 공정의 뒷부분에서 형성되는 바 후속 공정에 의한 채널 패턴의 손상을 최소화할 수 있다. 채널 패턴을 먼저 형성하는 경우 이후 공정 중 기 형성된 채널 패턴이 손상을 받는 문제가 있었다. 그러나 본 실시예에 따른 제조 방법은 희생층으로 채널 패턴의 공간을 확보한 후, 다른 구조를 형성하고 이후 채널 패턴을 형성한다. 따라서 기 형성된 채널 패턴이 후속 공정중 손상되는 문제를 해결하였다. 채널 패턴이 희생층이 제거된 공간에 형성되기 때문에, 본 실시예에 따른 제조 방법으로 형성된 채널 패턴은 제1 방향(D1) 및 제2 방향(D2)으로 모두 이격되어 위치할 수 있다. 즉, 희생층(401)이 게이트 절연 패턴 하부에 형성되지 않기 때문에, 채널 패턴 또한 게이트 절연 패턴의 하부와 중첩하여 위치하지 않을 수 있다.
이상에서 본 발명의 바람직한 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.
401: 희생층
450: 채널 패턴
451: 경계면 452: 보이즈
701: 게이트 절연 패턴 801: 워드 라인
901: 내부 절연 패턴 BL: 비트 라인
201: 제1 절연 패턴 202: 제2 절연 패턴
203: 제3 절연 패턴 204: 제4 절연 패턴
601: 층간막
451: 경계면 452: 보이즈
701: 게이트 절연 패턴 801: 워드 라인
901: 내부 절연 패턴 BL: 비트 라인
201: 제1 절연 패턴 202: 제2 절연 패턴
203: 제3 절연 패턴 204: 제4 절연 패턴
601: 층간막
Claims (10)
- 제1 방향으로 연장되는 비트 라인;
상기 제1 방향과 수직한 제2 방향으로 연장되는 워드 라인;
상기 비트 라인 상에 위치하며 상기 제1 방향 및 상기 제2 방향으로 이격되어 위치하는 복수의 채널 패턴;
상기 채널 패턴과 상기 워드 라인 사이에 위치하는 게이트 절연 패턴을 포함하고,
상기 채널 패턴은 상기 게이트 절연 패턴의 하부와 중첩하지 않는 반도체 메모리 장치. - 제1항에서,
상기 채널 패널의 상면에 경계부가 시인되는 반도체 메모리 장치. - 제1항에서,
상기 채널 패턴의 내부에 위치하는 보이드를 더 포함하는 반도체 메모리 장치. - 제1항에서,
상기 채널 패턴의 평면상 형상은 반원형인 반도체 메모리 장치. - 제1항에서,
상기 비트 라인은 리세스를 포함하고,
상기 제1 방향으로 마주하는 2개의 채널 패턴 사이에 위치하는 각각의 게이트 절연 패턴은 상기 리세스에서 하나로 연결되어 있는 반도체 메모리 장치. - 제5항에서,
상기 게이트 절연 패턴의 최하면이 상기 채널 패턴의 최하면보다 상기 비트 라인의 최하면에 가까이 위치하는 반도체 메모리 장치. - 제2 방향을 따라 연장되고 제1 방향으로 이격된 제1 절연 패턴을 형성하는 단계;
상기 제1 게이트 절연 패턴 위에 희생층을 형성하는 단계;
상기 희생층이 형성된 제1 절연 패턴을 식각하여 제2 방향으로 이격시키는 단계;
상기 제1 방향으로 이격된 제1 절연 패턴 사이에 게이트 절연 패턴, 워드 라인 및 내부 절연 패턴을 형성하는 단계;
상기 희생층을 제거하는 단계; 및
상기 희생층이 제거된 공간에 채널 패턴을 형성하는 단계를 포함하는 반도체 메모리 장치의 제조 방법. - 제7항에서,
상기 채널 패턴은 상기 게이트 절연 패턴의 하부와 중첩하지 않는 반도체 메모리 장치의 제조 방법. - 기판 위에 제1 절연 패턴을 형성하는 단계;
상기 제1 절연 패턴에 복수개의 원기둥 형상의 개구부를 형성하는 단계;
상기 개구부 내에 희생층을 형성하는 단계;
상기 희생층 내에 개구부를 형성하는 단계:
상기 희생층 개구부 내에 게이트 절연 패턴, 워드 라인 및 내부 절연 패턴을 형성하는 단계;
상기 희생층을 제거하는 단계;
상기 희생층이 제거된 공간에 채널 패턴을 형성하는 단계를 포함하는 반도체 메모리 장치의 제조 방법. - 제9항에서,
상기 채널 패턴의 평면상 형상은 반원형인 반도체 메모리 장치의 제조 방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020230129362A KR20230143977A (ko) | 2023-09-26 | 2023-09-26 | 반도체 메모리 장치 및 그 제조 방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020230129362A KR20230143977A (ko) | 2023-09-26 | 2023-09-26 | 반도체 메모리 장치 및 그 제조 방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20230143977A true KR20230143977A (ko) | 2023-10-13 |
Family
ID=88289881
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020230129362A KR20230143977A (ko) | 2023-09-26 | 2023-09-26 | 반도체 메모리 장치 및 그 제조 방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR20230143977A (ko) |
-
2023
- 2023-09-26 KR KR1020230129362A patent/KR20230143977A/ko unknown
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