KR20220099142A - 반도체 메모리 장치 - Google Patents

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김용석
김일권
김현철
서형원
이경환
홍재호
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Abstract

반도체 메모리 장치가 제공된다. 반도체 메모리 장치는 데이터 저장 소자들을 포함하는 데이터 저장층; 상기 데이터 저장층 상에 배치되며, 제 1 방향으로 연장되는 비트 라인들을 포함하는 배선층; 및 상기 데이터 저장층과 상기 배선층 사이에 제공되는 선택 소자층을 포함하되, 상기 선택 소자층은 상기 데이터 저장 소자들 중 하나와 상기 비트 라인들 중 하나 사이에 연결되는 셀 트랜지스터를 포함하고, 상기 셀 트랜지스터는 활성 패턴 및 상기 활성 패턴을 가로질러 상기 제 1 방향과 교차하는 제 2 방향으로 연장되는 워드 라인을 포함할 수 있다.

Description

반도체 메모리 장치{Semiconductor memory device}
본 발명은 반도체 메모리 장치에 관한 것으로서, 더욱 상세하게는 산화물 반도체 채널을 갖는 트랜지스터들을 포함하는 반도체 메모리 장치 및 그 제조 방법에 관한 것이다.
반도체 소자의 디자인 룰이 감소함에 따라 반도체 소자의 집적도를 향상시키고, 동작 속도 및 수율을 향상시키는 방향으로 제조기술이 발전되고 있다. 이에 따라 트랜지스터가 갖는 집적도, 저항, 전류 구동 능력 등을 확대하기 위해 산화물 반도체 채널을 갖는 트랜지스터가 제안되었다.
본원 발명이 해결하고자 하는 과제는 전기적 특성 및 집적도가 보다 향상된 반도체 메모리 장치를 제공하는데 있다.
본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 해결하고자 하는 과제를 달성하기 위하여 본 발명의 실시예들에 따른 반도체 메모리 장치는 데이터 저장 소자들을 포함하는 데이터 저장층; 상기 데이터 저장층 상에 배치되며, 제 1 방향으로 연장되는 비트 라인들을 포함하는 배선층; 및 상기 데이터 저장층과 상기 배선층 사이에 제공되는 선택 소자층을 포함하되, 상기 선택 소자층은 상기 데이터 저장 소자들 중 하나와 상기 비트 라인들 중 하나 사이에 연결되는 셀 트랜지스터를 포함하고, 상기 셀 트랜지스터는 활성 패턴 및 상기 활성 패턴을 가로질러 상기 제 1 방향과 교차하는 제 2 방향으로 연장되는 워드 라인을 포함할 수 있다.
상기 해결하고자 하는 과제를 달성하기 위하여 본 발명의 실시예들에 따른 반도체 메모리 장치는 층간 절연막 상에 배치된 활성 패턴; 상기 층간 절연막 상에서 상기 활성 패턴을 가로지르는 제 1 및 제 2 워드 라인들로서, 상기 제 1 및 제 2 워드 라인들은 상기 활성 패턴의 양측벽들 및 상면을 둘러싸며 제 1 방향으로 연장되는 것; 상기 활성 패턴의 제 1 단부에 연결되는 제 1 캐패시터 및 제 2 단부에 연결되는 제 2 캐패시터; 상기 제 1 및 제 2 워드 라인들 사이에서 상기 활성 패턴과 연결되는 비트라인 콘택 플러그; 및 상기 제 1 및 제 2 워드 라인들을 가로질러 제 2 방향으로 연장되며, 상기 비트 라인 콘택 플러그와 연결되는 비트 라인을 포함할 수 있다.
상기 해결하고자 하는 과제를 달성하기 위하여 본 발명의 실시예들에 따른 반도체 메모리 장치는 반도체 기판 상의 플레이트 도전막; 상기 플레이트 도전막 상에서 하부 절연막 내에 매립된 캐패시터들; 상기 하부 절연막 상에서 상기 캐패시터들을 덮는 층간 절연막을 관통하여 상기 캐패시터들에 각각 연결되는 콘택 패드들; 상기 층간 절연막 상에 배치된 활성 패턴으로서, 상기 활성 패턴의 양단부들은 상기 콘택 패드들의 상면들과 접촉하는 것; 상기 층간 절연막 상에서 상기 활성 패턴의 양측벽들 및 상면을 둘러싸며 상기 활성 패턴을 가로지르는 제 1 및 제 2 워드 라인들; 상기 제 1 및 제 2 워드 라인들 사이에서 상기 활성 패턴의 상면과 접촉하는 비트 라인 콘택 플러그; 및 상기 비트 라인 콘택 플러그의 상면과 접촉하며, 상기 제 1 및 제 2 워드 라인들을 가로지르는 비트 라인을 포함할 수 있다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 실시예들에 따르면, 메모리 셀 트랜지스터로서 핀 구조의 트랜지스터가 이용될 수 있다. 즉, 워드 라인들이 핀 형태의 활성 패턴을 3면에서 제어할 수 있으므로, 워드 라인들의 채널 제어 능력이 향상될 수 있다. 이에 따라 메모리 셀이 축소되더라도 턴-온 전류를 확보할 수 있다. 또한, 활성 패턴을 산화물 반도체 물질로 형성함으로써 반도체 메모리 장치의 동작시 메모리 셀 트랜지스터의 누설 전류를 줄일 수 있다.
나아가, 캐패시터들 또는 비트 라인들을 메모리 셀 트랜지스터들 아래에 매립함으로써, 비트 라인들 사이 또는 워드 라인들 사이에 배치되는 도전성 구조체들을 생략할 수 있다. 이에 따라, 반도체 메모리 장치의 제조 공정시 복잡도가 감소될 수 있다. 또한, 캐패시터들 또는 비트 라인들을 메모리 셀 트랜지스터들 아래에 매립함으로써, 주변 회로들을 셀 어레이와 수직적으로 중첩되도록 배치하는 것이 용이할 수 있다. 그러므로, 반도체 메모리 장치의 집적도가 보다 향상될 수 있다.
도 1은 본 발명의 실시예들에 따른 반도체 장치를 포함하는 반도체 메모리 장치의 블록도이다.
도 2 및 도 3은 본 발명의 실시예들에 따른 반도체 메모리 장치를 간략히 나타내는 사시도들이다.
도 4는 본 발명의 실시예들에 따른 반도체 메모리 장치의 평면도이다.
도 5a, 및 도 5b는 본 발명의 실시예들에 따른 반도체 메모리 장치의 단면도들로서, 도 4의 A-A', B-B', C-C', 및 D-D' 선을 따라 자른 단면들을 나타낸다.
도 5c는 본 발명의 다양한 실시예들에 따른 반도체 메모리 장치의 단면도로서, 도 4의 A-A' 및 B-B'선을 따라 자른 단면들을 나타낸다.
도 6은 본 발명의 실시예들에 따른 반도체 메모리 장치의 단면도이다.
도 7은 본 발명의 실시예들에 따른 반도체 메모리 장치의 평면도이다.
도 8a, 및 도 8b는 본 발명의 실시예들에 따른 반도체 메모리 장치의 단면도들로서, 도 7의 A-A', B-B', C-C', 및 D-D' 선을 따라 자른 단면들을 나타낸다.
도 8c는 본 발명의 다양한 실시예들에 따른 반도체 메모리 장치의 단면도로서, 도 7의 A-A' 및 B-B'선을 따라 자른 단면들을 나타낸다.
도 9는 본 발명의 실시예들에 따른 반도체 메모리 장치의 단면도이다.
도 10a 내지 도 17a, 및 도 10b 내지 도 17b는 본 발명의 다양한 실시예들에 따른 반도체 메모리 장치의 제조 방법을 설명하기 위한 단면도들로서, 도 4의 A-A', B-B', C-C', 및 D-D' 선을 따라 자른 단면들을 나타낸다.
도 18a 내지 도 23a, 및 도 18b 내지 도 23b는 본 발명의 다양한 실시예들에 따른 반도체 메모리 장치의 제조 방법을 설명하기 위한 단면도들로서, 도 7의 A-A', B-B', C-C', 및 D-D' 선을 따라 자른 단면들을 나타낸다.
이하, 도면들을 참조하여, 본 발명의 실시예들에 따른 반도체 메모리 장치 및 그 제조 방법에 대해 상세히 설명하기로 한다.
도 1은 본 발명의 실시예들에 따른 반도체 장치를 포함하는 반도체 메모리 장치의 블록도이다.
도 1을 참조하면, 반도체 메모리 장치는 메모리 셀 어레이(1), 로우 디코더(2), 센스 앰프(3), 컬럼 디코더(4), 및 제어 로직(5)을 포함할 수 있다.
메모리 셀 어레이(1)는 2차원적으로 또는 3차원적으로 배열되는 복수의 메모리 셀들(MC)을 포함할 수 있다. 메모리 셀들(MC) 각각은 서로 교차하는 워드 라인(WL)과 비트 라인(BL) 사이에 연결될 수 있다.
각각의 메모리 셀들(MC)은 선택 소자(TR) 및 데이터 저장 소자(DS)를 포함하며, 선택 소자(TR)와 데이터 저장 소자(DS)는 전기적으로 직렬로 연결될 수 있다. 데이터 저장 소자(DS)는 비트 라인(BL)과 선택 소자(TR) 사이에 연결되며, 선택 소자(TR)는 데이터 저장 소자(DS)와 워드 라인(WL) 사이에 연결될 수 있다. 선택 소자(TR)는 전계효과트랜지스터(FET)일 수 있으며, 데이터 저장 소자(DS)는 캐패시터(capacitor), 자기터널접합(Magnetic Tunnel Junction) 패턴 또는 가변 저항체(variable resistor) 등으로 구현될 수 있다. 일 예로, 선택 소자(TR)는 트랜지스터를 포함할 수 있으며, 트랜지스터의 게이트 전극은 워드 라인(WL)에 연결되고, 트랜지스터의 드레인/소스 단자들은 각각 비트 라인(BL)과 데이터 저장 소자(DS)에 연결될 수 있다.
로우 디코더(2)는 외부에서 입력된 어드레스를 디코딩하여, 메모리 셀 어레이(1)의 워드 라인들(WL) 중 어느 하나를 선택할 수 있다. 로우 디코더(2)에서 디코딩된 어드레스는 로우 드라이버(미도시)로 제공될 수 있으며, 로우 드라이버는 제어 회로들의 제어에 응답하여 소정의 전압을 선택된 워드 라인(WL) 및 비선택된 워드 라인들(WL)로 각각 제공할 수 있다.
센스 앰프(3)는 컬럼 디코더(4)로부터 디코딩된 어드레스에 따라 선택된 비트 라인(BL)과 기준 비트 라인 사이의 전압 차이를 감지 및 증폭하여 출력할 수 있다.
컬럼 디코더(4)는 센스 앰프(3)와 외부 장치(예를 들면, 메모리 컨트롤러) 사이에 데이터 전송 경로를 제공할 수 있다. 컬럼 디코더(4)는 외부에서 입력된 어드레스를 디코딩하여, 비트 라인들(BL) 중 어느 하나를 선택할 수 있다.
제어 로직(5)은 메모리 셀 어레이(1)로 데이터를 기입(write) 또는 독출(read)하는 동작들 제어하는 제어신호들을 생성할 수 있다.
도 2 및 도 3은 본 발명의 실시예들에 따른 반도체 메모리 장치를 간략히 나타내는 사시도들이다.
도 2 및 도 3을 참조하면, 반도체 메모리 장치는 반도체 기판(100) 상의 주변 회로 구조체(PS), 및 주변 회로 구조체(PS) 상의 셀 어레이 구조체(CS)를 포함할 수 있다.
주변 회로 구조체(PS)는 반도체 기판(100) 상에 형성된 코어 및 주변 회로들을 포함할 수 있다. 코어 및 주변 회로들은 도 1을 참조하여 설명된 로우 및 칼럼 디코더들(도 1의 2, 4), 센스 앰프(도 1의 3) 및 제어 로직들(도 1의 5)을 포함할 수 있다.
셀 어레이 구조체(CS)는 서로 교차하는 제 1 및 제 2 방향들(D1, D2)으 연장되는 평면 상에 2차원 또는 3차원적으로 배열된 메모리 셀들(도 1의 MC)을 포함하는 메모리 셀 어레이(도 1의 1)를 포함할 수 있다. 메모리 셀들(도 1의 MC) 각각은, 앞서 설명한 바와 같이, 선택 소자(TR) 및 데이터 저장 소자(DS)를 포함할 수 있다.
실시예들에 따르면, 각 메모리 셀(도 1의 MC)의 선택 소자(TR)로서 핀 형태의 전계 효과 트랜지스터(FET)가 제공될 수 있다. 각 메모리 셀(도 1의 MC)의 데이터 저장 소자(DS)로서 캐패시터가 제공될 수 있다.
도 2에 도시된 실시예에 따르면, 셀 어레이 구조체(CS)는 데이터 저장층(DSL), 배선층(ICL), 및 데이터 저장층(DSL)과 배선층(ICL) 사이에 제공되는 선택 소자층(SL)을 포함할 수 있다. 즉, 셀 어레이 구조체(CS)는 제 1 및 제 2 방향들(D1, D2)에 대해 수직하는 제 3 방향(D3)으로 차례로 적층된 데이터 저장층(DSL), 선택 소자층(SL), 및 배선층(ICL)을 포함할 수 있다.
데이터 저장층(DSL)은 메모리 셀들의 데이터 저장 소자들(DS)을 포함할 수 있다. 배선층(ICL)은 메모리 셀들과 연결되는 비트 라인들(BL)을 포함할 수 있다. 선택 소자층(SL)은 메모리 셀들의 선택 소자들(TR) 및 선택 소자들(TR)에 연결되는 워드 라인들(WL)을 포함할 수 있다.
주변 회로 구조체(PS)는 셀 어레이 구조체(CS)의 배선층(ICL) 상에 적층될 수 있다. 즉, 제 3 방향(D3)으로, 주변 회로 구조체(PS)와 선택 소자층(SL) 사이에 배선층(ICL)이 배치될 수 있다.
도 3을 참조하면, 주변 회로 구조체(PS) 상에 셀 어레이 구조체(CS)가 배치될 수 있다. 셀 어레이 구조체(CS)는 앞서 설명한 바와 같이, 데이터 저장층(DSL), 배선층(ICL), 및 데이터 저장층(DSL)과 배선층(ICL) 사이에 제공되는 선택 소자층(SL)을 포함할 수 있다. 일 예에서, 주변 회로 구조체(PS) 상에 배선층(ICL), 선택 소자층(SL), 및 데이터 저장층(DSL)이 제 3 방향(D3)을 따라 차례로 적층될 수 있다.
도 4는 본 발명의 실시예들에 따른 반도체 메모리 장치의 평면도이다. 도 5a, 및 도 5b는 본 발명의 실시예들에 따른 반도체 메모리 장치의 단면도들로서, 도 4의 A-A', B-B', C-C', 및 D-D' 선을 따라 자른 단면들을 나타낸다.
도 4, 도 5a, 및 도 5b를 참조하면, 반도체 기판(100)을 덮는 하부 절연막(101) 상에 캐패시터들(CAP)이 제공될 수 있다.
상세하게, 하부 절연막(101) 상에 플레이트 도전막(PE)이 배치될 수 있으며, 플레이트 도전막(PE) 상에 복수의 캐패시터들(CAP)이 배치될 수 있다. 캐패시터들(CAP)은 플레이트 도전막(PE)에 공통으로 연결될 수 있다.
플레이트 도전막(PE)은 제 1 방향(D1) 및 제 2 방향(D2)을 따라 연장되는 평판(plate) 형태를 가질 수 있다. 플레이트 도전막(PE)은 예를 들어, 도핑된 폴리실리콘, 금속, 도전성 금속 질화물, 도전성 금속 실리사이드, 도전성 금속 산화물, 또는 이들의 조합을 포함할 수 있다. 플레이트 도전막(PE)은, 예를 들어, Al, Cu, Ti, Ta, Ru, W, Mo, Pt, Ni, Co, TiN, TaN, WN, NbN, TiAl, TiAlN, TiSi, TiSiN, TaSi, TaSiN, RuTiN, NiSi, CoSi, IrOx, RuOx, 또는 이들의 조합으로 이루어질 수 있으나, 이에 한정되는 것은 아니다.
플레이트 도전막(PE) 상에 하부 몰드막(111) 및 하부 지지막(113)이 차례로 적층될 수 있다. 하부 몰드막(111) 및 하부 지지막(113)은 서로 다른 절연 물질들로 이루어질 수 있다. 하부 몰드막(111)은, 예를 들어, 고밀도플라즈마(HDP)산화막, TEOS(TetraEthylOrthoSilicate), PE-TEOS(Plasma Enhanced TetraEthylOrthoSilicate), O3-TEOS(O3-Tetra Ethyl Ortho Silicate), USG(Undoped Silicate Glass), PSG(PhosphoSilicate Glass), BSG(Borosilicate Glass), BPSG(BoroPhosphoSilicate Glass), FSG(Fluoride Silicate Glass), SOG(Spin On Glass), TOSZ(Tonen SilaZene) 또는 이들의 조합으로 이루어질 수 있다. 하부 지지막(113)은 예를 들어, SiN, SiCN, TaO, 및 TiO2 중에서 적어도 하나로 이루어질 수 있다. 실시예들에서 하부 지지막(113)은 생략될 수도 있다.
캐패시터들(CAP) 각각은 플레이트 도전막(PE) 상의 제 1 전극(EL1), 제 1 전극(EL1) 상의 제 2 전극(EL2) 및 제 1 및 제 2 전극들(EL1, EL2) 사이의 캐패시터 유전막(CIL)을 포함할 수 있다.
상세하게, 복수의 제 1 전극들(EL1)이 플레이트 도전막(PE) 상에 배치될 수 있으며, 제 1 전극들(EL1)이 플레이트 도전막(PE)에 공통으로 연결될 수 있다. 제 1 전극들(EL1) 각각은 플레이트 도전막(PE) 상의 수평부 및 수평부로부터 수직적으로 연장되는 측벽부를 포함할 수 있다. 즉, 제 1 전극들(EL1) 각각은 실린더 형태를 가질 수 있다.
제 1 전극들(EL1)은 플레이트 도전막(PE) 상에서 제 1 방향(D1) 및 제 2 방향(D2)을 따라 배열될 수 있으며, 인접하는 제 1 전극들(EL1)은 서로 어긋나게 배열될 수 있다. 즉, 제 1 전극들(EL1)은 평면적 관점에서, 지그재그(zigzag) 또는 벌집(honeycomb) 형태로 배열될 수 있다. 제 1 전극들(EL1)은 예를 들어, 코발트, 티타늄, 니켈, 텅스텐 및 몰리브덴과 같은 고융점 금속막 및/또는 타이타늄 질화막(TiN), 타이타늄 실리콘 질화막(TiSiN), 타이타늄 알루미늄 질화막(TiAlN), 탄탈륨 질화막(TaN), 탄탈륨 실리콘 질화막(TaSiN), 탄탈륨 알루미늄 질화막(TaAlN) 및 텅스텐 질화막(WN)과 같은 금속 질화막을 포함할 수 있다.
캐패시터 유전막(CIL)이 제 1 전극들(EL1)이 내벽들을 균일한 두께로 덮을 수 있으며, 지지막(113)의 상면을 덮을 수 있다. 캐패시터 유전막(CIL)은 예를 들어, HfO2, ZrO2, Al2O3, La2O3, Ta2O3 및 TiO2와 같은 금속 산화물과 SrTiO3(STO), (Ba,Sr)TiO3(BST), BaTiO3, PZT, PLZT와 같은 페브로스카이트(perovskite) 구조의 유전물질로 이루어진 조합으로부터 선택된 어느 하나의 단일막 또는 이들 막의 조합을 포함할 수 있다.
제 2 전극들(EL2)은 캐패시터 유전막(CIL)이 형성된 제 1 전극들(EL1)의 내부들을 각각 채울 수 있다. 제 2 전극들(EL2) 각각은 기둥(pillar) 형태를 가질 수 있다. 제 2 전극들(EL2)은, 제 1 전극들(EL1)과 마찬가지로, 평면적 관점에서, 지그재그(zigzag) 또는 벌집(honeycomb) 형태로 배열될 수 있다. 제 2 전극들(EL2)은 제 1 전극들(EL1)과 동일한 금속 물질을 포함할 수 있다.
층간 절연막(121)이 제 2 전극들(EL2)의 상면들 및 캐패시터 유전막(CIL)의 일부분들을 덮을 수 있다.
콘택 패드들(LP)이 층간 절연막(121)을 관통하여 캐패시터들(CAP)의 제 2 전극들(EL2)에 각각 접속될 수 있다. 콘택 패드들(LP)은 제 2 전극들(EL2)의 일부분들과 각각 접촉할 수 있다. 콘택 패드들(LP)은 제 1 방향(D1) 및 제 2 방향(D2)으로 서로 이격되어 배치될 수 있다. 일 예에서, 콘택 패드들(LP)의 상면들은 층간 절연막(121)의 상면과 공면을 이룰 수 있다.
콘택 패드들(LP)은 예를 들어, 코발트, 티타늄, 니켈, 텅스텐 및 몰리브덴과 같은 고융점 금속막 및/또는 타이타늄 질화막(TiN), 타이타늄 실리콘 질화막(TiSiN), 타이타늄 알루미늄 질화막(TiAlN), 탄탈륨 질화막(TaN), 탄탈륨 실리콘 질화막(TaSiN), 탄탈륨 알루미늄 질화막(TaAlN) 및 텅스텐 질화막(WN)과 같은 금속 질화막을 포함할 수 있다.
실시예들에서, 콘택 패드들(LP)이 직사각형 형태를 갖는 것으로 도시하였으나, 본 발명은 이에 한정되지 않는다. 콘택 패드들(LP)은 사각형, 원형, 또는 타원형 등 다양한 형태로 변형될 수 있다.
층간 절연막(121) 상에 활성 패턴들(ACP)이 배치될 수 있다. 즉, 활성 패턴들(ACP)은 반도체 기판(100)의 상면으로부터 캐패시터들(CAP)보다 높은 레벨에 위치할 수 있다.
활성 패턴들(ACP)은 층간 절연막(121) 상에서 서로 이격되어 배치될 수 있다. 활성 패턴들(ACP)은 층간 절연막(121) 상에서 바(bar) 형태를 가질 수 있다. 활성 패턴들(ACP) 각각은 서로 교차하는 제 1 방향(D1) 및 제 2 방향(D2)에 대해 사선 방향으로 장축을 가질 수 있다. 활성 패턴들(ACP) 각각은 층간 절연막(121) 상에서 소정의 높이를 가질 수 있으며, 장축으로 소정 길이 및 단축으로 소정 폭을 가질 수 있다.
활성 패턴들(ACP) 각각은 한 쌍의 콘택 패드들(LP)과 접촉할 수 있다. 각 활성 패턴(ACP)의 양단부들은 콘택 패드들(LP)의 상면들과 접촉할 수 있으며, 각 활성 패턴(ACP)의 중앙부는 서로 인접하는 두 개의 콘택 패드들(LP) 사이에 배치될 수 있다.
일 예에서, 활성 패턴들(ACP)이 사선방향으로 장축을 갖고, 지그 재그로 배열되는 것을 예시하였으나, 본 발명은 이에 한정되지 않으며, 활성 패턴들(ACP)의 형태 및 배열은 다양하게 변형될 수 있다.
각각의 활성 패턴들(ACP)은 공통 소오스/드레인 영역(SD2), 공통 소오스/드레인 영역(SD2)과 이격되어 양단부에 제공되는 제 1 및 2 소오스/드레인 영역들(SD1), 제 1 소오스/드레인 영역(SD1)과 공통 소오스/드레인 영역(SD2) 사이에 제 1 채널 영역(CH1), 및 제 2 소오스/드레인 영역(SD1)과 공통 소오스/드레인 영역(SD2) 사이에 제 2 채널 영역(CH2)을 포함할 수 있다.
일 예로, 활성 패턴들(ACP)은 반도체 물질, 예를 들어, 실리콘, 게르마늄, 실리콘-게르마늄을 포함할 수 있다.
다른 예로, 활성 패턴들(ACP)은 산화물 반도체 물질를 포함할 수 있으며, 예를 들어, 상기 산화물 반도체는 InxGayZnzO, InxGaySizO, InxSnyZnzO, InxZnyO, ZnxO, ZnxSnyO, ZnxOyN, ZrxZnySnzO, SnxO, HfxInyZnzO, GaxZnySnzO, AlxZnySnzO, YbxGayZnzO, InxGayO 또는 이들의 조합을 포함할 수 있다. 일 예로, 활성 패턴들(ACP)은 IGZO(Indium Gallium Zinc Oxide)를 포함할 수 있다.
활성 패턴들(ACP)은 상기 산화물 반도체의 단일층 또는 다중층을 포함할 수 있다. 활성 패턴들(ACP)은 비정질, 결정질, 또는 다결정의 산화물 반도체를 포함할 수 있다. 일부 실시예들에서, 활성 패턴들(ACP)은 실리콘의 밴드갭 에너지보다 더 큰 밴드갭 에너지를 가질 수 있다. 예를 들어, 활성 패턴들(ACP)은 약 1.5 eV 내지 5.6 eV의 밴드갭 에너지를 가질 수 있다. 예를 들어, 활성 패턴들(ACP)은 약 2.0 eV 내지 4.0 eV의 밴드갭 에너지를 가질 때 최적의 채널 성능을 가질 수 있다. 예를 들어, 활성 패턴들(ACP)은 다결정 또는 비정질일 수 있으나, 이에 한정되는 것은 아니다.
또 다른 예로, 활성 패턴들(ACP)은 2차원 반도체 물질을 포함할 수 있고, 예를 들어, 상기 2차원 반도체 물질은 그래핀(graphene), 탄소 나노튜브(carbon nanotube) 또는 이들의 조합을 포함할 수 있다.
층간 절연막(121) 상에 제 1 방향(D1)으로 연장되는 워드 라인들(WL)이 배치될 수 있다. 워드 라인들(WL)은 반도체 기판(100)의 상면으로부터 캐패시터들(CAP)보다 높은 레벨에 위치할 수 있다.
한 쌍의 워드 라인들(WL)이 각 활성 패턴(ACP)의 제 1 및 제 2 채널 영역들(CH1, CH2)을 가로질러 배치될 수 있다. 실시예들에 따르면, 각 활성 패턴(ACP)의 제 1 채널 영역(CH1)은 제 1 워드 라인에 의해 제어될 수 있으며, 제 2 채널 영역(CH2)은 제 2 워드 라인에 의해 제어될 수 있다.
워드 라인들(WL)은 활성 패턴들(ACP)의 양측벽들 및 상면을 둘러싸면서 제 1 방향(D1)으로 연장될 수 있다. 또한 각각의 워드 라인들(WL)은 활성 패턴(ACP) 상에서 제 1 두께를 가질 수 있으며, 층간 절연막(121) 상에서 제 1 두께보다 큰 제 2 두께를 가질 수 있다. 워드 라인들(WL)의 상면들은 활성 패턴들(ACP)의 상면들보다 높은 레벨에 위치할 수 있다.
워드 라인들(WL)은 예를 들어, 도핑된 폴리실리콘, 금속, 도전성 금속 질화물, 도전성 금속 실리사이드, 도전성 금속 산화물, 또는 이들의 조합을 포함할 수 있다. 워드 라인들(WL)은 도핑된 폴리실리콘, Al, Cu, Ti, Ta, Ru, W, Mo, Pt, Ni, Co, TiN, TaN, WN, NbN, TiAl, TiAlN, TiSi, TiSiN, TaSi, TaSiN, RuTiN, NiSi, CoSi, IrOx, RuOx, 또는 이들의 조합으로 이루어질 수 있으나, 이에 한정되는 것은 아니다. 제워드 라인들(WL)은 전술한 물질들의 단일층 또는 다중층을 포함할 수 있다. 일부 실시예들에서, 워드 라인들(WL)은 2차원 반도체 물질을 포함할 수 있고, 예를 들어, 상기 2차원 반도체 물질은 그래핀(graphene), 탄소 나노튜브(carbon nanotube) 또는 이들의 조합을 포함할 수 있다.
게이트 절연막(Gox)이 워드 라인들(WL)과 활성 패턴들(ACP) 사이 그리고 워드 라인들(WL)과 층간 절연막(121) 사이에 배치될 수 있다. 게이트 절연막(Gox)은 활성 패턴들(ACP)의 측벽들 및 상면들 상에서 균일한 두께를 가질 수 있다.
게이트 절연막(Gox)은 실리콘 산화막, 실리콘 산질화막, 실리콘 산화막보다 높은 유전 상수를 가지는 고유전막, 또는 이들의 조합으로 이루어질 수 있다. 상기 고유전막은 금속 산화물 또는 금속 산화질화물로 이루어질 수 있다. 예를 들면, 게이트 절연막(Gox)으로서 사용 가능한 고유전막은 HfO2, HfSiO, HfSiON, HfTaO, HfTiO, HfZrO, ZrO2, Al2O3, 또는 이들의 조합으로 이루어질 수 있으나, 이에 한정되는 것은 아니다.
도시하지는 않았지만, 워드 라인들(WL)과 게이트 절연막(Gox) 사이에 고유전 패턴, 일함수 조절 패턴, 강유전 패턴, 및 확산방지 패턴 중 적어도 하나가 개재될 수 있다. 고유전 패턴은 실리콘 산화막의 유전율보다 높은 유전율을 가지는 물질로 예를 들면 하프늄 산화막, 알루미늄 산화막과 같은 금속 산화막을 포함할 수 있다. 확산 방지 패턴은 텅스텐 질화막, 티타늄질화막, 탄탈륨 질화막과 같은 금속 질화막을 포함할 수 있다.
제 1 상부 절연막(131)이 층간 절연막(121) 상에서 워드 라인들(WL) 사이를 채울 수 있다. 제 1 상부 절연막(131)의 상면은 워드 라인들(WL)의 상면들과 실질적으로 동일한 레벨에 위치하거나 낮은 레벨에 위치할 수 있다.
게이트 절연막(Gox)은 각 워드 라인의 바다면에서 제 1 상부 절연막(131)과 워드 라인들(WL)의 측벽들 사이로 연장될 수 있다. 또한, 게이트 절연막(Gox)의 일부분은 제 1 상부 절연막(131)의 상면을 덮을 수도 있다.
제 1 상부 절연막(131) 상에 제 1 식각 정지막(141) 및 제 2 상부 절연막(143)이 차례로 적층될 수 있다. 제 1 식각 정지막(141)은 워드 라인들(WL)의 상면들을 덮을 수 있다. 제 1 식각 정지막(141)은 제 3 및 제 2 상부 절연막(143)들과 다른 절연 물질로 이루어질 수 있다.
비트 라인 콘택 플러그(DC)가 한 쌍의 워드 라인들(WL) 사이에서 각 활성 패턴(ACP)의 상면과 접촉할 수 있다. 즉, 비트 라인 콘택 플러그(DC)가 각 활성 패턴(ACP)의 공통 소오스/드레인 영역(SD2)과 연결될 수 있다. 비트 라인 콘택 플러그(DC)는 제 1 상부 절연막(131), 제 1 식각 정지막(141), 및 제 2 상부 절연막(143)을 관통할 수 있다. 비트 라인 콘택 플러그들(DC)은, 평면적 관점에서, 지그재그 형태로 배열될 수 있다. 비트 라인 콘택 플러그들(DC)의 폭은 각 활성 패턴(ACP)의 폭보다 클 수 있다.
제 2 상부 절연막(143) 상에 제 2 식각 정지막(151) 및 제 3 상부 절연막(153)이 차례로 적층될 수 있다.
제 2 상부 절연막(143) 상에 비트 라인들(BL)이 배치될 수 있다. 즉, 비트 라인들(BL)은 반도체 기판(100)의 상면으로부터 캐패시터들(CAP) 및 워드 라인들(WL)보다 높은 레벨에 위치할 수 있다. 비트 라인들(BL)은 제 2 상부 절연막(143) 상에서 활성 패턴들(ACP) 및 워드 라인들(WL)을 가로질러 제 2 방향(D2)으로 연장될 수 있다. 비트 라인들(BL) 각각은 제 2 방향(D2)을 따라 배열된 비트 라인 콘택 플러그들(DC)의 상면들과 접촉할 수 있다.
비트 라인들(BL) 각각은 금속 라인 패턴(164) 및 금속 라인 패턴(164)의 바닥면 및 양측벽들을 균일한 두께로 덮는 배리어 금속 패턴(162)을 포함할 수 있다. 금속 라인 패턴(164)은, 예를 들어, 구리, 알루미늄, 코발트, 티타늄, 니켈, 텅스텐, 탄탈륨, 및 몰리브덴과 같은 금속막을 포함할 수 있다. 배리어 금속 패턴(162)은, 예를 들어, 타이타늄 질화막(TiN), 타이타늄 실리콘 질화막(TiSiN), 타이타늄 알루미늄 질화막(TiAlN), 탄탈륨 질화막(TaN), 탄탈륨 실리콘 질화막(TaSiN), 탄탈륨 알루미늄 질화막(TaAlN) 및 텅스텐 질화막(WN)과 같은 금속 질화막을 포함할 수 있다.
비트 라인들(BL)은 제 3 상부 절연막(153) 및 제 2 식각 정지막(151) 내에 매립될 수 있으며, 비트 라인들(BL)의 상면들은 제 3 상부 절연막(153)의 상면과 실질적으로 공면을 이룰 수 있다. 즉, 비트 라인들(BL)의 측벽들은 제 3 상부 절연막(153)과 직접 접촉할 수 있다. 비트 라인들(BL)이 제 3 상부 절연막(153) 내에 매립되므로, 비트 라인들(BL)의 피치가 증가할 수 있다. 비트 라인들(BL) 사이에 도전성 구성 요소들이 형성되지 않으므로 비트 라인들(BL) 간의 커플링 캐패시턴스를 줄일 수 있다.
제 4 상부 절연막(170)이 제 3 상부 절연막(153) 상에서 비트 라인들(BL)의 상면들을 덮을 수 있다.
도 5c는 본 발명의 다양한 실시예들에 따른 반도체 메모리 장치의 단면도로서, 도 4의 A-A' 및 B-B'선을 따라 자른 단면들을 나타낸다.
도 5c를 참조하면, 서로 인접하는 비트 라인들(BL) 사이에 차폐 구조체들(SH)이 각각 제공될 수 있다. 차폐 구조체들(SH)은 비트 라인들(BL)과 나란하게 제 2 방향(D2)으로 연장될 수 있다. 차폐 구조체들(SH)은 비트 라인들(BL)과 수평적으로 이격되어 제 3 상부 절연막(153) 내에 제공될 수 있다.
차폐 구조체들(SH)은 금속과 같은 도전 물질을 포함하거나, 공기(air)로 채워진 빈 공간일 수 있다. 차폐 구조체들(SH)이 도전 물질로 형성되는 경우, 차폐 구조체들(SH)은 비트 라인들(BL)을 형성한 후 이들 사이에 갭 영역을 정의하는 절연막을 형성하고, 절연막의 갭 영역에 도전 물질을 채움으로써 형성될 수 있다. 차폐 구조체들(SH)이 빈 공간(즉, 에어 갭(air gap))으로 형성되는 경우, 차폐 구조체들(SH)은 비트 라인들(BL)을 형성한 후 스텝 커버리지 특성이 떨어지는 증착 방법을 이용하여 비트 라인들(BL) 사이에 절연 물질을 증착함으로써 형성될 수 있다. 차폐 구조물들(SH)은 반도체 메모리 장치의 집적도가 증가함에 따라 인접하는 비트 라인들(BL) 간의 커플링(coupling)을 줄일 수 있다.
도 6은 본 발명의 실시예들에 따른 반도체 메모리 장치의 단면도이다.
도 6을 참조하면, 반도체 메모리 장치는 제 1 본딩 패드들(BP1)을 포함하는 셀 어레이 구조체(CS) 및 제 1 본딩 패드들(BP1)과 접합되는 제 2 본딩 패드들(BP2)을 포함하는 주변 회로 구조체(PS)를 포함할 수 있다.
상세하게, 셀 어레이 구조체(CS)는 제 1 반도체 기판(100) 상에, 도 2를 참조하여 설명한 바와 같이, 차례로 적층된 데이터 저장층(도 2의 DSL), 선택 소자층(도 2의 SL), 및 배선층(도 2의 ICL)을 포함할 수 있다. 여기서, 데이터 저장층(도 2의 DSL)은 제 1 반도체 기판(100) 상에 배치된 캐패시터들(CAP)을 포함할 수 있으며, 선택 소자층(도 2의 SL)은 캐패시터들(CAP)과 연결되는 핀 전계 효과 트랜지스터들 및 워드 라인들(WL)을 포함할 수 있다. 또한, 배선층(도 2의 ICL)은 핀 전계 효과 트랜지스터들과 연결되는 비트 라인들(BL)을 포함할 수 있다.
셀 어레이 구조체(CS)는 도 4, 도 5a 및 도 5b를 참조하여 설명한 반도체 메모리 장치와 실질적으로 동일한 구성 요소들을 포함하며, 동일한 구성요소들에 대한 설명은 생략하기로 한다.
셀 어레이 구조체(CS)의 최상층에 제 1 본딩 패드들(BP1)이 제공될 수 있다. 셀 어레이 구조체(CS)의 비트 라인들(BL)은 셀 금속 구조체들(CMP)을 통해 제 1 본딩 패드들(BP1)과 전기적으로 연결될 수 있다. 셀 금속 구조체들(CMP)은 수직적으로 적층되며 서로 연결되는 적어도 2개 이상의 금속 패턴들 및 금속 패턴들을 연결하는 금속 플러그들을 포함할 수 있다. 셀 금속 구조체들(CMP)은 상부 절연막들(170, 180) 내에 배치될 수 있다. 제 1 본딩 패드들(BP1)은 최상층 절연막(190) 내에 배치될 수 있다. 제 1 본딩 패드들(BP1)은 예를 들어, 구리(Cu), 알루미늄(Al), 니켈(Ni), 코발트(Co), 텅스텐(W), 티타늄(Ti), 주석(Sn) 또는 이들의 합금을 포함할 수 있다.
주변 회로 구조체(PS)는 제 2 반도체 기판(200) 상에 형성된 코어 및 주변 회로들(PTR)을 포함할 수 있다. 코어 및 주변 회로들(PTR)은 도 1을 참조하여 설명된 로우 및 칼럼 디코더들(도 1의 2, 4), 감지 증폭기(도 1의 3), 및 제어 로직(도 1의 5)을 포함할 수 있다.
주변 회로 구조체(PS)는 제 2 반도체 기판(200) 상에 적층된 주변 절연막들(210)을 포함할 수 있으며, 최상층 주변 절연막(210) 내에 배치된 제 2 본딩 패드들(BP2)을 포함할 수 있다. 제 2 본딩 패드들(BP2)은 제 1 본딩 패드들(BP1)과 실질적으로 동일한 크기 및 배열을 가질 수 있다. 제 2 본딩 패드들(BP2)은 제 1 본딩 패드들(BP1)과 동일한 금속 물질을 포함할 수 있다. 제 2 본딩 패드들(BP2)은 예를 들어, 구리(Cu), 알루미늄(Al), 니켈(Ni), 코발트(Co), 텅스텐(W), 티타늄(Ti), 주석(Sn) 또는 이들의 합금을 포함할 수 있다.
제 2 본딩 패드들(BP2)은 주변 절연막들(210) 내에 제공된 주변 금속 구조체들(PMP)을 통해 코어 및 주변 회로들(PTR)과 전기적으로 연결될 수 있다. 주변 금속 구조체들(PMP)은 수직적으로 적층되며 서로 연결되는 적어도 2개 이상의 금속 패턴들 및 금속 패턴들을 연결하는 금속 플러그들을 포함할 수 있다.
본 발명의 실시예들에 따른 반도체 메모리 장치는 제 1 반도체 기판(100) 상에 메모리 셀들을 포함하는 셀 어레이 구조체(CS)를 형성하고, 제 1 반도체 기판(100)과 다른 제 2 반도체 기판(200) 상에 코어 및 주변 회로들(PTR)을 포함하는 주변 회로 구조체(PS)를 형성한 후, 제 1 반도체 기판(100)과 제 2 반도체 기판(200)을 본딩(bonding) 방식으로 서로 연결하여 형성될 수 있다. 다시 말해, 셀 어레이 구조체(CS)의 제 1 본딩 패드들(BP1)과 주변 회로 구조체(PS)의 제 2 본딩 패드들(BP2)은 본딩 방식에 의해 전기적으로 및 물리적으로 서로 연결될 수 있다. 즉, 제 1 본딩 패드들(BP1)은 제 2 본딩 패드들(BP2)과 직접 접촉할 수 있다.
도 7은 본 발명의 실시예들에 따른 반도체 메모리 장치의 평면도이다. 도 8a, 및 도 8b는 본 발명의 실시예들에 따른 반도체 메모리 장치의 단면도들로서, 도 7의 A-A', B-B', C-C', 및 D-D' 선을 따라 자른 단면들을 나타낸다.
도 7, 도 8a, 및 도 8b를 참조하면, 반도체 기판(100) 상에 제 1 하부 절연막(101)이 배치될 수 있으며, 하부 절연막(101) 상에 제 2 방향(D2)으로 연장되는 비트 라인들(BL)이 배치될 수 있다.
비트 라인들(BL)은 제 2 하부 절연막(111) 내에 배치될 수 있다. 비트 라인들(BL)의 상면들은 제 2 하부 절연막(111)의 상면과 실질적으로 공면을 이룰 수 있다.
제 2 하부 절연막(111) 상에 층간 절연막(121)이 배치될 수 있으며, 비트 라인 콘택 플러그들(DC)이 층간 절연막(121)을 관통하여 비트 라인들(BL)에 접속될 수 있다.
비트 라인 콘택 플러그들(DC)은 제 1 방향(D1) 및 제 2 방향(D2)으로 서로 이격되어 배열될 수 있다. 일 예에서, 비트 라인 콘택 플러그들(DC)은 평면적 관점에서 지그 재그 형태로 배열될 수 있다. 제 2 방향(D2)을 따라 배열된 비트 라인 콘택 플러그들(DC)은 각 비트 라인(BL)에 접속될 수 있다. 비트 라인 콘택 플러그들(DC)의 폭은 비트 라인들(BL)의 폭보다 클 수 있다.
활성 패턴들(ACP)이 층간 절연막(121) 상에서 서로 이격되어 배치될 수 있다. 활성 패턴들(ACP)은 비트 라인 콘택 플러그들(DC)의 상면들과 각각 접촉할 수 있다.
활성 패턴들(ACP)은, 앞서 설명한 바와 같이, 바 형태를 가질 수 있으며, 서로 교차하는 제 1 방향(D1) 및 제 2 방향(D2)에 대해 사선 방향으로 장축을 가질 수 있다. 각각의 활성 패턴들(ACP)은 공통 소오스/드레인 영역, 공통 소오스/드레인 영역과 이격되어 양단부에 제공되는 제 1 및 2 소오스/드레인 영역들, 제 1 소오스/드레인 영역과 공통 소오스/드레인 영역 사이에 제 1 채널 영역, 및 제 2 소오스/드레인 영역과 공통 소오스/드레인 영역 사이에 제 2 채널 영역을 포함할 수 있다.
층간 절연막(121) 상에서 활성 패턴들(ACP)을 가로지르는 워드 라인들(WL)이 배치될 수 있다. 워드 라인들(WL)은 비트 라인들(BL)을 가로질러 제 1 방향(D1)으로 연장될 수 있다. 워드 라인들(WL)은 반도체 기판(100)의 상면으로부터 비트 라인들(BL)보다 높은 레벨에 위치할 수 있다.
워드 라인들(WL)은, 도 5a 및 도 5b를 참조하여 설명한 바와 같이, 활성 패턴들(ACP)의 양측벽들 및 상면을 둘러싸면서 제 1 방향(D1)으로 연장될 수 있다. 한 쌍의 워드 라인들(WL)이 각 활성 패턴(ACP)의 제 1 및 제 2 채널 영역들을 가로지를 수 있다.
제 1 상부 절연막(131)은 층간 절연막(121) 상에서 워드 라인들(WL) 사이를 채울 수 있다. 워드 라인들(WL)의 상면들은 제 1 상부 절연막(131)의 상면과 동일한 레벨에 위치하거나 높은 레벨에 위치할 수 있다.
제 1 상부 절연막(131) 상에 제 1 식각 정지막(141) 및 제 2 상부 절연막(143)이 차례로 적층될 수 있다. 제 1 식각 정지막(141)은 워드 라인들(WL)의 상면들을 덮을 수 있다. 제 1 식각 정지막(141)은 제 1 및 제 2 상부 절연막(131, 143)들과 다른 절연 물질로 이루어질 수 있다.
활성 콘택들(AC)이 제 1 식각 정지막(141) 및 제 1 상부 절연막(131)을 관통하여 활성 패턴들(ACP)의 상면들과 접촉할 수 있다. 일 예에서, 활성 콘택들(AC)이 제 1 식각 정지막(141) 및 제 1 상부 절연막(131)을 관통하는 것으로 설명하였으나, 활성 콘택들(AC)은 제 2 상부 절연막(143), 제 1 식각 정지막(141), 및 제 1 상부 절연막(131)을 관통할 수도 있다.
활성 콘택들(AC)은 각 활성 패턴(ACP)의 양단부에 접속될 수 있다. 즉, 활성 콘택들(AC)은 각 활성 패턴(ACP)의 제 1 및 제 2 소오스/드레인 영역들에 접속될 수 있다.
콘택 패드들(LP)이 제 2 상부 절연막(143) 내에 배치될 수 있으며, 활성 콘택들(AC)과 접촉할 수 있다. 콘택 패드들(LP)의 면적은 활성 콘택들(AC)의 면적보다 클 수 있다. 콘택 패드들(LP)은, 앞서 도 5a 및 도 5b를 참조하여 설명한 바와 같이, 제 1 방향(D1) 및 제 2 방향(D2)으로 서로 이격되어 배치될 수 있으며, 직사각 형태를 가질 수 있다. 콘택 패드들(LP)의 상면들은 제 2 상부 절연막(143)의 상면과 실질적으로 동일한 레벨에 위치할 수 있다. 일부 실시예들에서 콘택 패드들(LP)은 생략될 수도 있다.
제 2 상부 절연막(143) 상에 상부 몰드막(151) 및 상부 지지막(153)이 차례로 적층될 수 있으며, 캐패시터들(CAP)은 상부 몰드막(151) 내에 매립될 수 있다. 즉, 캐패시터들(CAP)은 반도체 기판(100)의 상면으로부터 비트 라인들(BL) 및 워드 라인들(WL)보다 높은 레벨에 위치할 수 있다. 캐패시터들(CAP)은 제 1 방향(D1) 및 제 2 방향(D2)으로 서로 이격되어 배치될 수 있으며, 평면적 관점에서, 지그재그 형태로 배열될 수 있다.
캐패시터들(CAP)은 복수의 제 1 전극들(EL1), 제 1 전극들(EL1)을 공통으로 덮는 제 2 전극(EL2), 및 제 1 전극들(EL1)과 제 2 전극(EL2) 사이의 캐패시터 유전막(CIL)을 포함할 수 있다.
캐패시터들(CAP)의 제 1 전극들(EL1)은 상부 몰드막(151)을 관통하며 콘택 패드들(LP)과 각각 접촉할 수 있다. 일부 실시예에서, 콘택 패드들(LP)은 생략될 수도 있으며, 이러한 경우 캐패시터들(CAP)의 제 1 전극들(EL1)은 활성 콘택들(AC)과 접촉할 수 있다. 제 1 전극들(EL1) 각각은 콘택 패드 상의 수평부 및 수평부로부터 수직적으로 연장되는 측벽부를 포함할 수 있다. 즉, 제 1 전극들(EL1) 각각은 실린더 형태를 가질 수 있다.
캐패시터 유전막(CIL)은 제 1 전극들(EL1)의 내벽들 및 상부 지지막(153)의 상면을 균일한 두께로 덮을 수 있다. 제 2 전극(EL2)은 제 1 전극들(EL1) 내부들을 채우며 상부 지지막(153) 상으로 연장될 수 있다. 캐패시터들(CAP)의 제 2 전극(EL2) 상에 제 3 상부 절연막(170)이 배치될 수 있다.
도 8c는 본 발명의 다양한 실시예들에 따른 반도체 메모리 장치의 단면도로서, 도 7의 A-A' 및 B-B'선을 따라 자른 단면들을 나타낸다.
도 8c를 참조하면, 서로 인접하는 비트 라인들(BL) 사이에서 제 2 하부 절연막(111) 내에 차폐 구조체들(SH)이 각각 제공될 수 있다. 차폐 구조체들(SH)은 비트 라인들(BL)과 나란하게 제 2 방향(D2)으로 연장될 수 있다. 차폐 구조체들(SH)은 절연 물질로 둘러싸인 고립된 구조물일 수 있다. 차폐 구조체들(SH)은, 앞서 도 5c를 참조하여 설명한 바와 같이, 금속과 같은 도전 물질을 포함하거나, 공기(air)로 채워진 빈 공간일 수 있다.
도 9는 본 발명의 실시예들에 따른 반도체 메모리 장치의 단면도이다.
도 9를 참조하면, 반도체 메모리 장치는 반도체 기판(100) 상의 주변 회로 구조체(PS) 및 주변 회로 구조체(PS) 상의 셀 어레이 구조체(CS)를 포함할 수 있다.
셀 어레이 구조체(CS)는, 앞서 도 7, 도 8a, 및 도 8b를 참조하여 설명한 바와 같이, 반도체 기판(100) 상에 차례로 적층되는 비트 라인들(BL), 활성 패턴들(ACP), 워드 라인들(WL), 및 캐패시터들(CAP)을 포함할 수 있다.
주변 회로 구조체(PS)는 반도체 기판(100)과 제 1 하부 절연막(101) 사이에 배치될 수 있다. 주변 회로 구조체(PS)는 반도체 기판(100) 상에 형성된 코어 및 주변 회로들(PTR), 코어 및 주변 회로들(PTR)을 덮으며, 반도체 기판(100)과 하부 절연막(101) 사이에 적층된 하부 절연막들(ILD), 및 하부 절연막들(ILD) 내에 배치되는 주변 금속 구조체들(PMP)을 포함할 수 있다. 주변 금속 구조체들(PMP)은 적어도 2개 이상의 금속 패턴들 및 금속 패턴들을 연결하는 금속 플러그들을 포함할 수 있다.
셀 어레이 구조체(CS)의 비트 라인들(BL)은 주변 금속 구조체들(PMP)을 통해 코어 및 주변 회로들(PTR)과 연결될 수 있다. 비트 라인들(BL)이 주변 회로 구조체(PS)와 인접하게 배치되므로, 비트 라인들(BL)과 코어 및 주변 회로들(PTR) 사이의 전기적 연결 경로가 감소될 수 있다.
도 10a 내지 도 17a, 및 도 10b 내지 도 17b는 본 발명의 다양한 실시예들에 따른 반도체 메모리 장치의 제조 방법을 설명하기 위한 단면도들로서, 도 4의 A-A', B-B', C-C', 및 D-D' 선을 따라 자른 단면들을 나타낸다.
도 4, 도 10a, 및 도 10b를 참조하면, 반도체 기판(100) 상에 하부 절연막(101) 및, 플레이트 도전막(PE)이 차례로 적층될 수 있다.
플레이트 도전막(PE)은 하부 절연막(101)의 상면을 덮을 수 있다. 플레이트 도전막(PE)은 제 1 방향(D1) 및 제 2 방향(D2)을 따라 연장되는 평판(plate) 형태를 가질 수 있다. 플레이트 도전막(PE)은 예를 들어, 도핑된 폴리실리콘, 금속, 도전성 금속 질화물, 도전성 금속 실리사이드, 도전성 금속 산화물, 또는 이들의 조합을 포함할 수 있다. 플레이트 도전막(PE)은, 예를 들어, Al, Cu, Ti, Ta, Ru, W, Mo, Pt, Ni, Co, TiN, TaN, WN, NbN, TiAl, TiAlN, TiSi, TiSiN, TaSi, TaSiN, RuTiN, NiSi, CoSi, IrOx, RuOx, 또는 이들의 조합으로 이루어질 수 있으나, 이에 한정되는 것은 아니다. 플레이트 도전막(PE)은 화학 기상 증착(CVD) 또는 물리적 기상 증착(PVD)과 같은 증착 공정을 이용하여 형성될 수 있다.
플레이트 도전막(PE) 상에 차례로 적층된 하부 몰드막(111) 및 하부 지지막(113)을 포함하는 몰드 구조체가 형성될 수 있다.
하부 몰드막(111)은 예를 들어, 실리콘 산화막, 실리콘 산질화막으로 형성될 수 있다. 하부 몰드막(111)은 화학 기상 증착(CVD) 또는 물리적 기상 증착(PVD)과 같은 증착 공정을 이용하여 형성될 수 있다.
하부 지지막(113)은 하부 몰드막(111)에 대해 식각 선택성을 갖는 물질로 형성될 수 있다. 일 실시예에 따르면, 하부 지지막(113)은 SiN, SiCN, TaO, 및 TiO2 중에서 어느 하나를 이용하여 형성할 수 있다. 실시예들에서 하부 지지막(113)은 생략될 수도 있다.
몰드 구조체는 플레이트 도전막(PE)을 노출시키는 오프닝들(OP)을 가질 수 있다. 오프닝들(OP)을 형성하는 것은, 하부 지지막(113) 상에 개구부들을 갖는 마스크 패턴(미도시)을 형성하고, 마스크 패턴을 이용하여 하부 지지막(113) 및 하부 몰드막(111)을 이방성 식각하여 형성될 수 있다. 오프닝들(OP)은 지그재그 형태 또는 벌집 형태로 배열될 수 있다.
오프닝들(OP) 내에 데이터 저장 소자들로서 캐패시터들(CAP)이 형성될 수 있다. 상세하게, 캐패시터들(CAP)을 형성하는 것은, 오프닝들(OP) 내에 제 1 전극들(EL1)을 형성하는 것, 제 1 전극들(EL1)의 내벽을 컨포말하게 덮는 캐패시터 유전막(CIL)을 형성하는 것, 및 캐패시터 유전막(CIL)이 형성된 오프닝들 내에 제 2 전극들(EL2)을 형성하는 것을 포함할 수 있다.
여기서, 제 1 전극들(EL1)을 형성하는 것은, 오프닝들이 형성된 몰드 구조체의 표면을 컨포말하게 덮는 제 1 전극막을 형성하는 것, 제 1 전극막이 형성된 오프닝들을 채우는 희생막(미도시)을 형성하는 것, 하부 지지막(113)의 상면이 노출되도록 제 1 전극막을 평탄화하여 제 1 전극들(EL1)을 서로 분리시키는 것, 및 제 1 전극들(EL1) 내에서 희생막을 제거하는 것을 포함할 수 있다. 이와 같이 형성된 제 1 전극들(EL1) 각각은 플레이트 도전막(PE)과 접촉하는 바닥부 및 바닥부의 양단에서 연장된 측벽부를 갖는 실린더 형태를 가질 수 있다. 이와 달리, 제 1 전극들(EL1) 각각은 기둥(pillar) 형태를 갖도록 형성될 수도 있다.
캐패시터 유전막(CIL)은 오프닝들(OP) 내에 제 1 전극들(EL1)의 내벽들을 균일한 두께로 덮을 수 있으며, 몰드 구조체의 상면, 즉, 하부 지지막(113)의 상면으로 연장될 수 있다. 캐패시터 유전막(CIL)은 화학 기상 증착(CVD), 물리적 기상 증착(PVD) 또는 원자층 증착(ALD) 등과 같은 단차 도포성(a property of step coverage)이 우수한 막-형성 기술을 사용하여 형성될 수 있다.
캐패시터 유전막(CIL)은 예를 들어, HfO2, ZrO2, Al2O3, La2O3, Ta2O3 및 TiO2와 같은 금속 산화물과 SrTiO3(STO), (Ba,Sr)TiO3(BST), BaTiO3, PZT, PLZT와 같은 페브로스카이트(perovskite) 구조의 유전물질로 이루어진 조합으로부터 선택된 어느 하나의 단일막 또는 이들 막의 조합을 포함할 수 있다.
제 2 전극들(EL2)을 형성하는 것은, 제 1 전극들(EL1) 및 캐패시터 유전막(CIL)이 형성된 오프닝들(OP)을 채우도록 도전막을 증착한 후, 캐패시터 유전막(CIL)이 노출되도록 도전막의 상면을 평탄화 하는 것을 포함할 수 있다. 제 2 전극들(EL2)은 오프닝들(OP) 내에서 기둥 형태를 가질 수 있다.
제 1 전극들(EL1) 및 제 2 전극들(EL2)은 예를 들어, 코발트, 티타늄, 니켈, 텅스텐 및 몰리브덴과 같은 고융점 금속막 및/또는 타이타늄 질화막(TiN), 타이타늄 실리콘 질화막(TiSiN), 타이타늄 알루미늄 질화막(TiAlN), 탄탈륨 질화막(TaN), 탄탈륨 실리콘 질화막(TaSiN), 탄탈륨 알루미늄 질화막(TaAlN) 및 텅스텐 질화막(WN)과 같은 금속 질화막을 포함할 수 있다.
도 4, 도 12a, 및 도 12b를 참조하면, 몰드 구조체 상에 제 2 전극들(EL2) 및 캐패시터 유전막(CIL)을 덮는 층간 절연막(121)이 형성될 수 있다. 이어서, 층간 절연막(121) 내에 제 2 전극들(EL2)과 각각 연결되는 콘택 패드들(LP)이 형성될 수 있다. 콘택 패드들(LP)은 직사각형, 정사각형, 원형, 또는 타원형 형태를 가질 수 있다. 콘택 패드들(LP)은 제 2 전극들(EL2)의 일부분들과 각각 접촉할 수 있다. 콘택 패드들(LP)은 제 1 방향(D1) 및 제 2 방향(D2)으로 서로 이격되어 배치될 수 있다.
콘택 패드들(LP)을 형성하는 것은, 층간 절연막(121)을 관통하여 제 2 전극들(EL2)을 각각 노출시키는 콘택 홀들을 형성하는 것, 콘택 홀들을 채우는 도전막을 증착하는 것, 층간 절연막(121)이 노출되도록 도전막을 식각하는 것을 포함할 수 있다.
일 예로, 층간 절연막(121)을 먼저 형성한 후, 콘택 패드들(LP)을 형성하는 것으로 설명하였으나, 본 발명은 이제 한정되지 않으며, 콘택 패드들(LP)을 형성한 후, 층간 절연막(121)이 형성될 수도 있다.
도 4, 도 13a, 및 도 13b를 참조하면, 층간 절연막(121) 상에 활성 패턴들(ACP)이 형성될 수 있다.
활성 패턴들(ACP)은 층간 절연막(121) 상에서 핀(fin) 형태로 형성될 수 있다. 활성 패턴들(ACP)은 장방형(또는 바 형태)를 가지며, 제 1 방향(D1) 및 제 1 방향(D1)을 가로지르는 제 2 방향(D2)을 따라 2차원적으로 배열될 수 있다. 활성 패턴들(ACP)은 평면적 관점에서 지그재그 형태로 배열될 수 있으며, 제 1 방향(D1) 및 제 2 방향(D2)에 대해 사선 방향으로 장축을 가질 수 있다. 일 예에서, 활성 패턴들(ACP)이 사선방향으로 장축을 갖고, 지그 재그로 배열되는 것을 예시하였으나, 본 발명은 이에 한정되지 않는다. 활성 패턴들(ACP)의 형태 및 배열은 다양하게 변형될 수 있다.
활성 패턴들(ACP) 각각은 한 쌍의 콘택 패드들(LP)과 접촉할 수 있다. 각 활성 패턴(ACP)의 양단이 콘택 패드들(LP)의 상면들과 접촉할 수 있으며, 활성 패턴(ACP)의 중앙부는 서로 인접하는 콘택 패드들(LP) 사이에 배치될 수 있다.
활성 패턴들(ACP)을 형성하는 것은, 층간 절연막(121) 상에 활성막을 형성하는 것, 활성막 상에 하드 마스크 패턴들(MP)을 형성하는 것, 하드 마스크 패턴들(MP)을 식각 마스크로 이용하여 활성막을 이방성 식각하는 것을 포함할 수 있다. 활성 패턴들(ACP)을 형성한 후, 하드 마스크 패턴(MP)은 제거될 수 있다. 이와 달리, 하드 마스크 패턴(MP)이 제거되지 않고 잔류할 수도 있다.
활성막은 물리적 기상 증착(PVD),　열적 화학기상증착(thermal CVD), 저압 화학기상증착(LP-CVD), 플라즈마 강화 화학기상증착(PE-CVD) 또는 원자층증착(ALD) 기술들　중의 적어도 하나를 이용하여 형성될 수 있다.
활성 패턴들(ACP)은 반도체 물질, 예를 들어, 실리콘, 게르마늄, 실리콘-게르마늄을 포함할 수 있다. 이와 달리, 활성 패턴들(ACP)은 산화물 반도체 물질를 포함할 수 있으며, 예를 들어, 상기 산화물 반도체는 InxGayZnzO, InxGaySizO, InxSnyZnzO, InxZnyO, ZnxO, ZnxSnyO, ZnxOyN, ZrxZnySnzO, SnxO, HfxInyZnzO, GaxZnySnzO, AlxZnySnzO, YbxGayZnzO, InxGayO 또는 이들의 조합을 포함할 수 있다. 일 예로, 활성 패턴들(ACP)은 IGZO(Indium Gallium Zinc Oxide)를 포함할 수 있다. 또 다른 예로, 활성 패턴들(ACP)은 2차원 반도체 물질을 포함할 수 있고, 예를 들어, 상기 2차원 반도체 물질은 그래핀(graphene), 탄소 나노튜브(carbon nanotube) 또는 이들의 조합을 포함할 수 있다.
도 4, 도 14a, 및 도 14b를 참조하면, 층간 절연막(121) 상에 활성 패턴들(ACP)을 덮는 제 1 상부 절연막(131)이 형성될 수 있다.
이어서, 제 1 상부 절연막(131)을 패터닝하여 제 1 방향(D1)으로 연장되는 트렌치들(T)이 형성될 수 있다. 일 예로, 한 쌍의 트렌치들(T)이 각 활성 패턴(ACP)을 가로지를 수 있다. 트렌치들(T)은 활성 패턴들(ACP)의 채널 영역들의 양측벽들 및 상면을 노출시킬 수 있다.
도 4, 도 15a, 및 도 15b를 참조하면, 트렌치들(T) 내에 게이트 절연막(Gox) 및 게이트 도전막(GCL)이 차례로 형성될 수 있다.
게이트 절연막(Gox) 및 게이트 도전막(GCL)은 물리적 기상 증착(PVD),　열적 화학기상증착(thermal CVD), 저압 화학기상증착(LP-CVD), 플라즈마 강화 화학기상증착(PE-CVD) 또는 원자층 증착(ALD) 기술들　중의 적어도 하나를 이용하여 형성될 수 있다.
게이트 절연막(Gox)은 활성 패턴들(ACP)의 양측벽 및 상면을 실질적으로 균일한 두께로 덮을 수 있다. 게이트 절연막(Gox)의 두께는 트렌치(T)의 폭의 절반보다 작을 수 있다.
게이트 도전막(GCL)은 게이트 절연막(Gox)이 형성된 트렌치들을 완전히 채울 수 있다. 게이트 도전막(GCL)은 예를 들어, 코발트, 티타늄, 니켈, 텅스텐 및 몰리브덴과 같은 고융점 금속막 및/또는 타이타늄 질화막(TiN), 타이타늄 실리콘 질화막(TiSiN), 타이타늄 알루미늄 질화막(TiAlN), 탄탈륨 질화막(TaN), 탄탈륨 실리콘 질화막(TaSiN), 탄탈륨 알루미늄 질화막(TaAlN) 및 텅스텐 질화막(WN)과 같은 금속 질화막을 포함할 수 있다.
도 4, 도 16a, 및 도 16b를 참조하면, 게이트 도전막(GCL)에 대한 이방성 식각 공정을 수행하여 트렌치들(T) 내에 워드 라인들(WL)이 각각 형성될 수 있다.
워드 라인들(WL)을 형성한 후, 제 1 상부 절연막(131) 상에 제 2 상부 절연막(143)이 형성될 수 있다. 또한, 제 1 상부 절연막(131)과 제 2 상부 절연막(143) 사이에 제 1 식각 정지막(141)이 형성될 수 있다. 제 1 식각 정지막(141)은 게이트 절연막(Gox)의 상면 및 워드 라인들(WL)의 상면들을 덮을 수 있다. 제 1 식각 정지막(141)은 제 1 및 제 2 상부 절연막들(131, 143)과 다른 절연 물질로 형성될 수 있다.
이어서, 제 2 상부 절연막(143), 제 1 식각 정지막(141), 및 제 1 상부 절연막(131)을 관통하여 비트 라인 콘택 플러그들(DC)이 형성될 수 있다. 비트 라인 콘택 플러그들(DC)을 형성하는 것은, 제 2 상부 절연막(143) 상에 마스크 패턴(미도시)을 형성하는 것, 제 2 상부 절연막(143), 제 1 식각 정지막(141), 및 제 1 상부 절연막(131)을 이방성 식각하여 활성 패턴들(ACP)의 중심 부분들을 노출시키는 콘택 홀들을 형성하는 것, 콘택 홀들을 채우는 도전막을 증착하는 것, 및 도전막을 이방성 식각하여 제 2 상부 절연막(143)을 노출시키는 것을 포함할 수 있다.
비트 라인 콘택 플러그들(DC)은 활성 패턴들(ACP)의 중심 부분들의 상면들과 각각 접촉할 수 있다. 비트 라인 콘택 플러그들(DC) 각각은 각 활성 패턴(ACP) 상에서 서로 인접하는 한 쌍의 워드 라인들(WL) 사이에 배치될 수 있다.
도 4, 도 17a, 및 도 17b를 참조하면, 제 2 상부 절연막(143) 상에 제 2 식각 정지막(151) 및 제 3 상부 절연막(153)이 차례로 적층될 수 있다. 제 2 식각 정지막(151)은 제 2 및 제 3 상부 절연막(143, 153)들과 다른 절연 물질로 형성될 수 있다. 제 2 식각 정지막(151)은 비트 라인 콘택 패턴들의 상면들을 덮을 수 있다.
이어서, 제 2 식각 정지막(151) 및 제 3 상부 절연막(153)을 패터닝하여 비트 라인 트렌치들이 형성될 수 있다. 비트 라인 트렌치들은 제 2 방향(D2)으로 연장될 수 있다. 비트 라인 트렌치들 각각은 제 2 방향(D2)을 따라 배치된 비트 라인 콘택 플러그들(DC)의 상면들을 노출시킬 수 있다.
비트 라인 트렌치들을 형성한 후, 배리어 금속막(161) 및 비트라인 금속막(163)이 차례로 형성될 수 있다. 배리어 금속막(161)은 비트 라인 트렌치들 및 제 3 상부 절연막(153)의 상면을 균일한 두께로 덮을 수 있다. 배리어 금속막(161)은 예를 들어, 타이타늄 질화막(TiN), 타이타늄 실리콘 질화막(TiSiN), 타이타늄 알루미늄 질화막(TiAlN), 탄탈륨 질화막(TaN), 탄탈륨 실리콘 질화막(TaSiN), 탄탈륨 알루미늄 질화막(TaAlN) 및 텅스텐 질화막(WN)과 같은 금속 질화막을 포함할 수 있다.
비트 라인 금속막(163)은 배리어 금속막(161)이 형성된 비트 라인 트렌치들을 완전히 채우며 배리어 금속막(161) 상에 형성될 수 있다. 비트라인 금속막(163)은 구리, 알루미늄, 코발트, 티타늄, 니켈, 텅스텐, 탄탈륨, 및 몰리브덴과 같은 금속막을 포함할 수 있다.
이어서, 제 3 상부 절연막(153)의 상면이 노출되도록 배리어 금속막 및 비트라인 금속막을 이방성 식각함으로써, 도 5a, 및 도 5b에 도시된 바와 같이, 비트 라인들(BL)이 형성될 수 있다.
도 18a 내지 도 23a 및 도 18b 내지 도 23b는 본 발명의 다양한 실시예들에 따른 반도체 메모리 장치의 제조 방법을 설명하기 위한 단면도들로서, 도 7의 A-A', B-B', C-C', 및 D-D' 선을 따라 자른 단면들을 나타낸다.
도 7, 도 18a, 및 도 18b를 참조하면, 반도체 기판(100) 상에 제 1 하부 절연막(101)이 형성될 수 있다. 일부 실시예들에 따르면, 제 1 하부 절연막(101)은 반도체 기판(100) 상에 형성된 코어 및 주변 회로들을 덮을 수 있다.
제 1 하부 절연막(101) 상에 비트 라인들(BL)이 형성될 수 있다. 비트 라인들(BL)은 제 1 하부 절연막(101) 상에 비트 라인 도전막을 증착한 후, 비트 라인 도전막을 패터닝하여 형성될 수 있다. 비트 라인들(BL)은 제 2 방향(D2)으로 나란히 연장될 수 있다.
도 7, 도 19a, 및 도 19b를 참조하면, 제 1 하부 절연막(101) 상에 비트 라인들(BL) 사이를 채우는 제 2 하부 절연막(111)이 형성될 수 있다.
제 2 하부 절연막(111) 상에 층간 절연막(121)이 형성될 수 있으며, 층간 절연막(121) 내에 비트 라인 콘택 플러그들(DC)이 형성될 수 있다.
비트 라인 콘택 플러그들(DC)은 비트 라인들(BL)의 상면들과 접촉할 수 있다. 비트 라인 콘택 플러그들(DC)은 제 1 방향(D1) 및 제 2 방향(D2)을 따라 서로 이격되어 배열될 수 있으며, 지그재그 형태로 배치될 수 있다.
도 7, 도 20a, 및 도 20b를 참조하면, 활성 패턴들(ACP)이 층간 절연막(121) 상에 형성될 수 있다. 활성 패턴들(ACP)은, 앞서 도 13a 및 도 13b를 참조하여 설명한 바와 같이, 층간 절연막(121) 상에서 핀(fin) 형태로 형성될 수 있다. 활성 패턴들(ACP)은 장방형(또는 바 형태)를 가지며, 제 1 방향(D1) 및 제 2 방향(D2)에 대해 사선 방향으로 장축을 가질 수 있다.
일 예에서, 활성 패턴들(ACP)은 비트 라인 콘택 플러그들(DC)의 상면들과 각각 접촉될 수 있다. 비트 라인 콘택 플러그들(DC)은 활성 패턴들(ACP)의 중심 부분들과 각각 연결될 수 있다. 활성 패턴들(ACP)은 앞서 설명한 바와 같이, 반도체 물질, 산화물 반도체 물질, 또는 2차원 반도체 물질로 형성될 수 있다.
도 7, 도 21a, 및 도 21b를 참조하면, 층간 절연막(121) 상에서 활성 패턴들(ACP)을 덮는 제 1 상부 절연막(131)이 형성될 수 있다. 이어서, 제 1 상부 절연막(131)에 앞서 도 14a, 도 14b를 참조하여 설명한 바와 같이, 트렌치들이 형성될 수 있다. 즉, 트렌치는 제 1 방향(D1)을 따라 연장되며 활성 패턴들(ACP)을 가로지를 수 있다.
이어서, 도 15a, 및 도 15b를 참조하여 설명한 바와 같이, 트렌치들 내에 게이트 절연막(Gox) 및 게이트 도전막(GCL)이 차례로 형성될 수 있다.
도 7, 도 22a, 및 도 22b를 참조하면, 게이트 도전막(GCL)에 대한 이방성 식각 공정을 수행하여 트렌치들(T) 내에 워드 라인들(WL)이 각각 형성될 수 있다.
워드 라인들(WL)을 형성한 후, 게이트 절연막(Gox)의 상면 및 워드 라인들(WL)의 상면들을 덮는 제 1 식각 정지막(141)이 형성될 수 있다.
이어서, 제 1 식각 정지막(141) 및 제 2 상부 절연막(143)을 관통하여 활성 패턴들(ACP)과 접속하는 활성 콘택 패턴들(AC)이 형성될 수 있다. 활성 콘택 패턴들(AC)은 각 활성 패턴(ACP)의 양 끝단들에 접속될 수 있으며, 활성 패턴(ACP)의 상면과 접촉할 수 있다.
활성 콘택 패턴들(AC)을 형성한 후, 제 1 식각 정지막(141) 상에 제 3 상부 절연막(153)이 형성될 수 있다.
도 7, 도 23a, 및 도 23b를 참조하면, 제 3 상부 절연막(153) 내에 활성 콘택 패턴들(AC)과 각각 접속되는 콘택 패드들(LP)이 형성될 수 있다.
활성 콘택 패턴들(AC)은 콘택 패드들(LP)의 일부분들과 접촉할 수 있다. 콘택 패드들(LP)은 제 1 방향(D1) 및 제 2 방향(D2)으로 서로 이격되어 배치될 수 있다. 콘택 패드들(LP)은, 평면적 관점에서, 워드 라인들(WL) 사이, 그리고 비트 라인들(BL) 사이에 위치할 수 있다.
이어서, 제 3 상부 절연막(153) 상에 차례로 적층된 상부 몰드막(151) 및 상부 지지막(153)을 포함하는 몰드 구조체가 형성될 수 있다.
몰드 구조체는 콘택 패드들(LP)을 각각 노출시키는 오프닝들을 가질 수 있다. 오프닝들은, 앞서 도 10a 및 도 10b를 참조하여 설명한 바와 같이, 상부 지지막(153) 상에 개구부들을 갖는 마스크 패턴(미도시)을 형성하고, 마스크 패턴을 이용하여 상부 지지막(153) 및 상부 몰드막(151)을 이방성 식각하여 형성될 수 있다.
이어서, 도 11a 및 도 11b를 참조하여 설명한 바와 같이, 오프닝들 내에 제 1 전극들(EL1)이 각각 형성될 수 있다.
제 1 전극들(EL1)을 형성한 후, 다시, 도 8a 및 도 8b를 참조하면, 제 1 전극들(EL1)이 형성된 오프닝들 내에 캐패시터 유전막(CIL) 및 제 2 전극(EL2)이 차례로 형성될 수 있다.
캐패시터 유전막(CIL)은 오프닝들 내에 제 1 전극들(EL1)의 내벽들을 균일한 두께로 덮을 수 있으며, 몰드 구조체의 상면, 즉, 하부 지지막(113)의 상면으로 연장될 수 있다.
제 2 전극(EL2)은 캐패시터 유전막(CIL) 상에서 오프닝들을 채우도록 형성될 수 있다. 제 2 전극(EL2)은 복수 개의 제 1 전극들(EL1)을 공통으로 덮을 수 있다.
도 23 이후 CIL, EL2 공정이 완료된 도면 추가 필요함
Figure pat00001
공정 완료된 도면은 도 8a, 8b에 개시되어 있어, 도 8a 및 도 8b를 참조하여 설명하였습니다.
이상, 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.

Claims (20)

  1. 데이터 저장 소자들을 포함하는 데이터 저장층;
    상기 데이터 저장층 상에 배치되며, 제 1 방향으로 연장되는 비트 라인들을 포함하는 배선층; 및
    상기 데이터 저장층과 상기 배선층 사이에 제공되는 선택 소자층을 포함하되,
    상기 선택 소자층은 상기 데이터 저장 소자들 중 하나와 상기 비트 라인들 중 하나 사이에 연결되는 셀 트랜지스터를 포함하고,
    상기 셀 트랜지스터는 활성 패턴 및 상기 활성 패턴을 가로질러 상기 제 1 방향과 교차하는 제 2 방향으로 연장되는 워드 라인을 포함하되,
    상기 제 1 및 제 2 방향들에 수직하는 제 3 방향으로, 상기 데이터 저장층, 상기 선택 소자층, 및 상기 배선층이 차례로 배치되는 반도체 메모리 장치.
  2. 제 1 항에 있어서,
    상기 워드 라인은 상기 활성 패턴의 일부분의 양측벽들 및 상면을 둘러싸는 반도체 메모리 장치.
  3. 제 1 항에 있어서,
    상기 워드 라인은 상기 활성 패턴 상에서 제 1 두께를 갖는 제 1 부분 및 상기 제 1 두께보다 큰 제 2 두께를 갖는 제 2 부분을 포함하는 반도체 메모리 장치.
  4. 제 1 항에 있어서,
    상기 워드 라인의 일측에서 상기 활성 패턴의 하면과 접촉하는 제 1 콘택 플러그;
    상기 워드 라인 타측에서 상기 활성 패턴의 상면과 접촉하는 제 2 콘택 플러그를 더 포함하는 반도체 메모리 장치.
  5. 제 4 항에 있어서,
    상기 데이터 저장 소자들 중 하나는 상기 제 1 콘택 플러그와 연결되고,
    상기 비트 라인들 중 하나는 상기 제 2 콘택 플러그와 연결되는 반도체 메모리 장치.
  6. 제 4 항에 있어서,
    상기 비트 라인들 중 하나는 상기 제 1 콘택 플러그와 연결되고,
    상기 데이터 저장 소자들 중 하나는 상기 제 2 콘택 플러그와 연결되는 반도체 메모리 장치.
  7. 제 1 항에 있어서,
    상기 데이터 저장 소자들은:
    절연막 내에 배치되는 제 1 전극들;
    상기 제 1 전극들 내에 각각 배치되는 제 2 전극들; 및
    상기 제 1 및 제 2 전극들 사이에 배치되는 캐패시터 유전막을 포함하는 반도체 메모리 장치.
  8. 제 1 항에 있어서,
    상기 활성 패턴은 산화물 반도체 물질을 포함하는 반도체 메모리 장치.
  9. 층간 절연막 상에 배치된 활성 패턴;
    상기 층간 절연막 상에서 상기 활성 패턴을 가로지르는 제 1 및 제 2 워드 라인들로서, 상기 제 1 및 제 2 워드 라인들은 상기 활성 패턴의 양측벽들 및 상면을 둘러싸며 제 1 방향으로 연장되는 것;
    상기 활성 패턴의 제 1 단부에 연결되는 제 1 캐패시터 및 제 2 단부에 연결되는 제 2 캐패시터;
    상기 제 1 및 제 2 워드 라인들 사이에서 상기 활성 패턴과 연결되는 비트라인 콘택 플러그; 및
    상기 제 1 및 제 2 워드 라인들을 가로질러 제 2 방향으로 연장되며, 상기 비트 라인 콘택 플러그와 연결되는 비트 라인을 포함하는 반도체 메모리 장치.
  10. 제 9 항에 있어서,
    상기 제 1 및 제 2 방향들에 수직하는 제 3 방향으로, 상기 활성 패턴은 상기 제 1 및 제 2 캐패시터들과 상기 비트 라인 사이에 위치하는 반도체 메모리 장치.
  11. 제 9 항에 있어서,
    상기 제 1 및 제 2 워드 라인들 각각은 상기 활성 패턴 상에서 제 1 두께를 갖고, 상기 층간 절연막 상에서 상기 제 1 두께보다 큰 제 2 두께를 갖는 반도체 메모리 장치.
  12. 제 9 항에 있어서,
    상기 층간 절연막 아래에 배치되는 반도체 기판을 더 포함하되,
    상기 제 1 및 제 2 캐패시터들은 상기 반도체 기판으로부터 제 1 레벨에 위치하고,
    상기 활성 패턴은 상기 반도체 기판으로부터 상기 제 1 레벨보다 높은 제 2 레벨에 위치하고,
    상기 비트 라인은 상기 반도체 기판으로부터 상기 제 2 레벨보다 높은 제 3 레벨에 위치하는 반도체 메모리 장치.
  13. 제 9 항에 있어서,
    상기 제 1 및 제 2 캐패시터들 각각은:
    하부 절연막의 오프닝 내에 배치되는 제 1 전극;
    상기 제 1 전극이 형성된 상기 오프닝 내에 배치되는 제 2 전극; 및
    상기 제 1 전극과 상기 제 2 전극 사이의 캐패시터 유전막을 포함하되,
    상기 층간 절연막은 상기 활성 패턴과 상기 하부 절연막 사이에 배치되는 반도체 메모리 장치.
  14. 제 13 항에 있어서,
    상기 층간 절연막을 관통하여 상기 제 1 및 제 2 캐패시터들의 상기 제 2 전극들에 각각 접속되는 콘택 플러그들을 더 포함하되,
    상기 콘택 플러그들은 상기 활성 패턴의 하면과 접촉하는 반도체 메모리 장치.
  15. 제 9 항에 있어서,
    상기 층간 절연막 아래에 배치되는 반도체 기판을 더 포함하되,
    상기 비트 라인은 상기 반도체 기판으로부터 제 1 레벨에 위치하고,
    상기 활성 패턴은 상기 반도체 기판으로부터 상기 제 1 레벨보다 높은 제 2 레벨에 위치하고,
    상기 제 1 및 제 2 캐패시터들은 상기 반도체 기판으로부터 상기 제 2 레벨보다 높은 제 3 레벨에 위치하는 반도체 메모리 장치.
  16. 제 9 항에 있어서,
    상기 비트 라인 콘택 플러그는 상기 층간 절연막을 관통하여 상기 활성 패턴의 하면과 접촉하는 반도체 메모리 장치.
  17. 제 9 항에 있어서,
    서로 대향하는 제 1 반도체 기판 및 제 2 반도체 기판;
    상기 비트 라인들과 연결되는 제 1 본딩 패드들; 및
    상기 제 2 반도체 기판 상에 집적된 주변 회로들과 연결되는 제 2 본딩 패드들을 더 포함하되,
    상기 층간 절연막은 상기 제 1 반도체 기판 상에서 상기 제 1 및 제 2 캐패시터들을 덮고,
    상기 제 1 본딩 패드들은 상기 제 2 본딩 패드들과 접합되는 반도체 메모리 장치.
  18. 제 9 항에 있어서,
    반도체 기판 상에 집적된 주변 회로들; 및
    상기 주변 회로들을 덮는 하부 절연막을 더 포함하되,
    상기 비트 라인들은 상기 하부 절연막 내에서 상기 주변 회로들과 연결되고,
    상기 층간 절연막은 상기 활성 패턴과 상기 하부 절연막 사이에 배치되는 반도체 메모리 장치.
  19. 반도체 기판 상의 플레이트 도전막;
    상기 플레이트 도전막 상에서 하부 절연막 내에 매립된 캐패시터들;
    상기 하부 절연막 상에서 상기 캐패시터들을 덮는 층간 절연막을 관통하여 상기 캐패시터들에 각각 연결되는 콘택 패드들;
    상기 층간 절연막 상에 배치된 활성 패턴으로서, 상기 활성 패턴의 양단부들은 상기 콘택 패드들의 상면들과 접촉하는 것;
    상기 층간 절연막 상에서 상기 활성 패턴의 양측벽들 및 상면을 둘러싸며 상기 활성 패턴을 가로지르는 제 1 및 제 2 워드 라인들;
    상기 제 1 및 제 2 워드 라인들 사이에서 상기 활성 패턴의 상면과 접촉하는 비트 라인 콘택 플러그; 및
    상기 비트 라인 콘택 플러그의 상면과 접촉하며, 상기 제 1 및 제 2 워드 라인들을 가로지르는 비트 라인을 포함하는 반도체 메모리 장치.
  20. 제 19 항에 있어서,
    상기 제 1 및 제 2 워드 라인들은 상기 반도체 기판의 상면과 나란한 제 1 방향으로 연장되고,
    상기 비트 라인은 상기 반도체 기판의 상면과 나란하며, 상기 제 1 방향과 교차하는 제 2 방향으로 연장되고,
    상기 활성 패턴은 상기 제 1 및 제 2 방향들에 대해 사선 방향으로 연장되는 반도체 메모리 장치.

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