KR20230159337A - 반도체 장치 및 그의 제조 방법 - Google Patents
반도체 장치 및 그의 제조 방법 Download PDFInfo
- Publication number
- KR20230159337A KR20230159337A KR1020230149749A KR20230149749A KR20230159337A KR 20230159337 A KR20230159337 A KR 20230159337A KR 1020230149749 A KR1020230149749 A KR 1020230149749A KR 20230149749 A KR20230149749 A KR 20230149749A KR 20230159337 A KR20230159337 A KR 20230159337A
- Authority
- KR
- South Korea
- Prior art keywords
- pattern
- insulating
- semiconductor device
- word lines
- disposed
- Prior art date
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 137
- 238000004519 manufacturing process Methods 0.000 title description 51
- 239000000463 material Substances 0.000 claims abstract description 14
- 239000010410 layer Substances 0.000 claims description 96
- 239000011229 interlayer Substances 0.000 claims description 27
- 238000010586 diagram Methods 0.000 description 35
- 238000000034 method Methods 0.000 description 18
- 239000000758 substrate Substances 0.000 description 15
- 238000005530 etching Methods 0.000 description 11
- 239000011810 insulating material Substances 0.000 description 10
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 9
- 229910052814 silicon oxide Inorganic materials 0.000 description 9
- 229910052581 Si3N4 Inorganic materials 0.000 description 8
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 8
- 238000013500 data storage Methods 0.000 description 7
- 229910052751 metal Inorganic materials 0.000 description 7
- 239000002184 metal Substances 0.000 description 7
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 6
- 239000003989 dielectric material Substances 0.000 description 6
- 229910052710 silicon Inorganic materials 0.000 description 6
- 239000010703 silicon Substances 0.000 description 6
- 239000002356 single layer Substances 0.000 description 6
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical compound [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 description 4
- -1 For example Chemical class 0.000 description 4
- 238000000231 atomic layer deposition Methods 0.000 description 4
- 238000000151 deposition Methods 0.000 description 4
- 238000005240 physical vapour deposition Methods 0.000 description 4
- WOCIAKWEIIZHES-UHFFFAOYSA-N ruthenium(iv) oxide Chemical compound O=[Ru]=O WOCIAKWEIIZHES-UHFFFAOYSA-N 0.000 description 4
- JMGZEFIQIZZSBH-UHFFFAOYSA-N Bioquercetin Natural products CC1OC(OCC(O)C2OC(OC3=C(Oc4cc(O)cc(O)c4C3=O)c5ccc(O)c(O)c5)C(O)C2O)C(O)C(O)C1O JMGZEFIQIZZSBH-UHFFFAOYSA-N 0.000 description 3
- 229910019794 NbN Inorganic materials 0.000 description 3
- 229910004200 TaSiN Inorganic materials 0.000 description 3
- 229910010037 TiAlN Inorganic materials 0.000 description 3
- 229910008482 TiSiN Inorganic materials 0.000 description 3
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 3
- 229910052782 aluminium Inorganic materials 0.000 description 3
- 229910052802 copper Inorganic materials 0.000 description 3
- 238000005516 engineering process Methods 0.000 description 3
- IVTMALDHFAHOGL-UHFFFAOYSA-N eriodictyol 7-O-rutinoside Natural products OC1C(O)C(O)C(C)OC1OCC1C(O)C(O)C(O)C(OC=2C=C3C(C(C(O)=C(O3)C=3C=C(O)C(O)=CC=3)=O)=C(O)C=2)O1 IVTMALDHFAHOGL-UHFFFAOYSA-N 0.000 description 3
- QRXWMOHMRWLFEY-UHFFFAOYSA-N isoniazide Chemical compound NNC(=O)C1=CC=NC=C1 QRXWMOHMRWLFEY-UHFFFAOYSA-N 0.000 description 3
- 229910044991 metal oxide Inorganic materials 0.000 description 3
- 150000004706 metal oxides Chemical class 0.000 description 3
- 229910052759 nickel Inorganic materials 0.000 description 3
- 229920002120 photoresistant polymer Polymers 0.000 description 3
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 3
- 229920005591 polysilicon Polymers 0.000 description 3
- FDRQPMVGJOQVTL-UHFFFAOYSA-N quercetin rutinoside Natural products OC1C(O)C(O)C(CO)OC1OCC1C(O)C(O)C(O)C(OC=2C(C3=C(O)C=C(O)C=C3OC=2C=2C=C(O)C(O)=CC=2)=O)O1 FDRQPMVGJOQVTL-UHFFFAOYSA-N 0.000 description 3
- IKGXIBQEEMLURG-BKUODXTLSA-N rutin Chemical compound O[C@H]1[C@H](O)[C@@H](O)[C@H](C)O[C@@H]1OC[C@H]1[C@H](O)[C@@H](O)[C@H](O)[C@@H](OC=2C(C3=C(O)C=C(O)C=C3OC=2C=2C=C(O)C(O)=CC=2)=O)O1 IKGXIBQEEMLURG-BKUODXTLSA-N 0.000 description 3
- ALABRVAAKCSLSC-UHFFFAOYSA-N rutin Natural products CC1OC(OCC2OC(O)C(O)C(O)C2O)C(O)C(O)C1OC3=C(Oc4cc(O)cc(O)c4C3=O)c5ccc(O)c(O)c5 ALABRVAAKCSLSC-UHFFFAOYSA-N 0.000 description 3
- 235000005493 rutin Nutrition 0.000 description 3
- 229960004555 rutoside Drugs 0.000 description 3
- 229910052715 tantalum Inorganic materials 0.000 description 3
- 229910052719 titanium Inorganic materials 0.000 description 3
- 229910019023 PtO Inorganic materials 0.000 description 2
- 229910002353 SrRuO3 Inorganic materials 0.000 description 2
- XLOMVQKBTHCTTD-UHFFFAOYSA-N Zinc monoxide Chemical compound [Zn]=O XLOMVQKBTHCTTD-UHFFFAOYSA-N 0.000 description 2
- MCMNRKCIXSYSNV-UHFFFAOYSA-N Zirconium dioxide Chemical compound O=[Zr]=O MCMNRKCIXSYSNV-UHFFFAOYSA-N 0.000 description 2
- 238000004380 ashing Methods 0.000 description 2
- 239000003990 capacitor Substances 0.000 description 2
- 239000002041 carbon nanotube Substances 0.000 description 2
- 229910021393 carbon nanotube Inorganic materials 0.000 description 2
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 229910003460 diamond Inorganic materials 0.000 description 2
- 239000010432 diamond Substances 0.000 description 2
- 229910021389 graphene Inorganic materials 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- HTXDPTMKBJXEOW-UHFFFAOYSA-N iridium(IV) oxide Inorganic materials O=[Ir]=O HTXDPTMKBJXEOW-UHFFFAOYSA-N 0.000 description 2
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 2
- 239000000696 magnetic material Substances 0.000 description 2
- 150000004767 nitrides Chemical class 0.000 description 2
- 230000003071 parasitic effect Effects 0.000 description 2
- 238000000623 plasma-assisted chemical vapour deposition Methods 0.000 description 2
- 238000000926 separation method Methods 0.000 description 2
- 229910021332 silicide Inorganic materials 0.000 description 2
- 238000002230 thermal chemical vapour deposition Methods 0.000 description 2
- 229910019001 CoSi Inorganic materials 0.000 description 1
- GYHNNYVSQQEPJS-UHFFFAOYSA-N Gallium Chemical compound [Ga] GYHNNYVSQQEPJS-UHFFFAOYSA-N 0.000 description 1
- 229910004129 HfSiO Inorganic materials 0.000 description 1
- 229910005883 NiSi Inorganic materials 0.000 description 1
- 229910019897 RuOx Inorganic materials 0.000 description 1
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 1
- 229910010038 TiAl Inorganic materials 0.000 description 1
- 229910008484 TiSi Inorganic materials 0.000 description 1
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 description 1
- PNEYBMLMFCGWSK-UHFFFAOYSA-N aluminium oxide Inorganic materials [O-2].[O-2].[O-2].[Al+3].[Al+3] PNEYBMLMFCGWSK-UHFFFAOYSA-N 0.000 description 1
- 239000002885 antiferromagnetic material Substances 0.000 description 1
- 150000001875 compounds Chemical class 0.000 description 1
- 229910052593 corundum Inorganic materials 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 239000003302 ferromagnetic material Substances 0.000 description 1
- 229910052733 gallium Inorganic materials 0.000 description 1
- 229910052732 germanium Inorganic materials 0.000 description 1
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 1
- CJNBYAVZURUTKZ-UHFFFAOYSA-N hafnium(IV) oxide Inorganic materials O=[Hf]=O CJNBYAVZURUTKZ-UHFFFAOYSA-N 0.000 description 1
- 229910052738 indium Inorganic materials 0.000 description 1
- APFVFJFRJDLVQX-UHFFFAOYSA-N indium atom Chemical compound [In] APFVFJFRJDLVQX-UHFFFAOYSA-N 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- VRIVJOXICYMTAG-IYEMJOQQSA-L iron(ii) gluconate Chemical compound [Fe+2].OC[C@@H](O)[C@@H](O)[C@H](O)[C@@H](O)C([O-])=O.OC[C@@H](O)[C@@H](O)[C@H](O)[C@@H](O)C([O-])=O VRIVJOXICYMTAG-IYEMJOQQSA-L 0.000 description 1
- 239000011159 matrix material Substances 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 239000012782 phase change material Substances 0.000 description 1
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 1
- 229910000314 transition metal oxide Inorganic materials 0.000 description 1
- 229910001845 yogo sapphire Inorganic materials 0.000 description 1
- 239000011787 zinc oxide Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/48—Data lines or contacts therefor
- H10B12/482—Bit lines
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/7869—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising an oxide semiconductor material, e.g. zinc oxide, copper aluminium oxide, cadmium stannate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/78696—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the structure of the channel, e.g. multichannel, transverse or longitudinal shape, length or width, doping structure, or the overlap or alignment between the channel and the gate, the source or the drain, or the contacting structure of the channel
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
- H10B12/315—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor with the capacitor higher than a bit line
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/48—Data lines or contacts therefor
- H10B12/488—Word lines
Abstract
본 발명에 따른 반도체 소자는 제1 방향으로 연장된 비트 라인; 상기 비트 라인 상에 배치되며, 상기 제1 방향을 가로지는 제2 방향으로 연장되는 몰드 패턴; 상기 몰드 패턴 상에서 상기 제1 방향으로 서로 이격되고, 상기 제2 방향을 따라 연장되는 워드라인들; 상기 몰드 패턴 상에 배치되며, 상기 워드 라인 각각의 양 측면을 덮는 게이트 절연 패턴들; 상기 비트라인 상에 배치되며, 상기 모들 패턴의 양측에 배치되는 반도체 패턴; 및 상기 워드라인들과 상기 게이트 절연 패턴들 상에 배치되는 캐핑 패턴을 포함하되, 상기 반도체 패턴들 각각은 서로 대향하는 수직부들 및 상기 수직부들을 서로 연결하는 수평부를 포함하며, 상기 워드 라인들은 상기 제1 방향으로 서로 이격된 제1 워드라인 및 제2 워드라인을 포함하며, 상기 제1 및 제2 워드라인들은 상기 반도체 패턴들 중 대응하는 반도체 패턴의 상기 수직부와 인접하게 배치되며, 상기 몰드 패턴은 상기 캐핑 패턴보다 유전 상수가 낮은 물질을 포함할 수 있다.
Description
본 발명은 반도체 소자에 관한 것으로서, 더욱 상세하게는 수직 채널 트랜지스터들을 포함하는 반도체 소자 및 그 제조 방법에 관한 것이다.
반도체 소자의 디자인 룰이 감소함에 따라 반도체 소자의 집적도를 향상시키고, 동작 속도 및 수율을 향상시키는 방향으로 제조기술이 발전되고 있다. 이에 따라 트랜지스터가 갖는 집적도, 저항, 전류 구동 능력 등을 확대하기 위해 수직 채널을 갖는 트랜지스터가 제안되었다.
본 발명이 해결하고자 하는 과제는 전기적 특성이 개선된 반도체 소자 및 그 제조 방법을 제공하는데 있다.
본 발명에 따른 반도체 소자는 제1 방향으로 연장된 비트 라인; 상기 비트 라인 상에 배치되며, 상기 제1 방향을 가로지는 제2 방향으로 연장되는 몰드 패턴; 상기 몰드 패턴 상에서 상기 제1 방향으로 서로 이격되고, 상기 제2 방향을 따라 연장되는 워드라인들; 상기 몰드 패턴 상에 배치되며, 상기 워드 라인 각각의 양 측면을 덮는 게이트 절연 패턴들; 상기 비트라인 상에 배치되며, 상기 모들 패턴의 양측에 배치되는 반도체 패턴; 및 상기 워드라인들과 상기 게이트 절연 패턴들 상에 배치되는 캐핑 패턴을 포함하되, 상기 반도체 패턴들 각각은 서로 대향하는 수직부들 및 상기 수직부들을 서로 연결하는 수평부를 포함하며, 상기 워드 라인들은 상기 제1 방향으로 서로 이격된 제1 워드라인 및 제2 워드라인을 포함하며, 상기 제1 및 제2 워드라인들은 상기 반도체 패턴들 중 대응하는 반도체 패턴의 상기 수직부와 인접하게 배치되며, 상기 몰드 패턴은 상기 캐핑 패턴보다 유전 상수가 낮은 물질을 포함할 수 있다.
본 발명의 개념에 따르면, 워드라인과 비트라인 사이에 유전상수가 낮은 몰드 패턴이 배치될 수 있다. 유전상수가 낮은 몰드 패턴이 배치됨에 따라 워드라인과 비트라인 간의 기생 커패시턴시가 개선될 수 있다. 이에 따라 전기적 특성이 개선된 반도체 소자가 제공될 수 있다.
도 1은 본 발명의 실시예들에 따른 반도체 소자를 나타낸 평면도이다.
도 2는 본 발명의 일부 실시예들에 따른 반도체 소자를 나타낸 도면으로, 도 1의 Ⅰ-Ⅰ'에 따른 단면도이다.
도 3은 본 발명의 일부 실시예들에 따른 반도체 소자의 일부분을 나타낸 도면으로, 도 2의 A를 확대한 확대도이다.
도 4는 본 발명의 실시예들에 따른 반도체 소자의 제조 방법을 나타낸 평면도이다.
도 5는 본 발명의 실시예들에 따른 반도체 소자의 제조 방법을 나타낸 도면으로, 도 4의 Ⅰ-Ⅰ'에 대응하는 단면도이다.
도 6은 본 발명의 실시예들에 따른 반도체 소자의 제조 방법을 나타낸 평면도이다.
도 7은 본 발명의 실시예들에 따른 반도체 소자의 제조 방법을 나타낸 도면으로, 도 6의 Ⅰ-Ⅰ'에 대응하는 단면도이다.
도 8은 본 발명의 실시예들에 따른 반도체 소자의 제조 방법을 나타낸 평면도이다.
도 9는 본 발명의 실시예들에 따른 반도체 소자의 제조 방법을 나타낸 도면으로, 도 8의 Ⅰ-Ⅰ'에 대응하는 단면도이다.
도 10은 발명의 실시예들에 따른 반도체 소자의 제조 방법을 나타낸 평면도이다.
도 11 및 도 12는 본 발명의 실시예들에 따른 반도체 소자의 제조 방법을 나타낸 도면들로, 도 10의 Ⅰ-Ⅰ'에 대응하는 단면도들이다.
도 13 내지 도 15는 본 발명의 실시예들에 따른 반도체 소자의 제조 방법을 나타낸 도면으로, 도 1의 Ⅰ-Ⅰ'에 대응하는 단면도들이다.
도 16은 본 발명의 일부 실시예들에 따른 반도체 소자를 나타낸 도면으로, 도 1의 Ⅰ-Ⅰ'에 따른 단면도이다.
도 17 및 도18은 본 발명의 실시예들에 따른 반도체 소자의 제조방법을 나타내는 도면들로, 도 1의 Ⅰ-Ⅰ'에 해당하는 단면도들이다.
도 19는 본 발명의 일부 실시예들에 따른 반도체 소자를 나타낸 도면으로, 도 1의 A-A'에 따른 단면도이다.
도 20은 본 발명의 실시예들에 따른 반도체 소자의 제조방법을 나타내는 도면으로, 도 1의 Ⅰ-Ⅰ'에 해당하는 단면도이다.
도 21은 본 발명의 일부 실시예들에 따른 반도체 소자를 나타낸 도면으로, 도 1의 Ⅰ-Ⅰ'에 따른 단면도이다.
도 22 및 도 23은 본 발명의 실시예들에 따른 반도체 소자의 제조방법을 나타내는 도면들로, 도 1의 Ⅰ-Ⅰ'에 해당하는 단면도들이다.
도 24는 본 발명의 일부 실시예들에 따른 반도체 소자를 나타낸 도면으로, 도 1의 Ⅰ-Ⅰ'에 따른 단면도이다.
도 25은 본 발명의 실시예들에 따른 반도체 소자의 제조방법을 나타내는 도면으로 도 1의 Ⅰ-Ⅰ'에 해당하는 단면도이다.
도 26은 본 발명의 일부 실시예들에 따른 반도체 소자를 나타낸 도면으로, 도 1의 Ⅰ-Ⅰ'에 따른 단면도이다.
도 27 및 도 28는 본 발명의 실시예들에 따른 반도체 소자의 제조방법을 나타내는 도면들로 도 1의 Ⅰ-Ⅰ'에 해당하는 단면도들이다.
도 29는 본 발명의 일부 실시예들에 따른 반도체 소자를 나타낸 도면으로, 도 1의 Ⅰ-Ⅰ'에 따른 단면도이다.
도 30은 본 발명의 실시예들에 따른 반도체 소자의 제조방법을 나타내는 도면으로 도 1의 Ⅰ-Ⅰ'에 해당하는 단면도이다.
도 31은 본 발명의 일부 실시예들에 따른 반도체 소자를 나타낸 도면으로, 도 1의 Ⅰ-Ⅰ'에 따른 단면도이다.
도 32 및 도 33는 본 발명의 실시예들에 따른 반도체 소자의 제조방법을 나타내는 도면들로 도 1의 Ⅰ-Ⅰ'에 해당하는 단면도들이다.
도 2는 본 발명의 일부 실시예들에 따른 반도체 소자를 나타낸 도면으로, 도 1의 Ⅰ-Ⅰ'에 따른 단면도이다.
도 3은 본 발명의 일부 실시예들에 따른 반도체 소자의 일부분을 나타낸 도면으로, 도 2의 A를 확대한 확대도이다.
도 4는 본 발명의 실시예들에 따른 반도체 소자의 제조 방법을 나타낸 평면도이다.
도 5는 본 발명의 실시예들에 따른 반도체 소자의 제조 방법을 나타낸 도면으로, 도 4의 Ⅰ-Ⅰ'에 대응하는 단면도이다.
도 6은 본 발명의 실시예들에 따른 반도체 소자의 제조 방법을 나타낸 평면도이다.
도 7은 본 발명의 실시예들에 따른 반도체 소자의 제조 방법을 나타낸 도면으로, 도 6의 Ⅰ-Ⅰ'에 대응하는 단면도이다.
도 8은 본 발명의 실시예들에 따른 반도체 소자의 제조 방법을 나타낸 평면도이다.
도 9는 본 발명의 실시예들에 따른 반도체 소자의 제조 방법을 나타낸 도면으로, 도 8의 Ⅰ-Ⅰ'에 대응하는 단면도이다.
도 10은 발명의 실시예들에 따른 반도체 소자의 제조 방법을 나타낸 평면도이다.
도 11 및 도 12는 본 발명의 실시예들에 따른 반도체 소자의 제조 방법을 나타낸 도면들로, 도 10의 Ⅰ-Ⅰ'에 대응하는 단면도들이다.
도 13 내지 도 15는 본 발명의 실시예들에 따른 반도체 소자의 제조 방법을 나타낸 도면으로, 도 1의 Ⅰ-Ⅰ'에 대응하는 단면도들이다.
도 16은 본 발명의 일부 실시예들에 따른 반도체 소자를 나타낸 도면으로, 도 1의 Ⅰ-Ⅰ'에 따른 단면도이다.
도 17 및 도18은 본 발명의 실시예들에 따른 반도체 소자의 제조방법을 나타내는 도면들로, 도 1의 Ⅰ-Ⅰ'에 해당하는 단면도들이다.
도 19는 본 발명의 일부 실시예들에 따른 반도체 소자를 나타낸 도면으로, 도 1의 A-A'에 따른 단면도이다.
도 20은 본 발명의 실시예들에 따른 반도체 소자의 제조방법을 나타내는 도면으로, 도 1의 Ⅰ-Ⅰ'에 해당하는 단면도이다.
도 21은 본 발명의 일부 실시예들에 따른 반도체 소자를 나타낸 도면으로, 도 1의 Ⅰ-Ⅰ'에 따른 단면도이다.
도 22 및 도 23은 본 발명의 실시예들에 따른 반도체 소자의 제조방법을 나타내는 도면들로, 도 1의 Ⅰ-Ⅰ'에 해당하는 단면도들이다.
도 24는 본 발명의 일부 실시예들에 따른 반도체 소자를 나타낸 도면으로, 도 1의 Ⅰ-Ⅰ'에 따른 단면도이다.
도 25은 본 발명의 실시예들에 따른 반도체 소자의 제조방법을 나타내는 도면으로 도 1의 Ⅰ-Ⅰ'에 해당하는 단면도이다.
도 26은 본 발명의 일부 실시예들에 따른 반도체 소자를 나타낸 도면으로, 도 1의 Ⅰ-Ⅰ'에 따른 단면도이다.
도 27 및 도 28는 본 발명의 실시예들에 따른 반도체 소자의 제조방법을 나타내는 도면들로 도 1의 Ⅰ-Ⅰ'에 해당하는 단면도들이다.
도 29는 본 발명의 일부 실시예들에 따른 반도체 소자를 나타낸 도면으로, 도 1의 Ⅰ-Ⅰ'에 따른 단면도이다.
도 30은 본 발명의 실시예들에 따른 반도체 소자의 제조방법을 나타내는 도면으로 도 1의 Ⅰ-Ⅰ'에 해당하는 단면도이다.
도 31은 본 발명의 일부 실시예들에 따른 반도체 소자를 나타낸 도면으로, 도 1의 Ⅰ-Ⅰ'에 따른 단면도이다.
도 32 및 도 33는 본 발명의 실시예들에 따른 반도체 소자의 제조방법을 나타내는 도면들로 도 1의 Ⅰ-Ⅰ'에 해당하는 단면도들이다.
이하, 첨부한 도면을 참조하여 본 발명의 실시예들을 설명함으로써 본 발명을 상세히 설명한다.
도 1 은 본 발명의 실시예들에 따른 반도체 소자를 나타낸 평면도이다. 도 2 는 본 발명의 일부 실시예들에 따른 반도체 소자를 나타낸 도면으로, 도 1 의 Ⅰ-Ⅰ'에 따른 단면도이다. 도 3 은 본 발명의 일부 실시예들에 따른 반도체 소자의 일부분을 나타낸 도면으로, 도 2 의 A를 확대한 확대도이다.
도 1 및 도 2를 참조하면, 제1 방향(D1)과 제2 방향(D2)으로 연장된 기판(10)이 제공될 수 있다. 상기 제1 방향(D1)과 상기 제2 방향(D2)은 서로 교차하며, 상기 기판(10)의 상면과 평행한 방향일 수 있다. 상기 기판(10)은 반도체 기판일 수 있다. 상기 기판(10)은 일 예로, 실리콘 기판, 게르마늄 기판, 또는 실리콘-게르마늄 기판일 수 있다.
비트라인(BL)이 상기 기판(10) 상에 배치될 수 있고, 상기 제1 방향(D1)을 따라 연장될 수 있다. 상기 비트라인(BL)은 복수 개로 제공될 수 있고, 상기 비트라인들(BL)은 상기 제2 방향(D2)으로 서로 이격될 수 있다. 상기 비트라인(BL)은, 예를 들어, 도핑된 폴리실리콘, 금속(예를 들어, Al, Cu, Ti, Ta, Ru, W, Mo, Pt, Ni, Co), 도전성 금속 질화물(예를 들어, TiN, TaN, WN, NbN, TiAlN, TiSiN, TaSiN, RuTiN), 도전성 금속 실리사이드 또는 도전성 금속 산화물(예를 들어, PtO, RuO2, IrO2, SRO(SrRuO3), BSRO((Ba,Sr)RuO3), CRO(CaRuO3), LSCo) 중 적어도 하나를 포함할 수 있으나, 이에 한정되는 것은 아니다. 상기 비트라인(BL)은 전술한 물질들의 단일층 또는 다중층을 포함할 수 있다. 일부 실시예들에서, 상기 비트라인(BL)은 2차원 반도체 물질을 포함할 수 있고, 예를 들어, 상기 2차원 물질은 그래핀(graphene), 탄소 나노튜브(carbon nanotube) 또는 이들의 조합을 포함할 수 있다.
도 2 및 도 3을 참조하면, 몰드 패턴(MD)이 상기 비트라인(BL) 상에 배치될 수 있으며 상기 제2 방향(D2)으로 연장될 수 있다. 상기 몰드 패턴(MD)은 복수개가 제공될 수 있으며, 상기 몰드 패턴들(MD)은 상기 제1 방향(D1)으로 서로 이격될 수 있다.
상기 몰드 패턴(MD)은 제1 절연층(MD1), 제2 절연층(MD2) 및 제3 절연층(MD3)을 포함할 수 있다. 상기 제1 절연층(MD1)은 상기 비트라인(BL) 상에 배치될 수 있으며, 상기 비트라인(BL)과 접할 수 있다. 상기 제1 절연층(MD1)은 일 예로, 실리콘 질화물일 수 있다.
상기 제2 절연층(MD2)이 상기 제1 절연층(MD1) 상에 배치될 수 있다. 상기 제2 절연층(MD2)의 유전 상수는 상기 제1 절연층(MD1)의 유전 상수보다 낮을 수 있다. 상기 제2 절연층(MD2)은 제1 하부 절연 패턴들(MD2_P)과 제2 하부 절연 패턴들(MD2_P')을 포함할 수 있다. 상기 제1 하부 절연 패턴들(MD2_P)과 상기 제2 하부 절연 패턴(MD2_P')은 제1 방향으로(D1) 서로 교차적으로 배치될 수 있으며, 제2 방향(D2)로 연장될 수 있다. 상기 제1 하부 절연 패턴들(MD2_P)은 후술할 워드라인(WL) 아래에 배치될 수 있으며, 상기 제1 하부 절연 패턴들(MD2_P) 각각의 상기 제1 방향(D1)으로의 폭(MD2_P_W)은 후술할 워드라인들(WL) 각각의 상기 제1 방향(D1)으로의 폭(WL_W)보다 크거나 같을 수 있다. 상기 제1 하부 절연패턴들(MD2_P) 및 상기 제2 하부 절연패턴(MD2_P')은 유전 상수가 약 2.5 또는 2.0보다 작은 절연물질을 포함할 수 있고, 상기 제1 하부 절연패턴들(MD2_P)은 일 예로, 에어 갭(Air gap)일 수 있으며, 상기 제2 하부 절연패턴들(MD2_P')는 일 예로, 실리콘 산화물일 수 있다.
상기 제3 절연층(MD3)이 상기 제2 절연층(MD2) 상에 배치될 수 있다. 상기 제3 절연층(MD3)은 후술할 워드라인들(WL) 아래에 배치될 수 있으며, 상기 워드라인들(WL)과 접할 수 있다. 상기 제3 절연층(MD3)의 유전 상수는 상기 제2 절연층(MD2)의 유전 상수보다 클 수 있다. 상기 제3 절연층(MD3)은 일 예로, 실리콘 질화물일 수 있다.
유전상수가 상대적으로 낮은 상기 몰드 패턴(MD)이 후술할 워드라인들(WL)과 상기 비트라인들(BL) 사이에 배치되어, 후술할 워드라인들(WL)과 상기 비트라인(BL) 간의 기생 커패시턴시가 개선될 수 있다. 이에 따라 전기적 특성이 개선된 반도체 소자가 제공될 수 있다.
또한 상기 제2 절연층(MD2)보다 유전 상수가 높은 상기 제1 절연층(MD1) 및 제3 절연층(MD3)이 각각 비트라인(WL)과 워드라인들(WL)과 접하여, 상기 비트라인(BL) 및 워드라인들(WL)이 상기 제1 절연층(MD1) 및 상기 제3 절연층(MD3)보다 유전 상수가 낮은 상기 제2 절연층(MD2)에 의해 산화되는 것을 방지할 수 있다.
다시 도 1 및 도2를 참조하면, 워드라인들(WL)이 상기 몰드 패턴(MD) 상에 배치될 수 있다. 상기 워드라인들(WL)은 상기 제2 방향(D2)으로 연장될 수 있으며, 상기 제1 방향(D1)으로 서로 이격될 수 있다. 상기 워드라인들(WL)은 상기 제1 방향(D1)으로 서로 이격된 제1 워드라인(WL1) 및 제2 워드라인(WL2)을 포함할 수 있다. 상기 워드라인들(WL)은 일 예로, 도핑된 폴리실리콘, 금속(예를 들어, Al, Cu, Ti, Ta, Ru, W, Mo, Pt, Ni, Co), 도전성 금속 질화물(예를 들어, TiN, TaN, WN, NbN, TiAlN, TiSiN, TaSiN, RuTiN), 도전성 금속 실리사이드 또는 도전성 금속 산화물(예를 들어, PtO, RuO2, IrO2, SRO(SrRuO3), BSRO((Ba,Sr)RuO3), CRO(CaRuO3), LSCo) 중 적어도 하나를 포함할 수 있으나, 이에 한정되는 것은 아니다. 상기 워드라인(WL)은 전술한 물질들의 단일층 또는 다중층을 포함할 수 있다. 상기 워드라인(WL)은 일 예로, 2차원 반도체 물질을 포함할 수 있고, 일 예로, 상기 2차원 반도체 물질은 그래핀(graphene), 탄소 나노튜브(carbon nanotube) 또는 이들의 조합을 포함할 수 있다.
도 2 및 도3를 참조하면, 게이트 절연 패턴(Gox)이 상기 몰드 패턴(MD) 상에 배치되며, 상기 워드 라인들(WL) 각각의 양 측면을 덮을 수 있다. 상기 게이트 절연 패턴의 최상면(Gox_U)과 상기 워드라인(WL)의 상기 상면(WL_U)은 서로 공면을 이룰 수 있다. 상기 게이트 절연 패턴(Gox)의 최하부면(Gox_L)은 상기 워드라인의 상면(WL_U)보다 낮은 높이에 위치할 수 있다. 상기 게이트 절연 패턴(Gox)의 상기 최하부면(Gox_L)은 상기 워드라인(WL)의 하면(WL_L)과 같은 레벨에 위치할 수 있으며, 상기 게이트 절연 패턴(Gox)의 상기 최하부면(Gox_L)은 상기 제3 절연층(MD3)과 접할 수 있다. 상기 게이트 절연 패턴(Gox)은 상기 제1 워드라인(WL1)과 상기 제2 워드라인(WL2) 사이에 상기 비트라인(BL)을 향해 리세스된 제1 리세스 영역(210)이 제공될 수 있다. 상기 제1 리세스 영역(210)은 일 예로, 에어 갭(Air gap)으로 채워질 수 있다.
상기 게이트 절연 패턴(Gox)은 실리콘 산화물, 실리콘 산질화물 및 실리콘 산화물보다 높은 유전 상수를 가지는 고유전물 중 적어도 하나를 포함할 수 있다. 상기 고유전물은 금속 산화물 또는 금속 산화질화물을 포함할 수 있다. 예를 들면, 게이트 절연 패턴(Gox)으로서 사용 가능한 고유전물은 HfO2, HfSiO, HfSiON, HfTaO, HfTiO, HfZrO, ZrO2 및 Al2O3 중 적어도 하나를 포함할 수 있으나, 이에 한정되는 것은 아니다.
캐핑 패턴(220)이 상기 워드라인들(WL) 및 상기 게이트 절연 패턴(Gox) 상에 배치될 수 있으며, 상기 제2 방향(D2)으로 연장될 수 있다. 상기 캐핑 패턴(220)의 상면(220U)은 후술할 제1 층간 절연막(230)의 상면(230U)과 공면을 이룰 수 있다. 상기 캐핑 패턴(220)은 상기 워드라인들(WL)의 상기 상면(WL_U) 및 상기 게이트 절연 패턴(Gox)의 상기 최상면(Gox_U)을 덮을 수 있다. 상기 캐핑 패턴(220)의 상기 제1 방향(D1)으로의 폭(220W)은 상기 몰드 패턴(MD)의 상기 제1 방향(D1)으로의 폭(MD_W)과 같을 수 있다. 상기 캐핑 패턴(220)은, 일 예로, 실리콘 산화물, 실리콘 질화물 및 실리콘 산질화물 중 적어도 하나를 포함할 수 있다.
반도체 패턴(SP)이 상기 비트라인(BL) 상에 배치될 수 있다. 상기 반도체 패턴(SP)은 복수 개로 제공될 수 있다. 상기 반도체 패턴들(SP)은 상기 제1 및 제2 방향들(D1, D2)로 서로 이격될 수 있다. 상기 반도체 패턴(SP)은 서로 대향하는 수직부들(SP_V1, SP_V2)과 상기 수직부들(SP_V1, SP_V2)을 연결하는 수평부(SP_H)를 포함할 수 있다. 상기 수직부들(SP_V1, SP_V2)은 상기 제1 워드라인(WL1) 및 상기 제2 워드라인들(WL2) 중 대응하는 워드라인과 인접하게 배치될 수 있다. 상기 수직부들(SP_V1, SP_V2)의 최상면(SP_U)은 상기 캐핑 패턴(220) 및 후술할 제1 층간 절연막(230)의 상면(220U, 230U)보다 낮은 높이에 위치할 수 있다.
상기 반도체 패턴(SP)의 상기 수평부(SP_H)는 공통 소스/드레인 영역을 포함할 수 있고, 상기 수직부들(SP_V1, SP_V2)의 상부들은 각각 제1 및 제2 소스/드레인 영역을 포함할 수 있다. 상기 수직부들(SP_V1, SP_V2) 중 제1 수직부(SP_V1)는 상기 공통 소스/드레인 영역과 상기 제1 소스/드레인 영역 사이의 제1 채널 영역을 포함할 수 있고, 상기 수직부들(SP_V1, SP_V2) 중 제2 수직부(SP_V2)는 상기 공통 소스/드레인 영역과 상기 제2 소스/드레인 영역 사이의 제2 채널 영역을 포함할 수 있다. 상기 제1 및 제2 수직부들(SP_V1, SP_V2) 각각은 상기 비트라인(BL)에 전기적으로 연결될 수 있다. 즉, 본 발명에 따른 반도체 장치는 한 쌍의 수직 채널 트랜지스터들이 하나의 비트라인(BL)을 공유하는 구조를 가질 수 있다.
상기 반도체 패턴(SP)은 산화물 반도체를 포함할 수 있고, 예를 들어, 상기 산화물 반도체는 InxGayZnzO, InxGaySizO, InxSnyZnzO, InxZnyO, ZnxO, ZnxSnyO, ZnxOyN, ZrxZnySnzO, SnxO, HfxInyZnzO, GaxZnySnzO, AlxZnySnzO, YbxGayZnzO 및 InxGayO 중 적어도 하나를 포함할 수 있으나, 이에 한정되는 것은 아니다. 일 예로, 상기 반도체 패턴(SP)은 IGZO(Indium Gallium Zinc Oxide)를 포함할 수 있다.
제1 층간 절연패턴(230)이 상기 비트라인(BL) 상에, 상기 반도체 패턴(SP)의 상기 수직부들(SP_V1, SP_V2) 사이에 배치될 수 있다. 상기 제1 층간 절연막(230)의 상면(230U)은 상기 캐핑 패턴(220)의 상면(220U)과 공면을 이룰 수 있으며, 상기 제1 층간 절연패턴(230)의 상기 상면(230U)은 상기 반도체 패턴(SP)의 최상면(SP_U)보다 높은 높이에 위치할 수 있다. 상기 제1 층간 절연패턴(230)은 일 예로, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 및 저유전물질 중 적어도 하나를 포함할 수 있다. 상기 제1 층간 절연패턴(230)은 일 예로, 단일층 또는 다중층으로 이루어질 수 있다.
랜딩 패드들(LP)이 상기 반도체 패턴들(SP)의 상기 수직부들(SP_V1, SP_V2) 상에 각각 제공될 수 있다. 상기 랜딩 패드들(LP)은 상기 수직부들(SP_V1, SP_V2)과 직접 접촉할 수 있고, 전기적으로 연결될 수 있다. 평면적 관점에서, 상기 랜딩 패드들(LP)은 상기 제1 및 제2 방향들(D1, D2)로 서로 이격될 수 있고, 매트릭스 형태, 지그재그 형태, 허니콤(honeycomb) 형태 등 다양한 형태로 배열될 수 있다. 평면적 관점에서, 상기 랜딩 패드들(LP) 각각은 원형, 타원형, 직사각형, 정사각형, 마름모형, 육각형 등 다양한 형태를 가질 수 있다.
상기 랜딩 패드들(LP)은, 일 예로, 도핑된 폴리실리콘, Al, Cu, Ti, Ta, Ru, W, Mo, Pt, Ni, Co, TiN, TaN, WN, NbN, TiAl, TiAlN, TiSi, TiSiN, TaSi, TaSiN, RuTiN, NiSi, CoSi, IrOx, RuOx, 또는 이들의 조합으로 이루어질 수 있으나, 이에 한정되는 것은 아니다.
제2 층간 절연패턴(250)이 상기 캐핑 패턴(220)과 상기 제1 층간 절연패턴(230) 상에 배치될 수 있으며, 상기 랜딩 패드들(LP)의 사이를 채울 수 있다. 상기 제2 층간 절연패턴(250)의 상기 제1 방향(D1)으로의 폭(250W)은 상기 캐핑 패턴(220)의 상기 제1 방향(D1)으로의 폭(220W)보다 작거나 같을 수 있다. 상기 제2 층간 절연패턴(250)은 일 예로, 실리콘 산화물, 실리콘 질화물 및 실리콘 산질화물 중 적어도 하나를 포함할 수 있고, 단일층 또는 다중층을 포함할 수 있다.
데이터 저장 패턴들(DSP)이 상기 랜딩 패드들(LP) 상에 각각 제공될 수 있다. 상기 데이터 저장 패턴들(DSP)은 상기 랜딩 패드들(LP)을 통해 상기 반도체 패턴(SP)의 상기 수직부들(V1, V2)에 각각 전기적으로 연결될 수 있다.
일 예에 따르면, 상기 데이터 저장 패턴들(DSP)은 캐패시터일 수 있으며, 하부 및 상부 전극들, 및 이들 사이에 개재되는 캐패시터 유전막을 포함할 수 있다. 이러한 경우, 상기 하부 전극이 랜딩 패드(LP)와 접촉할 수 있으며, 하부 전극은, 평면적 관점에서, 원형, 타원형, 직사각형, 정사각형, 마름모형, 육각형 등 다양한 형태를 가질 수 있다.
이와 달리, 데이터 저장 패턴들(DSP)은 메모리 요소에 인가되는 전기적 펄스에 의해 두 가지 저항 상태로 스위칭될 수 있는 가변 저항 패턴일 수 있다. 예를 들어, 데이터 저장 패턴들(DSP)은 전류량에 따라 결정 상태가 변화하는 상변화 물질(phase-change material), 페로브스카이트(perovskite) 화합물들, 전이 금속 산화물(transition metal oxide), 자성체 물질(magnetic materials), 강자성(ferromagnetic) 물질들 또는 반강자성(antiferromagnetic) 물질들을 포함할 수 있다.
도 4 , 도 6 , 도 8 및 도 10 은 본 발명의 실시예들에 따른 반도체 소자의 제조 방법을 나타낸 평면도들이다. 도 5 , 도 7 , 도 9 , 도 11 및 도12는 본 발명의 실시예들에 따른 반도체 소자의 제조 방법을 나타낸 도면들로 각각 도 4 , 도 6 , 도 8 , 및 도 10 의 Ⅰ-Ⅰ'에 대응하는 단면도들이다. 도 13 내지 도 15 는 본 발명의 실시예들에 따른 반도체 소자의 제조 방법을 나타낸 도면들로, 도 1 의 Ⅰ-Ⅰ'에 대응하는 단면도들이다. 설명의 간소화를 위해 도 1 내지 도 3을 참조하여 설명한 반도체 소자와 중복되는 설명은 생략된다.
도 4 및 도 5를 참조하면, 기판(10) 상에 비트라인(BL)이 형성될 수 있다. 상기 비트라인(BL)은 복수 개로 형성될 수 있다. 상기 비트라인들(BL)은 상기 제1 방향(D1)으로 연장되고 상기 제2 방향(D2)으로 서로 이격되도록 형성될 수 있다. 상기 비트라인(BL)은 하부의 배선들과 전기적으로 연결되도록 형성될 수 있다. 상기 비트라인(BL)을 형성하는 것은 일 예로, 상기 기판(10) 상에 비트라인막을 증착하는 것, 상기 비트라인막을 패터닝하여 상기 비트라인을 형성하는 것을 포함할 수 있다.
예비 제1 절연층(111)이 상기 비트라인(BL) 상에 형성될 수 있다. 상기 예비 제1 절연층 (111)은 상기 기판(10)의 상면을 전체적으로 덮을 수 있으며, 상기 예비 제1 절연층 (111)은 일 예로, 실리콘 질화물일 수 있다.
도 6 및 도 7을 참조하면, 예비 제2 절연층(121)이 상기 예비 제1 절연층(111) 상에 형성될 수 있다. 상기 예비 제2 절연층(121)은 일 예로, 실리콘 산화물, 실리콘 산질화물 및 저유전 물질 중 어느 하나일 수 있다. 제1 트렌치 영역(121T)이 상기 예비 제2 절연층(121) 내에 형성될 수 있다. 상기 제1 트렌치 영역(121T)는 상기 제2 방향(D2)로 연장될 수 있다. 상기 제1 트렌치 영역(121T)은 복수개가 제공될 수 있으며, 상기 제1 방향(D1)으로 서로 이격될 수 있다. 상기 제1 트렌치 영역(121T)을 형성하는 것은 일 예로, 상기 예비 제2 절연층(121) 상에 제1 마스크 패턴을 형성하는 것, 상기 제1 마스크 패턴을 식각 마스크로 이용하여 상기 예비 제2 절연층(121)을 식각하는 것을 포함할 수 있다. 상기 제1 마스크 패턴은 일 예로 포토 레지스트 패턴일 수 있다. 상기 제1 트렌치 영역(121T)의 상기 제1 방향(D1)으로의 폭(121T_W)은 상기 식각 공정 후 남아있는 상기 예비 제2 절연층(121)의 상기 제1 방향으로의 폭(121_W)보다 작거나 같을 수 있다.
제1 희생패턴(미도시)이 상기 제1 트렌치 영역(121T)을 채울 수 있다. 상기 제1 희생패턴(미도시)을 형성하는 것은 일 예로, 제1 희생막을 상기 예비 제2 절연층 상에 형성하는 것, 상기 제1 희생막의 상면을 상기 예비 제2 절연층(121)의 상면이 노출될 ?旁沮? 평탄화하는 것을 포함할 수 있다. 상기 제1 희생 패턴(미도시)은 일 예로 SOH(spin on Hardmask)일 수 있다.
도 8 및 도 9를 참조하면, 예비 제3 절연층(131)이 상기 제1 희생패턴(미도시) 및 상기 예비 제2 절연층(121) 상에 형성될 수 있다. 상기 예비 제3 절연층(131)은 일 예로, 실리콘 질화물 일 수 있다.
제1 하부 절연 패턴(MD2_P)이 상기 예비 제2 절연층(121) 내에 형성될 수 있다. 상기 제1 하부 절연 패턴(MD2_P)은 일 예로, 에어 갭일 수 있으며, 상기 제1 하부 절연 패턴(MD2_P)을 형성하는 것을 일 예로, 에싱 공정을 통해 상기 제1 희생 패턴을 제거하는 것일 수 있다.
워드 라인들(WL)이 상기 예비 제3 절연층(131) 상에 형성될 수 있다. 상기 워드 라인들(WL)은 제1 워드라인(WL1) 및 제2 워드라인(WL2)을 포함하도록 형성될 수 있으며, 상기 제1 워드라인(WL1) 및 상기 제2 워드라인(WL2)은 상기 제1 하부 절연 패턴((MD_P) 상에 형성될 수 있다. 상기 워드 라인(WL)을 형성하는 것은 일 예로, 상기 예비 제3 절연층(131) 상에 도전막을 형성하는 것, 상기 도전막 상에 제2 마스크 패턴을 형성하는 것, 상기 제2 마스크 패턴을 식각 마스크로 이용하여 상기 도전막을 식각하는 것을 포함할 수 있다. 상기 제2 마스크 패턴은 일 예로, 포토 레지스트 패턴일 수 있다.
게이트 절연 패턴(Gox)이 상기 워드라인들(WL)과 상기 예비 제3 절연층(131) 상에 형성될 수 있다. 상기 게이트 절연 패턴(Gox)은 상기 제1 워드라인(WL1) 및 상기 제2 워드라인(WL2)의 양 측면을 덮을 수 있으며 상기 예비 제3 절연층(131)의 상면을 덮을 수 있다. 상기 게이트 절연 패턴(Gox)을 형성하는 것은 일 예로, 화학 기상 증착(CVD), 물리적 기상 증착(PVD), 원자층 증착(ALD) 등과 같은 단차 도포성이 우수한 막 형성 기술을 통해 게이트 절연막을 증착하는 것을 포함할 수 있다. 상기 게이트 절연 패턴(Gox)의 최하부면(Gox_L)은 상기 워드 라인들(WL)의 상면(WL_U)보다 낮은 위치에 위치할 수 있으며, 상기 워드 라인(WL)의 최하부면(WL_L)과 같은 레벨에 위치할 수 있다. 상기 게이트 절연 패턴(Gox)의 상기 최하부면(Gox_L)은 상기 예비 제3 절연층(131)의 상면을 덮을 수 있다. 상기 게이트 절연 패턴(Gox)은 상기 비트라인(BL)을 향해 리세스된 제1 리세스 영역(210)을 형성할 수 있다. 상기 제1 리세스 영역(210)은 상기 워드 라인들(WL) 사이에 형성될 수 있다.
제2 희생패턴(210P)이 상기 예비 제3 절연층(131) 및 상기 게이트 절연패턴(Gox) 상에 형성될 수 있으며, 상기 제1 리세스 영역(210)을 채울 수 있다. 상기 제2 희생패턴(210P)은 일 예로, SOH(Spin on Hardmask)일 수 있다. 상기 제2 희생패턴(210P)을 형성하는 것은 일 예로, 제2 희생 패턴막을 상기 워드라인들(WL) 및 상기 게이트 절연 패턴(Gox) 상에 형성하는 것, 상기 워드라인들의 상면(WL_U)이 노출되도록 상기 제2 희생 패턴막을 평탄화하는 것을 포함할 수 있다. 상기 평탄화 공정에 의하여 상기 게이트 절연 패턴의 상기 상면(Gox_U)과 상기 제2 희생 패턴(210P)의 상면이 서로 같은 높이에 위치할 수 있다.
도 10 및 도 11을 참조하면, 캐핑 패턴(220)이 상기 워드라인들(WL) 및 상기 게이트 절연 패턴(Gox) 상에 형성될 수 있다. 상기 캐핑 패턴(220)은 일 예로, 실리콘 질화물일 수 있으며, 상기 캐핑 패턴(220)을 형성하는 것은 캐핑막을 증착하는 것, 캐핑막 상에 제3 마스크 패턴을 형성하는 것, 상기 제3 마스크 패턴을 식각 마스크로 이용하여 캐핑막을 식각하는 것, 및 상기 제3 마스크 패턴을 제거하는 것을 포함할 수 있다. 상기 식각 공정에 의하여 상기 비트라인(BL)은 식각되지 않을 수 있다. 상기 캐핑 패턴(220)은 복수개가 제공될 수 있으며, 상기 캐핑 패턴들(220) 각각은 상기 제2 방향(D2)으로 연장될 수 있으며, 상기 제1 방향(D1)으로 서로 이격될 수 있다.
상기 식각 공정에 의하여 상기 예비 제1 절연층(111), 상기 예비 제2 절연층(121) 및 상기 예비 제3 절연층(131)이 식각될 수 있으며, 이를 통해 몰드 패턴(MD)이 형성될 수 있다. 보다 자세하게는 상기 식각 공정에 의하여 예비 제1 절연층(111), 예비 제2 절연층(121) 및 예비 제3 절연층(131)이 식각되어 제1 절연층(MD1), 제2 절연층(MD2) 및 제3 절연층(MD3)이 형성될 수 있다. 또한 상기 제2 절연층(MD2)가 식각되어 상기 제2 하부 절연패턴들(MD2_P')이 형성될 수 있다. 상기 제2 하부 절연패턴들(MD2_P')는 상기 제1 방향(D1)으로 서로 이격될 수 있으며, 상기 제1 하부 절연패턴들(MD2_P)와 상기 제2 하부 절연패턴(MD2_P)는 서로 제1 방향(D1)으로 교차적으로 배치될 수 있다.
더 나아가 상기 식각 공정에 의하여 제2 트렌치 영역(220T)이 형성될 수 있다. 상기 제2 트렌치 영역(220T)은 상기 비트라인(BL)과 수직적으로 중첩하는 부분에 형성될 수 있으며, 복수개가 제공될 수 있다. 상기 제2 트렌치 영역(220T)은 상기 제2 방향(D2)으로 연장될 수 있으며, 상기 워드 라인들(WL)을 사이에 두고 서로 상기 제1 방향(D1)으로 이격될 수 있다. 상기 제2 트렌치 영역(220T)에 의하여 상기 비트라인(BL)의 상면이 노출될 수 있으며, 상기 몰드 패턴(MD)의 측면 및 상기 게이트 절연 패턴(Gox)의 측면이 노출될 수 있다.
도 10 및 도 12을 참조하면, 상기 제1 리세스 영역(210) 상에 에어 갭이 형성될 수 있다. 상기 에어 갭을 형성하는 것은 일 예로, 에싱(ashing)공정에 의하여 상기 제2 희생 패턴(210P)을 제거하는 것일 수 있다.
도 1 및 도 13을 참조하면, 반도체막(미도시)이 상기 기판(10)의 상기 상면을 전체적으로 덮도록 형성될 수 있다. 상기 반도체막을 형성하는 것은, 물리적 기상 증착(PVD), 열적 화학기상증착(thermal CVD), 저압 화학기상증착(LP-CVD), 플라즈마 강화 화학기상증착(PE-CVD) 및 원자층증착(ALD) 기술들 중 적어도 하나를 이용하여 상기 반도체막(SL)을 증착시키는 것을 포함할 수 있다. 상기 반도체 막은 상기 제2 트렌치 영역(210T)에 의해 노출된 몰드 패턴(MD)의 측면과 상기 게이트 절연 패턴(Gox)의 측면 및 상기 비트라인(BL)의 상면을 컨포멀하게 덮을 수 있다.
상기 반도체막의 일부가 제거될 수 있다. 상기 반도체막의 일부를 제거하는 것은, 상기 제2 방향(D2)으로 서로 이웃하는 상기 비트라인들(BL) 사이에 제공되고, 상기 제1 방향(D1)으로 연장되는 영역들 상의 상기 반도체막을 제거하는 것을 포함할 수 있다. 상기 반도체막은 상기 제거를 통해 복수 개의 반도체 패턴들(SP)로 분리될 수 있다. 상기 반도체 패턴들(SP)은 서로 대향하는 수직부들(SP_V1, SP_V2) 및 상기 수직부들(SP_V1, SP_V2)을 연결하는 수평부(SP_H)를 포함할 수 있다. 반도체막을 제거하는 과정에서, 반도체 패턴(SP)의 상기 수평부(SP_H)도 제거될 수 있다. 이에 따라 상기 반도체 패턴(SP)은 제1 및 제2 수직부(SP_V1, SP_V2)를 포함할 수 있고, 상기 제1 수직부 및 상기 제2 수직부(SP_V1, SP_ V2)는 서로 이격될 수 있다.
도 1 및 도 14를 참조하면, 제1 층간 절연패턴(230)이 상기 반도체 패턴(SP) 상에 형성될 수 있다. 상기 제1 층간 절연패턴(230)은 상기 제2 트렌치 영역(220T)을 채울 수 있다. 상기 제1 층간 절연패턴(230)을 형성하는 것은 상기 제2 트렌치 영역(220T)을 채우고, 상기 반도체 패턴(SP), 상기 캐핑 패턴(220)을 덮는 제1 층간 절연막을 형성하는 것, 및 상기 제1 층간 절연막(230)의 상면(230U)을 상기 캐핑 패턴(220)의 상면(220U)이 노출되도록 평탄화하는 것을 포함할 수 있다. 상기 평탄화 공정에 의하여 상기 제1 층간 절연패턴(230)의 상기 상면(230U)과 상기 캐핑 패턴(220)의 상기 상면(220U)이 같은 높이에 위치할 할 수 있다.
도 1 및 도 15를 참조하면, 랜딩 패드들(LP)이 상기 반도체 패턴(SP)의 상기 수직부들(SP_V1, SP_V2) 상에 각각 형성될 수 있다. 상기 랜딩 패드들(LP)을 형성하는 것은, 상기 수직부들(SP_V1, SP_V2)의 상부들을 제거하여 제2 리세스 영역을 형성하는 것, 상기 제2 리세스 영역을 채우고 상기 캐핑 패턴(220)을 덮는 랜딩 패드막(미도시)을 형성하는 것, 및 상기 랜딩 패드막의 일부를 제거하여 복수의 랜딩 패드들(LP)로 분리하는 것을 포함할 수 있다. 상기 수직부들(SP_V1, SP_V2) 제거 공정에 의하여 상기 수직부들(SP_V1, SP_V2)의 최상면(SP_U)이 상기 제1 층간 절연패턴(230)의 상면(230U)보다 낮은 높이에 위치할 수 있다.
다시 도1 및 도2를 참조하면 제2 층간 절연패턴(250)이 상기 캐핑 패턴(220) 및 상기 제1 층간 절연 패턴(230) 상에 형성될 수 있으며, 상기 랜딩 패드들(LP)의 사이를 채우도록 형성될 수 있다. 데이터 저장 패턴들(DSP)이 상기 랜딩 패드들(LP) 상에 각각 형성될 수 있다. 데이터 저장 패턴들(DSP)은 랜딩 패드들(LP)을 통해 상기 반도체 패턴(SP)의 상기 수직부들(SP_V1, SP_V2)에 각각 전기적으로 연결될 수 있다.
도 16 은 본 발명의 일부 실시예들에 따른 반도체 소자를 나타낸 도면으로, 도 1 의 Ⅰ-Ⅰ'에 따른 단면도이다. 설명의 간소화를 위해 도 1 내지 도 3을 참조하여 설명한 반도체 소자와 중복되는 설명은 생략된다.
도 16을 참조하면 제1 리세스 영역(210)을 제1 절연 패턴(215)이 채울 수 있다. 상기 제1 절연 패턴(215)은 상기 몰드 패턴(MD) 상에 배치될 수 있으며, 상기 워드 라인들(WL) 사이에 배치될 수 있다. 상기 제1 절연 패턴(215)은 상기 캐핑 패턴(220)보다 유전 상수가 낮은 물질일 수 있으며, 일 예로 유전상수(k)가 약 2.5 또는 2.0보다 작은 절연물질을 포함할 수 있다.
도 17 및 도18은 본 발명의 실시예들에 따른 반도체 소자의 제조방법을 나타내는 도면들로, 도 1 의 Ⅰ-Ⅰ'에 해당하는 단면도들이다. 설명의 간소화를 위해 도 4 내지 도 15를 참조하여 설명한 반도체 소자의 제조 방법과 중복되는 설명은 생략된다.
도 17을 참조하면, 제1 절연 패턴(215)이 상기 워드 라인들(WL) 사이에 형성될 수 있으며, 상기 제1 리세스 영역(210)을 채울 수 있다. 상기 제1 절연 패턴(215)을 형성하는 것은 일 예로, 제1 절연 패턴막을 상기 게이트 절연 패턴(Gox) 및 상기 워드 라인들(WL) 상에 형성하는 것, 상기 워드라인들(WL)의 상면(WL_U)이 노출되도록 상기 제1 절연 패턴막을 평탄화하는 것을 포함할 수 있다. 상기 평탄화 공정에 의하여 상기 게이트 절연 패턴(Gox)의 상면(Gox_U)과 상기 제1 절연 패턴(215)의 상면(215U)이 서로 같은 높이에 위치할 수 있다.
도 18을 참조하면, 캐핑 패턴(220)이 상기 제1 절연 패턴(215) 및 상기 워드 라인들(WL) 상에 형성될 수 있으며 상기 제1 절연 패턴(215)은 제거되지 않을 수 있다.
이후의 제조공정은, 도 4 내지 도 15를 참조하여, 설명한 반도체 소자의 제조 방법과 실질적으로 동일하다.
도 19 는 본 발명의 일부 실시예들에 따른 반도체 소자를 나타낸 도면으로, 도 1 의 A-A'에 따른 단면도이다. 설명의 간소화를 위해 도 1 내지 도 3을 참조하여 설명한 반도체 소자와 중복되는 설명은 생략된다.
도 19를 참조하면, 도 2에 도시된 상기 제1 하부 절연 패턴(MD2_P)이 생략될 수 있다. 제2 절연층(MD2)이 상기 제2 하부 절연 패턴(MD2_P')만을 포함할 수 있다. 상기 제2 하부 절연 패턴(MD2_P')은 상기 제1 절연층(MD1) 및 상기 제3 절연층(MD3)보다 유전 상수가 낮을 수 있으며, 일 예로, 유전상수가 약 2.5 또는 2.0보다 작은 절연물질을 포함할 수 있다.
도 20 은 본 발명의 실시예들에 따른 반도체 소자의 제조방법을 나타내는 도면으로, 도 1 의 Ⅰ-Ⅰ'에 해당하는 단면도이다. 설명의 간소화를 위해 도 4 내지 도 15를 참조하여 설명한 반도체 소자의 제조 방법과 중복되는 설명은 생략된다.
도 20을 참조하면 도 7에 도시된 상기 제1 트렌치 영역(121T)이 생략될 수 있다. 예비 제2 절연층(121)이 상기 예비 제1 절연층(111) 상에 형성될 수 있으며 상기 예비 제2 절연층(121) 내에 상기 제1 트렌치 영역이 형성되지 않을 수 있다.
이후의 제조공정은, 도 4 내지 도 15를 참조하여, 설명한 반도체 소자의 제조 방법과 실질적으로 동일하다.
도 21 은 본 발명의 일부 실시예들에 따른 반도체 소자를 나타낸 도면으로, 도 1 의 Ⅰ-Ⅰ'에 따른 단면도이다. 설명의 간소화를 위해 도 1 내지 도 3을 참조하여 설명한 반도체 소자와 중복되는 설명은 생략된다.
도 21을 참조하면, 제1 리세스 영역(210)을 제1 절연 패턴(215)이 채울 수 있다. 상기 제1 절연 패턴(215)은 상기 몰드 패턴(MD) 상에 배치될 수 있으며, 상기 워드 라인들(WL) 사이에 배치될 수 있다. 상기 제1 절연 패턴(215)은 상기 캐핑 패턴(220)보다 유전 상수가 낮은 물질일 수 있으며, 일 예로 유전상수(k)가 약 2.5 또는 2.0보다 작은 절연물질을 포함할 수 있다.
더하여, 도 19를 참조하여 설명한 바와 같이. 도 2에 도시된 상기 제1 하부 절연 패턴(MD2_P)이 생략될 수 있다. 제2 절연층(MD2)이 상기 제2 하부 절연 패턴(MD2_P')만을 포함할 수 있다. 상기 제2 하부 절연 패턴(MD2_P')은 상기 제1 절연층(MD1) 및 상기 제3 절연층(MD3)보다 유전 상수가 낮을 수 있으며, 일 예로, 유전상수가 약 2.5 또는 2.0보다 작은 절연물질을 포함할 수 있다.
도 22 및 도 23 은 본 발명의 실시예들에 따른 반도체 소자의 제조방법을 나타내는 도면들로, 도 1 의 Ⅰ-Ⅰ'에 해당하는 단면도들이다. 설명의 간소화를 위해 도 4 내지 도 15를 참조하여 설명한 반도체 소자의 제조 방법과 중복되는 설명은 생략된다.
먼저, 도 20을 참조하여 설명한 바와 같이, 도 7에 도시된 상기 제1 트렌치 영역(121T)이 생략될 수 있다. 예비 제2 절연층(121)이 상기 예비 제1 절연층(111) 상에 형성될 수 있으며 상기 예비 제2 절연층(121) 내에 상기 제1 트렌치 영역이 형성되지 않을 수 있다.
도 22를 참조하면, 제1 절연 패턴(215)이 상기 워드 라인들(WL) 사이에 형성될 수 있으며, 상기 제1 리세스 영역(210)을 채울 수 있다. 상기 제1 절연 패턴(215)을 형성하는 것은 일 예로, 제1 절연 패턴막을 상기 게이트 절연 패턴(Gox) 및 상기 워드 라인들(WL) 상에 형성하는 것, 상기 워드라인들(WL)의 상면(WL_U)이 노출되도록 상기 제1 절연 패턴막을 평탄화하는 것을 포함할 수 있다. 상기 평탄화 공정에 의하여 상기 게이트 절연 패턴(Gox)의 상면(Gox_U)과 상기 제1 절연 패턴(215)의 상면(215U)이 서로 같은 높이에 위치할 수 있다.
도 23을 참조하면, 캐핑 패턴(220)이 상기 제1 절연 패턴(215) 및 상기 워드 라인들(WL) 상에 형성될 수 있으며 상기 제1 절연 패턴(215)은 제거되지 않을 수 있다.
이후의 제조공정은, 도 4 내지 도 15를 참조하여, 설명한 반도체 소자의 제조 방법과 실질적으로 동일하다.
도 24 는 본 발명의 일부 실시예들에 따른 반도체 소자를 나타낸 도면으로, 도 1 의 Ⅰ-Ⅰ'에 따른 단면도이다. 설명의 간소화를 위해 도 1 내지 도 3을 참조하여 설명한 반도체 소자와 중복되는 설명은 생략된다.
도 24를 참조하면, 몰드 패턴(MD)이 상기 비트라인(BL) 상에 배치되며, 상기 몰드 패턴(MD)이 단일한 층으로 배치될 수 있다. 상기 몰드 패턴(MD)는 상기 비트라인(BL)의 상면과 접할 수 있으며, 상기 워드라인(WL)의 하면(WL_L)과 접할 수 있다. 상기 몰드 패턴(MD)의 상면(MD_U)은 상기 반도체 패턴(SP)의 상기 수평부(SP_H)의 상면(SP_H_U)보다 높은 높이에 위치할 수 있으며, 상기 몰드 패턴(MD)의 상기 상면(MD_U)은 상기 게이트 절연 패턴(Gox)의 상기 최하부면(Gox_L)과 접할 수 있다. 상기 몰드 패턴(MD)은 일 예로, 저유전 물질을 포함할 수 있으며, 일 예로 유전상수(k)가 약 2.5 또는 2.0보다 작은 절연물질을 포함할 수 있다.
도 25 는 본 발명의 실시예들에 따른 반도체 소자의 제조방법을 나타내는 도면으로 도 1 의 Ⅰ-Ⅰ'에 해당하는 단면도이다. 설명의 간소화를 위해 도 4 내지 도 15를 참조하여 설명한 반도체 소자의 제조 방법과 중복되는 설명은 생략된다.
도 25를 참조하면, 몰드막(MD_L)이 상기 비트라인(BL) 상에 형성될 수 있다. 상기 몰드막(MD_L)은 상기 기판(10)의 상면을 전체적으로 덮을 수 있다. 상기 몰드막(MD_L)은 일 예로 유전상수(k)가 약 2.5 또는 2.0보다 작은 절연물질을 포함할 수 있다. 또한 도 7에 도시된 상기 제1 트렌치 영역(121T)이 생략될 수 있다.
이후의 제조공정은, 도 4 내지 도 15를 참조하여, 설명한 반도체 소자의 제조 방법과 실질적으로 동일하다.
도 26 은 본 발명의 일부 실시예들에 따른 반도체 소자를 나타낸 도면으로, 도 1 의 Ⅰ-Ⅰ'에 따른 단면도이다. 설명의 간소화를 위해 도 1 내지 도 3을 참조하여 설명한 반도체 소자와 중복되는 설명은 생략된다.
먼저, 도 24를 참조하여 설명한 바와 같이, 상기 몰드 패턴(MD)이 상기 비트라인(BL) 상에 배치되며, 상기 몰드 패턴(MD)이 단일한 층으로 배치될 수 있다. 상기 몰드 패턴(MD)는 상기 비트라인(BL)의 상면과 접할 수 있으며, 상기 워드라인(WL)의 하면(WL_L)과 접할 수 있다.
도 26을 참조하면, 제1 리세스 영역(210)을 제1 절연 패턴(215)이 채울 수 있다. 상기 제1 절연 패턴(215)은 상기 몰드 패턴(MD) 상에 배치될 수 있으며, 상기 워드 라인들(WL) 사이에 배치될 수 있다. 상기 제1 절연 패턴(215)은 상기 캐핑 패턴(220)보다 유전 상수가 낮은 물질일 수 있으며, 일 예로 유전상수(k)가 약 2.5 또는 2.0보다 작은 절연물질을 포함할 수 있다.
도 27 및 도 28 은 본 발명의 실시예들에 따른 반도체 소자의 제조방법을 나타내는 도면들로 도 1 의 Ⅰ-Ⅰ'에 해당하는 단면도들이다. 설명의 간소화를 위해 도 4 내지 도 15를 참조하여 설명한 반도체 소자의 제조 방법과 중복되는 설명은 생략된다.
먼저 도 25를 참조하면, 몰드막(MD_L)이 상기 비트라인(BL) 상에 형성될 수 있다. 상기 몰드막(MD_L)은 상기 기판(10)의 상면을 전체적으로 덮을 수 있다. 상기 몰드막(MD_L)은 일 예로 유전상수(k)가 약 2.5 또는 2.0보다 작은 절연물질을 포함할 수 있다. 또한 도 7에 도시된 상기 제1 트렌치 영역(121T)이 생략될 수 있다.
도 27을 참조하면, 제1 절연 패턴(215)이 상기 워드 라인들(WL) 사이에 형성될 수 있으며, 상기 제1 리세스 영역(210)을 채울 수 있다. 상기 제1 절연 패턴(215)을 형성하는 것은 일 예로, 제1 절연 패턴막을 상기 게이트 절연 패턴(Gox) 및 상기 워드 라인들(WL) 상에 형성하는 것, 상기 워드라인들(WL)의 상면(WL_U)이 노출되도록 상기 제1 절연 패턴막을 평탄화하는 것을 포함할 수 있다. 상기 평탄화 공정에 의하여 상기 게이트 절연 패턴(Gox)의 상면(Gox_U)과 상기 제1 절연 패턴(215)의 상면(215U)이 서로 같은 높이에 위치할 수 있다.
도 28을 참조하면, 캐핑 패턴(220)이 상기 제1 절연 패턴(215) 및 상기 워드 라인들(WL) 상에 형성될 수 있으며 상기 제1 절연 패턴(215)은 제거되지 않을 수 있다.
이후의 제조공정은, 도 4 내지 도 15를 참조하여, 설명한 반도체 소자의 제조 방법과 실질적으로 동일하다.
도 29 는 본 발명의 일부 실시예들에 따른 반도체 소자를 나타낸 도면으로, 도 1 의 Ⅰ-Ⅰ'에 따른 단면도이다. 설명의 간소화를 위해 도 1 내지 도 3을 참조하여 설명한 반도체 소자와 중복되는 설명은 생략된다.
도 29를 참조하면, 제1 하부 절연 패턴(MD2_P)이 상기 워드라인들(WL) 아래에 배치될 수 있으며, 상기 제1 하부 절연 패턴(MD2_P)의 상기 제1 방향(D1)으로의 폭(MD2_P_W)은 상기 워드 라인들(WL) 각각의 상기 제1 방향(D1)으로의 폭(WL_W)보다 클 수 있다. 상기 제1 하부 절연 패턴(MD2_P)의 상기 제1 방향(D1)으로의 폭(MD2_P_W)은 상기 제1 워드라인(WL1)의 일측면(일 예로, 대응하는 상기 반도체 패턴(SP)과 가까운 측면)과 상기 제2 워드라인(WL2) 타측면(일 예로, 대응하는 상기 반도체 패턴(SP)과 가까운 측면) 간의 상기 제1 방향(D1)으로의 이격 거리(WL_R)보다 클 수 있다.
상기 제2 하부 절연 패턴들(MD2_P')이 상기 제1 방향(D1)으로 서로 이격될 수 있으며, 상기 제2 하부 절연 패턴들(MD2_P')은 상기 제1 하부 절연 패턴들(MD2_P)를 사이에 두고 상기 제1 방향(D1)으로 이격될 수 있다. 상기 제2 하부 절연 패턴(MD2_P') 각각의 상기 제1 방향(D1)으로의 폭(MD2_P'_W)은 상기 제1 하부 절연 패턴(MD2_P)의 상기 제1 방향(D1)으로의 폭(MD2_P_W)보다 작을 수 있다. 상기 제1 하부 절연 패턴(MD2_P)은 일 예로, 에어 갭일 수 있으며, 상기 제2 하부 절연 패턴들(MD2_P')은 실리콘 산화물일 수 있다.
도 30 은 본 발명의 실시예들에 따른 반도체 소자의 제조방법을 나타내는 도면으로 도 1 의 Ⅰ-Ⅰ'에 해당하는 단면도이다. 설명의 간소화를 위해 도 4 내지 도 15를 참조하여 설명한 반도체 소자의 제조 방법과 중복되는 설명은 생략된다.
도 30을 참조하면, 예비 제2 절연층(121) 내에 제1 트렌치 영역(121T)이 형성될 수 있다. 상기 제1 트렌치 영역(121T)을 형성하는 것은 일 예로, 상기 예비 제2 절연층(121) 상에 제1 마스크 패턴을 형성하는 것, 상기 제1 마스크 패턴을 식각 마스크로 이용하여 상기 예비 제2 절연층(121)을 식각하는 것을 포함할 수 있다. 상기 제1 마스크 패턴은 일 예로 포토 레지스트 패턴일 수 있다. 상기 제1 트렌치 영역(121T)의 상기 제1 방향(D1)으로의 폭(121T_W)은 상기 식각 공정 후 남아있는 상기 예비 제2 절연층들(121) 각각의 상기 제1 방향(D1)으로의 폭(121_W)보다 클 수 있다.
이후의 제조공정은, 도 4 내지 도 15를 참조하여, 설명한 반도체 소자의 제조 방법과 실질적으로 동일하다.
도 31 은 본 발명의 일부 실시예들에 따른 반도체 소자를 나타낸 도면으로, 도 1 의 Ⅰ-Ⅰ'에 따른 단면도이다. 설명의 간소화를 위해 도 1 내지 도 3를 참조하여 설명한 반도체 소자와 중복되는 설명은 생략된다.
먼저, 도 29을 참조하여 설명한 바와 같이, 제1 하부 절연 패턴(MD2_P)이 상기 워드라인들(WL) 아래에 배치될 수 있으며, 상기 제1 하부 절연 패턴(MD2_P)의 상기 제1 방향(D1)으로의 폭(MD2_P_W)은 상기 워드 라인들(WL) 각각의 상기 제1 방향(D1)으로의 폭(WL_W)보다 클 수 있다. 상기 제1 하부 절연 패턴(MD2_P)의 상기 제1 방향(D1)으로의 폭(MD2_P_W)은 상기 제1 워드라인(WL1)과 상기 제2 워드라인(WL2) 간의 상기 제1 방향으로의 이격 거리보다 클 수 있다.
상기 제2 하부 절연 패턴들(MD2_P')이 상기 제1 방향(D1)으로 서로 이격될 수 있으며, 상기 제2 하부 절연 패턴들(MD2_P')은 상기 제1 하부 절연 패턴들(MD2_P)를 사이에 두고 상기 제1 방향(D1)으로 이격될 수 있다. 상기 제2 하부 절연 패턴(MD2_P') 각각의 상기 제1 방향(D1)으로의 폭(MD2_P'_W)은 상기 제1 하부 절연 패턴(MD2_P)의 상기 제1 방향(D1)으로의 폭(MD2_P_W)보다 작을 수 있다. 상기 제1 하부 절연 패턴(MD2_P)은 일 예로, 에어 갭일 수 있으며, 상기 제2 하부 절연 패턴들(MD2_P')은 실리콘 산화물일 수 있다.
도 31을 참조하면, 제1 리세스 영역(210)을 제1 절연 패턴(215)이 채울 수 있다. 상기 제1 절연 패턴(215)은 상기 몰드 패턴(MD) 상에 배치될 수 있으며, 상기 워드 라인들(WL) 사이에 배치될 수 있다. 상기 제1 절연 패턴(215)은 상기 캐핑 패턴(220)보다 유전 상수가 낮은 물질일 수 있으며, 일 예로 유전상수(k)가 약 2.5 또는 2.0보다 작은 절연물질을 포함할 수 있다.
도 32 및 도 33 은 본 발명의 실시예들에 따른 반도체 소자의 제조방법을 나타내는 도면들로 도 1 의 Ⅰ-Ⅰ'에 해당하는 단면도들이다. 설명의 간소화를 위해 도 4 내지 도 15를 참조하여 설명한 반도체 소자의 제조 방법과 중복되는 설명은 생략된다.
먼저, 도 30을 참조하여 설명한 바와 같이, 예비 제2 절연층(121) 내에 제1 트렌치 영역(121T)이 형성될 수 있다. 상기 제1 트렌치 영역(121T)의 상기 제1 방향(D1)으로의 폭(121T_W)은 상기 식각 공정 후 남아있는 상기 예비 제2 절연층들(121) 각각의 상기 제1 방향(D1)으로의 폭(121_W)보다 클 수 있다.
도 32를 참조하면, 제1 절연 패턴(215)이 상기 워드 라인들(WL) 사이에 형성될 수 있으며, 상기 제1 리세스 영역(210)을 채울 수 있다. 상기 제1 절연 패턴(215)을 형성하는 것은 일 예로, 제1 절연 패턴막을 상기 게이트 절연 패턴(Gox) 및 상기 워드 라인들(WL) 상에 형성하는 것, 상기 워드라인들(WL)의 상면(WL_U)이 노출되도록 상기 제1 절연 패턴막을 평탄화하는 것을 포함할 수 있다. 상기 평탄화 공정에 의하여 상기 게이트 절연 패턴(Gox)의 상기 상면과 상기 제1 절연 패턴(215)의 상면(215U)이 서로 같은 높이에 위치할 수 있다.
도 33을 참조하면, 캐핑 패턴(220)이 상기 제1 절연 패턴(215) 및 상기 워드 라인들(WL) 상에 형성될 수 있으며 상기 제1 절연 패턴(215)은 제거되지 않을 수 있다.
이후의 제조공정은, 도 4 내지 도 15를 참조하여, 설명한 반도체 소자의 제조 방법과 실질적으로 동일하다.
이상, 첨부된 도면들을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
Claims (10)
- 제1 방향으로 연장된 비트 라인;
상기 비트 라인 상에 배치되며, 상기 제1 방향을 가로지는 제2 방향으로 연장되는 몰드 패턴;
상기 몰드 패턴 상에서 상기 제1 방향으로 서로 이격되고, 상기 제2 방향을 따라 연장되는 워드라인들;
상기 몰드 패턴 상에 배치되며, 상기 워드 라인들 각각의 양 측면을 덮는 게이트 절연 패턴;
상기 비트라인 상에 배치되며, 상기 몰드 패턴의 양측에 배치되는 반도체 패턴들; 및
상기 워드라인들과 상기 게이트 절연 패턴 상에 배치되는 캐핑 패턴을 포함하되,
상기 반도체 패턴들 각각은 서로 대향하는 수직부들 및 상기 수직부들을 서로 연결하는 수평부를 포함하며,
상기 워드 라인들은 상기 제1 방향으로 서로 이격된 제1 워드라인 및 제2 워드라인을 포함하며,
상기 제1 및 제2 워드라인들은 상기 반도체 패턴들 중 대응하는 반도체 패턴의 상기 수직부와 인접하게 배치되며,
상기 몰드 패턴은 상기 캐핑 패턴보다 유전 상수가 낮은 물질을 포함하는 반도체 소자.
- 청구항 1에 있어서,
상기 몰드 패턴은 상기 비트라인 상에 배치되며, 상기 비트라인과 접하는 제1 절연층;
상기 제1 절연층 상에 배치되는 제2 절연층; 및
상기 제2 절연층 상에 배치되며, 상기 워드라인들과 접하는 제3 절연층을 포함하며,
상기 제2 절연층의 유전 상수는 상기 제1 절연층 및 상기 제3 절연층의 유전 상수보다 낮은 반도체 소자.
- 청구항 2에 있어서,
상기 제2 절연층은 제1 하부 절연 패턴들, 및 이들 사이의 제2 하부 절연 패턴을 포함하며,
상기 제1 하부 절연 패턴들 각각의 상기 제1 방향으로의 폭은 상기 워드라인들 각각의 상기 제1 방향으로의 폭보다 크거나 같은 반도체 소자.
- 청구항 3에 있어서,
상기 제1 하부 절연 패턴들과 상기 제2 하부 절연 패턴은 서로 교차적으로 배치되며,
상기 제1 하부 절연 패턴들은 상기 워드 라인들의 아래에 각각 배치되는 반도체 소자.
- 청구항 1에 있어서,
상기 게이트 절연 패턴은 상기 워드라인들의 사이에서 상기 비트 라인들을 향해 리세스된 제1 리세스 영역을 가지며,
상기 제1 리세스 영역의 최하부면은 상기 워드라인들의 상면보다 낮은 높이에 위치한 반도체 소자.
- 청구항 5에 있어서,
상기 제1 리세스 영역을 제1 절연 패턴이 채우며,
상기 제1 절연 패턴은 상기 캐핑 패턴보다 유전 상수가 낮은 물질이 채우는 반도체 소자.
- 청구항 1에 있어서,
상기 비트라인 상에 배치되며, 상기 수직부들 사이에 배치되는 제1 층간 절연패턴을 더 포함하며,
상기 제1 층간 절연패턴의 상면은 상기 캐핑 패턴의 상면과 공면을 이루며,
상기 수직부들 각각의 최상부면은 상기 제1 층간 절연패턴의 상기 상면보다 낮은 높이에 위치하는 반도체 소자.
- 청구항 7에 있어서,
상기 캐핑 패턴 상에 배치되는 제2 층간 절연 패턴을 더 포함하며,
상기 제2 층간 절연패턴은 상기 제2 방향으로 연장되며,
상기 제2 층간 절연패턴의 상기 제1 방향으로의 폭은 상기 캐핑 패턴의 상기 제1 방향으로의 폭보다 작거나 같은 반도체 소자.
- 청구항 8에 있어서,
상기 캐핑 패턴 및 상기 제1 층간 절연패턴 상에 배치되는 랜딩 패드들을 더 포함하며,
상기 랜딩 패드들은 상기 반도체 패턴들의 각각의 상기 수직부들에 연결되는 반도체 소자.
- 청구항 1에 있어서,
상기 반도체 패턴들은 산화물 반도체를 포함하는 반도체 소자.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020230149749A KR20230159337A (ko) | 2023-11-02 | 2023-11-02 | 반도체 장치 및 그의 제조 방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020230149749A KR20230159337A (ko) | 2023-11-02 | 2023-11-02 | 반도체 장치 및 그의 제조 방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20230159337A true KR20230159337A (ko) | 2023-11-21 |
Family
ID=88982314
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020230149749A KR20230159337A (ko) | 2023-11-02 | 2023-11-02 | 반도체 장치 및 그의 제조 방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR20230159337A (ko) |
-
2023
- 2023-11-02 KR KR1020230149749A patent/KR20230159337A/ko unknown
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US10879237B2 (en) | Semiconductor device and method of manufacturing the same | |
| KR102504258B1 (ko) | 반도체 소자 및 이의 제조방법 | |
| US11101283B2 (en) | Semiconductor memory device | |
| TWI815093B (zh) | 三維記憶體裝置及其製造方法 | |
| CN114725065A (zh) | 半导体存储装置 | |
| TWI771944B (zh) | 三維記憶體裝置及其製造方法 | |
| TWI753688B (zh) | 記憶裝置及其形成方法 | |
| TW202201405A (zh) | 記憶體陣列及其製造方法 | |
| TW202213716A (zh) | 三維半導體記憶元件 | |
| KR20180018239A (ko) | 반도체 메모리 장치 | |
| KR20210014828A (ko) | 반도체 메모리 소자 및 이의 제조 방법 | |
| TW202145513A (zh) | 記憶體元件 | |
| KR20230159337A (ko) | 반도체 장치 및 그의 제조 방법 | |
| US11785763B2 (en) | Semiconductor devices having contact plugs | |
| US20240147701A1 (en) | Semiconductor memory device | |
| US20240147707A1 (en) | Semiconductor memory device | |
| US20240130108A1 (en) | Semiconductor memory device | |
| US20230328961A1 (en) | Semiconductor device | |
| US20240147706A1 (en) | Semiconductor memory device | |
| US20240130116A1 (en) | Semiconductor device | |
| KR20240053273A (ko) | 반도체 메모리 장치 | |
| KR20230142405A (ko) | 반도체 장치 | |
| KR20240027472A (ko) | 반도체 메모리 장치 및 이의 제조 방법 | |
| KR20230154692A (ko) | 반도체 장치 | |
| KR20230121691A (ko) | 반도체 장치 및 그 제조 방법 |