KR102504258B1 - 반도체 소자 및 이의 제조방법 - Google Patents

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Abstract

반도체 소자가 제공된다. 반도체 소자는 셀 영역, 코어 영역, 및 상기 셀 영역과 상기 코어 영역 사이의 경계 영역을 포함하는 기판, 활성 영역들과 공통적으로 연결되며 제 1 방향을 따라 상기 경계 영역으로 연장되는 셀 도전 라인들, 상기 셀 도전 라인들과 연결되며 상기 경계 영역 상으로부터 상기 코어 영역으로 연장되는 코어 도전 라인들, 및 상기 경계 영역에서, 상기 코어 도전 라인들 아래에 제공되고 상기 셀 도전 라인들 각각으로부터 수평적으로 연장되는 더미 라인들을 포함하고, 상기 더미 라인들 각각은 제 1 절연 패턴, 상기 제 1 절연 패턴 상의 제 2 절연 패턴, 및 상기 제 1 절연 패턴의 측벽 상의 스페이서를 포함하고, 상기 더미 라인들의 측벽은 단차 부분(step portion)을 포함하고, 상기 제 1 절연 패턴의 상면은 상기 단차 부분 보다 낮다.

Description

반도체 소자 및 이의 제조방법{Semiconductor devices and Methods of fabricating the same}
본 발명은 반도체 소자 및 이의 제조방법에 관한 것으로, 더욱 상세하게는 반도체 메모리 소자에 관한 것이다.
소형화, 다기능화 및/또는 낮은 제조 단가 등의 특성들로 인하여 반도체 소자는 전자 산업이 중요한 요소로 각광받고 있다. 하지만, 전자 산업이 고도로 발전함에 따라, 반도체 소자의 고집적화 경향이 심화되고 있다. 반도체 소자의 고집적화를 위하여, 반도체 소자의 패턴들의 선폭이 점점 감소되고 있다. 하지만, 최근에 패턴들의 미세화는 새로운 노광 기술 및/또는 높은 비용의 노광 기술 등을 요구하고 있어, 반도체 소자의 고집적화가 점점 어려워지고 있다. 이에 따라, 최근에, 새로운 집적도 기술에 대한 많은 연구가 진행되고 있다.
본 발명이 해결하고자 하는 과제는 신뢰성이 향상된 반도체 소자를 제공하는데 있다.
본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
본 발명의 실시예들에 따른 반도체 소자는 셀 영역, 코어 영역, 및 상기 셀 영역과 상기 코어 영역 사이의 경계 영역을 포함하는 기판, 상기 셀 영역은 활성 영역들을 포함하고; 상기 활성 영역들과 공통적으로 연결되며 제 1 방향을 따라 상기 경계 영역으로 연장되는 셀 도전 라인들; 상기 셀 도전 라인들과 연결되며 상기 경계 영역 상으로부터 상기 코어 영역으로 연장되는 코어 도전 라인들; 및 상기 경계 영역에서, 상기 코어 도전 라인들 아래에 제공되고 상기 셀 도전 라인들 각각으로부터 수평적으로 연장되는 더미 라인들을 포함하고, 상기 더미 라인들 각각은 제 1 절연 패턴, 상기 제 1 절연 패턴 상의 제 2 절연 패턴, 및 상기 제 1 절연 패턴의 측벽 상의 스페이서를 포함하고, 상기 더미 라인들의 측벽은 단차 부분(step portion)을 포함하고, 상기 제 1 절연 패턴의 상면은 상기 단차 부분 보다 낮을 수 있다.
상기 제 1 절연 패턴의 상면은 상기 스페이서의 상면보다 낮을 수 있다. 상기 제 1 방향과 교차하는 제 2 방향으로 연장되고 상기 활성 영역들을 제 1 불순물 영역들 및 제 2 불순물 영역들로 분리하는 매립 도전 라인들; 상기 제 2 불순물 영역들과 전기적으로 연결되는 정보 저장 요소들을 더 포함하고, 상기 셀 도전 라인들은 상기 제 1 방향을 따라 연장되며 상기 제 1 불순물 영역들과 공통적으로 연결될 수 있다.
상기 셀 도전 라인들 사이 및 상기 더미 라인들 사이에 제공되는 하부 콘택들을 더 포함하고, 상기 하부 콘택들은: 상기 제 2 불순물 영역들과 상기 정보 저장 요소들 사이에 배치되는 셀 하부 콘택들; 및 상기 경계 영역 상의 더미 하부 콘택들을 포함할 수 있다. 상기 코어 도전 라인들은 상기 더미 라인들의 측벽을 따라 연장되어 상기 더미 하부 콘택들과 연결될 수 있다.
상기 기판은 상기 활성 영역들을 정의하는 소자 분리막을 포함하고, 상기 더미 하부 콘택들 각각의 하부는 상기 소자 분리막의 상부에 삽입될 수 있다. 상기 셀 하부 콘택들과 상기 정보 저장 요소들 사이의 상부 콘택들을 더 포함하고, 상기 상부 콘택들과 상기 코어 도전 라인들은 상기 기판으로부터 동일 레벨에 배치될 수 있다.
상기 셀 도전 라인들 각각은: 도전 패턴; 상기 도전 패턴 상의 제 3 절연 패턴; 및 상기 제 3 절연 패턴 상의 제 4 절연 패턴을 포함하고, 상기 제 4 절연 패턴은 상기 제 2 절연 패턴과 수평적으로 연결되고 동일 물질을 포함할 수 있다. 상기 제 3 절연 패턴의 상면은 상기 제 1 절연 패턴의 상면과 실질적으로 동일 레벨일 수 있다. 상기 제 1 절연 패턴의 상면은 상기 도전 패턴의 상면보다 높을 수 있다.
상기 셀 도전 라인들 각각은 상기 제 3 절연 패턴과 상기 제 4 절연 패턴 사이의 버퍼 패턴을 포함하고, 상기 버퍼 패턴은 상기 제 1 절연 패턴과 상기 기판 사이로 연장될 수 있다. 상기 코어 영역 상에 제공되고 게이트 패턴 및 상기 게이트 패턴 상의 코어 마스크 패턴을 포함하는 코어 게이트를 더 포함하고, 상기 코어 마스크 패턴의 하면은 상기 제 3 절연 패턴의 하면과 동일 레벨일 수 있다. 상기 제 2 절연 패턴의 하면은 상기 코어 마스크 패턴의 상면과 접할 수 있다.
셀 영역, 코어 영역, 및 상기 셀 영역과 상기 코어 영역 사이의 경계 영역을 포함하는 기판, 상기 셀 영역은 활성 영역들을 포함하고; 상기 활성 영역들과 공통적으로 연결되며 제 1 방향을 따라 상기 경계 영역으로 연장되는 셀 도전 라인들; 상기 셀 도전 라인들과 연결되며 상기 경계 영역으로부터 상기 코어 영역으로 연장되는 코어 도전 라인들; 상기 경계 영역에서, 상기 코어 도전 라인들 아래에 제공되고 상기 셀 도전 라인들 각각으로부터 연장되는 더미 라인들; 및 상기 더미 라인들 각각의 양 측에 제공되는 더미 하부 콘택들을 포함하고, 상기 코어 도전 라인들은 상기 더미 라인들의 측벽을 따라 연장되어 상기 더미 하부 콘택들과 연결될 수 있다.
상기 활성 영역들을 정의하는 소자 분리막을 더 포함하고, 상기 더미 하부 콘택들은 상기 소자 분리막의 상부와 연결될 수 있다. 상기 셀 도전 라인들 각각의 양 측에 제공되는 셀 하부 콘택들을 더 포함하고, 상기 셀 하부 콘택들과 상기 더미 하부 콘택들은 반도체 물질을 포함하고 상기 기판의 상면으로부터 실질적으로 동일한 레벨에 배치될 수 있다.
셀 영역, 코어 영역, 및 상기 셀 영역과 상기 코어 영역 사이의 경계 영역을 포함하는 기판을 제공하는 것, 상기 셀 영역은 활성 영역들을 포함하고; 상기 셀 영역 및 상기 경계 영역의 일부를 덮는 제 1 층을 형성하는 것, 상기 제 1 층은 도전층 및 상기 도전층 상의 제 1 절연층을 포함하고, 상기 코어 영역 및 상기 경계 영역의 잔부를 덮는 제 2 층을 형성하는 것, 상기 제 2 층의 상면은 상기 제 1 층의 상면과 동일 레벨이고, 상기 제 2 층의 상부를 제거하는 것; 상기 제 1 층 및 상기 제 2 층을 공통적으로 덮는 제 2 절연층을 형성하는 것; 및 상기 제 1 층, 상기 제 2 층 및 상기 제 2 절연층을 패터닝하여 상기 활성 영역들과 공통적으로 연결되며 상기 경계 영역 상으로 연장되는 라인 패턴들을 형성하는 것을 포함할 수 있다.
상기 라인 패턴들 사이에 하부 콘택들을 형성하는 것; 상기 하부 콘택들 상에 정보 저장 요소들을 형성하는 것을 더 포함할 수 있다. 상기 제 2 층의 상부를 제거하는 것은 물리적-화학적 폴리싱을 포함하고, 상기 물리적-화학적 폴리싱 공정에 의하여 상기 제 1 절연층의 상부가 함께 제거될 수 있다. 상기 제 2 층의 상부를 제거하는 것은 습식 식각 공정을 통하여 상기 제 2 층의 상부를 선택적으로 제거하는 것을 포함할 수 있다.
본 발명의 실시예들에 따르면, 신뢰성이 향상된 반도체 소자가 제공될 수 있다.
도 1은 본 발명의 실시예들에 따른 반도체 소자의 평면도이다.
도 2a는 본 발명의 실시예들에 따른 반도체 소자의 평면도이다.
도 2b는 도 2a의 A-A'선에 따른 단면도이다.
도 2c는 도 2a의 B-B'선 및 C-C'선에 따른 단면도이다.
도 2d는 도 2c의 M 영역 및 N 영역의 확대도이다.
도 3a 내지 도 11a는 본 발명의 실시예들에 따른 반도체 소자의 제조 방법을 설명하기 위한 평면도들이다.
도 3b 내지 도 11b는 도 3a 내지 도 11a의 A-A'선에 따른 단면도들이다.
도 3c 내지 도 11c는 도 3a 내지 도 11a의 B-B'선 및 C-C'선에 따른 단면도들이다.
도 10d는 도 10a의 D-D'선에 따른 단면도이다.
도 12 및 도 13은 도 11a의 B-B'선 및 C-C'선에 따른 단면도들이다.
도 14a 및 도 15a는 본 발명의 실시예들에 따른 반도체 소자의 제조 방법을 설명하기 위한 도면들로, 각각 도 7a의 A-A'선 및 도 2a의 A-A'선에 따른 단면도들이다.
도 14b 및 도 15b는 도 7a의 B-B'선 및 C-C'선, 및 도 2a의 B-B'선 및 C-C'선에 따른 단면도들이다.
도 16a 및 도 17a는 본 발명의 실시예들에 따른 반도체 소자의 제조 방법을 설명하기 위한 도면들로, 각각 도 7a의 A-A'선 및 도 2a의 A-A'선에 따른 단면도들이다.
도 16b 및 도 17b는 도 7a의 B-B'선 및 C-C'선, 및 도 2a의 B-B'선 및 C-C'선에 따른 단면도들이다.
도 18a, 도 19a 및 도 22a는 본 발명의 실시예들에 따른 반도체 소자의 제조 방법을 설명하기 위한 도면들로, 각각 도 7a, 도 8a 및 도 2a의 A-A'선에 따른 단면도들이다. 도 20 및 도 21은 도 8a의 A-A'선에 따른 단면도들이다.
도 18b, 도 19b 및 도 22b는 각각 도 7a, 도 8a 및 도 2a의 B-B'선 및 C-C'선에 따른 단면도들이다.
도 23a 및 도 23b는 본 발명의 실시예들에 따른 셀 도전 라인 및 더미 라인을 비교 하기 위한 도면들로 도 2c의 M 영역 및 N 영역의 확대도들이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예를 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하고, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전문에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 '포함한다(comprises)' 및/또는 '포함하는(comprising)'은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
또한, 본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 예를 들면, 직각으로 도시된 식각 영역은 라운드지거나 소정 곡률을 가지는 형태일 수 있다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다.
도 1은 본 발명의 실시예들에 따른 반도체 소자의 평면도이다. 반도체 소자(10)는 셀 영역들(CAR)을 포함할 수 있다. 상기 셀 영역들(CAR)은 복수의 메모리 셀들을 포함하는 영역들로 각각 하나의 유닛 셀 블록을 구성할 수 있다. 상기 셀 영역들(CAR)은 제 1 방향(D1) 및 제 2 방향(D2)으로 서로 이격되며, 상기 셀 영역들(CAR) 사이에 코어 영역(COR)이 제공될 수 있다. 상기 코어 영역(COR)은 센스 앰프 및 쓰기 드라이버(write driver)가 제공되는 영역일 수 있다. 상기 셀 영역들(CAR)의 일 측에 주변 회로 영역(POR)이 제공될 수 있다. 상기 주변 회로 영역(POR)은 로우 디코더(ROW Decoder), 칼럼 디코더(Column Decoder) 등을 포함할 수 있다. 상기 주변 회로 영역(POR)이 상기 셀 영역들(CAR)의 일 측에 도시되었으나, 이와는 달리 상기 셀 영역들(CAR)의 타 측들에도 제공될 수 있다.
도 2a는 본 발명의 실시예들에 따른 반도체 소자의 평면도이다. 도 2b는 도 2a의 A-A'선에 따른 단면도이다. 도 2c는 도 2a의 B-B'선 및 C-C'선에 따른 단면도이다. 도 2d는 도 2c의 M 영역 및 N 영역의 확대도이다.
도 2a 내지 도 2d를 참조하여, 셀 영역(CAR), 코어 영역(COR), 및 상기 셀 영역(CAR)과 상기 코어 영역(COR) 사이의 경계 영역(BR)을 포함하는 기판(100)이 제공될 수 있다. 상기 셀 영역(CAR)은 복수의 메모리 셀들이 제공되는 영역일 수 있다. 상기 경계 영역(BR)은 상기 셀 영역(CAR)에 배치되는 구조와 상기 코어 영역(COR)에 배치되는 구조의 차이에 따른 공정 차이를 완충하기 위한 영역이며, 상기 셀 영역(CAR)의 구조와 상기 코어 영역(COR)의 구조를 연결하기 위한 영역일 수 있다.
상기 기판(100)은 벌크(bulk) 실리콘 기판, 실리콘-온-인슐레이터(silicon on insulator: SOI) 기판, 게르마늄 기판, 게르마늄-온-인슐레이터(germanium on insulator: GOI) 기판, 실리콘-게르마늄 기판, 또는 선택적 에피택셜 성장(selective epitaxial growth: SEG)을 수행하여 획득한 에피택셜 박막의 기판일 수 있다. 상기 기판(100) 내에 소자 분리막(111)이 제공되어 상기 셀 영역(CAR)에는 제 1 활성 영역들(AC1)이 정의되고, 상기 코어 영역(COR)에는 제 2 활성 영역(AC2)이 정의될 수 있다. 본 명세서에서, 상기 경계 영역(BR)과 상기 코어 영역(COR) 사이의 경계는 상기 제 2 활성 영역(AC2)이 연장되는 시작 라인으로 정의될 수 있다.
상기 제 1 활성 영역들(AC1)은 이하 설명될 제 1 방향(D1) 및 제 2 방향(D2) 모두와 교차하는 제 3 방향(D3)으로 장축을 갖는 바(bar) 형태를 가지며, 서로 평행하게 배치될 수 있다. 상기 제 2 활성 영역(AC2)은 사각 형상으로 도시되었으나, 이에 한정되지 않으며 어떠한 형태로도 변형이 가능하다.
상기 셀 영역(CAR)의 기판(100) 내에 매립된 워드 라인들(WL)이 제공될 수 있다. 일 예로, 상기 제 1 활성 영역들(AC1) 각각은 한 쌍의 워드 라인들(WL)과 교차할 수 있다. 상기 워드 라인들(WL)은 제 1 방향(D1)으로 배치되며 상기 제 1 방향(D1)과 수직한 제 2 방향(D2)으로 연장될 수 있다. 상기 워드 라인들(WL)과 상기 기판(100) 사이에 게이트 절연막(151)이 제공될 수 있다. 상기 게이트 절연막(151)은 절연물질을 포함하며, 예를 들어, 실리콘 산화막, 실리콘 산질화막, 및 고유전막들 중 하나 이상을 포함할 수 있다. 상기 워드 라인들(WL)은 도전물질을 포함하며, 예를 들어, 도핑된 폴리 실리콘, 금속 물질, 또는 도전성 금속 질화물 중 적어도 하나를 포함할 수 있다.
상기 워드 라인들(WL) 상에 캐핑 패턴들(191)이 제공될 수 있다. 상기 캐핑 패턴들(191), 상기 워드 라인들(WL) 및 상기 게이트 절연막(151)은 상기 기판(100) 내에 매립될 수 있다. 상기 캐핑 패턴들(191)은 실리콘 산화물, 실리콘 질화물 또는 실리콘 산질화물을 포함할 수 있다. 본 명세서에서, 상기 셀 영역(CAR)과 상기 경계 영역(BR) 사이의 경계는 상기 코어 영역(COR)에 가장 인접한 상기 제 1 활성 영역들(AC1) 단부를 기준으로 정의될 수 있다.
상기 제 1 활성 영역들(AC1) 각각에 제 1 불순물 영역(SD1) 및 제 2 불순물 영역들(SD2)이 제공될 수 있다. 상기 제 1 및 제 2 불순물 영역들(SD1, SD2)은 상기 기판(100)과 다른 도전형을 가질 수 있다. 하나의 제 1 활성 영역들(AC1)은 한 쌍의 워드 라인들(WL) 사이의 제 1 불순물 영역(SD1), 및 상기 제 1 불순물 영역(SD1)과 상기 워드 라인들(WL)을 사이에 두고 이격된 제 2 불순물 영역들(SD2)을 포함할 수 있다.
제 1 방향(D1)으로 연장되는 셀 도전 라인들(CL)이 제공될 수 있다. 일 실시예에서, 셀 도전 라인들(CL)은 상기 셀 영역(CAR)의 기판(100) 상에 제공될 수 있다. 상기 셀 도전 라인들(CL)의 각각은 상기 제 1 방향(D1)으로 배열된 복수의 제 1 불순물 영역들(SD1)과 공통적으로 연결될 수 있다. 일 예로, 상기 셀 도전 라인들(CL)은 비트 라인들일 수 있다. 상기 셀 도전 라인들(CL) 각각은 도전 라인 및 상기 도전 라인 상의 절연 라인을 포함할 수 있다. 일 예로, 상기 도전 라인은 제 1 서브 도전 라인(234) 및 상기 제 1 서브 도전 라인(234) 상의 제 2 서브 도전 라인(244)을 포함할 수 있다. 일 예로, 상기 제 1 서브 도전 라인(234)은 도핑된 반도체 물질, 일 예로 도핑된 폴리 실리콘을 포함할 수 있다. 상기 제 2 서브 도전 라인(244)은 도전성 금속질화물(질화티타늄, 질화탄탈륨 등), 금속(텅스텐, 티타늄, 탄탈륨 등), 및 금속-반도체 화합물(텅스텐 실리사이드, 코발트 실리사이드, 티타늄 실리사이드 등) 중 어느 하나를 포함할 수 있다.
상기 셀 도전 라인들(CL)은 상기 제 1 불순물 영역들(SD1)과 중첩되는 영역들에서 상기 제 1 서브 도전 라인(234)을 관통하는 제 1 콘택홀들(CH1) 내에 제공되고 상기 제 1 불순물 영역들(SD1)에 연결되는 연결 콘택들(215)을 포함할 수 있다. 상기 연결 콘택들(215)은 도핑된 반도체 물질, 일 예로 도핑된 실리콘을 포함할 수 있다. 상기 셀 도전 라인들(CL)은 상기 제 1 서브 도전 라인(234)과 상기 기판(100) 사이에 제 1 버퍼 패턴(212)을 포함할 수 있다. 상기 연결 콘택들(215)은 상기 제 1 버퍼 패턴들(212)을 관통하여 상기 기판(100)의 상부로 삽입될 수 있다. 일 예로, 상기 제 1 버퍼 패턴(212)은 실리콘 산화막일 수 있다.
상기 절연 라인은 상기 제 2 서브 도전 라인(244) 상에 차례로 적층된 제 1 절연 패턴(224) 및 제 2 절연 패턴(272)을 포함할 수 있다. 상기 제 1 및 제 2 절연 패턴들(224, 272)은 상기 제 1 및 제 2 서브 도전 라인들(234, 244)을 형성하기 위한 마스크 패턴들의 일부일 수 있다. 상기 제 1 절연 패턴들(224)은 상기 제 1 및 제 2 서브 도전 라인들(234, 244)들과 얼라인될 수 있다. 상기 제 2 절연 패턴(272)은 상기 셀 영역(CAR)에서 상기 제 1 절연 패턴들(224) 및 상기 제 1 및 제 2 서브 도전 라인들(234, 244)과 얼라인되며, 상기 경계 영역(BR) 및 상기 코어 영역(COR)으로 연장되어 이하 설명될 더미 라인들(DL)의 일부를 구성할 수 있다. 상기 제 1 및 제 2 절연 패턴들(224, 272)은 동일한 물질을 포함할 수 있다. 일 예로, 상기 제 1 및 제 2 절연 패턴들(224, 272)은 실리콘 질화막 및/또는 실리콘 산질화막을 포함할 수 있다.
상기 셀 도전 라인들(CL)은 상기 경계 영역(BR) 상으로 연장될 수 있다. 상기 경계 영역(BR)에서, 상기 셀 도전 라인들(CL)은 더미 라인들(DL)과 연결될 수 있다. 상기 셀 도전 라인들(CL) 각각의 단부들은 상기 코어 영역(COR) 쪽으로 연장되는 더미 라인들(DL)의 단부들과 연결될 수 있다. 즉, 하나의 상기 셀 도전 라인(CL)과 하나의 더미 라인(DL)은 상기 제 1 방향(D1)을 따라 정렬되어 하나의 라인 형상을 이룰 수 있다. 상기 셀 도전 라인들(CL)과 상기 더미 라인들(DL)은 상기 기판(100)의 상면으로부터 실질적으로 동일 레벨에 배치될 수 있다.
상기 더미 라인들(DL) 각각은 상기 기판(100) 상에 차례로 적층된 제 2 버퍼 패턴(251) 및 제 3 절연 패턴(262)을 포함할 수 있다. 상기 제 3 절연 패턴(262)은 실리콘 산화막 및/또는 실리콘 산질화막을 포함할 수 있다. 상기 제 3 절연 패턴(262)은 상기 셀 도전 라인들(CL)의 아래 부분의 끝 측벽 상의 제 1 스페이서(SP1)를 사이에 두고 상기 셀 도전 라인들(CL)과 이격될 수 있다. 상기 셀 도전 라인의 아래 부분의 끝 측벽(end sidewall)은 상기 셀 도전 라인(CL)의 폭 방향(예컨대, 상기 제 2 방향(D2))과 실질적으로 평행할 수 있다. 상기 제 2 버퍼 패턴(251)은 상기 제 3 절연 패턴(262)의 측벽과 상기 제 1 스페이서(SP1) 사이로 연장될 수 있다. 상기 제 2 버퍼 패턴(251)은 실리콘 질화막 및/또는 실리콘 산질화막을 포함할 수 있다. 상기 제 1 스페이서(SP1)는 실리콘 산화막, 실리콘 질화막, 및 실리콘 산질화막 중 적어도 하나를 포함할 수 있다. 일 예로, 상기 제 2 버퍼 패턴(251)은 상기 제 1 절연 패턴들(224) 및 상기 제 2 절연 패턴(272)과 동일한 물질을 포함할 수 있다.
상기 제 3 절연 패턴(262)은 상기 경계 영역(BR)에서 상기 셀 도전 라인들(CL) 각각과 정렬되는 제 1 부분들(262_A)과, 상기 제 1 부분들(262_A)과 공통적으로 연결되고 상기 코어 영역(COR)을 덮는 제 2 부분(262_B)을 포함할 수 있다.
상기 제 2 절연 패턴(272)의 일부는 상기 더미 라인(DL)의 일부일 수 있다. 상기 제 2 절연 패턴(272)은 상기 셀 영역(CAR)에서 각 셀 도전 라인들(CL) 별로 분리된 제 1 부분들(272_A), 및 상기 제 1 부분들(272_A)과 공통적으로 연결되고 상기 코어 영역(COR)을 덮는 제 2 부분(272_B)을 포함할 수 있다. 상기 제 1 부분들(272_A)은 상기 셀 영역(CAR)에서 상기 셀 도전 라인들(CL)의 일부이며, 상기 경계 영역(BR)에서 상기 더미 라인들(DL)의 일부일 수 있다. 상기 제 2 절연 패턴(272)의 상기 제 1 부분들(272_A)은 상기 제 3 절연 패턴(262)의 제 1 부분들(262_A) 상에 배치되고, 상기 제 2 부분(272_B)은 상기 제 2 부분(262_B) 상에 배치될 수 있다.
상기 셀 도전 라인들(CL) 및 상기 더미 라인들(DL)의 측벽들 상에 스페이서가 제공될 수 있다. 상기 스페이서는 상기 셀 도전 라인들(CL)의 측벽들 상의 셀 스페이서들(BS) 및 상기 더미 라인들(DL)의 측벽들 상의 더미 스페이서들(DS)을 포함할 수 있다. 상기 셀 및 더미 스페이서들(BS, DS)이 배치된 상기 셀 도전 및 더미 라인들(CL, DL)의 상기 측벽들은 상기 셀 도전 라인(CL)의 길이 방향(예컨대, 상기 제1 방향(D1))과 실질적으로 평행할 수 있다. 상기 셀 스페이서들(BS)과 상기 더미 스페이서들(DS)은 실질적으로 동일한 공정을 통하여 형성된 스페이서들일 수 있다. 상기 셀 스페이서들(BS)과 상기 더미 스페이서들(DS)은 도 2d에 도시된 바와 같이 각각 제 1 서브 스페이서(S1), 제 2 서브 스페이서(S2), 및 제 3 서브 스페이서(S3)를 포함할 수 있다. 상기 제 1 내지 제 3 서브 스페이서들(S1-S3)은 실리콘 산화물, 실리콘 질화물, 및 실리콘 산질화물 중 적어도 하나를 포함할 수 있다. 일 예로, 상기 제 1 및 제 3 서브 스페이서들(S1, S3)은 실리콘 질화막이고, 제 2 서브 스페이서(S2)는 실리콘 산화막일 수 있다.
상기 제 2 절연 패턴(272)의 제 1 부분들(272_A)의 측벽 상에 상부 스페이서들(128)이 제공될 수 있다. 상기 상부 스페이서들(128)은 상기 셀 스페이서들(BS)의 상면 및 상기 더미 스페이서들(DS)의 상면과 접할 수 있으나, 이에 한정되지 않는다. 일 예로, 상기 상부 스페이서들(128)은 실리콘 산화막, 실리콘 질화막, 및 실리콘 산질화막 중 하나 이상을 포함할 수 있다. 상기 상부 스페이서들(128)은 생략될 수 있다.
상기 코어 영역(COR)에 코어 게이트 구조체(CG)가 제공될 수 있다. 상기 코어 게이트 구조체(CG)는 상기 제 2 활성 영역(AC2) 상에 차례로 적층된 코어 게이트 절연막(213), 제 1 및 제 2 게이트 전극들(233, 243) 및 코어 마스크 패턴(223A)을 포함할 수 있다. 상기 코어 게이트 구조체(CG)의 구성 요소들은 상기 셀 도전 라인들(CL)의 구성 요소들과 실질적으로 동일 공정으로 형성될 수 있다. 따라서, 상기 코어 게이트 구조체(CG)의 구성 요소들은 상기 셀 도전 라인들(CL)의 구성 요소들과 실질적으로 동일한 레벨들에 각각 배치될 수 있다. 즉, 상기 코어 게이트 절연막(213)은 상기 제 1 버퍼 패턴들(212)과, 상기 제 1 게이트 전극(233)은 상기 제 1 서브 도전 라인들(234)과, 상기 제 2 게이트 전극(243)은 상기 제 2 서브 도전 라인들(244)과, 상기 코어 마스크 패턴(223A)은 상기 제 1 절연 패턴들(224)과 대응될 수 있다. 일 예로, 상기 제 1 게이트 전극(233)은 도핑된 실리콘층일 수 있고, 상기 제 2 게이트 전극(243)은 금속층일 수 있다. 이와는 달리, 상기 코어 게이트 절연막(213)은 상기 제 1 버퍼 패턴들(212)과 별개로 형성되거나, 다른 층들을 포함할 수 있다.
상기 코어 게이트 구조체(CG)의 측벽 상에 제 2 스페이서(SP2)가 제공될 수 있다. 상기 제 2 스페이서(SP2)는 실리콘 산화막, 실리콘 질화막, 및 실리콘 산질화막 중 적어도 하나를 포함할 수 있다. 상기 제 2 버퍼 패턴(251)은 상기 제 3 절연 패턴(262)의 측벽과 상기 제 2 스페이서(SP2) 사이로 연장될 수 있다. 상기 제 3 절연 패턴(262)의 제 2 부분(262_B)은 상기 코어 게이트 구조체(CG)를 둘러싸며, 상기 제 2 절연 패턴(272)의 상기 제 2 부분(272_B)은 상기 코어 게이트 구조체(CG) 상으로 연장되어 상기 코어 마스크 패턴(223A)과 연결될 수 있다.
상기 셀 도전 라인들(CL) 사이 및 상기 더미 라인들(DL) 사이에 하부 콘택들이 제공될 수 있다. 상기 하부 콘택들은 상기 셀 도전 라인들(CL) 사이의 셀 하부 콘택들(132) 및 상기 더미 라인들(DL) 사이의 더미 하부 콘택들(136)을 포함할 수 있다. 상기 셀 하부 콘택들(132) 및 상기 더미 하부 콘택들(136)은 실질적으로 실질적으로 동일 공정으로 형성된 콘택들로 그 형상 및 구성 물질이 동일할 수 있다. 일 예로, 상기 하부 콘택들(132, 136)은 도핑된 폴리 실리콘을 포함할 수 있다. 상기 하부 콘택들(132, 136)은 상기 셀 도전 라인들(CL) 및 상기 더미 라인들(DL) 사이에 배치되는 펜스 절연 패턴들(125)을 사이에 두고 배치될 수 있다. 즉, 상기 하부 콘택들(132, 136)은 상기 셀 도전 라인들(CL), 상기 더미 라인들(DL) 및 상기 펜스 절연 패턴들(125)에 의하여 정의되는 제 2 콘택홀들(CH2) 내에 제공될 수 있다.
상기 셀 하부 콘택들(132)은 상기 제 2 불순물 영역들(SD2) 각각 상에 배치될 수 있고, 상기 제 2 불순물 영역들(SD2)의 상부에 연결될 수 있다. 상기 더미 하부 콘택들(136)은 상기 경계 영역(BR) 상의 소자 분리막(111)의 상부에 삽입될 수 있다. 즉, 상기 더미 하부 콘택들(136)은 상기 소자 분리막(111)에 의하여 상기 기판(100), 보다 자세히는 상기 기판(100)의 활성 영역들(AC1, AC2)과 분리될 수 있다.
상기 셀 하부 콘택들(132) 상에 상부 콘택들(LP)이 제공될 수 있다. 상기 상부 콘택들(LP)은 이하 설명될 정보 저장 요소들과 상기 셀 하부 콘택들(132) 사이에 배치될 수 있다. 상기 상부 콘택들(LP)은 상기 셀 하부 콘택들(132) 각각 상에 배치되며, 상기 셀 도전 라인들(CL) 상으로 연장될 수 있으나, 이에 한정되지 않는다. 상기 상부 콘택들(LP)은 상부 층간 절연막(141)에 의하여 서로 분리될 수 있다. 상기 상부 층간 절연막(141)은 상기 셀 도전 라인들(CL)(보다 상세히는 상기 제 2 절연 패턴(272)의 제 1 부분들(272_A)) 사이로 삽입될 수 있다. 상기 상부 콘택들(LP)은 금속 및/또는 도전성 금속질화물을 포함할 수 있다. 일 예로, 상기 상부 콘택들(LP)은 텅스텐(W), 알루미늄(Al), 구리(Cu), 니켈(Ni), 코발트(Co) 및 이들의 도전성 질화물 중 적어도 하나를 포함할 수 있다. 상기 상부 콘택들(LP)은 상기 더미 하부 콘택들(136) 상에 제공되지 않을 수 있다.
상기 상부 콘택들(LP) 상에 정보 저장 요소들(SE)이 제공될 수 있다. 상기 정보 저장 요소들(SE)의 각각은 대응하는 상부 콘택들(LP) 및 셀 하부 콘택들(132)을 통하여 상기 제 2 불순물 영역들(SD2)에 전기적으로 연결될 수 있다. 일 예로, 상기 정보 저장 요소들(SE) 각각은 캐패시터일 수 있다. 일 예로, 상기 정보 저장 요소들(SE)은 상기 상부 콘택들(LP)에 각각 연결되는 하부 전극들, 상기 하부 전극들을 덮는 상부 전극, 상기 하부 전극들과 상기 상부 전극 사이에 개재하는 유전막을 포함할 수 있다. 상기 상부 전극은 상기 하부 전극들을 공통적으로 덮는 공통 전극일 수 있다. 일부 실시예들에 따르면, 상기 하부 전극들의 각각은 속이 빈 실린더 형태를 가질 수 있다. 상기 하부전극들 및 상기 상부전극은 불순물이 도핑된 실리콘, 금속 또는 금속 화합물을 포함할 수 있다. 상기 유전막은 HfO2, ZrO2, Al2O3, La2O3, Ta2O3 및 TiO2와 같은 금속 산화물과 SrTiO3(STO), (Ba,Sr)TiO3(BST), BaTiO3, PZT, PLZT와 같은 페브로스카이트(perovskite) 구조의 유전물질로 이루어진 조합으로부터 선택된 어느 하나의 단일막 또는 이들 막의 조합을 포함할 수 있다.
다른 실시예에 있어서, 상기 정보 저장 요소들(SE) 각각은 가변 저항체를 포함할 수 있다. 상기 가변 저항체는 프로그램 동작에 의해 서로 다른 저항값들을 갖는 복수의 상태들로 변환될 수 있다. 일부 실시예들에 따르면, 상기 가변 저항체는 자화 방향들을 이용하는 자기터널접합 패턴일 수 있다. 상기 자기터널접합 패턴은 일 방향으로 고정된 자화방향을 갖는 기준 자성 패턴, 상기 기준 자성 패턴의 자화방향에 대하여 평행 또는 반평행하게 변경 가능한 자화방향을 갖는 자유 자성 패턴, 및 상기 기준 자성 패턴과 상기 자유 자성 패턴 사이의 터널 배리어를 포함할 수 있다. 다른 실시예들에 따르면, 상기 가변 저항체는 상변화 물질을 포함할 수 있다 상기 상변화 물질은 프로그램 동작에 의해 공급되는 열의 온도 및/또는 공급 시간에 따라 비정질 상태 또는 결정 상태로 변환될 수 있다. 비정질 상태의 상기 상변화 물질은 결정 상태의 상기 상변화 물질보다 높은 비저항을 가질 수 있다. 일 예로, 상기 상변화 물질은 칼코게나이드 원소들(일 예로, Te 및 Se) 중 적어도 하나를 포함하는 화합물일 수 있다. 또 다른 실시예들에 따르면, 상기 가변 저항체는 전이 금속 산화물을 포함할 수 있다. 프로그램 동작에 의해 상기 전이 금속 산화물 내에 전기적 통로가 생성되거나 상기 전이 금속 산화물 내의 상기 전기적 통로가 소멸될 수 있다. 상기 전기적 통로가 형성된 경우에 상기 전이 금속 산화물은 낮은 저항값을 가지고, 상기 전기적 통로가 소멸된 경우 상기 전이 금속 산화물은 높은 저항값을 가질 수 있다.
상기 제 2 절연 패턴(272) 상에 배치되고 상기 경계 영역(BR)에서 상기 셀 도전 라인들(CL)과 연결되는 코어 도전 라인들(CCL)이 제공될 수 있다. 일 예로, 상기 코어 도전 라인들(CCL)은 비아들(CT)을 통하여 상기 셀 도전 라인들(CL)과 연결될 수 있다. 상기 코어 도전 라인들(CCL)은 상기 더미 라인들(DL) 상에 배치될 수 있다. 상기 셀 도전 라인들(CL)의 일부는 상기 셀 영역(CAR)의 일 측의 경계 영역에서 상기 코어 도전 라인들(CCL)과 연결되고, 상기 셀 도전 라인들(CL)의 잔부는 상기 셀 영역(CAR)의 타 측의 경계 영역에서 상기 코어 도전 라인들(CCL)과 연결될 수 있다. 일 예로, 상기 셀 영역(CAR)의 일 측의 경계 영역(BR)에서, 상기 셀 도전 라인들(CL) 중 홀 수번째 라인들이 상기 코어 도전 라인들(CCL)과 연결될 수 있다. 상기 코어 도전 라인들(CCL)의 제 2 방향(D2)으로의 폭은 상기 셀 도전 라인들(CL) 보다 클 수 있다. 상기 코어 도전 라인들(CCL)은 상기 코어 영역(COR) 내의 트랜지스터들과 메모리 셀들을 연결할 수 있다.
상기 코어 도전 라인들(CCL)은 상기 상부 콘택들(LP)들과 실질적으로 동일 증착 공정들을 통하여 형성된 층들일 수 있다. 즉, 상기 코어 도전 라인들(CCL)은 상기 상부 콘택들(LP)과 동일한 물질을 포함할 수 있다. 상기 경계 영역(BR)에서, 상기 코어 도전 라인들(CCL)은 상기 더미 라인들(DL)의 측벽을 따라 연장되어 상기 더미 하부 콘택들(136)과 연결될 수 있다. 상기 코어 영역(COR)에서, 상기 코어 도전 라인들(CCL)은 상기 코어 영역(COR) 내의 트랜지스터들의 소스/드레인 영역 또는 게이트와 연결될 수 있다. 상기 코어 도전 라인들(CCL)은 상기 상부 층간 절연막(141)을 사이에 두고 서로 이격될 수 있다.
도 2d를 참조하여, 상기 셀 도전 라인(CL)과 상기 더미 라인(DL)의 구조가 비교된다. 상기 기판(100)의 상면으로부터 상기 제 3 절연 패턴(262_A)의 상면까지의 높이(h1)는 상기 기판(100)의 상면으로부터 상기 셀 및 더미 스페이서들(BS, DS) 의 상면들까지의 높이(HS)보다 낮을 수 있다. 상기 제 1 절연 패턴(224)의 상면은 상기 제 3 절연 패턴(262_A)의 상면과 실질적으로 동일한 레벨일 수 있다. 상기 더미 라인(DL)을 상기 더미 스페이서(DS) 및 상기 상부 스페이서(128)를 포함하는 것으로 정의하는 경우, 상기 더미 라인(DL)은 그 측벽에 단차 부분(step potion)(ST)을 포함할 수 있다. 상기 제 3 절연 패턴(262_A)의 상면의 높이(h1)는 상기 단차 부분(ST)의 높이(HS)보다 낮을 수 있다.
본 발명의 실시예들에 따르면, 상기 제 3 절연 패턴(262_A)의 높이를 조절하여 인접한 코어 도전 라인들(CCL) 사이의 단락을 방지할 수 있다. 상기 제 3 절연 패턴(262_A)이 상기 더미 스페이서(DS) (또는 상기 단차 부분(ST)) 보다 높은 경우, 상기 코어 도전 라인들(CCL)의 형성 공정에서 도전 물질이 상기 제 3 절연 패턴(262_A)의 위치로 유입되어 인접 코어 도전 라인들(CCL) 사이에 단락이 발생될 수 있다. 이에 대해서는 이하 본 발명의 제조 방법을 통하여 보다 상세히 설명된다.
도 3a 내지 도 11a는 본 발명의 실시예들에 따른 반도체 소자의 제조 방법을 설명하기 위한 평면도들이다. 도 3b 내지 도 11b는 도 3a 내지 도 11a의 A-A'선에 따른 단면도들이다. 도 3c 내지 도 11c는 도 3a 내지 도 11a의 B-B'선 및 C-C'선에 따른 단면도들이다. 도 10d는 도 10a의 D-D'선에 따른 단면도이다. 도 12 및 도 13은 도 11a의 B-B'선 및 C-C'선에 따른 단면도들이다.
도 3a 내지 도 3c를 참조하면, 셀 영역(CAR), 코어 영역(COR), 및 상기 셀 영역(CAR)과 상기 코어 영역(COR) 사이의 경계 영역(BR)을 포함하는 기판(100)이 제공될 수 있다. 상기 기판(100) 내에 소자 분리막(111)을 형성하여 상기 셀 영역(CAR)에는 제 1 활성 영역들(AC1)이 정의되고, 상기 코어 영역(COR)에는 제 2 활성 영역(AC2)이 정의될 수 있다. 상기 소자 분리막(111)은 상기 기판(100)에 분리 트렌치들(미도시)을 형성하고, 분리 트렌치들 내에 절연물질을 채워 형성될 수 있다.
상기 셀 영역(CAR)의 기판(100) 내에 트렌치들(TR)을 형성할 수 있다. 상기 트렌치들(TR)은 제 2 방향(D2)을 따라 연장될 수 있다. 두 개의 트렌치들(TR)이 각각의 상기 제 1 활성 영역들(AC1)을 가로지르도록 형성될 수 있다. 상기 트렌치들(TR)의 표면을 컨포말하게 덮는 게이트 절연막(151)을 형성할 수 있다. 그리고, 상기 게이트 절연막(151) 상에 상기 트렌치들(TR)을 채우는 워드 라인들(WL)을 형성할 수 있다. 상기 게이트 절연막(151)은 절연물질을 포함하며, 예를 들어, 실리콘 산화막, 실리콘 산질화막, 및 고유전막들 중 하나 이상을 포함할 수 있다. 상기 워드 라인들(WL)은 도전물질을 포함하며, 예를 들어, 도핑된 폴리 실리콘, 금속 물질, 또는 도전성 금속 질화물 중 적어도 하나를 포함할 수 있다.
상기 트렌치들(TR) 상부에 형성된 상기 게이트 절연막(151) 및 상기 워드 라인들(WL)의 일부를 제거하고, 상기 트렌치들(TR) 내에 캐핑 패턴들(191)을 형성할 수 있다. 상기 캐핑 패턴들(191)은 상기 워드 라인들(WL) 상에 형성되며, 상기 트렌치들(TR)을 완전히 채울 수 있다. 상기 캐핑 패턴들(191)은 실리콘 산화물, 실리콘 질화물 또는 실리콘 산질화물을 포함할 수 있다.
상기 제 1 활성 영역들(AC1)의 상부에 제 1 및 제 2 불순물 영역들(SD1, SD2)을 형성할 수 있다. 제 1 및 제 2 불순물 영역들(SD1, SD2)은 상기 소자 분리막(111) 및 상기 캐핑 패턴들(191)을 이온 주입 마스크로 이용한 이온 주입 공정에 의하여 형성될 수 있다. 상기 불순물 영역들(SD1, SD2)은 상기 기판(100)과 다른 도전형을 가질 수 있다. 다른 실시예에서, 상기 제 1 및 제 2 불순물 영역들(SD1, SD2)은 상기 워드 라인들(WL)의 형성 이전에 형성될 수 있다. 하나의 제 1 활성 영역들(AC1)은 한 쌍의 워드 라인들(WL) 사이의 제 1 불순물 영역(SD1), 및 상기 제 1 불순물 영역(SD1)과 워드 라인들(WL)을 사이에 두고 이격된 제 2 불순물 영역들(SD2)을 포함할 수 있다. 상기 제 1 및 제 2 불순물 영역들(SD1, SD2)의 형성 시, 상기 제 2 활성 영역들(AC2)은 함께 도핑되거나, 절연막(미도시)에 의하여 마스킹되어 도핑되지 않을 수 있다.
도 4a 내지 도 4c를 참조하여, 상기 기판(100) 상에 제 1 버퍼층(210)을 형성할 수 있다. 상기 제 1 버퍼층(210)은 하나 이상의 절연막들로 이루어질 수 있다. 상기 제 1 버퍼층(210)은 예를 들어, 실리콘 산화막, 실리콘 질화막, 실리콘 산질화막 또는 이들 중 둘 이상을 포함하는 복수 개의 절연막들일 수 있다. 상기 제 1 버퍼층(210) 상에 제 1 도전층(231)을 형성할 수 있다. 일 예로, 상기 제 1 도전층(231)은 폴리 실리콘층일 수 있다. 상기 제 1 버퍼층(210) 및 상기 제 1 도전층(231)은 화학 기상 증착 또는 물리 기상 증착 중 하나에 의하여 형성될 수 있다. 상기 제 1 버퍼층(210) 및 상기 제 1 도전층(231)은 상기 셀 영역(CAR), 상기 코어 영역(COR), 및 상기 경계 영역(BR) 모두에 형성될 수 있다.
상기 제 1 도전층(231) 상에 상기 제 1 도전층(231)의 일부분을 노출시키는 마스크 패턴(미도시)을 형성할 수 있다. 마스크 패턴에 노출된 상기 제 1 도전층(231)을 패터닝하기 위한 식각 공정이 수행될 수 있다. 식각 공정으로 상기 제 1 도전층(231), 상기 제 1 버퍼층(210)의 일부분 및 상기 기판(100)의 상부 일부분이 식각되어, 상기 제 1 활성 영역들(AC1) 상에 제 1 콘택홀들(CH1)이 형성될 수 있다. 상세하게, 상기 제 1 콘택홀들(CH1)은 상기 제 1 불순물 영역들(SD1)을 노출할 수 있다. 상기 제 1 콘택홀들(CH1)을 형성하면서, 상기 제 1 불순물 영역들(SD1)과 인접하는 소자 분리막(111)의 상부 일부분이 식각될 수 있다. 상기 제 1 콘택홀들(CH1)에 의하여 노출된 상기 제 1 불순물 영역들(SD1)에 이온 주입 공정이 추가로 진행될 수 있으나, 이와는 달리 추가 이온 주입 공정은 생략될 수 있다.
상기 제 1 콘택홀들(CH1) 내에 연결 콘택들(215)을 형성할 수 있다. 상기 연결 콘택들(215)은 상기 제 1 콘택홀들(CH1)을 완전히 채울 수 있다. 상기 연결 콘택들(215)은 상기 제 1 도전층(231) 상에 도핑된 반도체층을 형성하고, 상기 제 1 도전층(231)의 상부면이 노출될 때까지 도핑된 반도체층에 평탄화 공정(예를 들어, CMP 또는 etch back)을 진행하여 형성될 수 있다. 일 예로, 상기 연결 콘택들(215)은 n형 또는 p형으로 도핑된 폴리 실리콘을 포함할 수 있다.
도 5a 내지 도 5c를 참조하면, 상기 연결 콘택들(215)이 형성된 상기 제 1 도전층(231) 상에 제 2 도전층(241)이 형성될 수 있다. 상기 제 2 도전층(241)은 적어도 하나의 도전성 막들을 포함할 수 있다. 예를 들어, 상기 제 2 도전층(241)은 텅스텐(W), 알루미늄(Al), 구리(Cu), 니켈(Ni), 또는 코발트(Co)를 포함할 수 있다. 도면 상에 도시하지 않았지만, 상기 제 2 도전층(241)과 상기 제 1 도전층(231) 사이에 확산 방지막이 개재될 수 있다. 상기 확산 방지막은 확산 베리어 메탈(diffusion barrier metal)로서, 예를 들어 TiN, Ti/TiN, TiSiN, TaN 또는 WN을 포함할 수 있다.
상기 제 2 도전층(241) 상에 제 1 마스크층(221)이 형성될 수 있다. 상기 제 1 마스크층(221)은 실리콘 질화물 또는 실리콘 산질화물을 포함할 수 있다. 상기 제 2 도전층(241) 및 상기 제 1 마스크층(221)은 상기 기판(100)의 전면에 형성될 수 있다.
도 6a 내지 도 6c를 참조하면, 상기 제 1 마스크층(221)이 패터닝되어 상기 셀 영역(CAR) 상의 제 1 마스크 패턴(222) 및 상기 코어 영역(COR) 상의 코어 마스크 패턴(223)이 형성될 수 있다. 상기 제 1 마스크 패턴(222)은 상기 경계 영역(BR)의 일부를 덮고 나머지를 노출할 수 있다. 상기 제 1 마스크 패턴(222) 및 상기 코어 마스크 패턴(223)은 포토 레지스트 패턴을 이용한 식각 공정으로 형성될 수 있다.
상기 제 1 마스크 패턴(222) 및 상기 코어 마스크 패턴(223)을 식각 마스크로, 상기 제 2 도전층(241), 상기 제 1 도전층(231), 및 상기 제 1 버퍼층(210)이 차례로 식각될 수 있다. 그 결과, 상기 셀 영역(CAR) 상에 차례로 적층된 제 1 버퍼 패턴(212), 제 1 도전 패턴(232), 및 제 2 도전 패턴(242)이 형성될 수 있고, 상기 코어 영역(COR) 상에 차례로 적층된 코어 게이트 절연막(213), 제 1 게이트 전극(233), 및 제 2 게이트 전극(243)이 형성될 수 있다. 상기 제 1 마스크 패턴(222)에 의하여 노출된 상기 경계 영역(BR)의 나머지 영역에서는 상기 소자 분리막(111)이 노출될 수 있다. 상기 코어 영역(COR)에서, 상기 코어 마스크 패턴(223)에 의하여 노출된 상기 제 2 활성 영역(AC2)의 일부 및 상기 소자 분리막(111)이 노출될 수 있다. 상기 패터닝 공정은 이방성 식각 공정을 포함할 수 있다. 상기 코어 게이트 절연막(213)은 상기 제 1 버퍼층(210)으로부터 형성되는 것으로 예시하였으나, 이와는 달리 추가적인 절연막으로부터 형성될 수 있다.
상기 제 1 버퍼 패턴(212), 상기 제 1 도전 패턴(232), 상기 제 2 도전 패턴(242) 및 상기 제 1 마스크 패턴(222)의 측벽들을 따라 연장되는 제 1 스페이서(SP1)가 형성될 수 있다. 상기 게이트 절연막(213), 상기 제 1 게이트 전극(233), 상기 제 2 게이트 전극(243) 및 상기 코어 마스크 패턴(223)의 측벽들을 따라 연장되는 제 2 스페이서(SP2)가 형성될 수 있다. 상기 제 1 스페이서(SP1) 및 상기 제 2 스페이서(SP2)는 상기 기판(100) 상에 절연막을 형성한 후 이방성 식각 공정을 수행하여 형성될 수 있다. 일 예로, 상기 제 1 및 제 2 스페이서들(SP1, SP2)은 실리콘 산화물, 실리콘 질화물 및/또는 실리콘 산질화물을 포함할 수 있다. 이온 주입 공정이 수행되어 상기 제 2 활성 영역(AC2)에 불순물 영역(미도시)이 형성될 수 있다. 상기 불순물 영역은 코어 트랜지스터의 소스/드레인 영역이 될 수 있다. 상기 이온 주입 공정에 의하여 형성된 불순물 영역은 상기 기판(100)의 도전형과 다른 도전형을 가질 수 있다.
상기 제 1 및 제 2 스페이서들(SP1, SP2)이 형성된 후, 상기 기판(100)의 의 전면을 덮는 제 2 버퍼 패턴(251)이 형성될 수 있다. 상기 제 2 버퍼 패턴(251)은 상기 코어 마스크 패턴(223)의 상면, 상기 제 1 마스크 패턴(222)의 상면, 노출된 상기 소자 분리막(111)의 상면 및 상기 제 2 활성 영역(AC2)의 상면을 따라 실질적으로 콘포멀하게 형성될 수 있다. 상기 제 2 버퍼 패턴(251)은 실리콘 질화물 또는 실리콘 산질화물을 포함할 수 있다.
도 7a 내지 도 7c를 참조하면, 상기 제 2 버퍼 패턴(251) 상에 절연막을 형성한 후 평탄화 공정을 수행하여 상기 제 1 마스크 패턴(222) 및 상기 코어 마스크 패턴(223) 사이에 하부 층간 절연막(261)이 형성될 수 있다. 상기 평탄화 공정은 화학적-물리적 연마(Chemical Mechanical Polishing: CMP)일 수 있다. 일 실시예에 있어서, 상기 평탄화 공정은 상기 제 1 마스크 패턴(222)의 상부 및 상기 코어 마스크 패턴(223)의 상부가 제거될 때까지 수행될 수 있다. 상기 제 2 버퍼 패턴(251)은 상기 연마 공정의 식각 정지막일 수 있으며, 상기 연마 공정은 상기 코어 마스크 패턴(223) 및 상기 제 1 마스크 패턴(222) 상의 제 2 버퍼 패턴(251)이 완전히 제거된 후, 추가적으로 지속될 수 있다. 그 결과 상부가 제거된 제 1 마스크 패턴(222A) 및 상부가 제거된 코어 마스크 패턴(223A)이 형성될 수 있다. 이하, 코어 게이트 구조체(CG)는 상기 코어 게이트 절연막(213), 상기 제 1 및 제 2 게이트 전극들(233, 243) 및 상기 코어 마스크 패턴(223A)을 포함하는 구조로 정의될 수 있다. 일 예로, 상기 하부 층간 절연막(261)은 특정 식각 레시피에서 상기 제 1 마스크 패턴(222A)과 식각 선택성이 있는 물질을 포함할 수 있다. 일 예로, 상기 제 1 마스크 패턴(222A)이 실리콘 질화막인 경우, 상기 하부 층간 절연막(261)은 실리콘 산화막일 수 있다.
상기 기판(100)의 상면으로부터 상기 하부 층간 절연막(261)의 상면의 높이(h1)는 상기 제 1 마스크 패턴(222A)의 상면의 높이(h2)와 실질적으로 동일할 수 있다. 또한, 상기 하부 층간 절연막(261)의 상면의 높이(h1)는 상기 코어 마스크 패턴(224A)의 상면의 높이와 실질적으로 동일할 수 있다. 상기 평탄화 공정에 의하여 상기 제 2 버퍼 패턴(251)의 일부는 제거되고, 상기 하부 층간 절연막(261)과 상기 기판(100) 사이, 및 상기 하부 층간 절연막(261)과 상기 제 1 및 제 2 스페이서들(SP1, SP2) 사이에는 상기 제 2 버퍼 패턴(251)의 잔부가 남을 수 있다.
도 8a 내지 도 8c를 참조하면, 상기 기판(100) 상에 제 2 마스크층(271)이 형성될 수 있다. 상기 제 2 마스크층(271)은 상기 제 1 마스크 패턴(222A) 및 상기 코어 마스크 패턴(223A)과 실질적으로 동일한 물질로 형성될 수 있다. 일 예로, 상기 제 2 마스크층(271)은 실리콘 질화막을 포함할 수 있다. 이와 같이 동일 물질로 형성되는 경우에도, 별개의 증착 공정을 통하여 형성된 상기 제 2 마스크층(271)과 상기 제 1 마스크 패턴(222A) 사이 및 상기 제 2 마스크층(271)과 상기 코어 마스크 패턴(224A) 사이의 경계는 관찰이 가능할 수 있다. 상기 제 2 마스크층(271)은 도 5a를 참조하여 설명된 제 1 마스크층(221) 보다 두껍게 형성될 수 있다. 일 예로, 상기 제 2 마스크층(271)은 화학 기상 증착에 의하여 형성될 수 있다.
도 9a 내지 도 9c를 참조하면, 상기 제 2 마스크층(271)이 패터닝되어 제 2 절연 패턴(272)이 형성될 수 있다. 상기 제 2 절연 패턴(272)은 포토 레지스트 패턴을 이용한 식각 공정으로 형성될 수 있다. 상기 제 2 절연 패턴(272)은 상기 셀 영역(CAR) 및 상기 경계 영역(BR) 상의 제 1 부분들(272_A)을 포함할 수 있다. 상기 제 2 절연 패턴(272)은 상기 코어 영역(COR)을 덮고 상기 제 1 부분들(272_A)과 공통적으로 연결되는 제 2 부분(272_B)을 포함할 수 있다. 상기 제 1 부분들(272_A)은 제 1 방향(D1)을 따라 연장되는 라인 형상을 가지며, 제 2 방향(D2)을 따라 배열될 수 있다.
상기 제 2 절연 패턴(272)을 식각 마스크로 상기 제 1 마스크 패턴(222A), 상기 제 1 도전 패턴(232), 및 상기 제 2 도전 패턴(242)이 차례로 식각될 수 있다. 그 결과, 상기 셀 영역(CAR) 상에 셀 도전 라인들(CL)이 형성될 수 있다. 상기 셀 도전 라인들(CL) 각각은 차례로 적층된 제 1 서브 도전 라인(234), 제 2 서브 도전 라인(244), 및 제 1 절연 패턴(224), 및 제 2 절연 패턴(272)을 포함할 수 있다. 상기 연결 콘택(215)의 일부도 상기 식각 공정에 의하여 함께 제거될 수 있다. 상기 제 1 버퍼 패턴(212)은 상기 식각 공정에 의하여 제거되지 않는 것으로 도시되었으나, 이와는 달리 함께 패터닝될 수 있다.
상기 식각 공정에 의하여 상기 하부 층간 절연막(261)은 제 3 절연 패턴(262)이 될 수 있다. 상기 제 3 절연 패턴(262)은 상기 경계 영역(BR)에서 상기 셀 도전 라인들(CL) 각각과 정렬되는 제 1 부분들(262_A)과, 상기 제 1 부분들(262_A)과 공통적으로 연결되고 상기 코어 영역(COR)을 덮는 제 2 부분(262_B)을 포함할 수 있다. 상기 제 3 절연 패턴(262)의 제 1 부분들(262_A) 및 상기 제 1 부분들(262_A) 상의 제 2 절연 패턴(272)의 제 1 부분들(272_A)은 더미 라인들(DL)로 정의될 수 있다.
상기 제 1 부분들(272_A)은 상기 셀 영역(CAR)에서 상기 도전 라인들(CL)의 일부이며, 상기 경계 영역(BR)에서 상기 더미 라인들(DL)의 일부일 수 있다. 즉, 상기 제 2 절연 패턴(272)의 상기 제 1 부분들(272_A)은 상기 제 3 절연 패턴(262)의 제 1 부분들(262_A) 상에 배치되고, 상기 제 2 부분(272_B)은 상기 제 2 부분(262_B) 상에 배치될 수 있다. 상기 식각 공정에서 상기 제 2 버퍼 패턴(251)은 식각되지 않는 것으로 도시되었으나, 이와는 달리 상기 제 2 버퍼 패턴(251)의 적어도 일부가 함께 식각될 수 있다.
도 10a 내지 도 10d를 참조하여, 상기 셀 도전 라인들(CL) 및 상기 더미 라인들(DL)의 측벽들 상에 예비 스페이서들이 형성될 수 있다. 일 예로, 상기 셀 도전 라인들(CL) 및 상기 더미 라인들(DL)을 덮는 절연막을 형성한 후 이방성 식각 공정을 수행하여 예비 스페이서들을 형성할 수 있다. 상기 예비 스페이서들은 상기 셀 도전 라인들(CL)의 측벽들 상의 예비 셀 스페이서들(A_BS), 및 상기 더미 라인들(DL)의 측벽들 상의 예비 더미 스페이서들(A_DS)을 포함할 수 있다. 상기 예비 스페이서들(A_BS, A_DS)의 형성을 위한 상기 절연막은 도 2d를 참조하여 설명한 바와 같이 복수의 절연막들을 포함할 수 있다.
상기 셀 도전 라인들(CL) 사이 및 상기 더미 라인들(DL) 사이에 펜스 절연 패턴들(125)이 형성될 수 있다. 상기 펜스 절연 패턴들(125)은 상기 셀 영역(CAR) 및 상기 경계 영역(BR) 상에서 제 1 방향(D1) 및 제 2 방향(D2)을 따라 2차원적으로 배열될 수 있다. 상기 셀 도전 라인들(CL), 상기 더미 라인들(DL) 및 상기 펜스 절연 패턴들(125)은 예비 제 2 콘택홀들(ACH2)을 정의할 수 있다. 상기 펜스 절연 패턴들(125)의 상면은 상기 제 2 절연 패턴(272)의 상면과 실질적으로 동일한 높이일 수 있다 상기 펜스 절연 패턴들(125)은 실리콘 질화막 또는 실리콘 산질화막을 포함할 수 있다. 상기 펜스 절연 패턴들(125)의 형성 공정은 특정 식각 레시피에서 상호 식각 선택이 있는 복수의 절연막들의 형성 및 패터닝 공정을 포함할 수 있다.
도 11a 내지 도 11c를 참조하여, 상기 예비 제 2 콘택홀들(ACH2)이 연장되어 상기 제 2 불순물 영역들(SD2)을 노출하는 제 2 콘택홀들(CH2)이 형성될 수 있다. 상기 제 2 콘택홀들(CH2)의 형성은 상기 제 1 버퍼 패턴(212), 상기 제 2 버퍼 패턴(251), 및 상기 소자 분리막(111) 및 상기 제 2 불순물 영역들(SD2) 각각의 일부를 식각하는 것을 포함할 수 있다. 상기 제 2 콘택홀들(CH2)의 하부는 라운드된 것으로 도시되었으나, 이에 한정되지 않는다.
상기 제 2 콘택홀들(CH2) 내에 예비 하부 콘택들이 형성될 수 있다. 상기 예비 하부 콘택들은 상기 셀 영역(CAR) 상의 예비 셀 콘택들(131) 및 상기 경계 영역(BR) 상의 예비 더미 콘택들(135)을 포함할 수 있다. 일 예로, 상기 예비 하부 콘택들(131, 135)은 도핑된 실리콘과 같은 도핑된 반도체 물질을 포함할 수 있다. 상기 예비 하부 콘택들(131, 135)의 형성 공정은 증착 공정 및 에치백 공정을 포함할 수 있다. 상기 에치백 공정 후, 상기 예비 하부 콘택들(131, 135)의 상면들의 높이(h3)는 상기 제 3 절연 패턴(262), 보다 상세히는 상기 제 3 절연 패턴(262)의 제 1 부분들(262_A)의 상면의 높이(h1) 보다 높을 수 있다.
도 12를 참조하면, 상기 예비 하부 콘택들(131, 135)에 의하여 노출된 상기 예비 스페이서들(A_BS, A_DS)의 상부들이 식각될 수 있다. 그 결과, 상기 셀 도전 라인들(CL)의 측벽들 상에 셀 스페이서들(BS)이 형성되고 상기 더미 라인들(DL)의 측벽들 상에 더미 스페이서들(DS)이 형성될 수 있다. 즉, 상기 스페이서들(BS, DS)의 상면이 높이는 상기 예비 하부 콘택들(131, 135)에 의하여 정의될 수 있다. 상기 제 2 절연 패턴의 제 1 부분들(272_A)의 측벽이 노출되는 것으로 도시되었으나, 이와는 달리, 일부 절연막이 잔류할 수 있다.
도 13을 참조하면, 노출된 상기 제 1 부분들(272_A)의 측벽들 상에 상부 스페이서들(128)이 형성될 수 있다. 상기 상부 스페이서들(128)은 실리콘 산화막, 실리콘 질화막, 및 실리콘 산질화막 중 하나 이상을 포함할 수 있다. 이와는 달리, 상기 상부 스페이서들(128)은 생략될 수 있다. 다른 실시예에서, 상기 상부 스페이서들(128)은 상기 예비 스페이서들(A_BS, A_DS)을 구성하는 절연층들 중 가장 내측에 위치하는 층이 잔류된 층일 수 있다.
상기 예비 하부 콘택들(131, 135)에 식각 공정이 수행되어 셀 하부 콘택들(132) 및 더미 하부 콘택들(136)이 형성될 수 있다. 상기 하부 콘택들(132, 136)의 상면들의 높이는 상기 제 2 서브 도전 라인들(244)의 상면보다 낮을 수 있다. 상기 하부 콘택들(132, 136)의 상면들의 높이는 상기 제 1 서브 도전 라인들(234)의 상면보다 높게 도시되었으나, 이에 한정되지 않는다.
도 2a 내지 도 2d를 다시 참조하여, 상기 하부 콘택들(132, 136)이 형성된 결과물 상에 도전층을 형성한 후 패터닝 공정을 수행하여 상기 셀 하부 콘택들(132) 상에 상부 콘택들(LP)을 형성하고, 상기 더미 하부 콘택들(136) 상에 코어 도전 라인들(CCL)을 형성할 수 있다. 상기 코어 도전 라인들(CCL)은 상기 셀 도전 라인들(CL)과 비아들(CT)을 통하여 연결될 수 있으며, 상기 비아들(CT)도 상부 콘택들(LP) 및 상기 코어 도전 라인들(CCL)과 함께 형성될 수 있다. 일 예로, 상기 상부 콘택들(LP)은 텅스텐(W), 알루미늄(Al), 구리(Cu), 니켈(Ni), 코발트(Co) 및 이들의 도전성 질화물 중 적어도 하나를 포함할 수 있다. 상기 패터닝 공정에 의하여, 상기 셀 도전 라인들(CL) 각각의 일부가 식각될 수 있다. 상기 패터닝 공정 후, 절연막을 증착 및 평탄화 공정을 통하여 상부 층간 절연막(141)이 형성될 수 있다. 상기 상부 층간 절연막(141)은 실리콘 산화막을 포함할 수 있다. 상기 상부 콘택들(LP) 각각 상에 정보 저장 요소들(SE)이 형성될 수 있다.
상기 제 3 절연 패턴(262)의 상면이 상기 더미 스페이서들(DS)의 상면보다 높은 경우, 도 12 또는 도 13의 공정에서 상기 제 3 절연 패턴(262)의 측벽이 노출될 수 있고, 상기 제 3 절연 패턴(262)의 일부가 손실될 수 있다. 이에 따라 이후 형성되는 상기 코어 도전 라인들(CCL) 사이의 단락이 발생될 수 있다.
본 발명의 실시예들에 따르면, 상기 제 3 절연 패턴(262)의 상면은 상기 더미 스페이서들(DS)(또는 단차 부분(ST))의 상면보다 낮을 수 있다. 따라서, 상기 제 3 절연 패턴(262)은 상기 스페이서들(BS, DS)에 의하여 그 이후의 식각 공정으로부터 보호될 수 있다. 보다 상세하게, 상기 제 3 절연 패턴(262)은 도 12의 에치백 공정 또는 도 13의 식각 공정 시에 상기 더미 스페이서들(DS)에 의하여 보호될 수 있다.
도 14a 및 도 15a는 본 발명의 실시예들에 따른 반도체 소자의 제조 방법을 설명하기 위한 도면들로, 각각 도 7a의 A-A'선 및 도 2a의 A-A'선에 따른 단면도들이다. 도 14b 및 도 15b는 도 7a의 B-B'선 및 C-C'선, 및 도 2a의 B-B'선 및 C-C'선에 따른 단면도들이다. 설명의 간소화를 위하여 중복된 구성에 대한 설명은 생략된다.
도 14a 및 도 14b를 참조하면, 도 7a 내지 도 7c를 참조하여 설명된 하부 층간 절연막(261)의 상부가 추가적으로 식각될 수 있다. 상부가 식각된 하부 층간 절연막(261A)의 상면의 높이(h1)는 상기 제 1 마스크 패턴(222A)의 상면의 높이(h4) 보다 낮을 수 있다. 상기 하부 층간 절연막(261A)의 형성은 선택적 식각 공정을 포함할 수 있다. 일 예로, 상기 선택적 식각 공정은 인산을 포함하는 습식 식각일 수 있다. 일 예로, 상기 하부 층간 절연막(261A)의 상면은 상기 제 2 도전 패턴(242)의 상면 보다 낮을 수 있다.
상기 하부 층간 절연막(261A)을 형성한 후, 도 8a 내지 도 13의 공정을 수행하여 도 15a 및 도 15b의 반도체 소자가 제조될 수 있다. 도 15a에 도시된 바와 같이 상기 제 2 절연 패턴(272)은 상기 제 2 서브 도전 라인들(244)과 상기 제 2 게이트 전극(243) 사이로 연장될 수 있다. 도 15b에 도시된 바와 같이, 제 3 절연 패턴(262), 보다 상세하게는 제 3 절연 패턴의 제 1 부분들(262_A)의 상면은 상기 제 2 서브 도전 라인들(244)의 상면보다 낮을 수 있다.
도 16a 및 도 17a는 본 발명의 실시예들에 따른 반도체 소자의 제조 방법을 설명하기 위한 도면들로, 각각 도 7a의 A-A'선 및 도 2a의 A-A'선에 따른 단면도들이다. 도 16b 및 도 17b는 도 7a의 B-B'선 및 C-C'선, 및 도 2a의 B-B'선 및 C-C'선에 따른 단면도들이다. 설명의 간소화를 위하여 중복된 구성에 대한 설명은 생략된다.
도 16a 및 도 16b를 참조하면, 도 6a 내지 도 6c를 참조하여 설명된 결과물 상에 하부 층간 절연막(261)이 형성될 수 있다. 상기 하부 층간 절연막(261)의 형성은 상기 제 2 버퍼 패턴(251)이 형성된 결과물 상에 절연막을 형성한 후 이의 상부를 식각하는 공정을 포함할 수 있다. 상기 식각 공정은 습식 식각 공정일 수 있다. 상기 식각 공정동안 상기 제 2 버퍼 패턴(251) 및 그 아래의 제 1 마스크 패턴(222)은 식각되지 않을 수 있다. 그 결과, 상기 하부 층간 절연막(261)의 상면의 높이(h1)는 상기 제 1 마스크 패턴(222)의 상면의 높이(h5)보다 낮을 수 있다.
이후 도 8a 내지 도 12의 공정을 수행하여 도 17a 및 도 17b의 반도체 소자가 제조될 수 있다. 도 17a에 도시된 바와 같이 상기 제 2 절연 패턴(272)은 상기 제 1 절연 패턴들(224) 및 상기 코어 마스크 패턴(223) 사이로 연장될 수 있다. 도 17a 및 도 17b에 도시된 바와 같이, 상기 제 2 버퍼 패턴(251)은 상기 제 1 절연 패턴들(224)과 상기 제 2 절연 패턴(272) 사이에 잔류할 수 있다.
도 18a, 도 19a 및 도 22a는 본 발명의 실시예들에 따른 반도체 소자의 제조 방법을 설명하기 위한 도면들로, 각각 도 7a, 도 8a 및 도 2a의 A-A'선에 따른 단면도들이다. 도 20 및 도 21은 도 8a의 A-A'선에 따른 단면도들이다. 도 18b, 도 19b 및 도 22b는 각각 도 7a, 도 8a 및 도 2a의 B-B'선 및 C-C'선에 따른 단면도들이다. 설명의 간소화를 위하여 중복된 구성에 대한 설명은 생략된다.
도 18a 및 도 18b를 참조하여, 도 6a 내지 도 6c를 참조하여 설명된 제 2 버퍼 패턴(251) 상에 하부 층간 절연막(261)이 형성될 수 있다. 상기 하부 층간 절연막(261)의 형성 공정은 상기 제 2 버퍼 패턴(251) 상에 절연막을 형성한 후 평탄화 공정을 수행하는 것을 포함할 수 있다. 상기 평탄화 공정은 화학적-물리적 연마일 수 있다. 일 실시예에 있어서, 상기 평탄화 공정 후, 상기 제 2 버퍼 패턴(251)의 적어도 일부가 상기 제 1 마스크 패턴(222) 및 상기 코어 마스크 패턴(223) 상에 잔류할 수 있다. 상기 제 1 마스크 패턴(222)의 상부 및 상기 코어 마스크 패턴(223)의 상부는 제거되지 않을 수 있다. 그 결과, 상기 하부 층간 절연막(261)의 상면의 높이(h1)는 상기 제 1 마스크 패턴(222)의 상면의 높이(h6) 보다 높을 수 있다.
도 19a 및 도 19b를 참조하여, 상기 하부 층간 절연막(261) 상에 제 2 마스크층이 형성될 수 있다. 상기 제 2 마스크층이 패터닝되어 제 2 절연 패턴(272)이 형성될 수 있다. 상기 제 2 절연 패턴(272)은 상기 셀 영역(CAR) 및 상기 경계 영역(BR) 상의 제 1 부분들(272_A)을 포함할 수 있다. 상기 제 2 절연 패턴(272)을 식각 마스크로 식각 공정이 수행되어 상기 셀 영역(CAR) 상에 셀 도전 라인들(CL)이 형성될 수 있다. 상기 셀 도전 라인들(CL) 각각은 차례로 적층된 제 1 서브 도전 라인(234), 제 2 서브 도전 라인(244), 및 제 1 절연 패턴(224), 및 제 2 절연 패턴(272)을 포함할 수 있다. 상기 셀 도전 라인들(CL)은 상기 제 1 절연 패턴(224)과 상기 제 2 절연 패턴(272) 사이에 상기 제 2 버퍼 패턴(251)을 포함할 수 있다.
상기 식각 공정에 의하여 상기 하부 층간 절연막(261)은 제 3 절연 패턴(262)이 될 수 있다. 상기 제 3 절연 패턴(262)은 상기 경계 영역(BR)에서 상기 셀 도전 라인들(CL) 각각과 정렬되는 제 1 부분들(262_A)과, 상기 제 1 부분들(262_A)과 공통적으로 연결되고 상기 코어 영역(COR)을 덮는 제 2 부분(262_B)을 포함할 수 있다. 상기 제 3 절연 패턴(262)의 제 1 부분들(262_A) 및 상기 제 1 부분들(262_A) 상의 제 2 절연 패턴(272)의 제 1 부분들(272_A)은 더미 라인들(DL)로 정의될 수 있다.
상기 셀 도전 라인들(CL) 및 상기 더미 라인들(DL)의 측벽들 상에 예비 스페이서들이 형성될 수 있다. 상기 예비 스페이서들은 상기 셀 도전 라인들(CL)의 측벽들 상의 예비 셀 스페이서들(A_BS), 및 상기 더미 라인들(DL)의 측벽들 상의 예비 더미 스페이서들(A_DS)을 포함할 수 있다. 상기 셀 도전 라인들(CL) 사이 및 상기 더미 라인들(DL) 사이에 펜스 절연 패턴들이 형성될 수 있다.
상기 제 2 불순물 영역들(SD2)을 노출하는 제 2 콘택홀들(CH2)이 형성된 후, 상기 제 2 콘택홀들(CH2) 내에 예비 하부 콘택들이 형성될 수 있다. 상기 예비 하부 콘택들은 상기 셀 영역(CAR) 상의 예비 셀 콘택들(131) 및 상기 경계 영역(BR) 상의 예비 더미 콘택들(135)을 포함할 수 있다. 상기 예비 하부 콘택들(131, 135)의 형성 공정은 증착 공정 및 에치백 공정을 포함할 수 있다. 상기 에치백 공정 후, 상기 예비 하부 콘택들(131, 135)의 상면들의 높이(h7)는 상기 제 3 절연 패턴(262), 보다 상세히는 상기 제 3 절연 패턴(262)의 제 1 부분들(262_A)의 상면의 높이(h1) 보다 높을 수 있다. 상기 예비 하부 콘택들(131, 135)의 상면들의 높이(h7)는 상기 제 2 버퍼 패턴(251)의 최상면보다 높을 수 있다.
도 20을 참조하면, 상기 예비 하부 콘택들(131, 135)에 의하여 노출된 상기 예비 스페이서들(A_BS, A_DS)의 상부들이 식각될 수 있다. 그 결과, 상기 도전 라인들(CL)의 측벽들 상에 셀 스페이서들(BS)이 형성되고 상기 더미 라인들(DL)의 측벽들 상에 더미 스페이서들(DS)이 형성될 수 있다.
도 21을 참조하면, 노출된 상기 제 1 부분들(272_A)의 측벽들 상에 상부 스페이서들(128)이 형성될 수 있다. 상기 예비 하부 콘택들(131, 135)에 식각 공정이 수행되어 셀 하부 콘택들(132) 및 더미 하부 콘택들(136)이 형성될 수 있다. 상기 하부 콘택들(132, 136)의 상면들의 높이는 상기 제 2 서브 도전 라인들(244)의 상면보다 낮을 수 있다. 상기 하부 콘택들(132, 136)의 상면들의 높이는 상기 제 1 서브 도전 라인들(234)의 상면보다 높게 도시되었으나, 이에 한정되지 않는다.
도 22a 내지 도 22d를 참조하여, 상기 하부 콘택들(132, 136)이 형성된 결과물 상에 도전층을 형성한 후 패터닝 공정을 수행하여 상기 셀 하부 콘택들(132) 상에 상부 콘택들(LP)을 형성하고, 상기 더미 하부 콘택들(136) 상에 코어 도전 라인들(CCL)이 형성될 수 있다. 상기 상부 콘택들(LP) 각각 상에 정보 저장 요소들(SE)이 형성될 수 있다.
도 23a 및 도 23b는 본 발명의 실시예들에 따른 셀 도전 라인(CL) 및 더미 라인(DL)을 비교 하기 위한 도면들로 도 2c의 M 영역 및 N 영역의 확대도들이다.
도 23a를 참조하면, 셀 스페이서(BS) 및 더미 스페이서(DS)는 제 1 서브 스페이서(S1)와 제 3 서브 스페이서(S3) 사이에 에어갭(AG)을 포함할 수 있다. 상기 에어갭(AG)은 고상 물질을 포함하지 않는 영역으로 실질적으로 빈 공간일 수 있다. 일 예로, 도 2a 내지 도 2c를 참조하여 설명한 상부 콘택들(LP) 및 코어 도전 라인(CCL)의 형성을 위한 도전층의 패터닝 공정 시, 도 2d를 참조하여 설명된 제2 서브 스페이서(S2)가 노출되고, 선택적으로 제거 된 후, 상부 층간 절연막(141)이 형성될 수 있다. 일 예로, 상기 제 2 서브 스페이서(S2)는 실리콘 산화막이고, 상기 제 1 및 제 3 서브 스페이서들(S1, S3)은 실리콘 질화막일 수 있다.
도 23b를 참조하면, 셀 스페이서(BS) 및 더미 스페이서(DS)는 제 2 서브 스페이서(S2) 및 제 3 서브 스페이서(S3)를 포함하고, 도 2d와는 달리 제 1 서브 스페이서(S1)를 포함하지 않을 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.

Claims (20)

  1. 셀 영역, 코어 영역, 및 상기 셀 영역과 상기 코어 영역 사이의 경계 영역을 포함하는 기판, 상기 셀 영역은 활성 영역들을 포함하고;
    상기 활성 영역들과 공통적으로 연결되며 제 1 방향을 따라 상기 경계 영역으로 연장되는 셀 도전 라인들;
    상기 셀 도전 라인들과 연결되며 상기 경계 영역 상으로부터 상기 코어 영역으로 연장되는 코어 도전 라인들; 및
    상기 경계 영역에서, 상기 코어 도전 라인들 아래에 제공되고 상기 셀 도전 라인들 각각으로부터 수평적으로 연장되는 더미 라인들을 포함하고,
    상기 더미 라인들 각각은 제 1 절연 패턴, 상기 제 1 절연 패턴 상의 제 2 절연 패턴, 및 상기 제 1 절연 패턴의 측벽 상의 스페이서를 포함하고,
    상기 더미 라인들의 측벽은 단차 부분(step portion)을 포함하고, 상기 제 1 절연 패턴의 상면은 상기 단차 부분 보다 낮은 반도체 소자.
  2. 제 1 항에 있어서,
    상기 제 1 절연 패턴의 상면은 상기 스페이서의 상면보다 낮은 반도체 소자.
  3. 제 1 항에 있어서,
    상기 제 1 방향과 교차하는 제 2 방향으로 연장되고 상기 활성 영역들을 제 1 불순물 영역들 및 제 2 불순물 영역들로 분리하는 매립 도전 라인들;
    상기 제 2 불순물 영역들과 전기적으로 연결되는 정보 저장 요소들을 더 포함하고,
    상기 셀 도전 라인들은 상기 제 1 방향을 따라 연장되며 상기 제 1 불순물 영역들과 공통적으로 연결되는 반도체 소자.
  4. 제 3 항에 있어서,
    상기 셀 도전 라인들 사이 및 상기 더미 라인들 사이에 제공되는 하부 콘택들을 더 포함하고, 상기 하부 콘택들은:
    상기 제 2 불순물 영역들과 상기 정보 저장 요소들 사이에 배치되는 셀 하부 콘택들; 및
    상기 경계 영역 상의 더미 하부 콘택들을 포함하는 반도체 소자.
  5. 제 4 항에 있어서,
    상기 코어 도전 라인들은 상기 더미 라인들의 측벽을 따라 연장되어 상기 더미 하부 콘택들과 연결되는 반도체 소자.
  6. 제 4 항에 있어서,
    상기 기판은 상기 활성 영역들을 정의하는 소자 분리막을 포함하고,
    상기 더미 하부 콘택들 각각의 하부는 상기 소자 분리막의 상부에 삽입되는 반도체 소자.
  7. 제 4 항에 있어서,
    상기 셀 하부 콘택들과 상기 정보 저장 요소들 사이의 상부 콘택들을 더 포함하고,
    상기 상부 콘택들과 상기 코어 도전 라인들은 상기 기판으로부터 동일 레벨에 배치되는 반도체 소자.
  8. 제 3 항에 있어서,
    상기 셀 도전 라인들 각각은:
    도전 패턴;
    상기 도전 패턴 상의 제 3 절연 패턴; 및
    상기 제 3 절연 패턴 상의 제 4 절연 패턴을 포함하고,
    상기 제 4 절연 패턴은 상기 제 2 절연 패턴과 수평적으로 연결되고 동일 물질을 포함하는 반도체 소자.
  9. 제 8 항에 있어서,
    상기 제 3 절연 패턴의 상면은 상기 제 1 절연 패턴의 상면과 실질적으로 동일 레벨인 반도체 소자.
  10. 제 8 항에 있어서,
    상기 제 1 절연 패턴의 상면은 상기 도전 패턴의 상면보다 높은 반도체 소자.
  11. 제 8 항에 있어서,
    상기 셀 도전 라인들 각각은 상기 제 3 절연 패턴과 상기 제 4 절연 패턴 사이의 버퍼 패턴을 포함하고,
    상기 버퍼 패턴은 상기 제 1 절연 패턴과 상기 기판 사이로 연장되는 반도체 소자.
  12. 제 8 항에 있어서,
    상기 코어 영역 상에 제공되고 게이트 패턴 및 상기 게이트 패턴 상의 코어 마스크 패턴을 포함하는 코어 게이트를 더 포함하고,
    상기 코어 마스크 패턴의 하면은 상기 제 3 절연 패턴의 하면과 동일 레벨인 반도체 소자.
  13. 제 12 항에 있어서,
    상기 제 2 절연 패턴의 하면은 상기 코어 마스크 패턴의 상면과 접하는 반도체 소자.
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