JP2015019067A - 半導体装置及びその製造方法 - Google Patents

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Abstract

【課題】半導体装置及びその製造方法を提供する。
【解決手段】半導体装置は、第１電圧が提供される第１パワーレールと、第１不純物領域を接続される第１ソース電極、第１電圧と異なる第２電圧が提供される第２パワーレールと、第２不純物領域に接続される第２ソース電極、第１不純物領域及び第２不純物領域上に第１方向に延長して形成されたゲート電極、第１不純物領域上に形成された第１ドレイン電極、第２不純物領域上に形成された第２ドレイン電極と、第１ドレイン電極と第２ドレイン電極に接続されてクローズドループを形成する連結配線と、を備える。
【選択図】 図１

Description

本発明は、半導体装置及びその製造方法に関する。
エレクトロマイグレーション（ＥＭ、Ｅｌｅｃｔｒｏ Ｍｉｇｒａｔｉｏｎ）は、配線などでキャリア（ｃａｒｒｉｅｒ）により電極を構成する原子が移動する現象を意味する。このように電極を構成する原子が移動すると、配線内にボイド（ｖｏｉｄ）などが生じ得、配線の電気導電性が弱化される。
したがって、このようなエレクトロマイグレーションを減らすための研究が活発に行われている。
特開２００９−０１６６８３
本発明が解決しようとする技術的課題は、エレクトロマイグレーションを低減させた半導体装置を提供することにある。
本発明が解決しようとする他の技術的課題は、エレクトロマイグレーションを低減させた半導体装置の製造方法を提供することにある。
本発明の技術的課題は、上述の技術的課題に制限されず、言及されていないまた他の技術的課題は次の記載から当業者に明確に理解できるであろう。
前記技術的課題を達成するための本発明の一実施形態による半導体装置は、第１電圧が提供される第１パワーレールと、第１不純物領域に接続される第１ソース電極と、第１電圧と異なる第２電圧が提供される第２パワーレールと、第２不純物領域に接続される第２ソース電極と、第１不純物領域及び第２不純物領域上に第１方向に延長して形成されたゲート電極と、第１不純物領域上に形成された第１ドレイン電極と、第２不純物領域上に形成された第２ドレイン電極と、第１ドレイン電極と第２ドレイン電極に接続され、クローズドループを形成する連結配線と、を備える。
前記技術的課題を達成するための本発明の他の実施形態による半導体装置は、第１トランジスタと、前記第１トランジスタと異なる第２トランジスタと、前記第１トランジスタ及び第２トランジスタの出力端と回路要素（ｃｉｒｃｕｉｔ ｅｌｅｍｅｎｔ）に接続され、クローズドループ（ｃｌｏｓｅｄ ｌｏｏｐ）を形成する連結配線を備える。
前記技術的課題を達成するための本発明のまた他の実施形態による半導体装置は、入力信号の電圧レベルを反転させて出力するインバータと、前記インバータの出力を提供される回路要素と、前記インバータの出力を前記回路要素に提供し、クローズドループを形成する連結配線を含む。
前記他の技術的課題を達成するための本発明の一実施形態による半導体装置の製造方法は、スタンダードセル（ｓｔａｎｄａｒｄ ｃｅｌｌ）を準備し、前記スタンダードセルを利用して半導体装置を製造することを含み、前記スタンダードセルは、ＰＭＯＳトランジスタと、ＮＭＯＳトランジスタと、前記ＰＭＯＳ及びＮＭＯＳトランジスタの出力端と回路要素（ｃｉｒｃｕｉｔ ｅｌｅｍｅｎｔ）に接続され、クローズドループ（ｃｌｏｓｅｄ ｌｏｏｐ）を形成する連結配線を備える。
その他実施形態の詳細な内容は発明の詳細な説明及び図面に含まれている。
本発明の第１実施形態による半導体装置のレイアウト図。 図１のドレイン電極と連結配線のみを示す部分レイアウト図。 図１のＡ−Ａ線に沿って切断した断面図。 本発明の第１実施形態による半導体装置の回路図。 図４に示す回路の詳細な回路図。 本発明の第１実施形態による半導体装置の効果を説明するための図。 本発明の第１実施形態による半導体装置の効果を説明するための図。 本発明の第２実施形態による半導体装置の部分レイアウト図。 図８に示すＢ１領域の部分斜視図。 本発明の第３実施形態による半導体装置の部分レイアウト図。 図１０に示すＢ２領域の部分斜視図。 本発明の第４実施形態による半導体装置の部分レイアウト図。 本発明の第５実施形態による半導体装置の部分レイアウト図。 本発明の第６実施形態による半導体装置のレイアウト図。 図１４に示すＣ領域の部分斜視図。 図１５に示すＤ−Ｄ線に沿って切断した断面図。 図１５に示すＥ−Ｅ線に沿って切断した断面図。 本発明の第７実施形態による半導体装置を説明するための回路図。 本発明の第８実施形態による半導体装置を説明するための回路図。 本発明の実施形態による半導体装置を含む無線通信デバイスを示すブロック図。 本発明の実施形態による半導体装置を含むＳｏＣシステムのブロック図。 図２１Ａに示す中央処理部の概略的な構成を示すブロック図。 図２１Ａに示す半導体装置がパッケージングしたものを示す図。 本発明の実施形態による半導体装置を含む電子システムのブロック図。 本発明のいくつかの実施形態による半導体装置を適用できる例示的な半導体システム。 本発明のいくつかの実施形態による半導体装置を適用できる例示的な半導体システム。 本発明のいくつかの実施形態による半導体装置を適用できる例示的な半導体システム。 本発明の一実施形態による半導体装置の製造方法を説明するための順序図。
本発明の利点及び特徴、これらを達成する方法は添付する図面と共に詳細に後述する実施形態において明確になるであろう。しかし、本発明は、以下で開示する実施形態に限定されるものではなく、互いに異なる多様な形態で実現されるものであり、本実施形態は、単に本発明の開示を完全にし、本発明が属する技術分野で通常の知識を有する者に発明の範疇を完全に知らせるために提供されるものであり、本発明は、請求の範囲によってのみ定義される。図面に表示する構成要素のサイズ及び相対的なサイズは説明を明瞭するため、誇張したものであり得る。明細書全体にかけて同一参照符号は同一構成要素を指称し、「及び／または」は、言及されたアイテムの各々及び一つ以上のすべての組合せを含む。
素子（ｅｌｅｍｅｎｔｓ）または層が他の素子または層の「上（ｏｎ）」と指称された場合、他の素子の真上にまたは中間に他の層または他の素子を介在する場合のすべてを含む。明細書全体において、同一の参照符号は同一の構成要素を指称する。反面、素子が「直接の上（ｄｉｒｅｃｔｌｙ ｏｎ）」または「真上」と指称される場合は、中間に他の素子または層を介在しないことを示す。
一つの素子（ｅｌｅｍｅｎｔｓ）が他の素子と「接続された（ｃｏｎｎｅｃｔｅｄ ｔｏ）」または「カップリングされた（ｃｏｕｐｌｅｄ ｔｏ）」と指称されるものは、他の素子と直接連結またはカップリングされた場合または中間に他の素子を介在する場合をすべて含む。反面、一つの素子が他の素子と「直接接続された（ｄｉｒｅｃｔｌｙ ｃｏｎｎｅｃｔｅｄ ｔｏ）」または「直接カップリングされた（ｄｉｒｅｃｔｌｙ ｃｏｕｐｌｅｄ ｔｏ）」と指称されるものは中間に他の素子を介在しないことを示す。
空間的に相対的な用語である「下（ｂｅｌｏｗ）」、「下（ｂｅｎｅａｔｈ）」、「下部（ｌｏｗｅｒ）」、「上（ａｂｏｖｅ）」、「上部（ｕｐｐｅｒ）」などは図面に図示するように一つの素子または構成要素と異なる素子または構成要素との相関関係を容易に記述するために使用され得る。空間的に相対的な用語は、図面に図示する方向に加え、使用時または動作時の素子の互いに異なる方向を含む用語として理解しなければならない。例えば、図面に図示する素子をひっくり返す場合、他の素子の「下（ｂｅｌｏｗ）」または「下（ｂｅｎｅａｔｈ）」と記述された素子は他の素子の「上（ａｂｏｖｅ）」に置かれる。したがって、例示的な用語である「下」は下と上の方向をすべて含み得る。素子は他の方向にも配向し得、これにより空間的に相対的な用語は配向により解釈される。
本明細書で使用された用語は実施形態を説明するためであり、本発明を制限しようとするものではない。本明細書で、単数型は文句で特に言及しない限り複数型も含む。明細書で使用される「含む（ｃｏｍｐｒｉｓｅｓ）」及び／または「含む（ｃｏｍｐｒｉｓｉｎｇ）」は言及された構成要素、段階、動作及び／または素子は一つ以上の他の構成要素、段階、動作及び／または素子の存在または追加を排除しない。
第１、第２などが多様な素子、構成要素を叙述するために使用されるが、これら素子、構成要素はこれらの用語によって制限されないことはいうまでもない。これらの用語は、単に一つ構成要素を他の構成要素と区別するために使用するものである。したがって、以下で言及される第１構成要素は本発明の技術的思想内で第２構成要素であり得ることは勿論である。
他に定義されなければ、本明細書で使用されるすべての用語（技術及び科学的用語を含む）は、本発明が属する技術分野で通常の知識を有する者が共通に理解できる意味として使用され得る。また一般に使用される辞典に定義されている用語は明白に特別に定義されていない限り理想的にまたは過度に解釈しない。
以下、図１〜図５を参照して本発明の一実施形態による半導体装置について説明する。
図１は、本発明の第１実施形態による半導体装置のレイアウト図である。図２は、図１に示すドレイン電極と連結配線のみを示す部分レイアウト図である。図３は、図１のＡ−Ａ線に沿って切断した断面図である。図４は、本発明の第１実施形態による半導体装置の回路図である。図５は、図４に示す回路の詳細な回路図である。
以下では本実施形態による半導体装置１の一例として、インバータ（ｉｎｖｅｒｔｅｒ）を例えて説明するが、本発明はこれに制限されない。
図１〜図５を参照すると、半導体装置１は、第１不純物領域１２及び第２不純物領域１４、ゲート電極２２、第１ソース電極２４ａ及び第２ソース電極２４ｂ、第１ドレイン電極２６ａ及び第２ドレイン電極２６ｂ、及び連結配線６４を備える。
第１不純物領域１２と第２不純物領域１４は図示するようにＸ方向に延長された形状に形成される。このような第１不純物領域１２と第２不純物領域１４は基板の内部または上部に形成され得る。この際、第１不純物領域１２と第２不純物領域１４が形成される基板は半導体基板であり得る。このような半導体基板は、例えば、Ｓｉ、Ｇｅ、ＳｉＧｅ、ＧａＰ、ＧａＡｓ、ＳｉＣ、ＳｉＧｅＣ、ＩｎＡｓ及びＩｎＰからなる群から選択される一つ以上の半導体材料からなる。
一方、本発明のいくつかの実施形態で、第１不純物領域１２と第２不純物領域１４は半導体物質からなるエピタキシャル層（ｅｐｉｔａｘｉａｌ ｌａｙｅｒ）であり得る。この際、このようなエピタキシャル層は、例えば、絶縁基板上に形成される。すなわち、第１不純物領域１２と第２不純物領域１４はＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）によっても構成され得る。
このように第１不純物領域１２と第２不純物領域１４とがＳＯＩで構成される場合、半導体装置１の動作過程で遅延時間（ｄｅｌａｙ ｔｉｍｅ）を減らす長所がある。
本実施形態で、第１不純物領域１２と第２不純物１４領域とは互いに異なる導電型を有する。例えば、本発明のいくつかの実施形態で、第１不純物領域１２はＮ型不純物領域を含み、第２不純物領域１４はＰ型不純物領域を含み得る。
第１不純物領域１２及び第２不純物領域１４上にはＹ方向に延長して形成されたゲート電極２２が配置される。ゲート電極２２は図示するように、第１不純物領域１２及び第２不純物領域１４を横切るように配置される。
ゲート電極２２は導電物質を含み得る。本発明のいくつかの実施形態で、ゲート電極２２はポリシリコンを含み得る。また、本発明の他のいくつかの実施形態で、ゲート電極２２はメタルを含み得る。
ゲート電極２２と第１不純物領域１２及び第２不純物領域１４の間にはゲート絶縁膜２０が形成される。このようなゲート絶縁膜２０は酸化膜からなる。本発明のいくつかの実施形態で、ゲート絶縁膜２０は例えば、ＳｉＯ２、ＨｆＯ２、Ａｌ２Ｏ３、ＺｒＯ２、ＴａＯ２などの物質からなるが、本発明はこれに制限されない。
ゲート電極２２は素子分離膜１６によって分離され得る。このような素子分離膜１６は第１不純物領域１２及び第２不純物領域１４内に形成され得る。本発明のいくつかの実施形態で、素子分離膜１６は浅い素子分離膜（ＳＴＩ、Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）を含み得る。しかし、本発明はこれに制限されない。本発明の他のいくつかの実施形態で、素子分離膜１６は深い素子分離膜（ＤＴＩ、Ｄｅｅｐ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）を含み得る。
ゲート電極２２の一側に配置された第１不純物領域１２及び第２不純物領域１４内にはソース領域１７が形成され得る。また、ゲート電極２２の他側に配置された第１不純物領域１２及び第２不純物領域１４内にはドレイン領域１８が形成される。
本発明のいくつかの実施形態で、第１不純物領域１２内に形成されたソース領域１７とドレイン領域１８はＰ型不純物を含み、第２不純物領域１４内に形成されたソース領域１７とドレイン領域１８はＮ型不純物を含み得る。しかし、本発明はこれに制限されない。前記導電型はいくらでも変更できる。
ゲート電極２２の両側にはスペーサ２１が配置され得る。本発明のいくつかの実施形態で、スペーサ２１は例えば、窒化膜を含み得る。詳細には、スペーサ２１は例えば、シリコン窒化膜（ＳｉＮ）を含み得るが、本発明はこれに制限されない。
図３は、スペーサ２１の形状が柱状である場合を示しているが、本発明はこれに制限されない。必要に応じてスペーサ２１の形状はこれとは異なるＬ字型などにいくらでも変形できる。
第１不純物領域１２及び第２不純物領域１４内に形成されたソース領域１７、ドレイン領域１８、ゲート絶縁膜２０、及びゲート電極２２は一つのトランジスタ（ＴＲ）を構成する。したがって、前述したように、第１不純物領域１２内に形成されたソース領域１７とドレイン領域１８がＰ型不純物を含み、第２不純物領域１４内に形成されたソース領域１７とドレイン領域１８がＮ型不純物を含む場合、第１不純物領域１２上にはＰＭＯＳトランジスタが形成され、第２不純物領域１４上にはＮＭＯＳトランジスタが形成される。
図１、図４及び図５では第１不純物領域１２上に８個のＰＭＯＳトランジスタ（ＭＰ１〜ＭＰ８）が形成され、第２不純物領域１４上に８個のＮＭＯＳトランジスタ（ＭＮ１〜ＭＮ８）が形成されている場合を示しているが、本発明はこれに制限されない。インバータの性能によって形成されるトランジスタの個数はこれと異なるようにいくらでも変更できる。
第１ソース電極２４ａは第１不純物領域１２内に形成されたソース領域１７に接続されてゲート電極２２の一側に形成される。このような第１ソース電極２４ａは、パワーレールコンタクト３４を介して第１電圧ＶＤＤが提供される第１パワーレール４４と接続される。これによって、第１ソース電極２４ａは第１電圧ＶＤＤが提供される第１パワーレール４４と第１不純物領域１２内に形成されたソース領域１７を電気的に接続させることができる。
第２ソース電極２４ｂは第２不純物領域１４内に形成されたソース領域１７に接続され、ゲート電極２２の一側に形成され得る。このような第２ソース電極２４ｂは、パワーレールコンタクト３４を介して第２電圧ＶＳＳが提供される第２パワーレール４６と接続され得る。これによって、第２ソース電極２４ｂは第２電圧ＶＳＳが提供される第２パワーレール４６と第２不純物領域１４内に形成されたソース領域１７を電気的に接続させ得る。
本発明のいくつかの実施形態で、第１パワーレール４４に提供される第１電圧ＶＤＤは電源電圧を含み、第２パワーレール４６に提供される第２電圧ＶＳＳは接地電圧を含み得る。しかし、本発明はこれに制限されない。これはいくらでも変形できる。例えば、本発明の他のいくつかの実施形態で、第１パワーレール４４に提供される第１電圧ＶＤＤは第１電源電圧を含み、第２パワーレール４６に提供される第２電圧ＶＳＳは第１電源電圧より小さい第２電源電圧を含み得る。
第１ドレイン電極２６ａは、第１不純物領域１２内に形成されたドレイン領域１８に接続されてゲート電極２２の他側に形成される。このような第１ドレイン電極２６ａは、ドレインコンタクト３６を介して連結配線（ｉｎｔｅｒｃｏｎｎｅｃｔｉｏｎ ｌｉｎｅ）６４に接続される。
第２ドレイン電極２６ｂは、第２不純物領域１４内に形成されたドレイン領域１８に接続されてゲート電極２２の他側に形成され得る。このような第２ドレイン電極２６ｂもドレインコンタクト３６を介して連結配線６４に接続され得る。
一方、第１ソース電極２４ａ及び第２ソース電極２４ｂと第１ドレイン電極２６ａ及び第２ドレイン電極２６ｂは図３に示すように第１層間絶縁膜２８を介して絶縁され得る。また、ドレインコンタクト３６は第２層間絶縁膜３８を介して第１パワーレール及び第２パワーレール（４４、４６）、ゲートコンタクト３２、分配配線（ｄｉｓｔｒｉｂｕｔｉｏｎ ｌｉｎｅ）４２、及び入力コンタクト５２などと互いに絶縁され得る。
ゲート電極２２はゲートコンタクト３２を介して分配配線４２に電気的に接続され得る。また、Ｘ方向に延長して形成された分配配線４２は入力コンタクト５２を介して入力配線（ｉｎｐｕｔ ｌｉｎｅ）６２に電気的に接続され得る。
本発明のいくつかの実施形態で、入力配線６２、入力コンタクト５２、分配配線４２、ゲートコンタクト３２、連結配線６４、ドレインコンタクト３６は導電性物質を含み得る。このような導電性物質の例としてはメタルが挙げられるが、本発明はこれに制限されない。
本発明のいくつかの実施形態で入力配線６２と連結配線６４は互いに同じ高さに形成される。また、分配配線４２、第１パワーレール及び第２パワーレール（４４、４６）は互いに同じ高さに形成される。この際、入力配線６２と連結配線６４は分配配線４２、第１パワーレール及び第２パワーレール（４４、４６）より入力コンタクト５２の高さだけ高く形成される。
一方、ゲート電極２２、第１ソース電極２４ａ及び第２ソース電極２４ｂ、第１ドレイン電極２６ａ及び第２ドレイン電極２６ｂは、互いに同じ高さに形成される。この際、分配配線４２、第１パワーレール及び第２パワーレール（４４、４６）は、ゲート電極２２、第１ソース電極２４ａ及び第２ソース電極２４ｂ、第１ドレイン電極２６ａ及び第２ドレイン電極２６ｂよりゲートコンタクト３２またはパワーレールコンタクト３４の高さだけ高く形成され得る。
一方、入力配線６２と連結配線６４は、ゲート電極２２、第１ソース電極２４ａ及び第２ソース電極２４ｂ、第１ドレイン電極２６ａ及び第２ドレイン電極２６ｂよりドレインコンタクト３６の高さだけ高く形成され得る。したがって、ドレインコンタクト３６の高さはゲートコンタクト３２またはパワーレールコンタクト３４の高さより大きい場合もある。
連結配線６４には回路要素７２が電気的に接続され得る。図面に詳細に示していないが、このような回路要素７２は連結配線６４にビア（ｖｉａ）などで構成されたコンタクト（図示せず）を介して接続され得、図面に示しているものより連結配線６４の一部がＸ方向に延長されて回路要素７２に接続され得る。すなわち、本実施形態で、連結配線６４に回路要素７２が接続される方法は制限されない。
このような回路要素７２は受動回路要素（ｐａｓｓｉｖｅ ｃｉｒｃｕｉｔ ｅｌｅｍｅｎｔ）と能動回路要素（ａｃｔｉｖｅ ｃｉｒｃｕｉｔ ｅｌｅｍｅｎｔ）とを含み得る。受動回路要素の例としては、抵抗、キャパシタ、インダクタなどが挙げられ、能動回路要素の例としては、ダイオード、トランジスタなどが挙げられるが、本発明はこのような例示に制限されない。
図４を参照すると、本発明の第１実施形態による半導体装置１は、第１電圧ＶＤＤと第２電圧ＶＳＳにより駆動されるインバータとして表すことができる。したがって、入力配線６２に提供された入力信号はその電圧レベルが反転した出力信号として生成され、連結配線６４に提供される。また、このような出力信号は、クローズドループ（ｃｌｏｓｅｄ ｌｏｏｐ）で形成された連結配線６４を経て回路要素７２に提供され得る。
詳細には、図５を参照すると、入力配線６２に提供された入力信号の電圧レベルは、８個のＰＭＯＳトランジスタ（ＭＰ１〜ＭＰ８）と８個のＮＭＯＳトランジスタ（ＭＮ１〜ＭＮ８）で構成されたインバータによってその電圧レベルが反転して出力信号として出力される。また、このような出力信号はクローズドループで形成された連結配線６４を経て回路要素７２に提供される。
本実施形態による半導体装置１では、連結配線６４をこのようにクローズドループで形成することによって、半導体装置１内のエレクトロマイグレーションを低減させることができる。以下、図６及び図７を参照してこれについてより詳細に説明する。
図６及び図７は、本発明の第１実施形態による半導体装置の効果について説明するための図である。
先に、図６は前述した本発明の第１実施形態による半導体装置１とは異なり、連結配線９６がクローズドループを形成しない半導体装置９ａでの電流の流れを示す図である。図６を参照すると、第１ドレイン電極９１ａ及び第２ドレイン電極９１ｂからドレインコンタクト９２を介して提供された電流Ｉ１は連結配線９６内で図示するように一方向にのみ流れる。これによって、連結配線９６を構成する原子は半導体装置９ａが動作するあいだ一方向（点線で示す方向）に持続的に力を受ける。このように連結配線９６を構成する原子が一方向（点線で示す方向）に持続的に力を受けると、連結配線９６内でエレクトロマイグレーションによるボイドが発生する可能性が高まる。
しかし、図７に示す本発明の第１実施形態による半導体装置１のように、連結配線６４がクローズドループを形成するように形成されると、半導体装置１内での電流の流れが分散する。詳細には、図７を参照すると、本発明の第１実施形態による半導体装置１では、第１ドレイン電極２６ａ及び第２ドレイン電極２６ｂからドレインコンタクト３６を介して提供された電流（Ｉ２、Ｉ３）が連結配線６４内で図示するように両方向に分散して流れる。これによって、連結配線６４を構成する原子が受ける力は前述した半導体装置９ａの場合に比べて減る。また、場合によっては連結配線６４を構成する一部の原子は半導体装置１が動作するあいだ両方向（点線で示す方向）に力を受ける。したがって、前述した連結配線がクローズドループを形成しない場合に比べて連結配線６４内でエレクトロマイグレーションによるボイドが発生する可能性が非常に低くなる。
次に、図８及び図９を参照して本発明の第２実施形態による半導体装置について説明する。
図８は、本発明の第２実施形態による半導体装置の部分レイアウト図である。図９は、図８のＢ１領域の部分斜視図である。以下では実施形態について説明する際にすでに説明した内容の重複する説明を省略し、差異点を中心に説明する。
図８及び図９を参照すると、本実施形態による半導体装置２の連結配線（６６ａ、６６ｂ）は第１連結配線６６ａと第２連結配線６６ｂを含み得る。
第１連結配線６６ａは図示するようにドレインコンタクト３６を介して第１ドレイン電極２６ａ及び第２ドレイン電極２６ｂに接続され得る。このような第１連結配線６６ａの形状は図示するようにＵ字状であり得る。詳細には、第１連結配線６６ａの形状は図示するように逆さＵ字状であり得る。
第２連結配線６６ｂは第１コンタクト６５を介して第１連結配線６６ａに接続される。このような第２連結配線６６ｂは図示するようにＹ方向に延長して形成され得る。第１連結配線６６ａが第２連結配線６６ｂと第１コンタクト６５を介して接続されることによって、本実施形態による半導体装置２の連結配線（６６ａ、６６ｂ）はクローズドループを形成することができる。
本発明のいくつかの実施形態で、第２連結配線６６ｂは第１連結配線６６ａより高く形成され得る。詳細には、第２連結配線６６ｂは第１連結配線６６ａより第１コンタクト６５の高さだけ高く形成され得る。図９では理解の深めるため、層間絶縁膜を省略して示しているが、第１連結配線６６ａ及び第２連結配線６６ｂと第１コンタクト６５は層間絶縁膜により囲まれて形成され得る。
本実施形態による半導体装置２でも、連結配線（６６ａ、６６ｂ）がクローズドループを形成するため、前述したように連結配線（６６ａ、６６ｂ）内にエレクトロマイグレーションが低減され得る。さらに、本実施形態による半導体装置２では、第２連結配線６６ｂの下部に第１連結配線６６ａと接続されない独立的な配線を追加で形成できる長所がある。
次に、図１０及び図１１を参照して本発明の第３実施形態による半導体装置について説明する。
図１０は、本発明の第３実施形態による半導体装置の部分レイアウト図である。図１１は、図１０のＢ２領域の部分斜視図である。以下でも前述した実施形態との差異点を中心に説明する。
図１０及び図１１を参照すると、本実施形態による半導体装置３の連結配線（６８ａ、６８ｂ、６８ｃ）は第３連結配線６８ａ、第４連結配線６８ｂ、及び第５連結配線６８ｃを含み得る。
第３連結配線６８ａは、図示するようにドレインコンタクト３６を介して第１ドレイン電極２６ａ及び第２ドレイン電極２６ｂに接続される。第３連結配線６８ａは図示するように第１ドレイン電極２６ａ及び第２ドレイン電極２６ｂの一側に延長して形成される。
このような第３連結配線６８ａの形状は図示するようにＵ字状であり得る。詳細には、第３連結配線６８ａの形状は図示するように逆さのＵ字状であり得る。
第４連結配線６８ｂは図示するようにＸ方向に延長された形状に形成される。また、第４連結配線６８ｂは図示するように第１ドレイン電極２６ａ及び第２ドレイン電極２６ｂの他側に延長して形成される。
第４連結配線６８ｂは第２コンタクト６７を介して第３連結配線６８ａに接続される。本発明のいくつかの実施形態で、第４連結配線６８ｂは第３連結配線６８ａより高く形成される。詳細には、第４連結配線６８ｂは第３連結配線６８ａより第２コンタクト６７だけ高く形成され得る。
第５連結配線６８ｃは第３コンタクト６９を介して第４連結配線６８ｂに接続される。このような第５連結配線６８ｃは図示するようにＹ方向に延長して形成される。第５連結配線６８ｃが第３コンタクト６９を介して第４連結配線６８ｂに接続されて第４連結配線６８ｂが第２コンタクト６７を介して第３連結配線６８ａに接続されることによって、本実施形態による半導体装置３の連結配線（６８ａ、６８ｂ、６８ｃ）はクローズドループを形成することができる。
本発明のいくつかの実施形態で、第５連結配線６８ｃは第４連結配線６８ｂより高く形成される。詳細には、第５連結配線６８ｃは第４連結配線６８ｂより第３コンタクト６９の高さだけ高く形成され得る。図１１では理解を深めるため、層間絶縁膜を省略して示しているが、第３ないし第５連結配線（６８ａ、６８ｂ、６８ｃ）と第２コンタクト及び第３コンタクト（６７、６９）は層間絶縁膜により囲まれて形成される。
本実施形態による半導体装置３でも、連結配線（６８ａ、６８ｂ、６８ｃ）がクローズドループを形成するため、前述したように連結配線（６８ａ、６８ｂ、６８ｃ）内にエレクトロマイグレーションが低減される。さらに、本実施形態による半導体装置３でも、第４連結配線６８ｂ及び第５連結配線６８ｃの下部に第３連結配線６８ａと接続されない独立的な配線を追加で形成できる長所がある。
次に、図１２を参照して本発明の第４実施形態による半導体装置について説明する。
図１２は、本発明の第４実施形態による半導体装置の部分レイアウト図である。以下でも前述した実施形態との差異点を中心に説明する。
図１２は、説明の便宜上、図１において、第１パワーレール４４及び第２パワーレール４６と連結配線（６４ａ、６４ｂ）を分離して別に示すレイアウト図である。すなわち、図１の第１パワーレール４４と第２パワーレール４６に形成されたゲート電極２２、第１ソース電極２４ａ及び第２ソース電極２４ｂ、第１ドレイン電極２６ａ及び第２ドレイン電極２６ｂなど省略する。
図１２を参照すると、本実施形態による半導体装置４の第１パワーレール４４は、第２パワーレール４６の下部にも配置される。また、連結配線（６４ａ、６４ｂ）は、互いに分離してクローズドループを形成する第６連結配線６４ａと、第７連結配線６４ｂを含み得る。
第６連結配線６４ａの下部の第１パワーレール４４と第２パワーレール４６との間には前述したように複数のＰＭＯＳトランジスタ及びＮＭＯＳトランジスタが形成され得る。また、第７連結配線６４ｂの下部の第１パワーレール４４と第２パワーレール４６との間にも前述したように複数のＰＭＯＳトランジスタ及びＮＭＯＳトランジスタが形成される。
一方、ブリッジ配線６４ｃは第６連結配線６４ａと、第７連結配線６４ｂを接続させることができる。詳細には、ブリッジ配線６４ｃはブリッジコンタクト６４ｄを介して第６連結配線６４ａと第７連結配線６４ｂに接続される。ブリッジ配線６４ｃは第６連結配線６４ａと第７連結配線６４ｂより高く形成される。詳細には、ブリッジ配線６４ｃはブリッジコンタクト６４ｄの高さだけ第６連結配線６４ａと第７連結配線６４ｂより高く形成される。
このようなブリッジ配線６４ｃにより、第６連結配線６４ａの下部の第１パワーレール４４と第２パワーレール４６との間に形成された複数のトランジスタと、第７連結配線６４ｂの下部の第１パワーレール４４と第２パワーレール４６との間に形成された複数のトランジスタは互いに並列連結される。すなわち、図１２に示す構成を採用することによって前述した実施形態による半導体装置（１〜３）に比べてより多い数のトランジスタを含む半導体装置４を形成することができる。
図１２は、３個のブリッジ配線６４ｃが第６連結配線６４ａと第７連結配線６４ｂを接続させることを示しているが、本発明はこれに制限されない。ブリッジ配線６４ｃの個数はいくらでも変更できる。
また、図１２は互いに分離してクローズドループを形成する第６連結配線６４ａと、第７連結配線６４ｂがＹ方向に配置されていることを示しているが、本発明はこれに制限されない。本発明のいくつかの実施形態で、互いに分離してクローズドループを形成する第６連結配線６４ａと、第７連結配線６４ｂはＸ方向に配置され得る。
次に、図１３を参照して本発明の第５実施形態による半導体装置について説明する。
図１３は、本発明の第５実施形態による半導体装置の部分レイアウト図である。以下でも前述した実施形態との差異点を中心に説明する。
図１３も、説明の便宜上、図１において、第１パワーレール及び第２パワーレール（４４、４６）と連結配線（６４ａ、６４ｂ）を分離して示すレイアウト図である。すなわち、図１の第１パワーレール４４と第２パワーレール４６に形成されたゲート電極２２、第１ソース電極２４ａ及び第２ソース電極２４ｂ、第１ドレイン電極２６ａ及び第２ドレイン電極２６ｂなどは省略する。
図１３を参照すると、本実施形態による半導体装置５の連結配線（６４ｅ、６４ｆ）は、クローズドループを形成する第８連結配線６４ｅと、Ｕ字状に形成された第９連結配線６４ｆを含み得る。
第８連結配線６４ｅの下部の第１パワーレール４４と第２パワーレール４６との間には前述したように複数のＰＭＯＳトランジスタ及びＮＭＯＳトランジスタが形成される。また、第９連結配線６４ｆの下部の第１パワーレール４４と第２パワーレール４６との間にも前述したように複数のＰＭＯＳトランジスタ及びＮＭＯＳトランジスタが形成される。
一方、ブリッジ配線６４ｇは第８連結配線６４ｅと第９連結配線６４ｆを接続させる。詳細には、ブリッジ配線６４ｇはブリッジコンタクト６４ｈを介して第８連結配線６４ｅと第９連結配線６４ｆに接続され得る。ブリッジ配線６４ｇは第８連結配線６４ｅと第９連結配線６４ｆより高く形成され得る。詳細には、ブリッジ配線６４ｇはブリッジコンタクト６４ｈの高さだけ第８連結配線６４ｅと第９連結配線６４ｆより高く形成され得る。
このようなブリッジ配線６４ｇにより、第８連結配線６４ｅの下部の第１パワーレール４４と第２パワーレール４６との間に形成された複数のトランジスタと、第９連結配線６４ｆの下部の第１パワーレール４４と第２パワーレール４６との間に形成された複数のトランジスタは互いに並列連結される。すなわち、図１３に示す構成を採用することによって、前述した実施形態による半導体装置（１〜３）に比べてより多い個数のトランジスタを含む半導体装置５を形成することができる。
図１３は、クローズドループを形成する第８連結配線６４ｅとＵ字状に形成された第９連結配線６４ｆがＹ方向に配置されているが、本発明はこれに制限されない。本発明のいくつかの実施形態で、第８連結配線６４ｅと第９連結配線６４ｆはＸ方向に配置され得る。
次に、図１４ないし図１７を参照して本発明の第６実施形態による半導体装置について説明する。
図１４は、本発明の第６実施形態による半導体装置のレイアウト図である。図１５は、図１４のＣ領域の部分斜視図である。図１６は、図１５のＤ−Ｄ線に沿って切断した断面図である。図１７は、図１５のＥ−Ｅ線に沿って切断した断面図である。
以下では本実施形態による半導体装置６がフィン型トランジスタ（ＦｉｎＦＥＴ）を含む場合を例に挙げて説明するが、本発明はこれに制限されない。本発明の技術的な思想は、図面に示すフィン型トランジスタの他にも立体形状を有する他の半導体素子（例えば、ナノワイヤーを利用したトランジスタなど）を含む半導体装置にも適用できる。
図１４ないし図１７を参照すると、本実施形態による半導体装置６はＸ方向に延長して形成されたアクティブフィン（Ｆ１、Ｆ２）をさらに含み得る。
アクティブフィン（Ｆ１、Ｆ２）は、アクティブ層１００から第３方向（Ｚ）に突出した形状に形成される。本発明のいくつかの実施形態で、アクティブフィン（Ｆ１、Ｆ２）はアクティブ層１００の一部がエッチングされて形成されたものであり得るが、本発明はこれに制限されない。
本発明のいくつかの実施形態で、アクティブ層１００は半導体基板でありうる。このようにアクティブ層１００が半導体基板で形成される場合、半導体基板は、例えば、Ｓｉ、Ｇｅ、ＳｉＧｅ、ＧａＰ、ＧａＡｓ、ＳｉＣ、ＳｉＧｅＣ、ＩｎＡｓ及びＩｎＰからなる群から選択される一つ以上の半導体材料からなる。
一方、本発明の他のいくつかの実施形態で、アクティブ層１００は半導体物質からなるエピタキシャル層（ｅｐｉｔａｘｉａｌ ｌａｙｅｒ）であり得る。この際、このようなエピタキシャル層は例えば絶縁基板上に形成される。すなわち、アクティブ層１００はＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）基板で構成され得る。
アクティブフィン（Ｆ１、Ｆ２）は図示するようにＸ方向に延長され配置される。また、アクティブフィン（Ｆ１、Ｆ２）は図示するようにＹ方向に互いに離隔して配置される。
本実施形態で、アクティブフィン（Ｆ１、Ｆ２）は図示するように２個ずつグループ化して形成される。このようにアクティブフィン（Ｆ１、Ｆ２）が２個ずつグループ化して形成されるのは、マンドレル（ｍａｎｄｒｅｌ）と指称される一つのダミーゲートから２個のアクティブフィン（Ｆ１、Ｆ２）が形成されるからである。
本実施形態で、前述した第１不純物領域及び第２不純物領域（図１の１２、１４）はこのようなアクティブフィン（Ｆ１、Ｆ２）内に形成される。
素子分離膜１０１はアクティブフィン（Ｆ１、Ｆ２）の側面を覆う。詳細には、素子分離膜１０１は図１５などに示すようにアクティブフィン（Ｆ１、Ｆ２）の下部を覆う。本発明のいくつかの実施形態で素子分離膜１０１は例えば、絶縁膜であり得る。さらに詳細には、素子分離膜１０１は例えば、シリコン酸化膜（ＳｉＯ２）、シリコン窒化膜（ＳｉＮ）、シリコン酸窒化膜（ＳｉＯＮ）などであるが、本発明はこれに制限されない。
図面ではアクティブフィン（Ｆ１、Ｆ２）の断面形状が上部から下部に行くほどその幅が広くなるテーパード（ｔａｐｅｒｅｄ）形状を示してるが、本発明がこのような形状に制限されない。本発明のいくつかの実施形態で、アクティブフィン（Ｆ１、Ｆ２）の断面形状は四角形に変形できる。また本発明の他のいくつかの実施形態で、アクティブフィン（Ｆ１、Ｆ２）の断面形状は面取り形状であり得る。すなわち、アクティブフィン（Ｆ１、Ｆ２）の隅の部分が丸い形状であり得る
ゲート構造物１９２は図示するようにアクティブフィン（Ｆ１、Ｆ２）上に、Ｙ方向に延長され配置される。また、スペーサ１１５はゲート構造物１９２の両側に配置される。スペーサ１１５はアクティブフィン（Ｆ１、Ｆ２）上にＹ方向に延長され配置される。
本実施形態で、アクティブフィン（Ｆ１、Ｆ２）の一部にはトランジスタが形成される。このようなトランジスタはゲート構造物１９２、スペーサ１１５、及びソース／ドレイン１６１を含み得る。
ゲート構造物１９２は、アクティブフィン（Ｆ１、Ｆ２）上に順次に形成されたインターフェース膜１２０、ゲート絶縁膜１３２、仕事関数調節膜１４２及びゲート電極１６２を含み得る。
インターフェース膜１２０は、素子分離膜１０１とアクティブフィン（Ｆ１、Ｆ２）上にＹ方向に延長した形状に配置される。インターフェース膜１２０は誘電率（ｋ）が９以下である低誘電率物質、例えば、シリコン酸化膜（ｋは約４）またはシリコン酸窒化膜（酸素原子及び窒素原子含有量によりｋは約４〜８）を含み得る。または、インターフェース膜１２０はシリケートからなるが、前述した膜の組合せからなることもできる。
ゲート絶縁膜１３２はインターフェース膜１２０上に配置される。詳細には、ゲート絶縁膜１３２はＹ方向に延長され配置されるが、アクティブフィン（Ｆ１、Ｆ２）の上部の一部を覆う形状に配置される。また、ゲート絶縁膜１３２は図１７に示すようにゲート電極１６２の両側に配置されたスペーサ１１５の側壁に沿って上部に延長した形状に配置される。本実施形態で、ゲート絶縁膜１３２の形状がこのようであることは、ゲート絶縁膜１３２がリプレースメント工程（ｒｅｐｌａｃｅｍｅｎｔ ｐｒｏｃｅｓｓ）（またはゲートラスト工程（ｇａｔｅ ｌａｓｔ ｐｒｏｃｅｓｓ）により形成されたからである。しかし、本発明はこれに制限されない。ゲート絶縁膜１３２の形状はいくらでも他の形態で変形できる。
すなわち、本発明の他のいくつかの実施形態で、ゲート絶縁膜１３２の形状はゲートファースト工程（ｇａｔｅ ｆｉｒｓｔ ｐｒｏｃｅｓｓ）を利用することによって、図１７に示すものと別にスペーサ１１５の側壁に沿って上部に延長されない場合もある。
このようなゲート絶縁膜１３２は例えば、高誘電率を有する物質からなる。本発明のいくつかの実施形態で、ゲート絶縁膜１３２は例えば、ＨｆＯ２、Ａｌ２Ｏ３、ＺｒＯ２、ＴａＯ２などの物質からなるが、本発明はこれに制限されない。
ゲート絶縁膜１３２上には仕事関数調節膜１４２が配置される。仕事関数調節膜１４２はＹ方向に延長して配置されるが、アクティブフィン（Ｆ１、Ｆ２）の上部の一部を覆う形状に配置され得る。また、仕事関数調節膜１４２はゲート絶縁膜１３２と同じスペーサ１１５の側壁に沿って上部に延長した形状に配置される。本実施形態で、仕事関数調節膜１４２がこのような形状であるのは、仕事関数調節膜１４２がリプレースメント工程（ｒｅｐｌａｃｅｍｅｎｔ ｐｒｏｃｅｓｓ）（またはゲートラスト工程（ｇａｔｅ ｌａｓｔ ｐｒｏｃｅｓｓ））により形成されたからである。しかし、本発明はこれに制限されない。仕事関数調節膜１４２の形状はいくらでも他の形態に変形できる。
仕事関数調節膜１４２はトランジスタの仕事関数（ｗｏｒｋ ｆｕｎｃｔｉｏｎ）の調節に利用される膜であり得る。このような仕事関数調節膜１４２は、ｎ型（ｎ−ｔｙｐｅ）仕事関数調節膜と、ｐ型（ｐ−ｔｙｐｅ）仕事関数調節膜のうち少なくとも一つであり得る。本実施形態による仕事関数調節膜１４２がｎ型仕事関数調節膜である場合、仕事関数調節膜１４２は、例えば、ＴｉＡｌ、ＴｉＡｌＮ、ＴａＣ、ＴａＡｌＮ、ＴｉＣ、ＨｆＳｉなどであり得るが、本発明はこれに制限されない。本発明のいくつかの実施形態で、第２アクティブフィンＦ２上に形成される仕事関数調節膜１４２は例えば、ＴｉＡｌ、ＴｉＡｌＮ、ＴａＣ、ＴａＡｌＮ、ＴｉＣ、ＨｆＳｉなどを含み得る。
一方、本実施形態による仕事関数調節膜１４２がｐ型仕事関数調節膜の場合、仕事関数調節膜１４２は、例えば、メタル窒化物を含み得る。詳細には、本発明のいくつかの実施形態で、仕事関数調節膜１４２は例えば、ＴｉＮ、ＴａＮのうち少なくとも一つを含むように構成され得る。さらに詳細には、仕事関数調節膜１４２は、例えば、ＴｉＮからなる単一膜、またはＴｉＮ下部膜とＴａＮ上部膜からなる二重膜などからなるが、本発明はこれに制限されない。本発明のいくつかの実施形態で、第１アクティブフィンＦ１上に形成される仕事関数調節膜１４２は、例えば、ＴｉＮからなる単一膜、またはＴｉＮ下部膜とＴａＮ上部膜からなる二重膜などを含み得る。
仕事関数調節膜１４２上にはゲート電極１６２が配置されてゲート電極１６２はＹ方向に延長され配置されるが、アクティブフィン（Ｆ１、Ｆ２）の上部の一部を覆う形状に配置される。
ゲート電極１６２は導電性が高い物質を含み得る。本発明のいくつかの実施形態でゲート電極１６２はメタルを含み得る。このようなメタルの例としては、Ａｌ、Ｗなどが挙げられるが、本発明はこれに制限されない。
リセス１２５は、ゲート構造物１９２の両側のアクティブフィン（Ｆ１、Ｆ２）内に形成される。リセス１２５の側壁は傾斜しており、リセス１２５の形状はアクティブ層１００から遠くなるほど広くなる。図１５に示すように、リセス１２５の幅はアクティブフィン（Ｆ１、Ｆ２）の幅より広い場合もある。
ソース／ドレイン１６１はリセス１２５内に形成される。本発明のいくつかの実施形態で、ソース／ドレイン１６１は上昇した（ｅｌｅｖａｔｅｄ）ソース／ドレイン形態であり得る。すなわち、ソース／ドレイン１６１の上面はアクティブフィン（Ｆ１、Ｆ２）の上面より高いこともある。また、ソース／ドレイン１６１とゲート構造物１９２はスペーサ１１５によって絶縁され得る。
形成されたトランジスタがｐ型トランジスタである場合、ソース／ドレイン１６１は圧縮ストレス物質を含み得る。例えば、圧縮ストレス物質はＳｉに比べて格子定数が大きい物質であり得、例えばＳｉＧｅであり得る。圧縮ストレス物質はアクティブフィン（Ｆ１、Ｆ２）に圧縮ストレスを加えてチャネル領域のキャリアの移動も（ｍｏｂｉｌｉｔｙ）を向上させることができる。本発明のいくつかの実施形態で、第１アクティブフィンＦ１上に形成されるソース／ドレイン１６１は、例えば、このような圧縮ストレス物質を含み得る。
一方、形成されたトランジスタがｎ型トランジスタである場合、ソース／ドレイン１６１はアクティブ層１００と同一物質または、引張ストレス物質であり得る。例えば、アクティブ層１００がＳｉを含むとき、ソース／ドレイン１６１はＳｉを含むか、Ｓｉより格子定数が小さい物質（例えば、ＳｉＣ）を含み得る。本発明のいくつかの実施形態で第２アクティブフィンＦ２上に形成されるソース／ドレイン１６１は、例えば、このような引張ストレス物質を含み得る。
本実施形態では、アクティブフィン（Ｆ１、Ｆ２）にリセス１２５が形成されてリセス１２５内にソース／ドレイン１６１が形成された例を示しているが、本発明はこれに制限されない。本発明の他のいくつかの実施形態で、ソース／ドレイン１６１はアクティブフィン（Ｆ１、Ｆ２）内に不純物が直接注入されることによってアクティブフィン（Ｆ１、Ｆ２）内に形成され得る。
ソース／ドレイン１６１上には第１ソース電極２４ａ及び第２ソース電極２４ｂと第１ドレイン電極２６ａ及び第２ドレイン電極２６ｂが形成される。詳細には、第１アクティブフィンＦ１に形成されたソース／ドレイン１６１上には第１ソース電極２４ａと第１ドレイン電極２６ａが形成されて第２アクティブフィンＦ２に形成されたソース／ドレイン１６１上には第２ソース電極２４ｂと第２ドレイン電極２６ｂが形成される。
図１５では、理解の便宜上、層間絶縁膜１０２の一部のみを示すが、層間絶縁膜１０２はソース／ドレイン１６１及びゲート構造物１９２を覆うように配置される。
本実施形態で、第１アクティブフィンＦ１上に形成された複数のＰＭＯＳフィン型トランジスタと、第２アクティブフィンＦ２上に形成された複数のＮＭＯＳフィン型トランジスタは、図１を参照して説明したようにインバータを構成する。その他、他の構成要素に関する説明は、図１を参照して説明した内容と同様であるため、重複する説明は省略する。
次に、図１８を参照して本発明の第７実施形態による半導体装置について説明する。
図１８は、本発明の第７実施形態による半導体装置を説明するための回路図である。
以下では本実施形態による半導体装置７の一例として、６個のトランジスタで構成された６Ｔ ＳＲＡＭ素子を例えて説明するが、本発明はこれに制限されない。
図１８を参照すると、半導体装置７は電源ノードＶＣＣと接地ノードＶＳＳとの間に並列連結された一対のインバータ（ｉｎｖｅｒｔｅｒ）（ＩＮＶ１、ＩＮＶ２）と、それぞれのインバータ（ＩＮＶ１、ＩＮＶ２）の出力ノードに連結された第１パストランジスタＰＳ１及び第２パストランジスタＰＳ２を含み得る。第１パストランジスタＰＳ１と第２パストランジスタＰＳ２は各々ビットラインＢＬと相補ビットラインＢＬｂと連結することができる。第１パストランジスタＰＳ１と第２パストランジスタＰＳ２のゲートはワードラインＷＬと連結され得る。
第１インバータＩＮＶ１は直列連結された第１プルアップトランジスタＰＵ１と第１プルダウントランジスタＰＤ１を含み、第２インバータＩＮＶ２は直列連結された第２プルアップトランジスタＰＵ２と第２プルダウントランジスタＰＤ２を含み得る。第１プルアップトランジスタＰＵ１と第２プルアップトランジスタＰＵ２はＰＭＯＳトランジスタであり、第１プルダウントランジスタＰＤ１と第２プルダウントランジスタＰＤ２はＮＭＯＳトランジスタであり得る。
また、第１インバータＩＮＶ１及び第２インバータＩＮＶ２は一つのラッチ回路（ｌａｔｃｈ ｃｉｒｃｕｉｔ）を構成するため、第１インバータＩＮＶ１の入力ノードが第２インバータＩＮＶ２の出力ノードと連結され、第２インバータＩＮＶ２の入力ノードは第１インバータＩＮＶ１の出力ノードと連結され得る。
前述した本発明の実施形態による半導体装置（７）は、第１インバータＩＮＶ１と第２インバータＩＮＶ２のうち少なくとも一つとして採用される。詳細には、第１プルアップトランジスタＰＵ１と第２プルアップトランジスタＰＵ２のうち少なくとも一つは、第１ドレイン電極（例えば、図１の２６ａ）を介して連結配線（例えば、図１の６４）に接続される複数のＰＭＯＳトランジスタで構成され得る。また、第１プルダウントランジスタＰＤ１と第２プルダウントランジスタＰＤ２のうち少なくとも一つは、第２ドレイン電極（例えば、図１の２６ｂ）を介して連結配線（例えば、図１の６４）に接続される複数のＮＭＯＳトランジスタで構成され得る。
次に、図１９を参照して本発明の第８実施形態による半導体装置について説明する。
図１９は、本発明の第８実施形態による半導体装置を説明するための回路図である。
以下では本実施形態による半導体装置８の一例として、８個のトランジスタで構成された８Ｔ ＳＲＡＭ素子を例に挙げて説明するが、本発明はこれに制限されない。
図１９を参照すると、半導体装置８は、電源ノードＶＤＤと接地ノードＶＳＳのと間に並列連結された第１インバータ及び第２インバータ（ｉｎｖｅｒｔｅｒ）（ＩＮＶ１、ＩＮＶ２）と、それぞれのインバータ（ＩＮＶ１、ＩＮＶ２）の出力ノードに連結された第１選択トランジスタＰＳ１及び第２選択トランジスタＰＳ２と、第１インバータＩＮＶ１の出力によって制御されるドライブ（ｄｒｖｉｅ）トランジスタＤＴと、ドライブトランジスタＤＴの出力ノードに連結されたパス（ｐａｓｓ）トランジスタＰＴを含み得る。
第１選択トランジスタＰＳ１と第２選択トランジスタＰＳ２は各々ビットラインＢＬ及び相補ビットラインＢＬｂと連結され得る。第１選択トランジスタＰＳ１と第２選択トランジスタＰＳ２のゲートはライトワードラインＷＷＬと連結され得る。
第１インバータＩＮＶ１は直列連結された第１プルアップ（ｐｕｌｌ−ｕｐ）トランジスタＰＵ１と第１プルダウン（ｐｕｌｌ−ｄｏｗｎ）トランジスタＰＤ１を含み、第２インバータＩＮＶ２は直列連結された第２プルアップトランジスタＰＵ２と第２プルダウントランジスタＰＤ２を含む。第１プルアップトランジスタＰＵ１と第２プルアップトランジスタＰＵ２はＰＦＥＴトランジスタであり、第１プルダウントランジスタＰＤ１と第２プルダウントランジスタＰＤ２はＮＦＥＴトランジスタであり得る。
また、第１インバータＩＮＶ１及び第２インバータＩＮＶ２は一つのラッチ回路（ｌａｔｃｈ ｃｉｒｃｕｉｔ）を構成するために第１インバータＩＮＶ１の入力ノードが第２インバータＩＮＶ２の出力ノードと連結され、第２インバータＩＮＶ２の入力ノードは第１インバータＩＮＶ１の出力ノードと連結され得る。
ドライブトランジスタＤＴとパストランジスタＰＴは第１インバータＩＮＶ１及び第２インバータＩＮＶ２で構成されたラッチ回路に保存されたデータのリードに利用される。ドライブトランジスタＤＴのゲートは第１インバータＩＮＶ１の出力ノードに連結され得、パストランジスタＰＴのゲートはリードワードラインＲＷＬに連結され得る。ドライブトランジスタ（Ｄ１）の出力は図示するように接地ノードＶＳＳに連結され得、パストランジスタＰＴの出力は図示するようにリードビットラインＲＢＬに連結され得る。
このような回路構成によって本実施形態による半導体装置８では、二つのポート（例えば、ダブル ポート）を介してＳＲＡＭ素子に保存されたデータにアクセスできる。
例えば、先にライトワードラインＷＷＬ、ビットラインＢＬ及び相補ビットラインＢＬｂを選択することによって、第１インバータＩＮＶ１及び第２インバータＩＮＶ２で構成されたラッチ回路に対し、データをライトするか、ラッチ回路に保存されたデータをリードすることができる。次に、リードワードラインＲＷＬ及びリードビットラインＲＢＬを選択することによっても第１インバータＩＮＶ１及び第２インバータＩＮＶ２で構成されたラッチ回路に保存されたデータをリードすることができる。
このようなＳＲＡＭ素子では二番目のポートに基づいてデータをリードする動作が最初のポートの動作とは独立的に行うことができるため、ラッチ回路に保存されたデータには何らの影響も及ぼさない。すなわち、ラッチ回路に保存されたデータをリードする動作とラッチ回路にデータをライトする動作が独立的に行うことができる。
前述した本発明の実施形態による半導体装置（８）は、第１インバータＩＮＶ１と第２インバータＩＮＶ２のうち少なくとも一つとして採用される。詳細には、第１プルアップトランジスタＰＵ１と第２プルアップトランジスタＰＵ２のうち少なくとも一つは、第１ドレイン電極（例えば、図１の２６ａ）を介して連結配線（例えば、図１の６４）に接続される複数のＰＭＯＳトランジスタで構成され得る。また、第１プルダウントランジスタＰＤ１と第２プルダウントランジスタＰＤ２のうち少なくとも一つは、第２ドレイン電極（例えば、図１の２６ｂ）を介して連結配線（例えば、図１の６４）に接続される複数のＮＭＯＳトランジスタで構成され得る。
次に、図２０を参照して本発明の実施形態による半導体装置を含む無線通信デバイスについて説明する。
図２０は、本発明の実施形態による半導体装置を含む無線通信デバイスを示すブロック図である。
図２０を参照すると、デバイス９００は、セルラ電話機、スマートフォン端末機、ハンドセット、個人携帯情報端末機（ＰＤＡ）、ラップトップコンピュータ、ビデオゲームユニットまたはその他、他のデバイスであり得る。デバイス９００は、コード分割多重アクセス（ＣＤＭＡ）、移動通信のためのグローバルシステム（ＧＳＭ（登録商標））のような時分割多重アクセス（ＴＤＭＡ）、またはその他、他の無線通信標準を使用する。
デバイス９００は受信経路及び送信経路を介して両−方向通信を提供する。受信経路上で一つ以上の基地局によって送信された信号はアンテナ９１１により受信され得、受信機（ＲＣＶＲ、９１３）に提供され得る。受信機９１３は受信信号をコンディショニング及びデジタル化し、追加的なプロセシングのためにデジタルセクション９２０にサンプルを提供する。送信経路上で、送信機（ＴＭＴＲ、９１５）はデジタルセクション９２０から送信されたデータを受信し、そのデータをプロセシング及びコンディショニングと、変調した信号を生成し、その変調した信号はアンテナ９１１を介して一つ以上の基地局に送信される。
デジタルセクション９２０は、一つ以上のデジタル信号プロセッサ（ＤＳＰ）、マイクロ−プロセッサ、縮小命令セットコンピュータ（ＲＩＳＣ）などで実現される。また、デジタルセクション９２０は一つ以上の注文型集積回路（ＡＳＩＣ）またはその他、他のタイプの集積回路（ＩＣ）上で製造され得る。
デジタルセクション９２０は、例えば、モデムプロセッサ９３４、ビデオプロセッサ９２２、アプリケーションプロセッサ９２４、ディスプレイプロセッサ９２８、制御器／マルチコアプロセッサ９２６、セントラルプロセシングユニット９３０、及び外部バスインターフェース（ＥＢＩ、９３２）のような多様なプロセシング及びインターフェースユニットを含み得る。
ビデオプロセッサ９２２は、グラフィックアプリケーションに対するプロセシングを行うことができる。一般的には、ビデオプロセッサ９２２は任意のセットのグラフィック動作に対する任意の数のプロセシングユニットまたはモジュールを含み得る。ビデオプロセッサ９２２の特定の部分はファームウェア及び／またはソフトウェアで実現され得る。例えば、制御ユニットは前述した機能を行うファームウェア及び／またはソフトウェアモジュール（例えば、手順、関数など）で実現される。ファームウェア及び／またはソフトウェアコードはメモリに保存され得、プロセッサ（例えば、マルチ−コアプロセッサ９２６）により実行され得る。メモリはプロセッサ内に実現されたりプロセッサの外部に実現され得る。
ビデオプロセッサ９２２はオープングラフィックライブラリ（ＯｐｅｎＧＬ）、Ｄｉｒｅｃｔ３Ｄなどのようにソフトウェアインターフェースを実現する。セントラルプロセシングユニット９３０はビデオプロセッサ９２２と共に一連のグラフィック処理動作を行うことができる。制御器／マルチコアプロセッサ９２６は少なくとも二つのコアを含み、制御器／マルチコアプロセッサ９２６が処理すべきワークロードによって二つのコアにワークロードを割り当てて同時に該当するワークロードを処理することができる。
図面にはアプリケーションプロセッサ９２４をデジタルセクション９２０に含まれた一つの構成要素として示しているが、本発明はこれに制限されない。本発明のいくつかの実施形態で、デジタルセクション９２０は一つのアプリケーションプロセッサ９２４またはアプリケーションチップに統合されて実現され得る。
モデムプロセッサ９３４は受信機９１３及び送信機９１５とデジタルセクション９２０との間のデータ伝達過程で必要な演算を行う。ディスプレイプロセッサ９２８はディスプレイ９１０の駆動に必要な演算を行う。
前述した本発明の実施形態による半導体装置（１〜８）は、図示するプロセッサ（９２２、９２４、９２６、９２８、９３０、９３４）に直接採用されたり、図示されたプロセッサ（９２２、９２４、９２６、９２８、９３０、９３４）の演算に利用されるキャッシュメモリなどとして使用され得る。
次に、図２１Ａないし図２１Ｃを参照して本発明の実施形態による半導体装置を含むＳｏＣシステムについて説明する。
図２１Ａは、本発明の実施形態による半導体装置を含むＳｏＣシステムのブロック図である。図２１Ｂは、図２１Ａの中央処理部の概略的な構成を示すブロック図である。図２１Ｃは、図２１Ａの半導体装置がパッケージングしたものを示す図である。
先に図２１Ａを参照すると、ＳｏＣシステム１０００はアプリケーションプロセッサ１００１と、ＤＲＡＭ１０６０を含む。
アプリケーションプロセッサ１００１は、中央処理部１０１０、マルチメディアシステム１０２０、バス１０３０、メモリシステム１０４０、周辺回路１０５０を含み得る。
中央処理部１０１０は、ＳｏＣシステム１０００の駆動に必要な演算を行う。本発明のいくつかの実施形態で、中央処理部１０１０は複数のコアを含むマルチコア環境で構成され得る。
一方、本発明のいくつかの実施形態で、中央処理部１０１０は、図２１Ｂに示すように、第１クラスタ１０１２と第２クラスタ１０１６を含むように構成され得る。
第１クラスタ１０１２は中央処理部１０１０の内部に配置され、第１クラスタ１０１２はｎ（ここでｎは自然数）個の第１コア１０１４を含み得る。図２１Ｂでは、説明の便宜上、第１クラスタ１０１２が４個（すなわち、ｎ＝４）の第１コア（１０１４ａ〜ｄ）を含むことを例挙げて説明するが、本発明はこれに制限されない。
第２クラスタ１０１６も同様に中央処理部１０１０の内部に配置され、第２クラスタ１０１６もｎ個の第２コア１０１８を含み得る。このような第２クラスタ１０１６は図示するように第１クラスタ１０１２と互いに区分されて配置される。ここでも説明の便宜上、第２クラスタ１０１６が４個（すなわち、ｎ＝４）の第２コア（１０１８ａ〜ｄ）を含む場合を例に挙げているが、本発明はこれに制限されない。
一方、図２１Ｂには第１クラスタ１０１２に含まれた第１コア１０１４の個数と第２クラスタ１０１６に含まれた第２コア１０１８の個数が同じである場合を示しているが、本発明はこれに制限されない。本発明のいくつかの実施形態で、第１クラスタ１０１２に含まれた第１コア１０１２の個数と第２クラスタ１０１６に含まれた第２コア１０１８の個数は図２１とは異なり、互いに違う場合もある。
また、図２１Ｂは中央処理部１０１０の内部に第１クラスタ１０１２と第２クラスタ１０１６のみ配置された場合を示しているが、本発明はこれに制限されない。必要に応じて中央処理部１０１０の内部には第１クラスタ及び第２クラスタ（１０１２、１０１６）と区分され、第３コア（図示せず）を含む第３クラスタ（図示せず）が追加的に配置され得る。
本実施形態で、第１クラスタ１０１２に含まれた第１コア１０１４の単位時間当りの演算量と、第２クラスタ１０１６に含まれた第２コア１０１８の単位時間当りの演算量は互いに異なる場合もある。
本発明のいくつかの実施形態で、第１クラスタ１０１２は例えば、小さいクラスタ（ｌｉｔｔｌｅ ｃｌｕｓｔｅｒ）であり、第２クラスタ１０１６は大きいクラスタ（ｂｉｇ ｃｌｕｓｔｅｒ）であり得る。この場合、第１クラスタ１０１２に含まれた第１コア１０１４の単位時間当り演算量は、第２クラスタ１０１６に含まれた第２コア１０１８の単位時間当りの演算量より小さい場合もある。
したがって、第１クラスタ１０１２に含まれたすべての第１コア１０１４がイネーブルされ、演算を行う場合、単位時間当りの演算量は、第２クラスタ１０１６に含まれたすべての第２コア１０１８がイネーブルされ、演算を行う場合の単位時間当りの演算量に比べて小さい場合もある。
一方、本実施形態で、第１クラスタ１０１２に含まれた第１−１ないし第１−４コア（１０１４ａ〜ｄ）間の単位時間当りの演算量は互いに同じであり得、第２クラスタ１０１６に含まれた第２−１ないし第２−４コア（１０１８ａ〜ｄ）間の単位時間当りの演算量も互いに同じであり得る。すなわち、例えば、第１−１ないし第１−４コア（１０１４ａ〜ｄ）のそれぞれの単位時間当りの演算量が１０であると仮定すると、第２−１ないし第２−４コア（１０１８ａ〜ｄ）のそれぞれの単位時間当りの演算量は４０であり得る。
パワー管理部１０１９は、第１クラスタ１０１２と第２クラスタ１０１６を必要に応じてイネーブル（ｅｎａｂｌｅ）させたりディセーブル（ｄｉｓａｂｌｅ）させ得る。詳細には、パワー管理部１０１９は、第１クラスタ１０１２により演算が必要な場合、第１クラスタ１０１２をイネーブルさせて第２クラスタ１０１６をディセーブルさせ得る。また、パワー管理部１０１９は逆に、第２クラスタ１０１６により演算が必要な場合、第２クラスタ１０１６をイネーブルさせて第１クラスタ１０１２をディセーブルさせ得る。また、パワー管理部１０１９は、第１クラスタ１０１２に含まれた第１−１コア１０１４ａにより十分に処理できる演算量である場合、第１クラスタ１０１４ａはイネーブルさせて第２クラスタ１０１６はディセーブルさせるが、第１クラスタ１０１２内でも、第１−１コア１０１４ａはイネーブルさせて第１−２ないし第１−４コア（１０１４ｂ〜ｄ）はディセーブルさせることができる。すなわち、本実施形態によるパワー管理部１０１９は第１クラスタ及び第２クラスタ（１０１２、１０１６）の全体に対するイネーブルの可否を決定することができ、第１クラスタ１０１２に含まれた第１−１ないし第１−４コア（１０１４ａ〜ｄ）のそれぞれと、第２クラスタ１０１６に含まれた第２−１ないし第２−４コア（１０１８ａ〜ｄ）のそれぞれに対するイネーブルの可否を決定することができる。
本発明のいくつかの実施形態で、このようなパワー管理部１０１９が第１クラスタ及び第２クラスタ（１０１２、１０１６）及び／またはそれに含まれた複数のコア（１０１４ａ〜ｄ、１０１８ａ〜ｄ）をイネーブルさせることは、第１クラスタ及び第２クラスタ（１０１２、１０１６）及び／またはそれに含まれた複数のコア（１０１４ａ〜ｄ、１０１８ａ〜ｄ）に電源を供給し、これらを動作させることであり得る。また、パワー管理部１０１９が第１クラスタ及び第２クラスタ（１０１２、１０１６）及び／またはそれに含まれた複数のコア（１０１４ａ〜ｄ、１０１８ａ〜ｄ）をディセーブルさせることは、第１クラスタ及び第２クラスタ（１０１２、１０１６）及び／またはそれに含まれた複数のコア（１０１４ａ〜ｄ、１０１８ａ〜ｄ）に供給される電源を遮断し、これらの動作を中断させることである。
このようなパワー管理部１０１９は、ＳｏＣシステム１０００の動作環境によって特定クラスタ（１０１２、１０１６）及び／またはそれに含まれた複数のコア（１０１４ａ〜ｄ、１０１８ａ〜ｄ）のみをイネーブルさせることによって、ＳｏＣシステム１０００全体のパワー消費を管理する。
再び図２１Ａを参照すると、マルチメディアシステム１０２０は、ＳｏＣシステム１０００で各種マルチメディア機能を行うことに利用される。このようなマルチメディアシステム１０２０は３Ｄエンジン（３Ｄ ｅｎｇｉｎｅ）モジュール、ビデオコーデック（ｖｉｄｅｏ ｃｏｄｅｃ）、ディスプレイシステム（ｄｉｓｐｌａｙ ｓｙｓｔｅｍ）、カメラシステム（ｃａｍｅｒａ ｓｙｓｔｅｍ）、ポスト−プロセッサ（ｐｏｓｔ −ｐｒｏｃｅｓｓｏｒ）などを含み得る。
バス１０３０は、中央処理部１０１０、マルチメディアシステム１０２０、メモリシステム１０４０、及び周辺回路１０５０の互いのデータ通信に利用される。本発明のいくつかの実施形態で、このようなバス１０３０は多層構造を有する。詳細には、このようなバス１０３０の例としては多層ＡＨＢ（ｍｕｌｔｉ−ｌａｙｅｒ Ａｄｖａｎｃｅｄ Ｈｉｇｈ−ｐｅｒｆｏｒｍａｎｃｅ Ｂｕｓ）、または多層ＡＸＩ（ｍｕｌｔｉ−ｌａｙｅｒ Ａｄｖａｎｃｅｄ ｅＸｔｅｎｓｉｂｌｅ Ｉｎｔｅｒｆａｃｅ）が利用されるが、本発明はこれに制限されない。
メモリシステム１０４０は、アプリケーションプロセッサ１００１が外部メモリ（例えば、ＤＲＡＭ１０６０）に連結され、高速動作するのに必要な環境を提供する。本発明のいくつかの実施形態で、メモリシステム１０４０は、外部メモリ（例えば、ＤＲＡＭ１０６０）をコントロールするための別途のコントローラ（例えば、ＤＲＡＭコントローラ）を含む。
周辺回路１０５０は、ＳｏＣシステム１０００が外部装置（例えば、メイン ボード）と円滑に接続するのに必要な環境を提供する。これによって、周辺回路１０５０はＳｏＣシステム１０００に接続される外部装置が互換可能なようにする多様なインターフェースを備える。
ＤＲＡＭ１０６０は、アプリケーションプロセッサ１００１が動作するのに必要な動作メモリとして機能する。本発明のいくつかの実施形態で、ＤＲＡＭ１０６０は、図示するようにアプリケーションプロセッサ１００１の外部に配置される。詳細には、ＤＲＡＭ１０６０は図２１Ｃに示す場合とアプリケーションプロセッサ１００１とＰｏＰ（Ｐａｃｋａｇｅ ｏｎ Ｐａｃｋａｇｅ）形態でパッケージングされ得る。
図２１Ｃを参照すると、このような半導体パッケージは、パッケージ基板ＰＳ、ＤＲＡＭ１０６０、アプリケーションプロセッサ１００１を含み得る。
パッケージ基板ＰＳは複数のパッケージボールＰＢを含み得る。複数のパッケージボールＰＢはパッケージ基板ＰＳの内部の信号ラインを介してアプリケーションプロセッサ１００１のチップボールＣＢと電気的に接続され得、また、パッケージ基板ＰＳの内部の信号ラインを介してジョイントボールＪＢと電気的に接続され得る。
一方、ＤＲＡＭ１０６０は図示するようにワイヤーボンディングを介してジョイントボールＪＢと電気的に接続され得る。
アプリケーションプロセッサ１００１はＤＲＡＭ１０６０の下部に配置される。アプリケーションプロセッサ１００１のチップボールＣＢはジョイントボールＪＢを介してＤＲＡＭ１０６０と電気的に連結され得る。
一方、図２１ＡにはＤＲＡＭ１０６０がアプリケーションプロセッサ１００１の外部に配置された場合のみを示しているが、本発明はこれに制限されない。必要に応じて、ＤＲＡＭ１０６０はアプリケーションプロセッサ１００１の内部にも配置され得る。
前述した本発明の実施形態による半導体装置（１〜８）は、このようなＳｏＣシステム１０００の構成要素のうち何れか一つとして提供される。
次に、図２２を参照して本発明の実施形態による半導体装置を含む電子システムについて説明する。
図２２は、本発明の実施形態による半導体装置を含む電子システムのブロック図である。
図２２を参照すると、本発明の実施形態による電子システム１１００は、コントローラ１１１０、入出力装置（１１２０、Ｉ／Ｏ）、記憶装置（１１３０、ｍｅｍｏｒｙ ｄｅｖｉｃｅ）、インターフェース１１４０及びバス（１１５０、ｂｕｓ）を含み得る。コントローラ１１１０、入出力装置１１２０、記憶装置１１３０及び／またはインターフェース１１４０はバス１１５０により互いに結合され得る。バス１１５０はデータが移動する通路（ｐａｔｈ）に該当する。
コントローラ１１１０は、マイクロプロセッサ、デジタル信号プロセス、マイクロコントローラ、及びこれらと類似する機能を有する論理素子のうち少なくとも一つを含み得る。入出力装置１１２０は、キーパッド（ｋｅｙｐａｄ）、キーボード及びディスプレイ装置などを含み得る。記憶装置１１３０はデータ及び／または命令語などを保存する。インターフェース１１４０は通信ネットワークにデータを伝送したり通信ネットワークからデータを受信する機能を行う。インターフェース１１４０は有線または無線形態であり得る。例えば、インターフェース１１４０はアンテナまたは有無線トランシーバーなどを含み得る。
図示していないが、電子システム１１００は、コントローラ１１１０の動作を向上させるための動作メモリとして、高速のＤＲＡＭ及び／またはＳＲＡＭなどをさらに含み得る。この際、このような動作メモリとして、前述した本発明の実施形態による半導体装置（１〜８）のうち何れか一つが採用される。また、前述した本発明の実施形態による半導体装置（１〜８）のうち何れか一つは、記憶装置１１３０内に提供されたり、コントローラ１１１０、入出力装置（１１２０、Ｉ／Ｏ）などの一部として提供される。
電子システム１１００は、個人携帯用情報端末機（ＰＤＡ、ｐｅｒｓｏｎａｌ ｄｉｇｉｔａｌ ａｓｓｉｓｔａｎｔ）ポータブルコンピュータ（ｐｏｒｔａｂｌｅ ｃｏｍｐｕｔｅｒ）、ウェブタブレット（ｗｅｂ ｔａｂｌｅｔ）、無線電話機（ｗｉｒｅｌｅｓｓ ｐｈｏｎｅ）、モバイルフォン（ｍｏｂｉｌｅ ｐｈｏｎｅ）、デジタルミュージックプレーヤ（ｄｉｇｉｔａｌ ｍｕｓｉｃ ｐｌａｙｅｒ）、メモリカード（ｍｅｍｏｒｙ ｃａｒｄ）、または情報を無線環境で送信及び／または受信できるすべての電子製品に適用され得る。
図２３ないし図２５は、本発明のいくつかの実施形態による半導体装置を適用できる例示的な半導体システムである。
図２３はタブレットＰＣ１２００を示す図であり、図２４はノートブック１３００を示す図であり、図２５はスマートフォン１４００を示す図である。本発明の実施形態による半導体装置（１〜８）のうち少なくとも一つは、このようなタブレットＰＣ１２００、ノートブック１３００、スマートフォン１４００などに使用され得る。
また、本発明のいくつかの実施形態による半導体装置は、例示していない他の集積回路装置にも適用されることは当業者に自明である。すなわち、以上では本実施形態による半導体システムの例として、タブレットＰＣ１２００、ノートブック１３００、及びスマートフォン１４００のみを例に挙げたが、本実施形態による半導体システムの例はこれに制限されない。本発明のいくつかの実施形態で、半導体システムは、コンピュータ、ＵＭＰＣ（Ｕｌｔｒａ ＭｏｂｉｌｅＰＣ）、ワークステーション、ネットブック（ｎｅｔ−ｂｏｏｋ）、ＰＤＡ（Ｐｅｒｓｏｎａｌ Ｄｉｇｉｔａｌ Ａｓｓｉｓｔａｎｔｓ）、ポータブル（ｐｏｒｔａｂｌｅ）コンピュータ、無線電話機（ｗｉｒｅｌｅｓｓ ｐｈｏｎｅ）、モバイルフォン（ｍｏｂｉｌｅ ｐｈｏｎｅ）、ｅ−ブック（ｅ−ｂｏｏｋ）、ＰＭＰ（ｐｏｒｔａｂｌｅ ｍｕｌｔｉｍｅｄｉａ ｐｌａｙｅｒ）、携帯用ゲーム機、ナビゲーション（ｎａｖｉｇａｔｉｏｎ）装置、ブラックボックス（ｂｌａｃｋ ｂｏｘ）、デジタルカメラ（ｄｉｇｉｔａｌ ｃａｍｅｒａ）、３次元テレビ（３−ｄｉｍｅｎｓｉｏｎａｌ ｔｅｌｅｖｉｓｉｏｎ）、デジタルオーディオレコーダ（ｄｉｇｉｔａｌ ａｕｄｉｏ ｒｅｃｏｒｄｅｒ）、デジタルオーディオプレーヤ（ｄｉｇｉｔａｌ ａｕｄｉｏ ｐｌａｙｅｒ）、デジタル録画装置（ｄｉｇｉｔａｌ ｐｉｃｔｕｒｅ ｒｅｃｏｒｄｅｒ）、デジタル画像プレーヤ（ｄｉｇｉｔａｌ ｐｉｃｔｕｒｅ ｐｌａｙｅｒ）、デジタルビデオレコーダ（ｄｉｇｉｔａｌ ｖｉｄｅｏ ｒｅｃｏｒｄｅｒ）、デジタルビデオプレーヤ（ｄｉｇｉｔａｌ ｖｉｄｅｏ ｐｌａｙｅｒ）などで実現される。
次に、図２６を参照して本発明の一実施形態による半導体装置の製造方法について説明する。
図２６は、本発明の一実施形態による半導体装置の製造方法を説明するための順序図である。
図２６を参照すると、先にスタンダードセル（ｓｔａｎｄａｒｄ ｃｅｌｌ）を提供する（Ｓ１００）。本実施形態で、このようなスタンダードセルは、前述した本発明の実施形態による半導体装置（１〜８）のレイアウトのうち何れか一つを有する。詳細には、提供されるスタンダードセルは、複数のＰＭＯＳ及びＮＭＯＳトランジスタからなるインバータと、インバータの出力端に接続されてクローズドループを形成する連結配線を含み得る。
次に、図２６を参照すると、提供されたスタンダードセルを利用して半導体装置を製造する（Ｓ１１０）。詳細には、提供されたスタンダードセルを利用して半導体基板上に蒸着、エッチング工程などを行うことによって前述した本発明の実施形態による半導体装置（１〜８）のうち何れか一つを製造する。
以上添付する図面を参照して本発明の実施形態について説明したが、本発明は前記実施形態に限定されるものではなく、互いに異なる多様な形態で製造され、本発明が属する技術分野で通常の知識を有する者は、本発明の技術的思想や必須の特徴を変更しない範囲で他の詳細な形態で実施され得ることを理解することができる。したがって、上記実施形態はすべての面で例示的なものであり、限定なものではないと理解しなければならない。
１ 半導体装置
１２ 第１不純物領域
１４ 第２不純物領域
２２ ゲート電極
２４ａ 第１ソース電極
２４ｂ 第２ソース電極
２６ａ 第１ドレイン電極
２６ｂ 第２ドレイン電極
３２ ゲートコンタクト
３４ パワーレールコンタクト
３６ ドレインコンタクト
４２ 分配配線
４４ 第１パワーレール
４６ 第２パワーレール
５２ 入力コンタクト
６２ 入力配線
６４ 連結配線

Claims (20)

  1. 第１電圧が提供される第１パワーレールと、第１不純物領域に接続される第１ソース電極と、
    前記第１電圧と異なる第２電圧が提供される第２パワーレールと、第２不純物領域に接続される第２ソース電極と、
    前記第１不純物領域及び第２不純物領域上に第１方向に延長して形成されたゲート電極と、
    前記第１不純物領域上に形成された第１ドレイン電極と、
    前記第２不純物領域上に形成された第２ドレイン電極と、
    前記第１ドレイン電極と前記第２ドレイン電極に接続され、クローズドループを形成する連結配線と、を備える半導体装置。
  2. 前記連結配線は、前記第１ソース電極及び第２ソース電極、ゲート電極、第１ドレイン電極及び第２ドレイン電極より高く形成される請求項１に記載の半導体装置。
  3. 前記連結配線は、Ｕ字状に形成された第１連結配線と、前記第１方向に延長形成された第２連結配線を含み、
    前記第２連結配線は、前記第１連結配線より高く形成される請求項１に記載の半導体装置。
  4. 前記第１連結配線は、前記第１ドレイン電極及び第２ドレイン電極の一側に延長して形成された第３連結配線と、前記第１ドレイン電極及び第２ドレイン電極の他側に延長して形成された第４連結配線と、を含み、
    前記第４連結配線は前記第３連結配線より高く形成される請求項３に記載の半導体装置。
  5. 前記第１不純物領域はＮ型不純物領域を含み、
    前記第２不純物領域はＰ型不純物領域を含む請求項１に記載の
    半導体装置。
  6. 前記第１電圧は電源電圧を含み、
    前記第２電圧は接地電圧を含む請求項１に記載の半導体装置。
  7. 基板から突出し、前記第１方向と交差する第２方向に延長して形成されたアクティブフィンをさらに含み、
    前記第１不純物領域及び第２不純物領域は前記アクティブフィン内に形成される請求項１に記載の半導体装置。
  8. 前記ゲート電極と前記アクティブフィンとの間に形成されたゲート絶縁膜と、前記ゲート電極の一側に配置されたアクティブフィン上に形成されたスペーサをさらに含み、
    前記ゲート絶縁膜は、前記スペーサの側壁に沿って上部に延長される請求項７に記載の半導体装置。
  9. ブリッジ（ｂｒｉｄｇｅ）配線をさらに含み、
    前記連結配線は、
    クローズドループを形成する第１連結配線と、
    前記第１連結配線と分離してクローズドループを形成する第２連結配線を含み、
    前記ブリッジ配線は、前記第１連結配線と前記第２連結配線に接続される請求項１に記載の半導体装置。
  10. 前記ブリッジ配線は、前記第１連結配線及び第２連結配線より高く形成される請求項９に記載の半導体装置。
  11. 前記第１ドレイン電極と前記第２ドレイン電極に接続され、Ｕ字状に形成された連結配線と、
    前記クローズドループを形成する連結配線と前記Ｕ字状に形成された連結配線に接続されるブリッジ配線をさらに含む請求項１に記載の半導体装置。
  12. 第１トランジスタと、
    前記第１トランジスタと異なる第２トランジスタと、
    前記第１トランジスタ及び第２トランジスタの出力端と回路要素（ｃｉｒｃｕｉｔ ｅｌｅｍｅｎｔ）に接続され、クローズドループ（ｃｌｏｓｅｄ ｌｏｏｐ）を形成する連結配線を備える半導体装置。
  13. 前記第１トランジスタはＰＭＯＳトランジスタを含み、
    前記第２トランジスタはＮＭＯＳトランジスタを含む請求項１２に記載の半導体装置。
  14. 前記第１トランジスタのソース電極には第１電圧が提供され、
    前記第２トランジスタのソース電極には前記第１電圧と異なる第２電圧が提供される請求項１２に記載の半導体装置。
  15. 前記第１電圧は電源電圧を含み、
    前記第２電圧は接地電圧を含む請求項１４に記載の半導体装置。
  16. 前記回路要素は、抵抗、キャパシタ、インダクタ、ダイオード、トランジスタのうち少なくとも一つを含む請求項１２に記載の半導体装置。
  17. 前記第１トランジスタと前記第２トランジスタは、
    第１電圧が印加される第１パワーレールと前記第１電圧と異なる第２電圧が印加される第２パワーレールとの間に直列接続される請求項１２に記載の半導体装置。
  18. 前記第１トランジスタは、互いに並列連結された複数の第１トランジスタを含み、
    前記第２トランジスタは、互いに並列連結された複数の第２トランジスタを含む請求項１７に記載の半導体装置。
  19. 前記第１電圧は電源電圧を含み、
    前記第２電圧は接地電圧を含む請求項１７に記載の半導体装置。
  20. 前記半導体装置はインバータ（ｉｎｖｅｒｔｅｒ）を含む請求項１２に記載の半導体装置。
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