KR100574987B1 - Ｉｏ 메탈 링 구조 및 ｉｏ 메탈 링을 이용한 온-칩디커플링 커패시턴스 - Google Patents

Ｉｏ 메탈 링 구조 및 ｉｏ 메탈 링을 이용한 온-칩디커플링 커패시턴스 Download PDF

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Abstract

반도체 칩의 IO 메탈 링 구조 및 IO 메탈 링을 이용한 디커플링 커패시턴스가 개시된다. 본 발명에 따른 IO 메탈 링 구조는 제1 메탈층에 전원 전압이 연결된 다수의 제1 메탈 라인과 접지 전압이 연결된 다수의 제2 메탈라인이 이웃하여 배열되며, 제1 메탈층 상의 제1 메탈 라인 아래의 제2 메탈층에는 제2 메탈라인이 연결 배치되고, 제1 메탈층 상의 제2 메탈 라인 아래의 제2 메탈층에는 제1 메탈라인이 연결 배치되고, 제1 메탈층과 제2 메탈층 사이에는 절연물질을 배치하여 제1 메탈 라인과 제2 메탈 라인 사이에 디커플링 커패시턴스를 형성한다.

Description

ＩＯ 메탈 링 구조 및 ＩＯ 메탈 링을 이용한 온-칩 디커플링 커패시턴스{IO metal ring structure and on-chip decoupling capacitance using IO metal ring}
도 1은 일반적인 IO 셀의 구조를 나타낸 도이다.
도 2는 기존의 IO 셀의 메탈 링 구조의 단면을 나타낸 도이다.
도 3은 도 2에 도시된 기존의 IO 셀의 메탈 링 구조의 평면을 나타낸 도이다.
도 4은 본 발명에 따른 IO 메탈 링 구조의 일 예를 나타낸 도이다.
도 5는 도 4에 도시된 본 발명의 일 실시예에 따른 IO 메탈 링 구조의 평면도를 나타낸 도이다.
도 6은 도 5에 도시된 메탈 라인의 연결 구조를 나타낸 입체도이다.
도 7은 도 4에 도시된 본 발명의 IO 메탈 링 구조의 다른 실시예에 따른 평면도를 나타낸다.
도 8은 도 7에 도시된 메탈 라인의 연결 구조를 나타낸 입체도이다.
도 9는 본 발명에 따른 IO 메탈 링 구조의 다른 실시예를 나타낸 단면도이다.
도 10은 도 9에 도시된 IO 메탈 링 구조를 나타낸 입체도이다.
도 11은 도 9에 도시된 IO 메탈 링 구조의 다른 실시예를 나타낸 입체도이 다.
도 12는 본 발명의 또 다른 실시예에 따른 IO 메탈 링 구조를 나타낸 도이다.
도 13은 도 12의 변형예를 나타낸 도이다.
도 14는 도 12의 다른 변형예를 나타낸 도이다.
도 15는 도 14에 도시된 IO 메탈 링 구조의 평면도를 나타낸 도이다.
도 16은 도 14에 도시된 IO 메탈 링 구조의 다른 실시예를 나타낸 평면도이다.
도 17(a)는 본 발명의 다른 실시예에 따른 IO 메탈 링 구조의 정면도이다.
도 17(b)는 도 17(a)에 도시된 IO 메탈 링 구조의 단면도이다.
도 18은 풀 칩에서의 IO 메탈 링 구조를 나타낸 단면도이다.
본 발명은 반도체 장치에 관한 것으로, 구체적으로는, 반도체 장치의 IO 메탈 링 구조와 IO 메탈 링을 이용한 온-칩 디커플링 커패시턴스에 관한 것이다.
반도체 장치의 지속적인 공정 기술의 발달로 반도체 칩의 집적도와 동작 속도는 계속 증가하고 있다. 또한, 반도체 칩의 크기의 지속적인 증가로 말미암아 반도체 칩에 사용되는 패드의 수는 수백 개에서 천여 개에 이르고 있다. 반면에 최소한의 전력 소비를 위해, 공급되는 전원의 크기는 점점 작아지고 있다. 이러 한 현상으로 말미암아, 노이즈 마진(noise margin)은 계속 감소하게 되어 시스템의 전체적인 성능을 떨어뜨린다.
반도체 시스템에서의 효과적인 노이즈 감소는 시스템의 성능을 좌우하는 주요 요소이다. 시스템에서 패키지(package)와 PCB에 기인하는 SSN(simultaneous switching noise)은 많은 전원/접지 셀(power/ground cell)을 사용함으로써 줄일 수 있으나, 칩 사이즈의 증가와 패키지 제작비용의 증가로 인해 한계를 가질 수밖에 없다. 따라서, 디커플링 커패시턴스(decoupling capacitance)를 사용한 SSN 감소 방법이 주로 사용된다.
그러나, 칩 내에서는 충분한 크기의 디커플링 커패시턴스를 만드는 것은 매우 어려운 일이다.
기존의 온-칩 디커플링 커패시턴스는 주로 MOS 트랜지스터를 사용하여 구현되었다. 그러나, 이 경우 누설 전류(leakage current)에 의한 시스템의 성능 감소가 예상되며, 영역(area) 한계로 인해 충분히 큰 디커플링 커패시턴스를 제작할 수 없다. 또한, 기존 IO 메탈 링의 경우 효과적인 전력 공급을 위해 100㎛ 이상의 메탈이 사용되지만 메탈 링과 메탈 링 사이의 커플링 커패시턴스만이 디커플링 커패시턴스로 사용되어 수 백 fF 이상의 디커플링 커패시턴스는 본질적으로 가지기 힘들다. 또한, IO 메탈 링의 구조를 원하는 만큼의 커패시턴스를 얻을 수 있도록 용이하게 조절할 수 없다.
본 발명이 이루고자 하는 기술적 과제는, 충분한 크기를 갖는 디커플링 커패 시턴스를 제공할 수 있는 반도체 칩의 IO 메탈 링 구조를 제공하는 것이다.
본 발명이 이루고자 하는 기술적 과제는 원하는 크기만큼 조절이 가능한 디커플링 커패시턴스를 제공하는 것이다.
상술한 바와 같은 본 발명의 목적을 달성하기 위해, 본 발명의 특징에 의하면, IO 메탈 링 구조는, 제1 메탈층에 전원 전압이 연결된 다수의 제1 메탈 라인과 접지 전압이 연결된 다수의 제2 메탈라인이 이웃하여 배열되며, 상기 제1 메탈층 상의 상기 제1 메탈 라인 아래의 제2 메탈층에는 상기 제2 메탈라인이 연결 배치되고, 상기 제1 메탈층 상의 상기 제2 메탈 라인 아래의 상기 제2 메탈층에는 상기 제1 메탈라인이 연결 배치되고, 상기 제1 메탈층과 상기 제2 메탈층 사이에는 절연물질을 배치하여 상기 제1 메탈 라인과 상기 제2 메탈 라인 사이에 디커플링 커패시턴스를 형성한다.
본 발명의 일 실시예에서는, 상기 제1 메탈 라인과 상기 제2 메탈 라인은 상기 제1 메탈층과 상기 제2 메탈층으로 연결될 때 상호 다른 메탈 라인 상에 형성된 홈을 통해 서로 깍지낀 형상으로 교차되어 연결될 수 있다.
본 발명의 다른 실시예에서는, 상기 제1 메탈 라인과 상기 제2 메탈 라인은 상기 제1 메탈층과 상기 제2 메탈층으로 연결될 때, 상기 서로 다른 메탈 라인이 교차되는 부분에는 상기 제1 메탈 라인과 상기 제2 메탈 라인이 상호 교차될 수 있도록 하는 톱니 모양의 돌출 부분을 포함하고, 상기 메탈 라인들은 다른 메탈 라인의 톱니 모양의 함몰 부분에서 동일 메탈 라인의 톱니 모양의 돌출 부분 상에 형성 된 다수의 비어(via)들을 통해 다른 층의 메탈 라인과 연결될 수 있다.
바람직하게는, 상기 제1 메탈 라인과 상기 제2 메탈 라인의 메탈 라인 구조를 갖는 다수의 메탈 라인들이 서로 이웃하여 교대로 배열된다.
바람직하게는, 상기 제2 메탈 라인이 형성된 상기 제2 메탈층 아래의 제3 메탈층에는 상기 제1 메탈 라인이 상기 제1 메탈층의 상기 제1 메탈 라인에 연결되어 배치되고, 상기 제1 메탈 라인이 형성된 상기 제2 메탈층 아래의 상기 제3 메탈층에는 상기 제2 메탈 라인이 상기 제1 메탈층의 상기 제2 메탈 라인에 연결되어 배치된다. 이때, 상기 제3 메탈층 아래에 메탈 라인이 배열된 다수의 메탈층을 포함하고, 상기 제3 메탈층에 형성된 메탈 라인들은 상기 제3 메탈층 아래의 메탈층에 형성된 메탈 라인들과 비어를 통해 연결될 수 있다.
바람직하게는, 상기 제2 메탈층에 있는 제1 메탈 라인 또는 제2 메탈 라인을 둘러싸는 상기 제1 메탈층 및 상기 제3 메탈층의 제1 메탈 라인 또는 제2 메탈 라인은 □ 구조 또는 ⊂ 구조 또는 ⊃ 구조로 형성된다.
더욱 바람직하게는, 상기 제1 메탈 라인 및 상기 제2 메탈 라인의 폭과 길이의 조정을 통해 소정의 디커플링 커패시턴스가 조절될 수 있다.
본 발명의 목적을 달성하기 위한 본 발명의 또 다른 특징에 의하면, 온-칩 디커플링 커패시턴스 구조는, 짝수 층에는 제1 종류의 메탈 라인이 형성되고, 홀수 층에는 제2 종류의 메탈 라인이 형성되는 제1 영역, 및 짝수 층에는 상기 제2 종류의 메탈 라인이 형성되고, 홀수 층에는 상기 제1 종류의 메탈 라인이 형성되는 제2 영역으로 구성되고, 상기 제1 영역의 제1 메탈 라인과 상기 제2 영역의 제1 메탈 라인은 서로 연결되고, 상기 제1 영역의 제2 메탈 라인과 상기 제2 영역의 제2 메탈 라인은 서로 연결되어 형성되고, 상기 메탈 라인이 배치되는 층과 층 사이에는 절연물질을 배치하여 상기 제1 메탈 라인과 상기 제2 메탈 라인 사이에 디커플링 커패시턴스를 형성하는 것을 특징으로 하는 반도체 장치의 IO 메탈 링을 이용하여 형성된다.
바람직하게는, 상기 온-칩 디커플링 커패시턴스 구조는, 맨 위층의 메탈 라인과 맨 아래층의 메탈 라인은 같은 종류의 메탈 라인으로 구성될 수 있다.
본 발명과 본 발명의 동작성의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
도 1은 일반적인 IO 셀의 구조를 나타낸 도이다.
도 1에서 볼 수 있듯이 각각의 IO 내에는 원활한 전원/접지 역할을 위하여 메탈 링 구조를 하고 있다. 즉, 다수의 전원(이하 power) 셀을 이루는 메탈 라인과 접지(이하 GND) 셀을 이루는 메탈 라인이 각각 교대로 배열되고, 상기 전원 셀과 접지 셀은 반도체 소자의 주의를 둘러싸는 링 구조를 갖는다.
도 2는 기존의 IO 셀의 메탈 링 구조의 단면을 나타낸 도이다.
도 2를 참조하면, 종래의 IO 메탈 링 구조는 다수의 전원 셀(22, 24)과 다수 의 접지 셀(21, 23)이 교대로 이웃하여 배열되어 있다. 각각의 전원 셀 및 접지 셀들은 절연물질을 사이에 두고 격리되어 있다.
또한, 접지 셀 및 전원 셀은 도 2에 도시된 바와 같이 비어(via; 26)를 통해 상하의 메탈 라인으로 연결된다. 따라서, 같은 위치에서 다수의 층을 형성하는 메탈 라인들은 동일한 전압을 갖는다. 즉, 한 라인은 모두 전원 전압에 연결된 메탈 라인들로 구성되고, 이웃하는 다른 라인은 모두 접지 전압에 연결되는 메탈 라인들로 구성된다. GND 메탈 라인(M6) 아래에 비어(26)를 통해 GND 메탈 라인(M5)이 연결되고, GND 메탈 라인(M5) 아래에 비어(26)를 통해 GND 메탈 라인(M4)이 연결되며, GND 메탈 라인(M4) 아래에 비어(26)를 통해 GND 메탈 라인(M3)이 적층되어 연결된다. 또한, power 메탈 라인(M6) 아래에 비어(26)를 통해 power 메탈 라인(M5)이 연결되고, power 메탈 라인(M5) 아래에 비어(26)를 통해 power 메탈 라인(M4)이 연결되며, power 메탈 라인(M4) 아래에 비어(26)를 통해 power 메탈 라인(M3)이 적층되어 연결된 구조를 갖는다.
도 3은 도 2에 도시된 기존의 IO 셀의 메탈 링 구조의 평면을 나타낸 도이다.
도 3을 참조하면, GND 메탈 라인과 power 메탈 라인이 교대로 배열되고, 동일한 종류로만 적층된 메탈 라인들이 비어(26)를 통해 연결된다.
도 2 및 도 3에서 도시된 바와 같이, 기존의 IO 메탈 링 구조의 경우 각각의 메탈 층은 비어를 통해 연결되어 있으며, 이러한 구조에서 디커플링 커패시턴스는 동일 메탈층의 메탈 링 사이의 커플링 커패시턴스(25)에 의해 구현된다.
하지만, 도 2 및 도 3에 도시된 구조에서의 커플링 커패시턴스는 수 fF 이상을 넘지 못한다.
도 4은 본 발명에 따른 IO 메탈 링 구조의 일 예를 나타낸 도이다.
도 4를 참조하면, 첫 번째 메탈층에서 좌측에는 GND 메탈 라인(41_1)이 형성되고, 우측에는 power 메탈 라인(42_1)이 형성된다. 그리고, 두 번째 메탈층에서는 상기 GND 메탈 라인(41_1)의 아래에는 power 메탈 라인(42_2)이 형성되고, 상기 power 메탈 라인(42_1)의 아래에는 GND 메탈 라인(41_2)이 형성된다.
즉, 첫 번째 메탈층에서는 접지 전압(GND)이 연결된 메탈 라인(41_1)과 전원 전압(power)이 연결된 메탈 라인(42_1)이 이웃하여 연결되고, 첫 번째 메탈층 아래의 두 번째 메탈층에서는 GND 메탈 라인(41_1) 아래에 power 메탈 라인(42_2)가 power 메탈 라인(42_1)에 연결되어 배치되고, power 메탈 라인(42_1) 아래에 GND 메탈 라인(41_2)이 GND 메탈 라인(41_1)에 연결되어 배치된다.
이때, 상기 제1 메탈층과 제2 메탈층 사이에는 절연층으로 이루어져 있어 GND 메탈 라인과 power 메탈 라인 사이에 디커플링 커패시턴스(43)가 형성된다.
GND 메탈 라인(41_1 및 41_2)과 제2 메탈 라인(42_1 및 42_2)이 첫 번째 메탈층과 두 번째 메탈층으로 상호 교차되어 연결될 때, 상호 다른 메탈 라인 상에 형성된 홈을 통해 서로 깍지낀 형상으로 교차되어 연결될 수 있다.
또한, GND 메탈 라인(41_1 및 41_2)과 power 메탈 라인(42_1 및 42_2)이 첫 번째 메탈층에서 두 번째 메탈층으로 서로 연결될 때, 상호 다른 메탈 라인과 교차되는 부분에는 상기 두 메탈 라인이 교차될 수 있도록 하는 톱니 모양의 돌출 부분 을 포함하고, 상기 메탈 라인들은 다른 메탈 라인의 톱니 모양의 함몰 부분에서 동일 메탈 라인의 톱니 모양의 돌출 부분 상에 형성된 다수의 비어(via)들을 통해 다른 층의 메탈 라인과 연결될 수 있다.
도 4에 도시된 IO 메탈 링 구조에서의 디커플링 커패시턴스는 메탈 링 사이의 평판 커패시턴스를 사용함으로써 충분히 큰 커패시턴스를 제작할 수 있다.
도 5는 도 4에 도시된 본 발명의 일 실시예에 따른 IO 메탈 링 구조의 평면도를 나타낸 도이다.
도 5를 참조하면, 첫 번째 메탈층의 GND 메탈 라인(41_1)과 power 메탈 라인(42_1)은 두 번째 메탈층의 동일 종류의 메탈 라인에 연결되기 위해 도 5에 도시된 바와 같이 톱니 모양의 돌출부를 갖고 서로 깍지를 낀 형상으로 결합된다. 그리고, 상기 메탈 라인의 톱니 모양의 돌출부를 통해 아래층 메탈층의 메탈 라인과 연결된다.
실제 IO 메탈 링 구조는 다수의 메탈 라인의 이웃하여 배열되어 있기 때문에, 도 5에 도시된 메탈 라인 구조가 서로 이웃하여 교대로 배열되는 형태를 가질 수 있다.
도 6은 도 5에 도시된 메탈 라인의 연결 구조를 나타낸 입체도이다.
도 6을 참조하면, 도 4에 도시된 GND 메탈 라인과 power 메탈 라인 중에서 이해의 용이성을 위하여 power 메탈 라인(42_1 및 42_2) 만을 도시하였다.
도 5의 GND 메탈 라인(41_1 및 41_2)도 도 6에 도시된 power 메탈 라인(42_1 및 42_2)과 동일한 구조를 갖고, 서로 대칭된 위치에서 교차하여 배치 연결된다.
도 6에 도시된 바와 같이, 첫 번째 메탈층에서의 power 메탈 라인(42_1)과 두 번째 메탈층에서의 power 메탈 라인(42_2)은 평면에서 봤을 때 동일한 위치에서 연결될 수 있도록 톱니 모양의 돌출부를 갖고, 첫 번째 메탈층과 두 번째 메탈층에서 상기 톱니 모양의 돌출부가 서로 연결된 구조를 갖는다.
따라서, 첫 번째 메탈층의 power 메탈 라인(42_1)과 두 번째 power 메탈 라인(42_2)이 서로 연결될 수 있고, 연결된 부분에 홈이 형성되어, 이 홈을 통해 동일한 형상을 갖는 GND 메탈 라인들(41_1 및 41_2)이 교차되어 연결될 수 있게 된다.
도 7은 도 4에 도시된 본 발명의 다른 실시예에 따른 IO 메탈 링 구조의 평면도를 나타낸다.
도 7을 참조하면, power 메탈 라인과 GND 메탈 라인이 첫 번째 메탈층과 두 번째 메탈층으로 연장되어 배치될 때, 서로 다른 메탈 라인이 교차되는 부분에는 두 메탈 라인이 서로 교차될 수 있도록 하는 톱니 모양의 돌출 부분을 포함하고, 메탈 라인들은 다른 메탈 라인의 톱니 모양의 함몰 부분에서 동일 메탈 라인의 톱니 모양의 돌출 부분 상에 형성된 다수의 비어(via; 71)들을 통해 다른 층의 메탈 라인과 연결된다.
즉, 도 7에 도시된 바와 같이, 첫 번째 메탈층에서의 GND 메탈 라인(41_1)은 첫 번째 메탈층에서의 power 메탈 라인(42_1)의 톱니 모양의 함몰 부분에 톱니 모양의 돌출부로 연장 배치되고, 첫 번째 메탈층에서의 power 메탈 라인(42_1)과 동일한 형상을 갖는 두 번째 메탈층의 GND 메탈 라인(41_2)과 비어(71)를 통해 상호 연결된다.
또한, 첫 번째 메탈층에서의 power 메탈 라인(42_1)은 첫 번째 메탈층에서의 GND 메탈 라인(41_1)의 톱니 모양의 함몰 부분에 톱니 모양의 돌출부로 연장 배치되고, 첫 번째 메탈층에서의 GND 메탈 라인(41_1)과 동일한 형상을 갖는 두 번째 메탈층의 power 메탈 라인(42_2)과 비어(71)를 통해 상호 연결된다.
도 8은 도 7에 도시된 메탈 라인의 연결 구조를 나타낸 입체도이다.
도 8을 참조하면, 도 4에 도시된 GND 메탈 라인과 power 메탈 라인 중에서 이해의 용이성을 위하여 power 메탈 라인(42_1 및 42_2) 만을 도시하였다.
도 7의 GND 메탈 라인(41_1 및 41_2)도 도 8에 도시된 power 메탈 라인(42_1 및 42_2)과 동일한 구조를 갖고, 서로 대칭된 위치에서 교차하여 배치 연결된다.
도 8에 도시된 바와 같이, 첫 번째 메탈층에서의 power 메탈 라인(42_1)과 두 번째 메탈층에서의 power 메탈 라인(42_2)은 평면에서 봤을 때 동일한 위치에서 연결될 수 있도록 톱니 모양의 돌출부를 갖고, 첫 번째 메탈층의 power 메탈 라인(42_1)과 두 번째 메탈층에서의 power 메탈 라인(42_2)이 상기 톱니 모양의 돌출부에서 비어(71)를 통해 연결된 구조를 갖는다.
따라서, 첫 번째 메탈층의 power 메탈 라인(42_1)과 두 번째 power 메탈 라인(42_2)이 서로 연결될 수 있고, 상기 power 메탈 라인(42_1 및 42_2)의 톱니 모양으로 인해 형성된 빈 공간을 통해 동일한 방식으로 GND 메탈 라인들(41_1 및 41_2)이 교차되어 연결될 수 있게 된다.
도 9는 본 발명에 따른 IO 메탈 링 구조의 다른 실시예를 나타낸 단면도이 다.
도 9에 도시된 실시예에서는, 제1 메탈층의 좌측에 GND 메탈 라인(91_1)이 형성되고, 그 아래의 제2 메탈층에 power 메탈 라인(92_2)이 형성되고, 그 아래의 제3 메탈층에 다시 GND 메탈 라인(91_3)이 형성되어, 두 GND 메탈 라인(91_1 및 91_3) 사이에 하나의 power 메탈 라인(92_2)이 삽입되는 구조를 통해 더 큰 디커플링 커패시턴스(93)가 형성될 수 있다.
또한, 제1 메탈층의 우측에 power 메탈 라인(92_1)이 형성되고, 그 아래의 제2 메탈층에 GND 메탈 라인(91_2)이 형성되고, 그 아래의 제3 메탈층에 다시 power 메탈 라인(92_3)이 형성되고, 두 power 메탈 라인(92_1 및 92_3) 사이에 하나의 GND 메탈 라인(92_1)이 삽입되는 구조를 갖는다.
이때, 제1 메탈층, 제2 메탈층 및 제3 메탈층 사이에는 절연층으로 구성된다.
이때, GND 메탈 라인들(91_1, 91_2, 및 91_3)과, power 메탈 라인들(92_1, 92_2, 및 92_3)이 상호 교차 연결되는 부분에서는, 상호 다른 메탈 라인 상에 형성된 홈 또는 톱니 모양의 빈 공간을 통해 상호 깍지낀 형상으로 교차되어 연결될 수 있다.
또한, GND 메탈 라인들(91_1, 91_2, 및 91_3)과, power 메탈 라인들(92_1, 92_2, 및 92_3)이 상호 교차 연결될 때, 상호 교차 연결되기 위해, 상호 다른 메탈 라인이 교차되는 부분에는 상기 두 메탈 라인이 교차될 수 있도록 하는 톱니 모양의 돌출 부분을 포함하고, 상기 메탈 라인들은 다른 메탈 라인의 톱니 모양의 함몰 부분에서 동일 메탈 라인의 톱니 모양의 돌출 부분 상에 형성된 다수의 비어(via)들을 통해 다른 층의 메탈 라인과 연결될 수 있다.
도 9에 도시된 IO 메탈 링 구조를 통해 큰 수십 fF 이상의 커패시턴스를 쉽게 제작할 수 있다.
도 10은 도 9에 도시된 IO 메탈 링 구조를 나타낸 입체도이다.
도 10은 도 9에 도시된 IO 메탈 링 구조 단면도에서 power 메탈 라인(92_1, 92_2 및 92_3) 만을 나타내었다. GND 메탈 라인(91_1, 91_2 및 91_3)도 도 10의 power 메탈 라인의 연결 구조와 동일한 구조를 갖고, power 메탈 라인의 연결 부분의 빈 공간을 통해 상호 교차되어 연결된다.
도 10에 도시된 바와 같이, 제1 메탈층에서의 power 메탈 라인(92_1)과 제2 메탈층에서의 power 메탈 라인(92_2) 및 제3 메탈층에서의 power 메탈 라인(92_3)은 평면에서 봤을 때 동일한 위치에서 연결될 수 있도록 톱니 모양의 돌출부를 갖고, 제1 메탈층, 제2 메탈층 및 제3 메탈층에서의 상기 톱니 모양의 돌출부가 서로 연결된 구조를 갖는다.
따라서, 제1 메탈층의 power 메탈 라인(92_1)과 제2 메탈층의 power 메탈 라인(92_2) 및 제3 메탈층의 power 메탈 라인(92_3)이 서로 연결될 수 있고, 연결된 부분에 홈이 형성되어, 이 홈을 통해 동일한 형상을 갖는 GND 메탈 라인들(91_1, 91_2 및 91_3)이 교차되어 연결될 수 있게 된다.
도 11은 도 9에 도시된 IO 메탈 링 구조의 다른 실시예를 나타낸 입체도이다.
도 11을 참조하면, 도 9에 도시된 GND 메탈 라인과 power 메탈 라인 중에서 이해의 용이성을 위하여 power 메탈 라인(92_1, 92_2, 및 92_3) 만을 도시하였다.
도 9의 GND 메탈 라인(91_1, 91_2 및 91_3)도 도 11에 도시된 power 메탈 라인(92_1, 92_2, 및 92_3)과 동일한 구조를 갖고, 서로 대칭된 위치에서 교차하여 배치 연결된다.
도 11을 참조하면, power 메탈 라인과 GND 메탈 라인이 제1 메탈층, 제2 메탈층 및 제3 메탈층으로 연장되어 배치될 때, 서로 다른 메탈 라인이 교차되는 부분에는 두 메탈 라인이 서로 교차될 수 있도록 하는 톱니 모양의 돌출 부분을 포함하고, 메탈 라인들은 다른 메탈 라인의 톱니 모양의 함몰 부분에서 동일 메탈 라인의 톱니 모양의 돌출 부분 상에 형성된 다수의 비어(via; 71)들을 통해 다른 층의 메탈 라인과 연결된다.
제1 메탈층에서의 power 메탈 라인(92_1)과 제2 메탈층에서의 power 메탈 라인(92_2) 및 제3 메탈층에서의 power 메탈 라인(92_3)은 평면에서 봤을 때 동일한 위치에서 연결될 수 있도록 톱니 모양의 돌출부를 갖고, 제1 메탈층의 power 메탈 라인(92_1)과 제2 메탈층에서의 power 메탈 라인(92_2) 및 제3 메탈층에서의 power 메탈 라인(92_3)이 도 11에 도시된 바와 같이 상기 톱니 모양의 돌출부에서 비어(71)를 통해 상호 연결된다.
따라서, 제1 메탈층의 power 메탈 라인(92_1)과 제2 메탈층의 power 메탈 라인(92_2) 및 제3 메탈층의 power 메탈 라인(92_3)이 서로 연결될 수 있다. 또한, 상기 power 메탈 라인(92_1, 92_2, 및 92_3)의 톱니 모양 구조로 인해 형성된 빈 공간을 통해 동일한 구조를 갖는 GND 메탈 라인들(91_1, 91_2 및 91_3)이 교차되어 연결될 수 있게 된다.
도 12는 본 발명의 또 다른 실시예에 따른 IO 메탈 링 구조를 나타낸 도이다.
도 12를 참조하면, 도 9에 도시된 IO 메탈 링 구조에 비어(121, 122)를 통해 동일 종류의 메탈 라인이 형성된 메탈층을 더 포함한 구조가 도시된다.
즉, 제3 메탈층의 GND 메탈 라인(91_3) 아래에 제 4 메탈층의 GND 메탈 라인(91_4)이 비어(121)를 통해 연결되고, 제3 메탈층의 power 메탈 라인(92_3) 아래에 제4 메탈층의 GND 메탈 라인(92_4)이 비어(122)를 통해 연결된다.
도 13은 도 12의 변형예를 나타낸 도이다.
도 13을 참조하면, 도 12의 IO 메탈 링 구조에 비어(121, 122)를 통해 동일 종류의 메탈 라인이 형성된 메탈층을 더 포함한 구조가 도시된다.
즉, 제4 메탈층의 GND 메탈 라인(91_4) 아래에 제 5 메탈층의 GND 메탈 라인(91_5)이 비어(121)를 통해 연결되고, 제4 메탈층의 power 메탈 라인(92_4) 아래에 제5 메탈층의 GND 메탈 라인(92_5)이 비어(122)를 통해 연결된다.
도 14는 도 12의 다른 변형예를 나타낸 도이다.
도 14에 도시된 IO 메탈 링 구조는, 좌측 메탈 링의 홀수 층에는 GND 메탈 라인(91_1, 91_3, 91_5)이 형성되고, 짝수 층에는 power 메탈 라인(92_2, 92_4)이 형성되며, 우측 메탈 링의 홀수 층에는 power 메탈 라인(92_1, 92_3, 92_5)이 형성되고, 짝수 층에는 GND 메탈 라인(91_2, 91_4)이 형성된다. 그리고, 상기 GND 메 탈 라인들(91_1 내지 91_5)은 서로 모두 연결되고, power 메탈 라인들(92_1 내지 92_5)도 서로 모두 연결되어 배치된다. 그리고, 상기 메탈 라인이 배치되는 층과 층 사이에는 절연물질을 배치하여 상기 GND 메탈 라인과 power 메탈 라인 사이에 디커플링 커패시턴스를 형성한다.
도 12 내지 도 14에 도시된 IO 메탈 링 구조는 도 4 또는 도 9에 도시된 IO 메탈 링 구조에 비해, 더 많은 메탈층을 사용함으로써 더 큰 커패시턴스를 얻을 수 있다.
한편, 도 4 내지 도 14에 도시된 본 발명의 실시예에서, 가장 위의 메탈층과 가장 아래의 메탈층은 동일한 power 또는 GND 메탈 라인으로 구성되어야 반도체 칩의 내부 장치와 원활한 연결이 가능하다.
예를 들어, 도 9, 및 도 12 내지 도 14에 도시된 단면도를 살펴보면, 우측에 도시된 메탈 링 구조에서는 맨 위 메탈층과 맨 아래 메탈층에는 동일한 종류인 GND 메탈 라인이 형성되고, 좌측에 도시된 메탈 링 구조에서는 맨 위 메탈층과 맨 아래 메탈층에는 동일한 종류인 power 메탈 라인이 형성된다.
도 15는 도 14에 도시된 IO 메탈 링 구조의 평면도를 나타낸 도이다.
도 15를 참조하면, 제1 메탈층의 GND 메탈 라인(91_1)과 power 메탈 라인(92_1)은 제2 메탈층의 동일 종류의 메탈 라인에 연결되기 위해 도 15에 도시된 바와 같이 톱니 모양의 돌출부를 갖고 서로 깍지를 낀 형상으로 결합된다. 그리고, 상기 메탈 라인의 톱니 모양의 돌출부를 통해 아래층 메탈층의 메탈 라인과 연결된다.
또한, 서로 다른 메탈 라인이 서로 교차하여 연결되지 않고 바깥쪽으로 우회하여 연결되는 경우에는, 제2 메탈층의 power 메탈 라인(92_2)은 제3 메탈층의 GND 메탈 라인(91_3)을 바깥 부분으로 우회하여 제4 메탈층의 power 메탈 라인(92_4)으로 연결된다. 마찬가지로, 제2 메탈층의 GND 메탈 라인(91_2)은 제3 메탈층의 power 메탈 라인(92_3)을 바깥 부분으로 우회하여 제4 메탈층의 GND 메탈 라인(91_4)으로 연결된다. 그 결과, 메탈 라인은 □ 구조 또는 ⊂ 구조 또는 ⊃ 구조로 형성되어 다른 종류의 메탈 라인을 둘러 쌀 수 있다.
도 16은 도 14에 도시된 IO 메탈 링 구조의 다른 실시예를 나타낸 평면도이다.
도 16를 참조하면, 제1 메탈층의 GND 메탈 라인(91_1)과 power 메탈 라인(92_1)은 제2 메탈층의 동일 종류의 메탈 라인에 연장되어 배치될 때, 서로 다른 메탈 라인이 교차되는 부분에는 두 메탈 라인이 서로 교차될 수 있도록 하는 톱니 모양의 돌출 부분을 포함하고, 메탈 라인들은 다른 메탈 라인의 톱니 모양의 함몰 부분에서 동일 메탈 라인의 톱니 모양의 돌출 부분 상에 형성된 다수의 비어(via; 161)들을 통해 다른 층의 메탈 라인과 연결된다.
또한, 도 15에서와 같이, 서로 다른 메탈 라인이 교차하지 않고 바깥쪽으로 우회하여 연결되는 경우에는, 제2 메탈층의 power 메탈 라인(92_2)은 제3 메탈층의 GND 메탈 라인(91_3)을 바깥 부분으로 우회하여 제4 메탈층의 power 메탈 라인(92_4)으로 연결된다. 마찬가지로, 제2 메탈층의 GND 메탈 라인(91_2)은 제3 메탈층의 power 메탈 라인(92_3)을 바깥 부분으로 우회하여 제4 메탈층의 GND 메탈 라인(91_4)으로 연결된다. 그 결과, 메탈 라인은 □ 구조 또는 ⊂ 구조 또는 ⊃ 구조로 형성되어 다른 종류의 메탈 라인을 둘러 쌀 수 있다.
크기가 다른 디커플링 커패시턴스는 도 4, 도 9, 및 도 12 내지 도 14에 도시된 바와 같이 제작할 수 있다. 여기에 사용자가 원하는 정확한 디커플링 커패시턴스의 크기는 도 17(a) 및 도 17(b)에 도시된 구조를 통해 얻을 수 있다.
도 17(a)는 본 발명의 다른 실시예에 따른 IO 메탈 링 구조의 정면도를 나타내며, 도 17(b)는 도 17(a)에 도시된 IO 메탈 링 구조의 단면도를 나타낸다.
도 17(a) 및 17(b)를 참조하면, 만약 메탈층 사이의 거리가 T 로서 일정하다면, 디커플링 커패시턴스는 다음 식으로 표현된다.
Figure 112004044824448-pat00001
lf 는 도 17(a)의 정면도에서의 power 메탈 라인의 폭이며, lc 는 도 17(b)의 단면도에서의 power 메탈 라인의 폭을 나타낸다. 수학식 1에서 T는 주어진 공정에서 일정한 값을 나타내기 때문에 lf 와 lc 의 조절을 통해 원하는 디커플링 커패시턴스 값을 얻을 수 있다.
도 18은 풀 칩에서의 IO 메탈 링 구조를 나타낸 단면도이다.
도 1 내지 도 17은 단일 IO 셀에 대해서만 설명하였지만, 본 발명은 상술한 단일 IO 셀들을 이용하면 풀 칩(full chip)에서의 IO 메탈 링에 대해서도 적용할 수 있다.
도 18을 참조하면, 도 18 (a)는 연속하는 IO 셀에서 가운데 부분에 형성되는 단일 IO 셀을 나타내며, 도 18 (b)는 연속하는 IO 셀에서 양 쪽 끝 부분에 형성되는 단일 IO 셀을 나타낸다. 또한, 도 18 (c)는 상기 도 18(a) 및 도 18(b)를 이용하여 연속하는 IO 셀에서 본 발명에 따른 메탈 링 구조를 이용할 수 있다.
도 18 에 도시된 IO 메탈 링 구조를 이용하면, 단일 IO 셀을 통해 커패시터를 형성하는 것보다 더 큰 커패시터를 형성할 수 있게 된다.
본 발명은 도면에 도시된 일 실시예를 참고로 설명되었으나, 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.
본 발명에 따른 반도체 칩의 IO 메탈 링 구조에 따르면, 충분한 크기를 갖는 디커플링 커패시턴스를 제공할 수 있고, 메탈 링의 폭을 조절하여 원하는 크기의 디커플링 커패시턴스를 제공할 수 있다.

Claims (22)

  1. 전원 전압이 연결된 다수의 메탈 라인과 접지 전압이 연결된 다수의 메탈 라인이 교차로 연결된 반도체 장치의 IO 메탈 링(IO metal ring) 구조에 있어서,
    제1 메탈층에 전원 전압이 연결된 다수의 제1 메탈 라인과 접지 전압이 연결된 다수의 제2 메탈라인이 이웃하여 배열되며,
    상기 제1 메탈층 상의 상기 제1 메탈 라인 아래의 제2 메탈층에는 상기 제2 메탈라인이 연결 배치되고, 상기 제1 메탈층 상의 상기 제2 메탈 라인 아래의 상기 제2 메탈층에는 상기 제1 메탈라인이 연결 배치되고,
    상기 제1 메탈층과 상기 제2 메탈층 사이에는 절연물질을 배치하여 상기 제1 메탈 라인과 상기 제2 메탈 라인 사이에 디커플링 커패시턴스를 형성하는 것을 특징으로 IO 메탈 링 구조.
  2. 제 1 항에 있어서,
    상기 제1 메탈 라인과 상기 제2 메탈 라인은 상기 제1 메탈층과 상기 제2 메탈층으로 연결될 때 상호 다른 메탈 라인 상에 형성된 홈을 통해 서로 깍지낀 형상으로 교차되어 연결되는 것을 특징으로 하는 IO 메탈 링 구조.
  3. 제 1 항에 있어서,
    상기 제1 메탈 라인과 상기 제2 메탈 라인은 상기 제1 메탈층과 상기 제2 메탈층으로 연결될 때, 상기 서로 다른 메탈 라인이 교차되는 부분에는 상기 제1 메탈 라인과 상기 제2 메탈 라인이 상호 교차될 수 있도록 하는 톱니 모양의 돌출 부분을 포함하고,
    상기 메탈 라인들은 다른 메탈 라인의 톱니 모양의 함몰 부분에서 동일 메탈 라인의 톱니 모양의 돌출 부분 상에 형성된 다수의 비어(via)들을 통해 다른 층의 메탈 라인과 연결되는 것을 특징으로 하는 IO 메탈 링 구조.
  4. 제 1 항에 있어서,
    상기 제1 메탈 라인과 상기 제2 메탈 라인의 메탈 라인 구조를 갖는 다수의 메탈 라인들이 서로 이웃하여 교대로 배열되는 것을 특징으로 하는 IO 메탈 링 구조.
  5. 제 1 항에 있어서,
    상기 제2 메탈 라인이 형성된 상기 제2 메탈층 아래의 제3 메탈층에는 상기 제1 메탈 라인이 상기 제1 메탈층의 상기 제1 메탈 라인에 연결되어 배치되고,
    상기 제1 메탈 라인이 형성된 상기 제2 메탈층 아래의 상기 제3 메탈층에는 상기 제2 메탈 라인이 상기 제1 메탈층의 상기 제2 메탈 라인에 연결되어 배치되는 것을 특징으로 하는 IO 메탈 링 구조.
  6. 제 5 항에 있어서,
    상기 제2 메탈층에 있는 제1 메탈 라인 또는 제2 메탈 라인을 둘러싸는 상기 제1 메탈층 및 상기 제3 메탈층의 제1 메탈 라인 또는 제2 메탈 라인은 □ 구조 또는 ⊂ 구조 또는 ⊃ 구조로 형성되는 것을 특징으로 하는 IO 메탈 링 구조.
  7. 제 5 항에 있어서,
    상기 제3 메탈층 아래에 메탈 라인이 배열된 다수의 메탈층을 포함하고, 상기 제3 메탈층에 형성된 메탈 라인들은 상기 제3 메탈층 아래의 메탈층에 형성된 메탈 라인들과 비어를 통해 연결되는 것을 특징으로 하는 IO 메탈 링 구조.
  8. 제 5 항에 있어서,
    상기 제1 메탈 라인 및 상기 제2 메탈 라인의 폭과 길이의 조정을 통해 소정의 디커플링 커패시턴스가 조절되는 것을 특징으로 하는 IO 메탈 링 구조.
  9. 짝수 층에는 제1 종류의 메탈 라인이 형성되고, 홀수 층에는 제2 종류의 메탈 라인이 형성되는 제1 영역; 및
    짝수 층에는 상기 제2 종류의 메탈 라인이 형성되고, 홀수 층에는 상기 제1 종류의 메탈 라인이 형성되는 제2 영역으로 구성되고,
    상기 제1 영역의 제1 메탈 라인과 상기 제2 영역의 제1 메탈 라인은 서로 연결되고, 상기 제1 영역의 제2 메탈 라인과 상기 제2 영역의 제2 메탈 라인은 서로 연결되어 배치되고,
    상기 메탈 라인이 배치되는 층과 층 사이에는 절연물질을 배치하여 상기 제1 메탈 라인과 상기 제2 메탈 라인 사이에 디커플링 커패시턴스를 형성하는 것을 특징으로 하는 IO 메탈 링 구조를 갖는 반도체 소자.
  10. 제 9 항에 있어서,
    상기 제1 종류의 메탈 라인에는 전원 전압에 연결되고, 상기 제2 종류의 메탈 라인에는 접지 전압이 연결되는 것을 특징으로 하는 IO 메탈 링 구조를 갖는 반도체 소자.
  11. 제 10 항에 있어서,
    상기 제1 영역과 상기 제2 영역은 이웃하여 배치되는 것을 특징으로 하는 IO 메탈 링 구조를 갖는 반도체 소자.
  12. 제 11 항에 있어서,
    상기 서로 다른 메탈 라인이 교차되는 부분에는 상기 두 메탈 라인이 서로 교차될 수 있도록 하는 홈을 구비하고,
    상기 메탈 라인들은 다른 메탈 라인 상에 형성된 홈을 통해 다른 층의 메탈 라인과 연결되는 것을 특징으로 하는 IO 메탈 링 구조를 갖는 반도체 소자.
  13. 제 11 항에 있어서,
    상기 서로 다른 메탈 라인이 교차되는 부분에는 상기 두 메탈 라인이 서로 교차될 수 있도록 하는 톱니 모양의 돌출 부분을 포함하고,
    상기 메탈 라인들은 다른 메탈 라인의 톱니 모양의 함몰 부분에서 동일 메탈 라인의 톱니 모양의 돌출 부분 상에 형성된 다수의 비어(via)들을 통해 다른 층의 메탈 라인과 연결되는 것을 특징으로 하는 IO 메탈 링 구조를 갖는 반도체 소자.
  14. 제 11 항에 있어서,
    상기 메탈 라인들이 다른 메탈 라인을 우회하여 연결되는 경우 상기 다른 메탈 라인은 ⊃ 또는 ⊂ 형상으로 형성되어 다른 층의 메탈 라인에 연결되는 것을 특징으로 하는 IO 메탈 링 구조를 갖는 반도체 소자.
  15. 제 9 항에 있어서,
    상기 제1 메탈 라인과 상기 제2 메탈 라인의 메탈 라인 구조를 갖는 다수의 메탈 라인들이 서로 이웃하여 교대로 배열되는 것을 특징으로 하는 IO 메탈 링 구조를 갖는 반도체 소자.
  16. 제 9 항에 있어서,
    상기 다른 종류의 메탈 라인을 둘러싸는 메탈 라인은 □ 구조로 형성되고, 상기 □ 구조의 상기 메탈 라인 내부에 상기 다른 종류의 메탈 라인이 배치되는 것을 특징으로 하는 IO 메탈 링 구조를 갖는 반도체 소자.
  17. 제 9 항에 있어서,
    상기 다른 종류의 메탈 라인을 둘러싸는 메탈 라인은 ⊂ 구조 또는 ⊃ 구조로 형성되고, 상기 ⊂ 구조 또는 ⊃ 구조의 상기 메탈 라인 내부에 상기 다른 종류 의 메탈 라인이 배치되는 것을 특징으로 하는 IO 메탈 링 구조를 갖는 반도체 소자.
  18. 제 9 항에 있어서,
    상기 반도체 소자는 상기 IO 메탈 링 구조 아래에 층층이 배열된 다수의 메탈 라인 층을 더 포함하고, 상기 메탈 라인들은 위의 층에 배열된 메탈 라인과 비어를 통해 연결되어 같은 종류의 메탈 라인으로 구성되는 것을 특징으로 하는 IO 메탈 링 구조를 갖는 반도체 소자.
  19. 제 9 항에 있어서,
    상기 제1 메탈 라인 및 상기 제2 메탈 라인의 폭과 길이의 조정을 통해 소정의 디커플링 커패시턴스가 조절되는 것을 특징으로 하는 IO 메탈 링 구조를 갖는 반도체 소자.
  20. 제 9 항에 있어서,
    상기 IO 메탈 링 구조는 상기 제1 영역 및 상기 제2 영역 옆으로 상기 제1 영역과 상기 제2 영역과 유사한 구성을 갖는 다수의 메탈 라인 형성 영역을 더 포함하고, 상기 각 영역들은 이웃하는 영역과 반대되는 메탈 라인 배치를 갖는 것을 특징으로 하는 IO 메탈 링 구조를 갖는 반도체 소자.
  21. 짝수 층에는 제1 종류의 메탈 라인이 형성되고, 홀수 층에는 제2 종류의 메탈 라인이 형성되는 제1 영역; 및
    짝수 층에는 상기 제2 종류의 메탈 라인이 형성되고, 홀수 층에는 상기 제1 종류의 메탈 라인이 형성되는 제2 영역으로 구성되고,
    상기 제1 영역의 제1 메탈 라인과 상기 제2 영역의 제1 메탈 라인은 서로 연결되고, 상기 제1 영역의 제2 메탈 라인과 상기 제2 영역의 제2 메탈 라인은 서로 연결되어 형성되고,
    상기 메탈 라인이 배치되는 층과 층 사이에는 절연물질을 배치하여 상기 제1 메탈 라인과 상기 제2 메탈 라인 사이에 디커플링 커패시턴스를 형성하는 것을 특징으로 하는 반도체 장치의 IO 메탈 링을 이용한 온-칩 디커플링 커패시턴스 구조.
  22. 제 21 항에 있어서,
    상기 온-칩 디커플링 커패시턴스 구조는, 맨 위층의 메탈 라인과 맨 아래층의 메탈 라인은 같은 종류의 메탈 라인으로 구성되는 것을 특징으로 하는 온-칩 디커플링 커패시턴스 구조.
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