JP4025044B2 - 半導体集積回路装置 - Google Patents
半導体集積回路装置 Download PDFInfo
- Publication number
- JP4025044B2 JP4025044B2 JP2001297047A JP2001297047A JP4025044B2 JP 4025044 B2 JP4025044 B2 JP 4025044B2 JP 2001297047 A JP2001297047 A JP 2001297047A JP 2001297047 A JP2001297047 A JP 2001297047A JP 4025044 B2 JP4025044 B2 JP 4025044B2
- Authority
- JP
- Japan
- Prior art keywords
- cell
- chip
- semiconductor integrated
- integrated circuit
- cells
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 239000004065 semiconductor Substances 0.000 title claims description 80
- 230000002093 peripheral effect Effects 0.000 claims description 12
- 230000000694 effects Effects 0.000 description 11
- 230000010354 integration Effects 0.000 description 4
- 239000000470 constituent Substances 0.000 description 3
- 239000002184 metal Substances 0.000 description 2
- 230000006378 damage Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 230000002265 prevention Effects 0.000 description 1
- 238000004904 shortening Methods 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
- 239000000758 substrate Substances 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/50—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor for integrated circuit devices, e.g. power bus, number of leads
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
- H01L21/60—Attaching or detaching leads or other conductive members, to be used for carrying current to or from the device in operation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/151—Die mounting substrate
- H01L2924/1517—Multilayer substrate
- H01L2924/15172—Fan-out arrangement of the internal vias
- H01L2924/15173—Fan-out arrangement of the internal vias in a single layer of the multilayer substrate
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Semiconductor Integrated Circuits (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Description
【０００１】
【発明の属する技術分野】
本発明は、半導体チップの全体にパッドを配置し、半導体チップとパッケージとを接続するフリップチップ型の半導体集積回路装置に関する。
【０００２】
【従来の技術】
従来から、半導体チップの全体にパッドを配置し、半導体チップとパッケージとを接続するフリップチップ型の半導体集積回路装置が提供されている。
【０００３】
図１６は、第１の従来技術によるフリップチップ型の半導体集積回路装置の平面図を示す。図１７は、図１６に示す半導体集積回路装置の一部拡大図を示す。尚、図１６では配線を省略している。以下に、第１の従来技術によるフリップチップ型の半導体集積回路装置について説明する。
【０００４】
図１６に示すように、チップ１１の全体にパッケージ（図示せず）と電気的に接続するためのパッド（又はバンプ）１２が配置され、チップ１１の周辺に沿って矩形形状のＩＯセル１３が配置されている。ここで、チップ１１の中央部に配置されたパッド１２は、電源電圧及びグランド電位を内部回路に供給するために使われ、チップ１１の周辺部に配置されたパッド１２は、ＩＯセル１３への信号供給、電源電圧及びグランド電位の供給のために使われる。また、チップ１１の中央部側のＩＯセル１３の端部には、チップ１１の内部回路に接続する内部信号端子１３ａが設けられ、チップ１１の周辺部側のＩＯセル１３の端部には、パッド１２に接続する外部信号端子１３ｂが設けられる。
【０００５】
図１７に示すように、パッド１２間の距離は、一般的なＩＯセル１３のサイズと比較して長いので、１列のＩＯセル１３に対して複数列のパッド１２を割り当てることになる。そして、パッド１２とＩＯセル１３の外部信号端子１３ｂとは、配線１５で接続される。この配線１５は、最も厚い配線層である最上層の１層のみ、あるいはその１層下を加えた２層からなる。また、チップ１１の中央部のパッド１２は、電源に接続する電源配線１７、グランドに接続するグランド配線１８がそれぞれ接続される。
【０００６】
しかしながら、上記第１の従来技術では、入出力信号の数の増加に伴って信号端子の数を増やす必要が生じた場合、ＩＯセル１３はチップ１１の周辺に沿って配置されているため、チップ１１のサイズを大きくして配置できるＩＯセル１３の数を増やさなければならない。そこで、チップ１１のサイズを大きくすることなく、信号端子の数を増やすために、次のような第２の従来技術が提案されている。
【０００７】
図１８は、第２の従来技術によるフリップチップ型の半導体集積回路装置の平面図を示す。図１９は、図１８に示す半導体集積回路装置の一部拡大図を示す。尚、図１８では配線を省略している。以下に、第２の従来技術によるフリップチップ型の半導体集積回路装置について説明する。
【０００８】
図１８に示すように、第１の従来技術と同様に、チップ１１の全体にパッケージ（図示せず）と電気的に接続するためのパッド１２が配置され、チップ１１の周辺に沿って矩形形状の第１のＩＯセル１３が配置されている。さらに、第１のＩＯセル１３の内側に第２のＩＯセル１４が配置されている。これにより、チップ１１のサイズを大きくすることなく、第１の従来技術の場合よりも多くのＩＯセル１３、１４を配置でき、信号端子の数を増やすことができる。
【０００９】
しかしながら、上記第２の従来技術では、図１９に示すように、チップ１１の中央部のパッド１２と第２のＩＯセル１４とを接続する第２の配線１６が長くなり、この部分の第２の配線１６の抵抗及び容量が増加してしまう問題が生じる。加えて、第２のＩＯセル１４とパッド１２とを接続する第２の配線１６と、第１のＩＯセル１３とパッド１２とを接続する第１の配線１５とが、第２のＩＯセル１４上のパッド１２間の狭い領域で混雑してしまう。このような狭い領域に複数の配線１５、１６が混雑していると、特に、配線１５、１６を金属配線の最上層の１層のみで形成した場合、十分な幅の配線１５、１６を形成することができないという問題も生じる。
【００１０】
【発明が解決しようとする課題】
以上のように、上記第１及び第２の従来技術では、ＩＯセル１３、１４の数を増やしつつ、配線１５、１６の長さを短縮することや配線１５、１６の混雑を緩和することは困難であった。
【００１１】
本発明は上記課題を解決するためになされたものであり、その目的とするところは、配線長を短縮し、配線の混雑を緩和することが可能な半導体集積回路装置を提供することにある。
【００１２】
【課題を解決するための手段】
本発明は、前記目的を達成するために以下に示す手段を用いている。
【００１３】
本発明の第１の視点による半導体集積回路装置は、チップと、前記チップの全体に配置された接続部材と、前記チップの周辺に配置された第１のＩＯセルと、前記第１のＩＯセルの内側に配置された第２のＩＯセルと、前記第１のＩＯセルの前記チップの中央側の端部に設けられ、前記チップの内部回路に接続する第１の端子と、前記第１のＩＯセルの前記チップの周辺側の端部に設けられ、前記接続部材に接続する第２の端子と、前記第２のＩＯセルの前記チップの周辺側の端部に設けられ、前記チップの内部回路に接続する第３の端子と、前記第２のＩＯセルの前記チップの中央側の端部に設けられ、前記接続部材に接続する第４の端子とを具備する。
【００１４】
【発明の実施の形態】
本発明の実施の形態は、半導体チップの全体にパッドを配置し、半導体チップとパッケージとを接続するフリップチップ型の半導体集積回路装置に関するものである。
【００１５】
本発明の実施の形態を以下に図面を参照して説明する。この説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。
【００１６】
［第１の実施形態］
第１の実施形態は、外側のＩＯセルと内側のＩＯセルとの内部信号端子が向き合うように配置することを特徴とする。
【００１７】
図１は、本発明の第１の実施形態に係る半導体集積回路装置の平面図を示す。図２は、図１に示すＩＯセルの拡大図を示す。図３は、図１に示す半導体集積回路装置の一部拡大図を示す。尚、図１では配線を省略している。以下に、第１の実施形態に係るフリップチップ型の半導体集積回路装置について説明する。
【００１８】
図１、図２に示すように、チップ１１の全体に、パッケージ（図示せず）と電気的に接続するための複数のパッド（又はバンプ等の接続部材）１２が格子状に配置されている。また、チップ１１の周辺に沿って矩形形状の第１のＩＯセル１３が配置され、この第１のＩＯセル１３の内側に第２のＩＯセル１４が配置されている。そして、第１のＩＯセル１３は複数個からなり、この複数個からなる第１のＩＯセル１３はチップ１１の各辺において各々が隣接して配置される。同様に、第２のＩＯセル１４は複数個からなり、この複数個からなる第２のＩＯセル１４はチップ１１の各辺において各々が隣接して配置される。
【００１９】
ここで、第１のＩＯセル１３では、チップ１１の中央部側の端部にチップ１１の内部回路に接続する内部信号端子１３ａが設けられ、チップ１１の周辺部側の端部にパッド１２に接続する外部信号端子１３ｂが設けられる。一方、第２のＩＯセル１４では、チップ１１の周辺部側の端部にチップ１１の内部回路に接続する内部信号端子１４ａが設けられ、チップ１１の中央部側の端部にパッド１２に接続する外部信号端子１４ｂが設けられる。すなわち、第１のＩＯセル１３の向きと第２のＩＯセル１４の向きとが反対になっているため、第１のＩＯセル１３の内部信号端子１３ａと第２のＩＯセル１４の内部信号端子１４ａとが、向き合うようになっている。
【００２０】
図３に示すように、チップ１１の周辺部のパッド１２（例えば、チップ１１の周辺の１列目から５列目までのパッド１２）は、第１のＩＯセル１３の外部信号端子１３ｂに第１の配線１５で接続される。また、第１のＩＯセル１３の外部信号端子１３ｂに接続するパッド１２より内側のパッド１２（例えば、６列目から１０列目までのパッド１２）は、第２のＩＯセル１４の外部信号端子１４ｂに第２の配線１６で接続される。これらの配線１５、１６は、最も厚い配線層である最上層の１層のみ、あるいはその１層下を加えた２層からなる。このように、第１及び第２のＩＯセル１３、１４の近傍に配置されたパッド１２は、外部信号や、電源電圧及びグランド電位をＩＯセル１３、１４へ供給するために使われる。尚、チップ１１の中央部に配置されたパッド１２は、電源電圧やグランド電位を内部回路へ供給するために使われる。
【００２１】
上記第１の実施形態によれば、第２の従来技術に比べて、第２のＩＯセル１４の長さ分だけ、第２の配線１６の長さを短縮することができる。従って、配線長の延長に伴って配線抵抗及び配線容量が増加してしまうという問題が回避できる。
【００２２】
また、第２のＩＯセル１４の外部信号端子１４ｂはチップ１１の内部側に設けてあるため、パッド１２と第２のＩＯセル１４を接続する際、第２の配線１６を第２のＩＯセル１４を跨いで延在させる必要がなくなる。このため、第１及び第２の配線１５、１６が第２のＩＯセル１４上で混雑することを緩和できる。これにより、第１及び第２の配線１５、１６を金属配線の最上層の１層のみで形成した場合であっても、第１及び第２の配線１５、１６を所望する十分な幅で形成することができるという効果も得られる。
【００２３】
以上のように、本発明の第１の実施形態によれば、良好な電気的特性と高い集積度を両立させた半導体集積回路装置を実現できる。
【００２４】
尚、図４、図５に示すように、第１及び第２のＩＯセル１３、１４の端子を同方向に向けて配置しても、第２のＩＯセル１４をチップ１１の中央に寄せて配置すれば、上記第１の実施形態と同様に、配線長の短縮と配線混雑の緩和という効果を得ることは可能である。しかし、この構造の場合、チップ１１の中央部における内部回路のための内部回路領域２０が減少してしまう。従って、図４及び図５に示す構造と比べて、図１乃至図３に示す構造は、チップ１１の内部回路領域２０を広く確保できるという効果も有する。
【００２５】
［第２の実施形態］
上記第１の実施形態でも述べたように、ＩＯセル１３、１４の近傍に配置されたパッド１２は、外部信号をＩＯセル１３、１４へ供給するためだけでなく、電源電圧やグランド電位をＩＯセル１３、１４へ供給するためにも使われる。このようにＩＯセル１３、１４の近傍のパッド１２から電源電圧やグランド電位を供給するのは、チップ１１外の外部回路を駆動するＩＯセル１３、１４には内部回路よりも多くの電流が流れるため、ＩＯセル１３、１４に接続する電源配線の寄生抵抗を小さくする必要があるからである。
【００２６】
ところで、ＩＯセル１３、１４が使う電源は、電源電圧値が異なることや、ノイズの回り込みを防止すること等から、何系統かに分かれている。従って、ＩＯセル１３、１４が使う電源の中には、内部回路用の電源と分離する必要がなく、しかも消費電流が少ないために遠くのパッド１２から電源電圧を供給してもよいものがある。
【００２７】
また、図１に示す構造のように、ＩＯセル１３、１４をそれぞれ隙間なく配置して、全てのＩＯセル１３、１４にパッド１２を接続したとしても、パッケージ基板の層数、配線ピッチ等のパッケージの仕様や、パッドピッチによっては、ＩＯセル１３、１４に接続された全てのパッド１２をパッケージの外部ピンまで接続できないことがあり、外部ピンに接続されていないＩＯセル１３、１４が存在していた。
【００２８】
以上のような背景の下、第２の実施形態は、複数の第２のＩＯセル１４を部分的に隙間を設けて配置したものである。
【００２９】
図６は、本発明の第２の実施形態に係る半導体集積回路装置の平面図を示す。図７は、図６に示す半導体集積回路装置の一部拡大図を示す。尚、図６では配線を省略している。以下に、第２の実施形態に係るフリップチップ型の半導体集積回路装置について説明する。この第２の実施形態では、上記第１の実施形態に係る半導体集積回路装置と異なる構造のみ説明する。
【００３０】
図６に示すように、第１のＩＯセル１３の内部信号端子１３ａと第２のＩＯセル１４の内部信号端子１４ａとが向き合うように、第１及び第２のＩＯセル１３、１４が配置される。ここで、チップ１１の各辺において、第１のＩＯセル１３は隙間を設けることなく隣接して配置されるが、第２のＩＯセル１４は部分的に隙間を設けて配置される。
【００３１】
具体的には、図７に示すように、チップ１１の周辺の１列目から８列目までのパッド１２はＩＯセル１３、１４にそれぞれ接続され、９列目から内側のパッド１２は電源電圧やグランド電位を内部回路に供給するための電源配線１７やグランド配線１８に接続される。この内部回路用の電源配線１７やグランド配線１８は、チップ１１の中央から第２のＩＯセル１４間の隙間を通って、第１のＩＯセル１３の内部信号端子１３ａの付近まで延在される。そして、図示されていないが、電源配線１７やグランド配線１８は第１及び第２のＩＯセル１３、１４に接続される。これにより、電源配線１７やグランド配線１８は、内部回路に電源電圧やグランド電位を供給する場合だけでなく、第１及び第２のＩＯセル１３、１４に電源電圧やグランド電位を供給する場合にも用いられる。
【００３２】
ここで、第２のＩＯセル１４は一部省かれているので第１のＩＯセル１３は第２のＩＯセル１４よりも数が多い。このため、第１のＩＯセル１３に接続するパッド１２は、第２のＩＯセル１４に接続するパッド１２よりも多くなっている。
【００３３】
尚、第２のＩＯセル１４の隙間を設ける位置は、第２のＩＯセル１４のうち、外部ピンに接続されずに有効に使われていなかったＩＯセル１４が存在した位置である。具体的には、第２のＩＯセル１４の隙間は、１行目のパッド１２と２行目のパッド１２間、２行目のパッド１２と３行目のパッド１２間のように、行間毎に設けられる。言い換えると、１行のパッド１２で１つの電源配線１７やグランド配線１８を用いている。
【００３４】
上記第２の実施形態によれば、第１の実施形態と同様の効果を得ることができる。
【００３５】
さらに、第２のＩＯセル１４間に隙間を設けることによって、内部回路用の電源配線１７やグランド電位を、第２のＩＯセル１４間の隙間を通過し、第１及び第２のＩＯセル１３、１４の付近に配置できる。このため、内部回路用の電源やグランドを第１及び第２のＩＯセル１３、１４にも使用することが可能となる。
【００３６】
尚、例えば、ＩＯセル１３、１４を隣接してそれぞれ配置し、ＩＯセル１３、１４付近の４列目のパッド１２を内部回路用の電源配線１７やグランド配線１８に接続し、１列目から３列目までのパッド１２と５列目から９列目までのパッド１２をＩＯセル１３、１４に接続すれば、上記第２の実施形態と同様に、内部回路用の電源をＩＯセル１３、１４にも使用することができる。しかし、この構造の場合、ＩＯセル１３、１４とパッド１２を接続する配線１５、１６が長くなり、この長くなった配線部分での電気的特性が問題になる。また、配線１５、１６の長さの問題は、第２のＩＯセル１４をチップ１１の中央に寄せることで改善されるが、この場合、内部回路の領域が狭くなるという問題が生じる。従って、良好な電気的特性と高い集積度を両立させるためには、図６及び図７に示す構造が望ましい。
【００３７】
［第３の実施形態］
一般に、ＩＯセル１３、１４の内部には大きなＥＳＤ（Elector Static Destruction）保護素子や出力トランジスタがあり、これらの素子は外部信号端子１３ｂ、１４ｂと接続される。そこで、第３の実施形態は、外部信号端子１３ｂ、１４ｂをＩＯセル１３、１４の端部に設けることに限定せずに、ＥＳＤ保護素子や出力トランジスタの存在するＩＯセル１３、１４の中央部に設ける。
【００３８】
図８は、本発明の第３の実施形態に係るＩＯセルの平面図を示す。図９は、本発明の第３の実施形態に係る半導体集積回路装置の部分的な平面図を示す。以下に、第３の実施形態に係るフリップチップ型の半導体集積回路装置について説明する。この第３の実施形態では、上記第１及び第２の実施形態に係る半導体集積回路装置と異なる構造のみ説明する。
【００３９】
図８に示すように、第３の実施形態は、内部信号端子１３ａと第１の外部信号端子１３ｂとをそれぞれの端部に設けたＩＯセル１３と、内部信号端子１３ａを端部に設けて第２の外部信号端子１３ｃを中央部に設けたＩＯセル１３とを備える。ここで、第２の外部信号端子１３ｃの設けられるＩＯセル１３の中央部とは、ＥＳＤ保護素子や出力トランジスタの存在する素子領域２１である。
【００４０】
具体的には、図９に示すように、チップ１１の周辺の１列目から３列目までのパッド１２は第１のＩＯセル１３の第１の外部信号端子１３ｂに接続され、４列目から５列目までのパッド１２は第１のＩＯセル１３の第２の外部信号端子１３ｃに接続される。つまり、第１のＩＯセル１３のチップ１１の周辺側の端部よりも第１のＩＯセル１３の中央部の方がパッド１２に近い場合は、第２の外部信号端子１３ｃが用いられる。
【００４１】
上記第３の実施形態によれば、第１及び第２の実施形態と同様の効果を得ることができる。
【００４２】
さらに、第３の実施形態では、第１のＩＯセル１３の端部の外部信号端子１３ｂと中央部の外部信号端子１３ｃとを使い分けることによって、第２の外部信号端子１３ｃとパッド１２間の配線１５の長さを短くすることができる。つまり、図９に示す構造では、第１のＩＯセル１３と４、５列目のパッド１２とを接続する配線１５の長さを短くすることができる。
【００４３】
尚、図９では、第２の実施形態の構造を基にして第３の実施形態の構造を適用したが、第１の実施形態の構造を基にしてもよい。
【００４４】
また、図９に示すパッド１２の配置では第１のＩＯセル１３の中央部にのみ第２の外部信号端子１３ｃを設けたが、第２のＩＯセル１４がチップ１１の中央に寄っている場合等には、第２のＩＯセル１４の中央部にも第２の外部信号端子を設けてもよい。
【００４５】
［第４の実施形態］
第４の実施形態は、チップの全ての辺において、第１のＩＯセルの内側に第２のＩＯセルを配置できない構造の場合に適用されるものである。
【００４６】
図１０は、本発明の第４の実施形態に係る半導体集積回路装置の平面図を示す。図１１は、図１０に示す半導体集積回路装置の一部拡大図を示す。尚、図１０ではパッド及び配線を省略している。以下に、第４の実施形態に係るフリップチップ型の半導体集積回路装置について説明する。この第４の実施形態では、上記第１及び第２の実施形態に係る半導体集積回路装置と異なる構造のみ説明する。
【００４７】
図１０に示すように、チップ１１の４辺に沿ってチップ１１の周辺部に第１のＩＯセル１３が配置され、この第１のＩＯセル１３のうちチップ１１の１辺における第１のＩＯセル１３の内側に第２のＩＯセル１４が配置される。この第２のＩＯセル１４と所定間隔離間して第２のＩＯセル１４の内側に第３のＩＯセル２３が配置され、この第３のＩＯセル２３の内側に第４のＩＯセル２４が配置される。そして、第１のＩＯセル１３は複数個からなり、この複数個からなる第１のＩＯセル１３はチップ１１の各辺において各々が隣接して配置される。また、第２のＩＯセル１４は複数個からなり、この複数個からなる第２のＩＯセル１４はチップ１１の一辺において各々が隣接して配置される。また、第３のＩＯセル２３は複数個からなり、この複数個からなる第３のＩＯセル２３は第２のＩＯセル１４が存在するチップ１１の一辺において各々が隣接して配置される。また、第４のＩＯセル２４は複数個からなり、この複数個からなる第４のＩＯセル２４は第２のＩＯセル１４が存在するチップ１１の一辺において各々が隣接して配置される。さらに、第２乃至第４のＩＯセル１４、２３、２４は、部分的に隙間を設けて配置される。
【００４８】
ここで、第１のＩＯセル１３では、チップ１１の中央部側の端部にチップ１１の内部回路に接続する内部信号端子１３ａが設けられ、チップ１１の周辺部側の端部にパッドに接続する外部信号端子１３ｂが設けられる。一方、第２のＩＯセル１４では、チップ１１の周辺部側の端部にチップ１１の内部回路に接続する内部信号端子１４ａが設けられ、チップ１１の中央部側の端部にパッドに接続する外部信号端子１４ｂが設けられる。すなわち、第１のＩＯセル１３の向きと第２のＩＯセル１４の向きとが反対になっているため、第１のＩＯセル１３の内部信号端子１３ａと第２のＩＯセル１４の内部信号端子１４ａとが、向き合うようになっている。
【００４９】
また、第３のＩＯセル２３では、第４のＩＯセル２４側の端部にチップ１１の内部回路に接続する内部信号端子２３ａが設けられ、第２のＩＯセル１４側の端部にパッドに接続する外部信号端子２３ｂが設けられる。一方、第４のＩＯセル２４では、第３のＩＯセル２３側の端部にチップ１１の内部回路に接続する内部信号端子２４ａが設けられ、第３のＩＯセル２３と反対側の端部にパッドに接続する外部信号端子２４ｂが設けられる。すなわち、第３のＩＯセル２３の向きと第４のＩＯセル２４の向きとが反対になっているため、第３のＩＯセル２３の内部信号端子２３ａと第４のＩＯセル２４の内部信号端子２４ａとが、向き合うようになっている。
【００５０】
図１１に示すように、チップ１１の周辺の１列目から８列目までのパッド１２は第１及び第２のＩＯセル１３、１４の外部信号端子１３ｂ、１４ｂにそれぞれ接続され、１０列目より内側のパッド１２は第３及び第４のＩＯセル２３、２４の外部信号端子２３ｂ、２４ｂにそれぞれ接続される。そして、９列目のパッドは電源配線１７やグランド配線１８に接続される。この内部回路用の電源配線１７やグランド配線１８は、９列目のパッド１２のあたりから、第２のＩＯセル１４間の隙間を通って、第１のＩＯセル１３の内部信号端子１３ａの付近まで延在されるとともに、第３及び第４のＩＯセル２３、２４間の隙間を通って、対向するチップ１１の周辺部付近まで延在される。そして、図示されていないが、電源配線１７やグランド配線１８が第１乃至４のＩＯセル１３、１４、２３、２４に接続される。従って、電源配線１７やグランド配線１８は、電源電圧やグランド電位を内部回路に供給するためだけでなく、第１乃至４のＩＯセル１３、１４、２３、２４に供給するためにも用いられる。
【００５１】
上記第４の実施形態によれば、第１及び第２の実施形態と同様の効果を得ることができる。
【００５２】
さらに、第１のＩＯセル１３の内側に隣接して素子を配置する必要がある場合等、チップ１１の全ての辺において、第１のＩＯセル１３の内側に第２のＩＯセル１４を配置できない構造の場合であっても、第４の実施形態では、配線長の短縮化を図れる。つまり、第３のＩＯセル２３の内部回路に接続する内部信号端子２３ａはチップ１１の中央側に向いているので、この第３のＩＯセル２３は内部回路の存在するチップ１１の中央側に寄せて第４のＩＯセル２４に近づける。これによって、第３及び第４のＩＯセル２３、２４とパッド１２とを接続する第３及び第４の配線２５、２６を混雑させることなく、第３及び第４の配線２５、２６の長さを短くすることができる。
【００５３】
また、第２のＩＯセル１４と第３のＩＯセル２３との間の距離を長くすることで、この間の領域を内部回路のための内部回路領域２０として使うことができるため、チップ１１の高集積化が実現できる。
【００５４】
尚、図１２に示すように、第３のＩＯセル２３を第４のＩＯセル２４と同じ向きに配置しても、第３のＩＯセル２３を第４のＩＯセル２４と少し離して配置すれば、上記第４の実施形態と同様に、配線混雑の緩和や配線長の短縮を図ることは可能である。しかし、この構造の場合、内部回路領域２０が第２及び第３のＩＯセル２４、２３間と第３及び第４のＩＯセル２３、２４間とに分割されてしまう。従って、図１２に示す構造と比べて、図１０及び図１１に示す構造は、チップ１１の内部回路領域２０をまとまって広く確保できる。つまり、広い領域で回路を作成することができるため、分割された領域で回路を作成したときよりも、集積度を向上することができる。特に、図１０及び図１１に示す構造であれば、小さく分割された領域では配置できないＲＡＭのような大きなセルも配置することができる。
【００５５】
また、図１０では、第２の実施形態の構造を基にして第４の実施形態の構造を適用したが、第１の実施形態の構造を基にしてもよい。また、上記第４の実施形態に、第３の実施形態の構造を適用することも可能である。
【００５６】
［第５の実施形態］
第５の実施形態は、チップ外の外部回路へ接続する配線長を最短にする必要のあるマクロセルを配置したものである。
【００５７】
図１３は、本発明の第５の実施形態に係る半導体集積回路装置の平面図を示す。尚、図１３ではパッド及び配線は省略している。以下に、第５の実施形態に係るフリップチップ型の半導体集積回路装置について説明する。この第５の実施形態では、上記第１及び第２の実施形態に係る半導体集積回路装置と異なる構造のみ説明する。
【００５８】
図１３に示すように、チップ１１の４辺に、第１のＩＯセル１３の内部信号端子１３ａと第２のＩＯセル１４の内部信号端子１４ａとが向き合うように、第１及び第２のＩＯセル１３、１４がそれぞれ配置される。ここで、第２のＩＯセル１４は、チップ１１の各辺において、部分的に隙間を設けて配置される。
【００５９】
そして、チップ１１の第１の辺では、第１及び第２のＩＯセル１３、１４を跨ぐように、第１のＩＯセル１３の列に第５のＩＯセル３１が配置される。この第５のＩＯセル３１は、ＩＯセルと一体になったセルであり、例えば、ＰＬＬ(Phase-Locked Loop)、ＡＤコンバータ、ＤＡコンバータからなるマクロセルである。そして、第５のＩＯセル３１の端部には、内部信号端子３１ａと外部信号端子１３ｂとを備える。従って、第５のＩＯセル３１を構成するマクロセルは、外部信号端子３１ｂを用いてチップ１１外の外部回路に接続される。
【００６０】
また、チップ１１の第２の辺では、第２のＩＯセル１４よりもチップ１１の内部に割り込むように、第２のＩＯセル１４の列に第６のＩＯセル３２が配置される。この第６のＩＯセル３２はＩＯセルとは独立したセルであるため、第６のＩＯセル３２は第１のＩＯセル１３と隣接して配置され、この第１のＩＯセル１３に第６のＩＯセル３２が接続されて外部回路に接続される。
【００６１】
また、チップ１１の第３の辺では、第２のＩＯセル１４の列の一部に割り込むように、内部回路領域２０が広がっている。
【００６２】
上記第５の実施形態によれば、第１及び第２の実施形態と同様の効果を得ることができる。
【００６３】
さらに、ＩＯセルと一体となった第５のＩＯセル３１や、ＩＯセルと独立した第６のＩＯセル３２を第１及び第２のＩＯセル１３、１４と隣接させて配置することができる。これにより、第５及び第６のＩＯセル３１、３２を外部回路へ短い配線で接続することができるため、第５及び第６のＩＯセル３１、３２の電源供給の安定や配線抵抗の低下が可能となる。
【００６４】
尚、図１３では、第２の実施形態の構造を基にして第５の実施形態の構造を適用したが、第１の実施形態の構造を基にしてもよい。また、上記第５の実施形態に、第３の実施形態の構造を適用することも可能である。
【００６５】
［第６の実施形態］
第６の実施形態は、いわゆる千鳥格子状にパッドが配置された場合の例である。
【００６６】
図１４は、本発明の第６の実施形態に係る半導体集積回路装置の平面図を示す。図１５は、図１４に示す半導体集積回路装置の一部拡大図を示す。尚、図１４では配線を省略している。以下に、第６の実施形態に係るフリップチップ型の半導体集積回路装置について説明する。この第６の実施形態では、上記第１及び第２の実施形態に係る半導体集積回路装置と異なる構造のみ説明する。
【００６７】
図１４に示すように、チップ１１の全体に、複数のパッド１２がいわゆる千鳥状に配置されている。また、チップ１１の４辺に、第１のＩＯセル１３の内部信号端子１３ａと第２のＩＯセル１４の内部信号端子１４ａとが向き合うように、第１及び第２のＩＯセル１３、１４がそれぞれ配置される。
【００６８】
図１５に示すように、第２のＩＯセル１４は、チップ１１の各辺において、部分的に隙間を設けて配置される。ここで、パッド１２を千鳥状に配置した場合における行方向のパッド１２間の距離Ｘ２（例えば、Ｘ２＝１６０μｍ）は、パッド１２を同じ間隔で格子状に配置した場合（図７）における行方向のパッド１２間の距離Ｘ１（例えば、Ｘ１＝２２６μｍ）よりも短くなる。このため、第２のＩＯセル１４の隙間は、１行目のパッド１２と２行目のパッド１２間、３行目のパッド１２と４行目のパッド１２間のように、パッド１２の２行間毎に設けられる。言い換えると、２行のパッド１２で１つの電源配線１７やグランド配線１８を共通して用いている。つまり、図１５に示す斜線部分の１２個のＩＯセル１３、１４は、図１５に示す斜線部分の電源配線１７やグランド配線１８から電源電圧やグランド電位が供給される。
【００６９】
そして、内部回路用の電源配線１７やグランド配線１８は、チップ１１の中央から第２のＩＯセル１４間の隙間を通って、第１のＩＯセル１３の内部信号端子１３ａの付近まで延在される。そして、図示されていないが、電源配線１７やグランド配線１８が第１及び第２のＩＯセル１３、１４に接続される。従って、電源配線１７やグランド配線１８は、電源電圧やグランド電位を内部回路に供給するためだけでなく、第１及び第２のＩＯセル１３、１４に供給するためにも用いられる。
【００７０】
上記第６の実施形態によれば、パッド１２を千鳥状に配置した場合であっても、第１及び第２の実施形態と同様の効果を得ることができる。
【００７１】
尚、図１４及び１５では、第２の実施形態の構造を基にして第６の実施形態の構造を適用したが、第１の実施形態の構造を基にしてもよい。また、上記第６の実施形態に、第３の実施形態の構造を適用することも可能である。
【００７２】
その他、本発明は、上記各実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で、種々に変形することが可能である。さらに、上記実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出され得る。例えば、実施形態に示される全構成要件から幾つかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題が解決でき、発明の効果の欄で述べられている効果が得られる場合には、この構成要件が削除された構成が発明として抽出され得る。
【００７３】
【発明の効果】
以上説明したように本発明によれば、配線長を短縮し、配線の混雑を緩和することが可能な半導体集積回路装置を提供できる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態に係わる半導体集積回路装置を示す平面図。
【図２】本発明の第１の実施形態に係わる半導体集積回路装置のＩＯセルを示す平面図。
【図３】図１に示す半導体集積回路装置の一部拡大図。
【図４】本発明の第１の実施形態に係わる他の半導体集積回路装置を示す平面図。
【図５】図４に示す半導体集積回路装置の一部拡大図。
【図６】本発明の第２の実施形態に係わる半導体集積回路装置を示す平面図。
【図７】図６に示す半導体集積回路装置の一部拡大図。
【図８】本発明の第３の実施形態に係わる半導体集積回路装置のＩＯセルを示す平面図。
【図９】本発明の第３の実施形態に係わる半導体集積回路装置を示す平面図。
【図１０】本発明の第４の実施形態に係わる半導体集積回路装置を示す平面図。
【図１１】図１０に示す半導体集積回路装置の一部拡大図。
【図１２】本発明の第４の実施形態に係わる他の半導体集積回路装置を示す平面図。
【図１３】本発明の第５の実施形態に係わる半導体集積回路装置を示す平面図。
【図１４】本発明の第６の実施形態に係わる半導体集積回路装置を示す平面図。
【図１５】図１４に示す半導体集積回路装置の一部拡大図。
【図１６】第１の従来技術による半導体集積回路装置を示す断面図。
【図１７】図１６に示す半導体集積回路装置の一部拡大図。
【図１８】第２の従来技術による半導体集積回路装置を示す断面図。
【図１９】図１８に示す半導体集積回路装置の一部拡大図。
【符号の説明】
１１…チップ、
１２…パッド、
１３…第１のＩＯセル、
１３ａ、１４ａ、２３ａ、２４ａ、３１ａ…内部信号端子、
１３ｂ、１４ｂ、２３ｂ、２４ｂ、３１ｂ…外部信号端子、
１４…第２のＩＯセル、
１５…第１の配線、
１６…第２の配線、
１７…電源配線、
１８…グランド配線、
２０…内部回路領域、
２１…素子領域、
２３…第３のＩＯセル、
２４…第４のＩＯセル、
２５…第３の配線、
２６…第４の配線、
３１…第５のＩＯセル、
３２…第６のＩＯセル。
【発明の属する技術分野】
本発明は、半導体チップの全体にパッドを配置し、半導体チップとパッケージとを接続するフリップチップ型の半導体集積回路装置に関する。
【０００２】
【従来の技術】
従来から、半導体チップの全体にパッドを配置し、半導体チップとパッケージとを接続するフリップチップ型の半導体集積回路装置が提供されている。
【０００３】
図１６は、第１の従来技術によるフリップチップ型の半導体集積回路装置の平面図を示す。図１７は、図１６に示す半導体集積回路装置の一部拡大図を示す。尚、図１６では配線を省略している。以下に、第１の従来技術によるフリップチップ型の半導体集積回路装置について説明する。
【０００４】
図１６に示すように、チップ１１の全体にパッケージ（図示せず）と電気的に接続するためのパッド（又はバンプ）１２が配置され、チップ１１の周辺に沿って矩形形状のＩＯセル１３が配置されている。ここで、チップ１１の中央部に配置されたパッド１２は、電源電圧及びグランド電位を内部回路に供給するために使われ、チップ１１の周辺部に配置されたパッド１２は、ＩＯセル１３への信号供給、電源電圧及びグランド電位の供給のために使われる。また、チップ１１の中央部側のＩＯセル１３の端部には、チップ１１の内部回路に接続する内部信号端子１３ａが設けられ、チップ１１の周辺部側のＩＯセル１３の端部には、パッド１２に接続する外部信号端子１３ｂが設けられる。
【０００５】
図１７に示すように、パッド１２間の距離は、一般的なＩＯセル１３のサイズと比較して長いので、１列のＩＯセル１３に対して複数列のパッド１２を割り当てることになる。そして、パッド１２とＩＯセル１３の外部信号端子１３ｂとは、配線１５で接続される。この配線１５は、最も厚い配線層である最上層の１層のみ、あるいはその１層下を加えた２層からなる。また、チップ１１の中央部のパッド１２は、電源に接続する電源配線１７、グランドに接続するグランド配線１８がそれぞれ接続される。
【０００６】
しかしながら、上記第１の従来技術では、入出力信号の数の増加に伴って信号端子の数を増やす必要が生じた場合、ＩＯセル１３はチップ１１の周辺に沿って配置されているため、チップ１１のサイズを大きくして配置できるＩＯセル１３の数を増やさなければならない。そこで、チップ１１のサイズを大きくすることなく、信号端子の数を増やすために、次のような第２の従来技術が提案されている。
【０００７】
図１８は、第２の従来技術によるフリップチップ型の半導体集積回路装置の平面図を示す。図１９は、図１８に示す半導体集積回路装置の一部拡大図を示す。尚、図１８では配線を省略している。以下に、第２の従来技術によるフリップチップ型の半導体集積回路装置について説明する。
【０００８】
図１８に示すように、第１の従来技術と同様に、チップ１１の全体にパッケージ（図示せず）と電気的に接続するためのパッド１２が配置され、チップ１１の周辺に沿って矩形形状の第１のＩＯセル１３が配置されている。さらに、第１のＩＯセル１３の内側に第２のＩＯセル１４が配置されている。これにより、チップ１１のサイズを大きくすることなく、第１の従来技術の場合よりも多くのＩＯセル１３、１４を配置でき、信号端子の数を増やすことができる。
【０００９】
しかしながら、上記第２の従来技術では、図１９に示すように、チップ１１の中央部のパッド１２と第２のＩＯセル１４とを接続する第２の配線１６が長くなり、この部分の第２の配線１６の抵抗及び容量が増加してしまう問題が生じる。加えて、第２のＩＯセル１４とパッド１２とを接続する第２の配線１６と、第１のＩＯセル１３とパッド１２とを接続する第１の配線１５とが、第２のＩＯセル１４上のパッド１２間の狭い領域で混雑してしまう。このような狭い領域に複数の配線１５、１６が混雑していると、特に、配線１５、１６を金属配線の最上層の１層のみで形成した場合、十分な幅の配線１５、１６を形成することができないという問題も生じる。
【００１０】
【発明が解決しようとする課題】
以上のように、上記第１及び第２の従来技術では、ＩＯセル１３、１４の数を増やしつつ、配線１５、１６の長さを短縮することや配線１５、１６の混雑を緩和することは困難であった。
【００１１】
本発明は上記課題を解決するためになされたものであり、その目的とするところは、配線長を短縮し、配線の混雑を緩和することが可能な半導体集積回路装置を提供することにある。
【００１２】
【課題を解決するための手段】
本発明は、前記目的を達成するために以下に示す手段を用いている。
【００１３】
本発明の第１の視点による半導体集積回路装置は、チップと、前記チップの全体に配置された接続部材と、前記チップの周辺に配置された第１のＩＯセルと、前記第１のＩＯセルの内側に配置された第２のＩＯセルと、前記第１のＩＯセルの前記チップの中央側の端部に設けられ、前記チップの内部回路に接続する第１の端子と、前記第１のＩＯセルの前記チップの周辺側の端部に設けられ、前記接続部材に接続する第２の端子と、前記第２のＩＯセルの前記チップの周辺側の端部に設けられ、前記チップの内部回路に接続する第３の端子と、前記第２のＩＯセルの前記チップの中央側の端部に設けられ、前記接続部材に接続する第４の端子とを具備する。
【００１４】
【発明の実施の形態】
本発明の実施の形態は、半導体チップの全体にパッドを配置し、半導体チップとパッケージとを接続するフリップチップ型の半導体集積回路装置に関するものである。
【００１５】
本発明の実施の形態を以下に図面を参照して説明する。この説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。
【００１６】
［第１の実施形態］
第１の実施形態は、外側のＩＯセルと内側のＩＯセルとの内部信号端子が向き合うように配置することを特徴とする。
【００１７】
図１は、本発明の第１の実施形態に係る半導体集積回路装置の平面図を示す。図２は、図１に示すＩＯセルの拡大図を示す。図３は、図１に示す半導体集積回路装置の一部拡大図を示す。尚、図１では配線を省略している。以下に、第１の実施形態に係るフリップチップ型の半導体集積回路装置について説明する。
【００１８】
図１、図２に示すように、チップ１１の全体に、パッケージ（図示せず）と電気的に接続するための複数のパッド（又はバンプ等の接続部材）１２が格子状に配置されている。また、チップ１１の周辺に沿って矩形形状の第１のＩＯセル１３が配置され、この第１のＩＯセル１３の内側に第２のＩＯセル１４が配置されている。そして、第１のＩＯセル１３は複数個からなり、この複数個からなる第１のＩＯセル１３はチップ１１の各辺において各々が隣接して配置される。同様に、第２のＩＯセル１４は複数個からなり、この複数個からなる第２のＩＯセル１４はチップ１１の各辺において各々が隣接して配置される。
【００１９】
ここで、第１のＩＯセル１３では、チップ１１の中央部側の端部にチップ１１の内部回路に接続する内部信号端子１３ａが設けられ、チップ１１の周辺部側の端部にパッド１２に接続する外部信号端子１３ｂが設けられる。一方、第２のＩＯセル１４では、チップ１１の周辺部側の端部にチップ１１の内部回路に接続する内部信号端子１４ａが設けられ、チップ１１の中央部側の端部にパッド１２に接続する外部信号端子１４ｂが設けられる。すなわち、第１のＩＯセル１３の向きと第２のＩＯセル１４の向きとが反対になっているため、第１のＩＯセル１３の内部信号端子１３ａと第２のＩＯセル１４の内部信号端子１４ａとが、向き合うようになっている。
【００２０】
図３に示すように、チップ１１の周辺部のパッド１２（例えば、チップ１１の周辺の１列目から５列目までのパッド１２）は、第１のＩＯセル１３の外部信号端子１３ｂに第１の配線１５で接続される。また、第１のＩＯセル１３の外部信号端子１３ｂに接続するパッド１２より内側のパッド１２（例えば、６列目から１０列目までのパッド１２）は、第２のＩＯセル１４の外部信号端子１４ｂに第２の配線１６で接続される。これらの配線１５、１６は、最も厚い配線層である最上層の１層のみ、あるいはその１層下を加えた２層からなる。このように、第１及び第２のＩＯセル１３、１４の近傍に配置されたパッド１２は、外部信号や、電源電圧及びグランド電位をＩＯセル１３、１４へ供給するために使われる。尚、チップ１１の中央部に配置されたパッド１２は、電源電圧やグランド電位を内部回路へ供給するために使われる。
【００２１】
上記第１の実施形態によれば、第２の従来技術に比べて、第２のＩＯセル１４の長さ分だけ、第２の配線１６の長さを短縮することができる。従って、配線長の延長に伴って配線抵抗及び配線容量が増加してしまうという問題が回避できる。
【００２２】
また、第２のＩＯセル１４の外部信号端子１４ｂはチップ１１の内部側に設けてあるため、パッド１２と第２のＩＯセル１４を接続する際、第２の配線１６を第２のＩＯセル１４を跨いで延在させる必要がなくなる。このため、第１及び第２の配線１５、１６が第２のＩＯセル１４上で混雑することを緩和できる。これにより、第１及び第２の配線１５、１６を金属配線の最上層の１層のみで形成した場合であっても、第１及び第２の配線１５、１６を所望する十分な幅で形成することができるという効果も得られる。
【００２３】
以上のように、本発明の第１の実施形態によれば、良好な電気的特性と高い集積度を両立させた半導体集積回路装置を実現できる。
【００２４】
尚、図４、図５に示すように、第１及び第２のＩＯセル１３、１４の端子を同方向に向けて配置しても、第２のＩＯセル１４をチップ１１の中央に寄せて配置すれば、上記第１の実施形態と同様に、配線長の短縮と配線混雑の緩和という効果を得ることは可能である。しかし、この構造の場合、チップ１１の中央部における内部回路のための内部回路領域２０が減少してしまう。従って、図４及び図５に示す構造と比べて、図１乃至図３に示す構造は、チップ１１の内部回路領域２０を広く確保できるという効果も有する。
【００２５】
［第２の実施形態］
上記第１の実施形態でも述べたように、ＩＯセル１３、１４の近傍に配置されたパッド１２は、外部信号をＩＯセル１３、１４へ供給するためだけでなく、電源電圧やグランド電位をＩＯセル１３、１４へ供給するためにも使われる。このようにＩＯセル１３、１４の近傍のパッド１２から電源電圧やグランド電位を供給するのは、チップ１１外の外部回路を駆動するＩＯセル１３、１４には内部回路よりも多くの電流が流れるため、ＩＯセル１３、１４に接続する電源配線の寄生抵抗を小さくする必要があるからである。
【００２６】
ところで、ＩＯセル１３、１４が使う電源は、電源電圧値が異なることや、ノイズの回り込みを防止すること等から、何系統かに分かれている。従って、ＩＯセル１３、１４が使う電源の中には、内部回路用の電源と分離する必要がなく、しかも消費電流が少ないために遠くのパッド１２から電源電圧を供給してもよいものがある。
【００２７】
また、図１に示す構造のように、ＩＯセル１３、１４をそれぞれ隙間なく配置して、全てのＩＯセル１３、１４にパッド１２を接続したとしても、パッケージ基板の層数、配線ピッチ等のパッケージの仕様や、パッドピッチによっては、ＩＯセル１３、１４に接続された全てのパッド１２をパッケージの外部ピンまで接続できないことがあり、外部ピンに接続されていないＩＯセル１３、１４が存在していた。
【００２８】
以上のような背景の下、第２の実施形態は、複数の第２のＩＯセル１４を部分的に隙間を設けて配置したものである。
【００２９】
図６は、本発明の第２の実施形態に係る半導体集積回路装置の平面図を示す。図７は、図６に示す半導体集積回路装置の一部拡大図を示す。尚、図６では配線を省略している。以下に、第２の実施形態に係るフリップチップ型の半導体集積回路装置について説明する。この第２の実施形態では、上記第１の実施形態に係る半導体集積回路装置と異なる構造のみ説明する。
【００３０】
図６に示すように、第１のＩＯセル１３の内部信号端子１３ａと第２のＩＯセル１４の内部信号端子１４ａとが向き合うように、第１及び第２のＩＯセル１３、１４が配置される。ここで、チップ１１の各辺において、第１のＩＯセル１３は隙間を設けることなく隣接して配置されるが、第２のＩＯセル１４は部分的に隙間を設けて配置される。
【００３１】
具体的には、図７に示すように、チップ１１の周辺の１列目から８列目までのパッド１２はＩＯセル１３、１４にそれぞれ接続され、９列目から内側のパッド１２は電源電圧やグランド電位を内部回路に供給するための電源配線１７やグランド配線１８に接続される。この内部回路用の電源配線１７やグランド配線１８は、チップ１１の中央から第２のＩＯセル１４間の隙間を通って、第１のＩＯセル１３の内部信号端子１３ａの付近まで延在される。そして、図示されていないが、電源配線１７やグランド配線１８は第１及び第２のＩＯセル１３、１４に接続される。これにより、電源配線１７やグランド配線１８は、内部回路に電源電圧やグランド電位を供給する場合だけでなく、第１及び第２のＩＯセル１３、１４に電源電圧やグランド電位を供給する場合にも用いられる。
【００３２】
ここで、第２のＩＯセル１４は一部省かれているので第１のＩＯセル１３は第２のＩＯセル１４よりも数が多い。このため、第１のＩＯセル１３に接続するパッド１２は、第２のＩＯセル１４に接続するパッド１２よりも多くなっている。
【００３３】
尚、第２のＩＯセル１４の隙間を設ける位置は、第２のＩＯセル１４のうち、外部ピンに接続されずに有効に使われていなかったＩＯセル１４が存在した位置である。具体的には、第２のＩＯセル１４の隙間は、１行目のパッド１２と２行目のパッド１２間、２行目のパッド１２と３行目のパッド１２間のように、行間毎に設けられる。言い換えると、１行のパッド１２で１つの電源配線１７やグランド配線１８を用いている。
【００３４】
上記第２の実施形態によれば、第１の実施形態と同様の効果を得ることができる。
【００３５】
さらに、第２のＩＯセル１４間に隙間を設けることによって、内部回路用の電源配線１７やグランド電位を、第２のＩＯセル１４間の隙間を通過し、第１及び第２のＩＯセル１３、１４の付近に配置できる。このため、内部回路用の電源やグランドを第１及び第２のＩＯセル１３、１４にも使用することが可能となる。
【００３６】
尚、例えば、ＩＯセル１３、１４を隣接してそれぞれ配置し、ＩＯセル１３、１４付近の４列目のパッド１２を内部回路用の電源配線１７やグランド配線１８に接続し、１列目から３列目までのパッド１２と５列目から９列目までのパッド１２をＩＯセル１３、１４に接続すれば、上記第２の実施形態と同様に、内部回路用の電源をＩＯセル１３、１４にも使用することができる。しかし、この構造の場合、ＩＯセル１３、１４とパッド１２を接続する配線１５、１６が長くなり、この長くなった配線部分での電気的特性が問題になる。また、配線１５、１６の長さの問題は、第２のＩＯセル１４をチップ１１の中央に寄せることで改善されるが、この場合、内部回路の領域が狭くなるという問題が生じる。従って、良好な電気的特性と高い集積度を両立させるためには、図６及び図７に示す構造が望ましい。
【００３７】
［第３の実施形態］
一般に、ＩＯセル１３、１４の内部には大きなＥＳＤ（Elector Static Destruction）保護素子や出力トランジスタがあり、これらの素子は外部信号端子１３ｂ、１４ｂと接続される。そこで、第３の実施形態は、外部信号端子１３ｂ、１４ｂをＩＯセル１３、１４の端部に設けることに限定せずに、ＥＳＤ保護素子や出力トランジスタの存在するＩＯセル１３、１４の中央部に設ける。
【００３８】
図８は、本発明の第３の実施形態に係るＩＯセルの平面図を示す。図９は、本発明の第３の実施形態に係る半導体集積回路装置の部分的な平面図を示す。以下に、第３の実施形態に係るフリップチップ型の半導体集積回路装置について説明する。この第３の実施形態では、上記第１及び第２の実施形態に係る半導体集積回路装置と異なる構造のみ説明する。
【００３９】
図８に示すように、第３の実施形態は、内部信号端子１３ａと第１の外部信号端子１３ｂとをそれぞれの端部に設けたＩＯセル１３と、内部信号端子１３ａを端部に設けて第２の外部信号端子１３ｃを中央部に設けたＩＯセル１３とを備える。ここで、第２の外部信号端子１３ｃの設けられるＩＯセル１３の中央部とは、ＥＳＤ保護素子や出力トランジスタの存在する素子領域２１である。
【００４０】
具体的には、図９に示すように、チップ１１の周辺の１列目から３列目までのパッド１２は第１のＩＯセル１３の第１の外部信号端子１３ｂに接続され、４列目から５列目までのパッド１２は第１のＩＯセル１３の第２の外部信号端子１３ｃに接続される。つまり、第１のＩＯセル１３のチップ１１の周辺側の端部よりも第１のＩＯセル１３の中央部の方がパッド１２に近い場合は、第２の外部信号端子１３ｃが用いられる。
【００４１】
上記第３の実施形態によれば、第１及び第２の実施形態と同様の効果を得ることができる。
【００４２】
さらに、第３の実施形態では、第１のＩＯセル１３の端部の外部信号端子１３ｂと中央部の外部信号端子１３ｃとを使い分けることによって、第２の外部信号端子１３ｃとパッド１２間の配線１５の長さを短くすることができる。つまり、図９に示す構造では、第１のＩＯセル１３と４、５列目のパッド１２とを接続する配線１５の長さを短くすることができる。
【００４３】
尚、図９では、第２の実施形態の構造を基にして第３の実施形態の構造を適用したが、第１の実施形態の構造を基にしてもよい。
【００４４】
また、図９に示すパッド１２の配置では第１のＩＯセル１３の中央部にのみ第２の外部信号端子１３ｃを設けたが、第２のＩＯセル１４がチップ１１の中央に寄っている場合等には、第２のＩＯセル１４の中央部にも第２の外部信号端子を設けてもよい。
【００４５】
［第４の実施形態］
第４の実施形態は、チップの全ての辺において、第１のＩＯセルの内側に第２のＩＯセルを配置できない構造の場合に適用されるものである。
【００４６】
図１０は、本発明の第４の実施形態に係る半導体集積回路装置の平面図を示す。図１１は、図１０に示す半導体集積回路装置の一部拡大図を示す。尚、図１０ではパッド及び配線を省略している。以下に、第４の実施形態に係るフリップチップ型の半導体集積回路装置について説明する。この第４の実施形態では、上記第１及び第２の実施形態に係る半導体集積回路装置と異なる構造のみ説明する。
【００４７】
図１０に示すように、チップ１１の４辺に沿ってチップ１１の周辺部に第１のＩＯセル１３が配置され、この第１のＩＯセル１３のうちチップ１１の１辺における第１のＩＯセル１３の内側に第２のＩＯセル１４が配置される。この第２のＩＯセル１４と所定間隔離間して第２のＩＯセル１４の内側に第３のＩＯセル２３が配置され、この第３のＩＯセル２３の内側に第４のＩＯセル２４が配置される。そして、第１のＩＯセル１３は複数個からなり、この複数個からなる第１のＩＯセル１３はチップ１１の各辺において各々が隣接して配置される。また、第２のＩＯセル１４は複数個からなり、この複数個からなる第２のＩＯセル１４はチップ１１の一辺において各々が隣接して配置される。また、第３のＩＯセル２３は複数個からなり、この複数個からなる第３のＩＯセル２３は第２のＩＯセル１４が存在するチップ１１の一辺において各々が隣接して配置される。また、第４のＩＯセル２４は複数個からなり、この複数個からなる第４のＩＯセル２４は第２のＩＯセル１４が存在するチップ１１の一辺において各々が隣接して配置される。さらに、第２乃至第４のＩＯセル１４、２３、２４は、部分的に隙間を設けて配置される。
【００４８】
ここで、第１のＩＯセル１３では、チップ１１の中央部側の端部にチップ１１の内部回路に接続する内部信号端子１３ａが設けられ、チップ１１の周辺部側の端部にパッドに接続する外部信号端子１３ｂが設けられる。一方、第２のＩＯセル１４では、チップ１１の周辺部側の端部にチップ１１の内部回路に接続する内部信号端子１４ａが設けられ、チップ１１の中央部側の端部にパッドに接続する外部信号端子１４ｂが設けられる。すなわち、第１のＩＯセル１３の向きと第２のＩＯセル１４の向きとが反対になっているため、第１のＩＯセル１３の内部信号端子１３ａと第２のＩＯセル１４の内部信号端子１４ａとが、向き合うようになっている。
【００４９】
また、第３のＩＯセル２３では、第４のＩＯセル２４側の端部にチップ１１の内部回路に接続する内部信号端子２３ａが設けられ、第２のＩＯセル１４側の端部にパッドに接続する外部信号端子２３ｂが設けられる。一方、第４のＩＯセル２４では、第３のＩＯセル２３側の端部にチップ１１の内部回路に接続する内部信号端子２４ａが設けられ、第３のＩＯセル２３と反対側の端部にパッドに接続する外部信号端子２４ｂが設けられる。すなわち、第３のＩＯセル２３の向きと第４のＩＯセル２４の向きとが反対になっているため、第３のＩＯセル２３の内部信号端子２３ａと第４のＩＯセル２４の内部信号端子２４ａとが、向き合うようになっている。
【００５０】
図１１に示すように、チップ１１の周辺の１列目から８列目までのパッド１２は第１及び第２のＩＯセル１３、１４の外部信号端子１３ｂ、１４ｂにそれぞれ接続され、１０列目より内側のパッド１２は第３及び第４のＩＯセル２３、２４の外部信号端子２３ｂ、２４ｂにそれぞれ接続される。そして、９列目のパッドは電源配線１７やグランド配線１８に接続される。この内部回路用の電源配線１７やグランド配線１８は、９列目のパッド１２のあたりから、第２のＩＯセル１４間の隙間を通って、第１のＩＯセル１３の内部信号端子１３ａの付近まで延在されるとともに、第３及び第４のＩＯセル２３、２４間の隙間を通って、対向するチップ１１の周辺部付近まで延在される。そして、図示されていないが、電源配線１７やグランド配線１８が第１乃至４のＩＯセル１３、１４、２３、２４に接続される。従って、電源配線１７やグランド配線１８は、電源電圧やグランド電位を内部回路に供給するためだけでなく、第１乃至４のＩＯセル１３、１４、２３、２４に供給するためにも用いられる。
【００５１】
上記第４の実施形態によれば、第１及び第２の実施形態と同様の効果を得ることができる。
【００５２】
さらに、第１のＩＯセル１３の内側に隣接して素子を配置する必要がある場合等、チップ１１の全ての辺において、第１のＩＯセル１３の内側に第２のＩＯセル１４を配置できない構造の場合であっても、第４の実施形態では、配線長の短縮化を図れる。つまり、第３のＩＯセル２３の内部回路に接続する内部信号端子２３ａはチップ１１の中央側に向いているので、この第３のＩＯセル２３は内部回路の存在するチップ１１の中央側に寄せて第４のＩＯセル２４に近づける。これによって、第３及び第４のＩＯセル２３、２４とパッド１２とを接続する第３及び第４の配線２５、２６を混雑させることなく、第３及び第４の配線２５、２６の長さを短くすることができる。
【００５３】
また、第２のＩＯセル１４と第３のＩＯセル２３との間の距離を長くすることで、この間の領域を内部回路のための内部回路領域２０として使うことができるため、チップ１１の高集積化が実現できる。
【００５４】
尚、図１２に示すように、第３のＩＯセル２３を第４のＩＯセル２４と同じ向きに配置しても、第３のＩＯセル２３を第４のＩＯセル２４と少し離して配置すれば、上記第４の実施形態と同様に、配線混雑の緩和や配線長の短縮を図ることは可能である。しかし、この構造の場合、内部回路領域２０が第２及び第３のＩＯセル２４、２３間と第３及び第４のＩＯセル２３、２４間とに分割されてしまう。従って、図１２に示す構造と比べて、図１０及び図１１に示す構造は、チップ１１の内部回路領域２０をまとまって広く確保できる。つまり、広い領域で回路を作成することができるため、分割された領域で回路を作成したときよりも、集積度を向上することができる。特に、図１０及び図１１に示す構造であれば、小さく分割された領域では配置できないＲＡＭのような大きなセルも配置することができる。
【００５５】
また、図１０では、第２の実施形態の構造を基にして第４の実施形態の構造を適用したが、第１の実施形態の構造を基にしてもよい。また、上記第４の実施形態に、第３の実施形態の構造を適用することも可能である。
【００５６】
［第５の実施形態］
第５の実施形態は、チップ外の外部回路へ接続する配線長を最短にする必要のあるマクロセルを配置したものである。
【００５７】
図１３は、本発明の第５の実施形態に係る半導体集積回路装置の平面図を示す。尚、図１３ではパッド及び配線は省略している。以下に、第５の実施形態に係るフリップチップ型の半導体集積回路装置について説明する。この第５の実施形態では、上記第１及び第２の実施形態に係る半導体集積回路装置と異なる構造のみ説明する。
【００５８】
図１３に示すように、チップ１１の４辺に、第１のＩＯセル１３の内部信号端子１３ａと第２のＩＯセル１４の内部信号端子１４ａとが向き合うように、第１及び第２のＩＯセル１３、１４がそれぞれ配置される。ここで、第２のＩＯセル１４は、チップ１１の各辺において、部分的に隙間を設けて配置される。
【００５９】
そして、チップ１１の第１の辺では、第１及び第２のＩＯセル１３、１４を跨ぐように、第１のＩＯセル１３の列に第５のＩＯセル３１が配置される。この第５のＩＯセル３１は、ＩＯセルと一体になったセルであり、例えば、ＰＬＬ(Phase-Locked Loop)、ＡＤコンバータ、ＤＡコンバータからなるマクロセルである。そして、第５のＩＯセル３１の端部には、内部信号端子３１ａと外部信号端子１３ｂとを備える。従って、第５のＩＯセル３１を構成するマクロセルは、外部信号端子３１ｂを用いてチップ１１外の外部回路に接続される。
【００６０】
また、チップ１１の第２の辺では、第２のＩＯセル１４よりもチップ１１の内部に割り込むように、第２のＩＯセル１４の列に第６のＩＯセル３２が配置される。この第６のＩＯセル３２はＩＯセルとは独立したセルであるため、第６のＩＯセル３２は第１のＩＯセル１３と隣接して配置され、この第１のＩＯセル１３に第６のＩＯセル３２が接続されて外部回路に接続される。
【００６１】
また、チップ１１の第３の辺では、第２のＩＯセル１４の列の一部に割り込むように、内部回路領域２０が広がっている。
【００６２】
上記第５の実施形態によれば、第１及び第２の実施形態と同様の効果を得ることができる。
【００６３】
さらに、ＩＯセルと一体となった第５のＩＯセル３１や、ＩＯセルと独立した第６のＩＯセル３２を第１及び第２のＩＯセル１３、１４と隣接させて配置することができる。これにより、第５及び第６のＩＯセル３１、３２を外部回路へ短い配線で接続することができるため、第５及び第６のＩＯセル３１、３２の電源供給の安定や配線抵抗の低下が可能となる。
【００６４】
尚、図１３では、第２の実施形態の構造を基にして第５の実施形態の構造を適用したが、第１の実施形態の構造を基にしてもよい。また、上記第５の実施形態に、第３の実施形態の構造を適用することも可能である。
【００６５】
［第６の実施形態］
第６の実施形態は、いわゆる千鳥格子状にパッドが配置された場合の例である。
【００６６】
図１４は、本発明の第６の実施形態に係る半導体集積回路装置の平面図を示す。図１５は、図１４に示す半導体集積回路装置の一部拡大図を示す。尚、図１４では配線を省略している。以下に、第６の実施形態に係るフリップチップ型の半導体集積回路装置について説明する。この第６の実施形態では、上記第１及び第２の実施形態に係る半導体集積回路装置と異なる構造のみ説明する。
【００６７】
図１４に示すように、チップ１１の全体に、複数のパッド１２がいわゆる千鳥状に配置されている。また、チップ１１の４辺に、第１のＩＯセル１３の内部信号端子１３ａと第２のＩＯセル１４の内部信号端子１４ａとが向き合うように、第１及び第２のＩＯセル１３、１４がそれぞれ配置される。
【００６８】
図１５に示すように、第２のＩＯセル１４は、チップ１１の各辺において、部分的に隙間を設けて配置される。ここで、パッド１２を千鳥状に配置した場合における行方向のパッド１２間の距離Ｘ２（例えば、Ｘ２＝１６０μｍ）は、パッド１２を同じ間隔で格子状に配置した場合（図７）における行方向のパッド１２間の距離Ｘ１（例えば、Ｘ１＝２２６μｍ）よりも短くなる。このため、第２のＩＯセル１４の隙間は、１行目のパッド１２と２行目のパッド１２間、３行目のパッド１２と４行目のパッド１２間のように、パッド１２の２行間毎に設けられる。言い換えると、２行のパッド１２で１つの電源配線１７やグランド配線１８を共通して用いている。つまり、図１５に示す斜線部分の１２個のＩＯセル１３、１４は、図１５に示す斜線部分の電源配線１７やグランド配線１８から電源電圧やグランド電位が供給される。
【００６９】
そして、内部回路用の電源配線１７やグランド配線１８は、チップ１１の中央から第２のＩＯセル１４間の隙間を通って、第１のＩＯセル１３の内部信号端子１３ａの付近まで延在される。そして、図示されていないが、電源配線１７やグランド配線１８が第１及び第２のＩＯセル１３、１４に接続される。従って、電源配線１７やグランド配線１８は、電源電圧やグランド電位を内部回路に供給するためだけでなく、第１及び第２のＩＯセル１３、１４に供給するためにも用いられる。
【００７０】
上記第６の実施形態によれば、パッド１２を千鳥状に配置した場合であっても、第１及び第２の実施形態と同様の効果を得ることができる。
【００７１】
尚、図１４及び１５では、第２の実施形態の構造を基にして第６の実施形態の構造を適用したが、第１の実施形態の構造を基にしてもよい。また、上記第６の実施形態に、第３の実施形態の構造を適用することも可能である。
【００７２】
その他、本発明は、上記各実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で、種々に変形することが可能である。さらに、上記実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出され得る。例えば、実施形態に示される全構成要件から幾つかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題が解決でき、発明の効果の欄で述べられている効果が得られる場合には、この構成要件が削除された構成が発明として抽出され得る。
【００７３】
【発明の効果】
以上説明したように本発明によれば、配線長を短縮し、配線の混雑を緩和することが可能な半導体集積回路装置を提供できる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態に係わる半導体集積回路装置を示す平面図。
【図２】本発明の第１の実施形態に係わる半導体集積回路装置のＩＯセルを示す平面図。
【図３】図１に示す半導体集積回路装置の一部拡大図。
【図４】本発明の第１の実施形態に係わる他の半導体集積回路装置を示す平面図。
【図５】図４に示す半導体集積回路装置の一部拡大図。
【図６】本発明の第２の実施形態に係わる半導体集積回路装置を示す平面図。
【図７】図６に示す半導体集積回路装置の一部拡大図。
【図８】本発明の第３の実施形態に係わる半導体集積回路装置のＩＯセルを示す平面図。
【図９】本発明の第３の実施形態に係わる半導体集積回路装置を示す平面図。
【図１０】本発明の第４の実施形態に係わる半導体集積回路装置を示す平面図。
【図１１】図１０に示す半導体集積回路装置の一部拡大図。
【図１２】本発明の第４の実施形態に係わる他の半導体集積回路装置を示す平面図。
【図１３】本発明の第５の実施形態に係わる半導体集積回路装置を示す平面図。
【図１４】本発明の第６の実施形態に係わる半導体集積回路装置を示す平面図。
【図１５】図１４に示す半導体集積回路装置の一部拡大図。
【図１６】第１の従来技術による半導体集積回路装置を示す断面図。
【図１７】図１６に示す半導体集積回路装置の一部拡大図。
【図１８】第２の従来技術による半導体集積回路装置を示す断面図。
【図１９】図１８に示す半導体集積回路装置の一部拡大図。
【符号の説明】
１１…チップ、
１２…パッド、
１３…第１のＩＯセル、
１３ａ、１４ａ、２３ａ、２４ａ、３１ａ…内部信号端子、
１３ｂ、１４ｂ、２３ｂ、２４ｂ、３１ｂ…外部信号端子、
１４…第２のＩＯセル、
１５…第１の配線、
１６…第２の配線、
１７…電源配線、
１８…グランド配線、
２０…内部回路領域、
２１…素子領域、
２３…第３のＩＯセル、
２４…第４のＩＯセル、
２５…第３の配線、
２６…第４の配線、
３１…第５のＩＯセル、
３２…第６のＩＯセル。
Claims (17)
- チップと、
前記チップの全体に配置された接続部材と、
前記チップの周辺に配置された第１のＩＯセルと、
前記第１のＩＯセルの内側に配置された第２のＩＯセルと、
前記第１のＩＯセルの前記チップの中央側の端部に設けられ、前記チップの内部回路に接続する第１の端子と、
前記第１のＩＯセルの前記チップの周辺側の端部に設けられ、前記接続部材に接続する第２の端子と、
前記第２のＩＯセルの前記チップの周辺側の端部に設けられ、前記チップの内部回路に接続する第３の端子と、
前記第２のＩＯセルの前記チップの中央側の端部に設けられ、前記接続部材に接続する第４の端子と
を具備することを特徴とする半導体集積回路装置。 - 前記第１のＩＯセルは複数個からなり、この複数個からなる前記第１のＩＯセルは前記チップの各辺において各々が隣接して配置され、
前記第２のＩＯセルは複数個からなり、この複数個からなる前記第２のＩＯセルは前記チップの各辺において各々が隣接して配置される
ことを特徴とする請求項１記載の半導体集積回路装置。 - 前記第１の端子と前記第３の端子とは、向き合うことを特徴とする請求項１記載の半導体集積回路装置。
- 前記接続部材は、前記チップの全面に格子状又は千鳥状に配置されることを特徴とする請求項１記載の半導体集積回路装置。
- 前記複数個からなる前記第２のＩＯセルは、一部に隙間を有することを特徴とする請求項２記載の半導体集積回路装置。
- 前記チップの中央から前記第２のＩＯセルの前記隙間には、前記第１及び第２のＩＯセルと電源とを接続する電源配線と、前記第１及び第２のＩＯセルとグランドとを接続するグランド配線との少なくとも一方が配置されていることを特徴とする請求項５記載の半導体集積回路装置。
- 前記第１のＩＯセルの前記第２の端子を、前記第１のＩＯセルの中央部に配置することを特徴とする請求項１記載の半導体集積回路装置。
- 前記第２のＩＯセルの前記第４の端子を、前記第２のＩＯセルの中央部に配置することを特徴とする請求項１記載の半導体集積回路装置。
- 前記第２のＩＯセルの内側に配置された第３のＩＯセルと、
前記第３のＩＯセルの内側に配置された第４のＩＯセルと、
前記第３のＩＯセルの前記第４のＩＯセル側の端部に設けられ、前記チップの内部回路に接続する第５の端子と、
前記第３のＩＯセルの前記第２のＩＯセル側の端部に設けられ、前記接続部材に接続する第６の端子と、
前記第４のＩＯセルの前記第３のＩＯセル側の端部に設けられ、前記チップの内部回路に接続する第７の端子と、
前記第４のＩＯセルの前記第３のＩＯセルと反対側の端部に設けられ、前記接続部材に接続する第８の端子と
をさらに具備することを特徴とする請求項１記載の半導体集積回路装置。 - 前記第１のＩＯセルは複数個からなり、この複数個からなる前記第１のＩＯセルは前記チップの各辺において各々が隣接して配置され、
前記第２のＩＯセルは複数個からなり、この複数個からなる前記第２のＩＯセルは前記チップの一辺において各々が隣接して配置され、
前記第３のＩＯセルは複数個からなり、この複数個からなる前記第３のＩＯセルは前記チップの前記一辺において各々が隣接して配置され、
前記第４のＩＯセルは複数個からなり、この複数個からなる前記第４のＩＯセルは前記チップの前記一辺において各々が隣接して配置される
ことを特徴とする請求項９記載の半導体集積回路装置。 - 前記第５の端子と前記第７の端子とは、向き合うことを特徴とする請求項９記載の半導体集積回路装置。
- 前記第２乃至第４のＩＯセルは、それぞれ一部に隙間を有することを特徴とする請求項１０記載の半導体集積回路装置。
- 前記第２のＩＯセルと前記第３のＩＯセルとの間を所定間隔離間し、前記第２のＩＯセルと前記第３のＩＯセルとの間に位置する前記接続部材を電源配線及びグランド配線にそれぞれ接続することを特徴とする請求項９記載の半導体集積回路装置。
- 前記電源配線及び前記グランド配線は、前記第２のＩＯセルと前記第３のＩＯセルとの間に位置する前記接続部材から、前記第２のＩＯセルの前記隙間に延在して配置されるとともに、前記第３及び第４のＩＯセルの前記隙間に延在して配置されることを特徴とする請求項１３記載の半導体集積回路装置。
- 前記第２のＩＯセルと前記第３のＩＯセルとの間の領域は、前記チップの前記内部回路の存在する領域であることを特徴とする請求項１３記載の半導体集積回路装置。
- 前記第１又は第２のＩＯセルに隣接してマクロセルが配置されていることを特徴とする請求項１記載の半導体集積回路装置。
- 前記マクロセルは、前記チップの中央側の端部に前記チップの前記内部回路に接続する第９の端子が設けられ、前記チップの周辺側の端部に前記接続部材に接続する第１０の端子が設けられていることを特徴とする請求項１６記載の半導体集積回路装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001297047A JP4025044B2 (ja) | 2001-09-27 | 2001-09-27 | 半導体集積回路装置 |
| KR10-2002-0058036A KR100457366B1 (ko) | 2001-09-27 | 2002-09-25 | 반도체 집적 회로 장치 |
| US10/254,659 US6919632B2 (en) | 2001-09-27 | 2002-09-26 | Semiconductor integrated circuit device with I/O cell and connection member |
| CNB021498016A CN1274020C (zh) | 2001-09-27 | 2002-09-27 | 半导体集成电路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001297047A JP4025044B2 (ja) | 2001-09-27 | 2001-09-27 | 半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2003100891A JP2003100891A (ja) | 2003-04-04 |
| JP4025044B2 true JP4025044B2 (ja) | 2007-12-19 |
Family
ID=19118189
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001297047A Expired - Fee Related JP4025044B2 (ja) | 2001-09-27 | 2001-09-27 | 半導体集積回路装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US6919632B2 (ja) |
| JP (1) | JP4025044B2 (ja) |
| KR (1) | KR100457366B1 (ja) |
| CN (1) | CN1274020C (ja) |
Families Citing this family (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6784558B2 (en) * | 1999-12-30 | 2004-08-31 | Intel Corporation | Semiconductor device inlcluding optimized driver layout for integrated circuit with staggered bond pads |
| AU4305501A (en) * | 1999-12-30 | 2001-07-16 | Intel Corporation | Optimized driver layout for integrated circuits with staggered bond pads |
| US6858945B2 (en) * | 2002-08-21 | 2005-02-22 | Broadcom Corporation | Multi-concentric pad arrangements for integrated circuit pads |
| JP3947119B2 (ja) * | 2003-03-06 | 2007-07-18 | 富士通株式会社 | 半導体集積回路 |
| FR2868222A1 (fr) * | 2004-03-25 | 2005-09-30 | St Microelectronics Sa | Circuit integre comprenant une partie de coeur et une partie peripherique formee sur plusieurs rangees |
| US7071561B2 (en) * | 2004-06-08 | 2006-07-04 | Taiwan Semiconductor Manufacturing Company, Ltd. | Semiconductor device and method of manufacture thereof with two or more bond pad connections for each input/output cell |
| JP2006049782A (ja) * | 2004-08-09 | 2006-02-16 | Matsushita Electric Ind Co Ltd | 半導体集積回路装置のレイアウト方法 |
| US20070187808A1 (en) * | 2006-02-16 | 2007-08-16 | Easic Corporation | Customizable power and ground pins |
| EP2242095B1 (en) * | 2007-12-28 | 2021-05-19 | Socionext Inc. | Semiconductor device and its manufacturing method |
| KR101123804B1 (ko) * | 2009-11-20 | 2012-03-12 | 주식회사 하이닉스반도체 | 반도체 칩 및 이를 갖는 적층 반도체 패키지 |
| JP6597628B2 (ja) | 2014-10-24 | 2019-10-30 | 株式会社ソシオネクスト | 半導体集積回路装置 |
| CN106847806A (zh) * | 2017-02-13 | 2017-06-13 | 中国人民解放军国防科学技术大学 | 一种集成电路设计方法 |
| JP7093020B2 (ja) | 2017-05-15 | 2022-06-29 | 株式会社ソシオネクスト | 半導体集積回路装置 |
| JP7152684B2 (ja) | 2018-09-28 | 2022-10-13 | 株式会社ソシオネクスト | 半導体集積回路装置 |
Family Cites Families (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE3276284D1 (en) * | 1981-09-10 | 1987-06-11 | Fujitsu Ltd | Semiconductor integrated circuit comprising a semiconductor substrate and interconnecting layers |
| JPS60101951A (ja) * | 1983-11-08 | 1985-06-06 | Sanyo Electric Co Ltd | ゲ−トアレイ |
| JPH0828421B2 (ja) * | 1987-08-27 | 1996-03-21 | 株式会社東芝 | 半導体集積回路装置 |
| JPH01238140A (ja) * | 1988-03-18 | 1989-09-22 | Rohm Co Ltd | ゲートアレイ |
| JPH0210869A (ja) * | 1988-06-29 | 1990-01-16 | Hitachi Ltd | 半導体装置 |
| JPH02177457A (ja) * | 1988-12-28 | 1990-07-10 | Hitachi Ltd | 半導体装置 |
| JP2730220B2 (ja) * | 1989-11-01 | 1998-03-25 | セイコーエプソン株式会社 | マスタースライス方式の半導体集積装置 |
| JPH05267302A (ja) * | 1992-03-19 | 1993-10-15 | Fujitsu Ltd | 半導体装置 |
| JPH06232377A (ja) * | 1993-02-03 | 1994-08-19 | Nec Corp | 半導体集積回路 |
| JPH09232437A (ja) * | 1996-02-27 | 1997-09-05 | Hitachi Ltd | 半導体集積回路装置およびそれを用いたコンピュータシステム |
| JP3259763B2 (ja) * | 1997-11-14 | 2002-02-25 | 日本電気株式会社 | 半導体ｌｓｉ |
| JP3914649B2 (ja) | 1999-02-10 | 2007-05-16 | 株式会社東芝 | 半導体装置 |
| JP3407025B2 (ja) * | 2000-06-08 | 2003-05-19 | Ｎｅｃエレクトロニクス株式会社 | 半導体装置及びその製造方法 |
-
2001
- 2001-09-27 JP JP2001297047A patent/JP4025044B2/ja not_active Expired - Fee Related
-
2002
- 2002-09-25 KR KR10-2002-0058036A patent/KR100457366B1/ko not_active IP Right Cessation
- 2002-09-26 US US10/254,659 patent/US6919632B2/en not_active Expired - Fee Related
- 2002-09-27 CN CNB021498016A patent/CN1274020C/zh not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| CN1274020C (zh) | 2006-09-06 |
| CN1426109A (zh) | 2003-06-25 |
| US6919632B2 (en) | 2005-07-19 |
| KR100457366B1 (ko) | 2004-11-16 |
| JP2003100891A (ja) | 2003-04-04 |
| KR20030027716A (ko) | 2003-04-07 |
| US20030057549A1 (en) | 2003-03-27 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7232705B2 (en) | Integrated circuit bond pad structures and methods of making | |
| US8013362B2 (en) | Semiconductor integrated circuit and multi-chip module | |
| US11901251B2 (en) | Semiconductor device having electrode pads arranged between groups of external electrodes | |
| JP4025044B2 (ja) | 半導体集積回路装置 | |
| US7964968B2 (en) | Semiconductor integrated circuit | |
| JP3599108B2 (ja) | アレー型ボンディングパッドを備える半導体チップの内部回路構造及びその製造方法 | |
| CN112771655A (zh) | 半导体集成电路装置以及半导体封装件构造 | |
| JP4890827B2 (ja) | 半導体装置 | |
| JP4175155B2 (ja) | 半導体装置 | |
| JP2004179184A (ja) | 半導体集積回路 | |
| JP2009260147A (ja) | 半導体集積回路装置 | |
| JPH04267550A (ja) | 半導体装置 | |
| JP2001007300A (ja) | 半導体集積回路装置 | |
| JP2008085019A (ja) | マクロセルブロック及び半導体装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20050314 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20070613 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20070619 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20070808 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20071002 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20071004 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101012 Year of fee payment: 3 |
|
| LAPS | Cancellation because of no payment of annual fees |