JPH06232377A - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JPH06232377A JPH06232377A JP1601193A JP1601193A JPH06232377A JP H06232377 A JPH06232377 A JP H06232377A JP 1601193 A JP1601193 A JP 1601193A JP 1601193 A JP1601193 A JP 1601193A JP H06232377 A JPH06232377 A JP H06232377A
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- JP
- Japan
- Prior art keywords
- macro
- integrated circuit
- chip
- semiconductor integrated
- external
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】
【目的】大規模ＬＳＩの構成構造に於て、超多ピン化，
大電流化，超高性能化を実現する。 【構成】基本回路を構成する基本セルが行列状に配列さ
れたマクロがあり、このマクロが半導体の一主面に行列
状に区画配置され、各マクロの周縁部に入力回路や出力
回路を有する外部セルが配列されている半導体集積回路
である。
大電流化，超高性能化を実現する。 【構成】基本回路を構成する基本セルが行列状に配列さ
れたマクロがあり、このマクロが半導体の一主面に行列
状に区画配置され、各マクロの周縁部に入力回路や出力
回路を有する外部セルが配列されている半導体集積回路
である。
Description
【０００１】
【産業上の利用分野】本発明は、マスタースライス方式
の半導体集積回路に関し、特にそのレイアウト構成に関
する。
の半導体集積回路に関し、特にそのレイアウト構成に関
する。
【０００２】
【従来の技術】従来、この種のマスタースライス方式の
半導体集積回路は、図４にその一例を示すように、半導
体チップ１の中央に内部セル７を行列状に配列して設
け、内部セル７を配置した行（又は列）の間に信号配線
領域８を設け、半導体チップ１の周縁部に電源及び入出
力信号接続用パッド６を配列して設け、内部セル７とパ
ッド６との間の領域に入出力用外部セル２を配列して設
けている。
半導体集積回路は、図４にその一例を示すように、半導
体チップ１の中央に内部セル７を行列状に配列して設
け、内部セル７を配置した行（又は列）の間に信号配線
領域８を設け、半導体チップ１の周縁部に電源及び入出
力信号接続用パッド６を配列して設け、内部セル７とパ
ッド６との間の領域に入出力用外部セル２を配列して設
けている。
【０００３】又、特願昭６３−３４４４１には、半導体
チップ内の信号配線長を実効的に短縮し、論理回路セル
の寸法を縮小して搭載ゲート数を増加し、且つ、電源配
線の圧縮を目的とした図５に示す半導体集積回路が提案
されている。本例でも外部接続用パッド６の内、一部の
電源用パッド５が内部領域に設置されているものの、信
号用パッドと外部セル２はチップ周縁部に配列されてい
る。なお、３は集合セル（マクロ），９は主幹電源バス
である。
チップ内の信号配線長を実効的に短縮し、論理回路セル
の寸法を縮小して搭載ゲート数を増加し、且つ、電源配
線の圧縮を目的とした図５に示す半導体集積回路が提案
されている。本例でも外部接続用パッド６の内、一部の
電源用パッド５が内部領域に設置されているものの、信
号用パッドと外部セル２はチップ周縁部に配列されてい
る。なお、３は集合セル（マクロ），９は主幹電源バス
である。
【０００４】
【発明が解決しようとする課題】上述した従来の半導体
集積回路では、搭載されるセルの数が増大するととも
に、電気的特性の制約により、それぞれのセルへの電圧
印加のための電源配線を太くしなければならないためセ
ル寸法がより大きくなる傾向があった。時にバイポーラ
系のＬＳＩでは、超高速性能を追求するためにチップの
大型化とともに消費電力が飛躍的に増大し続けている。
最近では数ワット／チップはもちろんのこと、５０〜６
０ワット／チップといったゲートアレイも開発されてい
る。
集積回路では、搭載されるセルの数が増大するととも
に、電気的特性の制約により、それぞれのセルへの電圧
印加のための電源配線を太くしなければならないためセ
ル寸法がより大きくなる傾向があった。時にバイポーラ
系のＬＳＩでは、超高速性能を追求するためにチップの
大型化とともに消費電力が飛躍的に増大し続けている。
最近では数ワット／チップはもちろんのこと、５０〜６
０ワット／チップといったゲートアレイも開発されてい
る。
【０００５】これらのチップを設計する際に常に難題と
なるのが電源供給用のチップ内電源配線である。すなわ
ちチップ内の電位降下を押えようとするなら配線の内で
の電源系が占める割合は増加する一方であり、結局信号
用配線チャネルが不足してしまい、したがってセル寸法
がより大きくなる傾向となる。又は実効使用可能なゲー
ト数はかなり制限されてしまうケースが多い。
なるのが電源供給用のチップ内電源配線である。すなわ
ちチップ内の電位降下を押えようとするなら配線の内で
の電源系が占める割合は増加する一方であり、結局信号
用配線チャネルが不足してしまい、したがってセル寸法
がより大きくなる傾向となる。又は実効使用可能なゲー
ト数はかなり制限されてしまうケースが多い。
【０００６】一方、チップの大型化に伴なって信号配線
が長くなり、そのためにゲート間遅延時間が大きくなる
という問題も抱えている。前述した様な理由によりセル
サイズが大きくなってしまえば、この傾向は更に拍車が
かかる。チップサイズの大型化に伴なう配線遅延時間の
増大に関して、もう一つの問題は、入力端子から初段ゲ
ート部までの距離と最終出力ゲートから出力端子までの
距離である。すなわち、従来のＬＳＩ構造では入出力用
の外部セルはチップ周縁部にのみ配列されており、チッ
プの大型化に伴なって前述の配線長は増々長くなる傾向
となり、特性上の欠点としてクローズアップされてい
る。外部セルがチップ周縁部にのみ配置されているの
は、外部接続用信号パッドがチップ周縁部にのみ配置さ
れていることによる。
が長くなり、そのためにゲート間遅延時間が大きくなる
という問題も抱えている。前述した様な理由によりセル
サイズが大きくなってしまえば、この傾向は更に拍車が
かかる。チップサイズの大型化に伴なう配線遅延時間の
増大に関して、もう一つの問題は、入力端子から初段ゲ
ート部までの距離と最終出力ゲートから出力端子までの
距離である。すなわち、従来のＬＳＩ構造では入出力用
の外部セルはチップ周縁部にのみ配列されており、チッ
プの大型化に伴なって前述の配線長は増々長くなる傾向
となり、特性上の欠点としてクローズアップされてい
る。外部セルがチップ周縁部にのみ配置されているの
は、外部接続用信号パッドがチップ周縁部にのみ配置さ
れていることによる。
【０００７】
【課題を解決するための手段】本発明の半導体集積回路
では、基本回路を構成する基本セルが、行列状に配列さ
れた集合セル（以下、マクロと称す）があり、当該マク
ロが半導体の一主面に行列状に区画され、各マクロの周
縁部に入力回路や出力回路を構成する外部セルが配列さ
れている。これらの外部セルは、静電保護回路を有して
おり、従ってチップ内部領域に多数配列されているとい
う特徴がある。これらの外部セルは、当該チップを外部
接続するためのパッドに接続されており、従ってチップ
内部領域に多数のパッドが配列されている。これらのパ
ッドはハンダボールを使って、いわゆるフリップチップ
型接続を可能としている。又、上述したマクロは基本ゲ
ートを配列したロジックマクロ，ＲＡＭやＲＯＭで形成
されたメモリマクロの他，レジスタファイルマクロ，マ
イクロコンピュータマクロを備えている。
では、基本回路を構成する基本セルが、行列状に配列さ
れた集合セル（以下、マクロと称す）があり、当該マク
ロが半導体の一主面に行列状に区画され、各マクロの周
縁部に入力回路や出力回路を構成する外部セルが配列さ
れている。これらの外部セルは、静電保護回路を有して
おり、従ってチップ内部領域に多数配列されているとい
う特徴がある。これらの外部セルは、当該チップを外部
接続するためのパッドに接続されており、従ってチップ
内部領域に多数のパッドが配列されている。これらのパ
ッドはハンダボールを使って、いわゆるフリップチップ
型接続を可能としている。又、上述したマクロは基本ゲ
ートを配列したロジックマクロ，ＲＡＭやＲＯＭで形成
されたメモリマクロの他，レジスタファイルマクロ，マ
イクロコンピュータマクロを備えている。
【０００８】
【実施例】次に本発明について図面を参照して説明す
る。図１は本発明の第１の実施例を示す半導体チップの
構成図である。本実施例では半導体チップ１内に６４個
の集合セル（マクロ）３が搭載されており、各マクロの
周縁部に外部セル２が任意数配置されており、これらの
配置はチップ１／４領域単位で繰り返されている。マク
ロ内については詳細に図示していないが、基本ゲートを
行列配列したゲートアレイマクロであったり、ＲＡＭマ
クロであったり、その機能は問わない。外部セル２には
入力回路，出力回路，静電保護回路が含まれる。すなわ
ち、外部セルは入力／出力兼用セルとなっている。
る。図１は本発明の第１の実施例を示す半導体チップの
構成図である。本実施例では半導体チップ１内に６４個
の集合セル（マクロ）３が搭載されており、各マクロの
周縁部に外部セル２が任意数配置されており、これらの
配置はチップ１／４領域単位で繰り返されている。マク
ロ内については詳細に図示していないが、基本ゲートを
行列配列したゲートアレイマクロであったり、ＲＡＭマ
クロであったり、その機能は問わない。外部セル２には
入力回路，出力回路，静電保護回路が含まれる。すなわ
ち、外部セルは入力／出力兼用セルとなっている。
【０００９】図２は、図１に示した半導体チップ１の第
１象限領域を拡大した外部接続用パッドの配置図であ
る。前述した外部セル２の各々に対応した信号用パッド
４が用意されている。外部セル部以外に設置されている
パッドは電源用パッド５である。これらのパッド群は、
いわゆるフリップフロップ方式の接続方法を可能とする
ために球状のハンダボールで形成されている。
１象限領域を拡大した外部接続用パッドの配置図であ
る。前述した外部セル２の各々に対応した信号用パッド
４が用意されている。外部セル部以外に設置されている
パッドは電源用パッド５である。これらのパッド群は、
いわゆるフリップフロップ方式の接続方法を可能とする
ために球状のハンダボールで形成されている。
【００１０】図３は本発明の第２の実施例としてのチッ
プ構成図である。本実施例では、チップ全体を４分割
し、各象限の周縁部に外部セル２を配列している。これ
らの外部セル２の配列は、チップサイズ，マクロサイ
ズ，入出力端子数，パッドピッチ，外部セルサイズ等を
考慮して決定される。
プ構成図である。本実施例では、チップ全体を４分割
し、各象限の周縁部に外部セル２を配列している。これ
らの外部セル２の配列は、チップサイズ，マクロサイ
ズ，入出力端子数，パッドピッチ，外部セルサイズ等を
考慮して決定される。
【００１１】
【発明の効果】以上説明したように本発明は、大規模Ｌ
ＳＩチップを多数のマクロ領域に行列区画し、マクロの
周縁部に外部セルを配置する、すなわち、内部領域にも
外部セルを配列し、各々の外部セルの最上層配線金属層
に外部接続用パッドを備え、いわゆるフリップチップ方
式の接続方法を採用している。このため信号用パッド数
を従来に比べて飛躍的に増大させ、かつ信号用パッドか
ら外部セル内の回路部までの配線長を従来に比べて極め
て短く揃えることが可能であり、遅延時間の短縮に寄与
する。更に、電源用パッドもチップ全域に配置されてお
り、電位降下を考慮しても電源配線幅を大幅に減らすこ
とができるので、その分信号配線領域として利用するこ
とが可能となる。
ＳＩチップを多数のマクロ領域に行列区画し、マクロの
周縁部に外部セルを配置する、すなわち、内部領域にも
外部セルを配列し、各々の外部セルの最上層配線金属層
に外部接続用パッドを備え、いわゆるフリップチップ方
式の接続方法を採用している。このため信号用パッド数
を従来に比べて飛躍的に増大させ、かつ信号用パッドか
ら外部セル内の回路部までの配線長を従来に比べて極め
て短く揃えることが可能であり、遅延時間の短縮に寄与
する。更に、電源用パッドもチップ全域に配置されてお
り、電位降下を考慮しても電源配線幅を大幅に減らすこ
とができるので、その分信号配線領域として利用するこ
とが可能となる。
【００１２】一方、大規模回路を機能ごとにマクロ設計
されているので、単位機能内の配線長をチップサイズの
大型化に伴なわないで短縮することが可能となり性能面
での向上が期待できる。又、様々な完成されたマクロを
選択配置することにより、比較的少ない工数でバリエー
ションに富んだマスタースライスなＬＳＩの開発が可能
となる。
されているので、単位機能内の配線長をチップサイズの
大型化に伴なわないで短縮することが可能となり性能面
での向上が期待できる。又、様々な完成されたマクロを
選択配置することにより、比較的少ない工数でバリエー
ションに富んだマスタースライスなＬＳＩの開発が可能
となる。
【図１】本発明の第１の実施例の半導体チップの構成図
である。
である。
【図２】図１に示す半導体チップの第１象限に関する外
部接続用パッド配置を示す構成図である。
部接続用パッド配置を示す構成図である。
【図３】本発明の第２の実施例の半導体チップの構成図
である。
である。
【図４】従来の半導体チップの構成図である。
【図５】従来の半導体チップの他の例を示す構成図であ
る。
る。
１ 半導体チップ ２ 外部セル ３ 集合セル ４ 信号用パッド ５ 電源用パッド ６ パッド ７ 内部セル ８ 信号配線領域 ９ 主幹電源バス
Claims (3)
- 【請求項１】 基本回路を構成する基本セルが行列状に
配列された集合セル（以下、マクロと称す）を有し、当
該マクロが半導体の一主面に行列状に区画され、各マク
ロの周縁部に入力回路や出力回路を構成する外部セルが
配列されていることを特徴とする半導体集積回路。 - 【請求項２】 上記外部セルの最外層金属配線層に半導
体集積回路を外部接続するためのパッドを有しているこ
とを特徴とする請求項１記載の半導体集積回路。 - 【請求項３】 外部接続用パッドがハンダボールで形成
されていることを特徴とする請求項２記載の半導体集積
回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1601193A JPH06232377A (ja) | 1993-02-03 | 1993-02-03 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1601193A JPH06232377A (ja) | 1993-02-03 | 1993-02-03 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06232377A true JPH06232377A (ja) | 1994-08-19 |
Family
ID=11904646
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1601193A Pending JPH06232377A (ja) | 1993-02-03 | 1993-02-03 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06232377A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003100891A (ja) * | 2001-09-27 | 2003-04-04 | Toshiba Corp | 半導体集積回路装置 |
-
1993
- 1993-02-03 JP JP1601193A patent/JPH06232377A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003100891A (ja) * | 2001-09-27 | 2003-04-04 | Toshiba Corp | 半導体集積回路装置 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20000111 |