JP2001237317A - 半導体集積回路装置、その設計方法、及びｉ／ｏセルライブラリが記録されたコンピュータ読み取り可能な記録媒体 - Google Patents
半導体集積回路装置、その設計方法、及びｉ／ｏセルライブラリが記録されたコンピュータ読み取り可能な記録媒体Info
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- JP2001237317A JP2001237317A JP2000044014A JP2000044014A JP2001237317A JP 2001237317 A JP2001237317 A JP 2001237317A JP 2000044014 A JP2000044014 A JP 2000044014A JP 2000044014 A JP2000044014 A JP 2000044014A JP 2001237317 A JP2001237317 A JP 2001237317A
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- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
Abstract
(57)【要約】
【課題】 チップの内部における所望の位置にＩ／Ｏセ
ルを配置することができる半導体集積回路装置におい
て、内部回路セル配置領域の面積を削減して、セル間配
線の総配線長を短くできるようにする。 【解決手段】 従来のＩ／Ｏセルの面積の大部分を占め
ていたＥＳＤ保護回路１０４がＩ／Ｏセル１０２から分
離されて、チップ１００の周縁部に設けられたＥＳＤ保
護回路配置領域ＲESD に配置されている。Ｉ／Ｏセル１
０２は、ＥＳＤ保護回路配置領域ＲESD よりもチップ１
００の中央部寄りに配置されている。Ｉ／Ｏセル１０２
とＥＳＤ保護回路１０４とは配線により接続されてい
る。
ルを配置することができる半導体集積回路装置におい
て、内部回路セル配置領域の面積を削減して、セル間配
線の総配線長を短くできるようにする。 【解決手段】 従来のＩ／Ｏセルの面積の大部分を占め
ていたＥＳＤ保護回路１０４がＩ／Ｏセル１０２から分
離されて、チップ１００の周縁部に設けられたＥＳＤ保
護回路配置領域ＲESD に配置されている。Ｉ／Ｏセル１
０２は、ＥＳＤ保護回路配置領域ＲESD よりもチップ１
００の中央部寄りに配置されている。Ｉ／Ｏセル１０２
とＥＳＤ保護回路１０４とは配線により接続されてい
る。
Description
【０００１】
【発明の属する技術分野】本発明は、チップの内部にお
ける所望の位置にＩ／Ｏセルを配置することができる半
導体集積回路装置、その設計方法、及びＩ／Ｏセルライ
ブラリが記録されたコンピュータ読み取り可能な記録媒
体に関する。
ける所望の位置にＩ／Ｏセルを配置することができる半
導体集積回路装置、その設計方法、及びＩ／Ｏセルライ
ブラリが記録されたコンピュータ読み取り可能な記録媒
体に関する。
【０００２】
【従来の技術】近年、システム全体を１チップに搭載す
る動き、つまりシステムオンチップ化が進んできてい
る。このため、半導体集積回路の大規模化に伴って、半
導体集積回路のピン数も増大する傾向にある。
る動き、つまりシステムオンチップ化が進んできてい
る。このため、半導体集積回路の大規模化に伴って、半
導体集積回路のピン数も増大する傾向にある。
【０００３】このような多ピン化に対応するために、チ
ップの内部にマトリックス状に配置されたバンプ、つま
りエリアバンプを使用した半導体集積回路装置が提案さ
れている。また、エリアバンプの登場に伴って、エリア
バンプと接続するＩ／Ｏセルをチップの内部における所
望の位置に配置する技術も提案されている。
ップの内部にマトリックス状に配置されたバンプ、つま
りエリアバンプを使用した半導体集積回路装置が提案さ
れている。また、エリアバンプの登場に伴って、エリア
バンプと接続するＩ／Ｏセルをチップの内部における所
望の位置に配置する技術も提案されている。
【０００４】以下、特開平５−２１８２０４に開示され
たエリアバンプ構造を有する従来の半導体集積回路装置
について図１３を参照しながら説明する。尚、本明細書
において内部回路セルとは、ゲートアレイ方式の半導体
集積回路の場合にはベーシックセルを意味し、スタンダ
ードセル方式の半導体集積回路の場合にはスタンダード
セルを意味するものとする。
たエリアバンプ構造を有する従来の半導体集積回路装置
について図１３を参照しながら説明する。尚、本明細書
において内部回路セルとは、ゲートアレイ方式の半導体
集積回路の場合にはベーシックセルを意味し、スタンダ
ードセル方式の半導体集積回路の場合にはスタンダード
セルを意味するものとする。
【０００５】図１３に示すように、チップ１０の内部に
バンプ（エリアバンプ）１１がマトリックス状に配置さ
れていると共に、チップ１０における各バンプ１１の下
側にＩ／Ｏセル１２が、内部回路セル（図示省略）の並
びであるセル行１３に挿入されるように、つまり内部回
路セルの間に埋め込まれるように配置されている。
バンプ（エリアバンプ）１１がマトリックス状に配置さ
れていると共に、チップ１０における各バンプ１１の下
側にＩ／Ｏセル１２が、内部回路セル（図示省略）の並
びであるセル行１３に挿入されるように、つまり内部回
路セルの間に埋め込まれるように配置されている。
【０００６】また、内部回路セルが配置される領域であ
る内部回路セル配置領域ＲCELLは、チップ１０の全体に
亘って拡がっている。
る内部回路セル配置領域ＲCELLは、チップ１０の全体に
亘って拡がっている。
【０００７】
【発明が解決しようとする課題】しかしながら、エリア
バンプを使用した半導体集積回路装置においては、Ｉ／
Ｏセルが内部回路セル配置領域に挿入されている結果、
内部回路セル配置領域の面積が増大してしまうため、セ
ル間配線（内部回路セル同士を接続する配線及び内部回
路セルとＩ／Ｏセルとを接続する配線）の総配線長が長
くなってしまう。このため、半導体集積回路（ＬＳＩ）
全体において信号の伝播遅延時間が増大するので、ＬＳ
Ｉの動作が遅くなるという課題が生じる。
バンプを使用した半導体集積回路装置においては、Ｉ／
Ｏセルが内部回路セル配置領域に挿入されている結果、
内部回路セル配置領域の面積が増大してしまうため、セ
ル間配線（内部回路セル同士を接続する配線及び内部回
路セルとＩ／Ｏセルとを接続する配線）の総配線長が長
くなってしまう。このため、半導体集積回路（ＬＳＩ）
全体において信号の伝播遅延時間が増大するので、ＬＳ
Ｉの動作が遅くなるという課題が生じる。
【０００８】前記に鑑み、本発明は、チップの内部にお
ける所望の位置にＩ／Ｏセルを配置することができる半
導体集積回路装置において、内部回路セル配置領域の面
積を削減して、セル間配線の総配線長を短くすることを
目的とする。
ける所望の位置にＩ／Ｏセルを配置することができる半
導体集積回路装置において、内部回路セル配置領域の面
積を削減して、セル間配線の総配線長を短くすることを
目的とする。
【０００９】
【課題を解決するための手段】前記の目的を達成するた
めに、本件発明者はＩ／Ｏセルのレイアウトについて検
討を行なった。
めに、本件発明者はＩ／Ｏセルのレイアウトについて検
討を行なった。
【００１０】以下、従来のＩ／Ｏセルについて図１４及
び図１５を参照しながら説明する。
び図１５を参照しながら説明する。
【００１１】図１４は、従来の入力用Ｉ／Ｏセル（以
下、入力セルと称する）のレイアウトを示す模式図であ
る。
下、入力セルと称する）のレイアウトを示す模式図であ
る。
【００１２】図１４に示すように、入力セル１２ａは、
入力バッファ及び論理回路からなる第１の部分回路２１
と、入力用ＥＳＤ（electrostatic discharge ：静電放
電）保護回路２２と、入力用パッド２３とから構成され
ている。入力用パッド２３は、はんだ等により対応する
バンプ１１と接続される。
入力バッファ及び論理回路からなる第１の部分回路２１
と、入力用ＥＳＤ（electrostatic discharge ：静電放
電）保護回路２２と、入力用パッド２３とから構成され
ている。入力用パッド２３は、はんだ等により対応する
バンプ１１と接続される。
【００１３】図１５は、従来の出力用Ｉ／Ｏセル（以
下、出力セルと称する）のレイアウトを示す模式図であ
る。
下、出力セルと称する）のレイアウトを示す模式図であ
る。
【００１４】図１５に示すように、出力セル１２ｂは、
出力プリバッファ及び論理回路からなる第２の部分回路
２４と、出力用ＥＳＤ保護回路２５と、出力用パッド２
６とから構成されている。出力用パッド２６は、はんだ
等により対応するバンプ１１と接続される。
出力プリバッファ及び論理回路からなる第２の部分回路
２４と、出力用ＥＳＤ保護回路２５と、出力用パッド２
６とから構成されている。出力用パッド２６は、はんだ
等により対応するバンプ１１と接続される。
【００１５】出力セル１２ｂが入力セル１２ａと異なっ
ている点は、出力用ＥＳＤ保護回路２５が、出力バッフ
ァとしても動作する出力バッファ兼ＥＳＤ保護回路２５
ａと、出力バッファとして動作しないＥＳＤ保護専用回
路２５ｂとから構成されていることである。
ている点は、出力用ＥＳＤ保護回路２５が、出力バッフ
ァとしても動作する出力バッファ兼ＥＳＤ保護回路２５
ａと、出力バッファとして動作しないＥＳＤ保護専用回
路２５ｂとから構成されていることである。
【００１６】ところで、ＥＳＤとは、ウェハー製造時等
に人間がＬＳＩに触れたりすることにより発生する静電
気に起因して、瞬間的に大電流（サージ電流）が流れて
ＬＳＩが破壊される現象である。すなわち、ＥＳＤ保護
回路の特徴は、１Ａを超えるような大電流にも耐えられ
るように、内部回路セルで使用されるトランジスタのサ
イズに比べて非常に大きなサイズのトランジスタが使用
されていることである。このため、ＥＳＤ保護回路はＩ
／Ｏセルの面積の大部分を占めている。
に人間がＬＳＩに触れたりすることにより発生する静電
気に起因して、瞬間的に大電流（サージ電流）が流れて
ＬＳＩが破壊される現象である。すなわち、ＥＳＤ保護
回路の特徴は、１Ａを超えるような大電流にも耐えられ
るように、内部回路セルで使用されるトランジスタのサ
イズに比べて非常に大きなサイズのトランジスタが使用
されていることである。このため、ＥＳＤ保護回路はＩ
／Ｏセルの面積の大部分を占めている。
【００１７】ＥＳＤは前述のように製造時に発生する現
象である一方、ＬＳＩのパッケージングが終了した後に
は発生しない現象である。このため、ＬＳＩのパッケー
ジングが終了してＬＳＩが動作状態にあるときには、入
力用ＥＳＤ保護回路２２及びＥＳＤ保護専用回路２５ｂ
はＬＳＩの動作に影響を与えなくなると共に、出力バッ
ファ兼ＥＳＤ保護回路２５ａは出力バッファとしてのみ
動作する。
象である一方、ＬＳＩのパッケージングが終了した後に
は発生しない現象である。このため、ＬＳＩのパッケー
ジングが終了してＬＳＩが動作状態にあるときには、入
力用ＥＳＤ保護回路２２及びＥＳＤ保護専用回路２５ｂ
はＬＳＩの動作に影響を与えなくなると共に、出力バッ
ファ兼ＥＳＤ保護回路２５ａは出力バッファとしてのみ
動作する。
【００１８】尚、出力バッファ兼ＥＳＤ保護回路２５ａ
はバンプ１１を介してチップ１０内の信号をチップ１０
外に伝える働きをするので、出力バッファ兼ＥＳＤ保護
回路２５ａの駆動能力を大きくする必要がある。また、
出力バッファ兼ＥＳＤ保護回路２５ａとバンプ１１との
距離が長くなると、バンプ１１と出力セル１２ｂとの間
の信号の伝達速度が遅くなるので、出力バッファ兼ＥＳ
Ｄ保護回路２５ａとバンプ１１との距離をできる限り短
くする必要がある。
はバンプ１１を介してチップ１０内の信号をチップ１０
外に伝える働きをするので、出力バッファ兼ＥＳＤ保護
回路２５ａの駆動能力を大きくする必要がある。また、
出力バッファ兼ＥＳＤ保護回路２５ａとバンプ１１との
距離が長くなると、バンプ１１と出力セル１２ｂとの間
の信号の伝達速度が遅くなるので、出力バッファ兼ＥＳ
Ｄ保護回路２５ａとバンプ１１との距離をできる限り短
くする必要がある。
【００１９】本発明は、以上の知見に基づきなされたも
のであって、具体的には、本発明に係る半導体集積回路
装置は、チップの内部における所望の位置にＩ／Ｏセル
を配置することができる半導体集積回路装置を前提と
し、チップの周縁部に設けられたＥＳＤ保護回路配置領
域にＩ／Ｏセルから分離されて配置されたＥＳＤ保護回
路と、ＥＳＤ保護回路配置領域よりもチップの中央部寄
りに配置されたＩ／Ｏセルと、Ｉ／ＯセルとＥＳＤ保護
回路とを接続する配線とを備えている。
のであって、具体的には、本発明に係る半導体集積回路
装置は、チップの内部における所望の位置にＩ／Ｏセル
を配置することができる半導体集積回路装置を前提と
し、チップの周縁部に設けられたＥＳＤ保護回路配置領
域にＩ／Ｏセルから分離されて配置されたＥＳＤ保護回
路と、ＥＳＤ保護回路配置領域よりもチップの中央部寄
りに配置されたＩ／Ｏセルと、Ｉ／ＯセルとＥＳＤ保護
回路とを接続する配線とを備えている。
【００２０】本発明の半導体集積回路装置によると、従
来のＩ／Ｏセルの面積の大部分を占めていたＥＳＤ保護
回路がＩ／Ｏセルから分離されて、チップの周縁部に設
けられたＥＳＤ保護回路配置領域に配置されている一
方、Ｉ／Ｏセルは、ＥＳＤ保護回路配置領域よりもチッ
プの中央部寄りに配置されている。このため、Ｉ／Ｏセ
ルが内部回路セル配置領域に挿入されている場合にも、
従来の半導体集積回路装置に比べて、内部回路セル配置
領域の面積を削減して、セル間配線の総配線長を短くす
ることができる。従って、ＬＳＩ全体における信号の伝
播遅延時間を低減できるので、ＬＳＩの動作を高速化す
ることができる。
来のＩ／Ｏセルの面積の大部分を占めていたＥＳＤ保護
回路がＩ／Ｏセルから分離されて、チップの周縁部に設
けられたＥＳＤ保護回路配置領域に配置されている一
方、Ｉ／Ｏセルは、ＥＳＤ保護回路配置領域よりもチッ
プの中央部寄りに配置されている。このため、Ｉ／Ｏセ
ルが内部回路セル配置領域に挿入されている場合にも、
従来の半導体集積回路装置に比べて、内部回路セル配置
領域の面積を削減して、セル間配線の総配線長を短くす
ることができる。従って、ＬＳＩ全体における信号の伝
播遅延時間を低減できるので、ＬＳＩの動作を高速化す
ることができる。
【００２１】本発明の半導体集積回路装置において、Ｉ
／Ｏセルは入力セル又は電源セルであって、ＥＳＤ保護
回路の全てが、Ｉ／Ｏセルから分離されてＥＳＤ保護回
路配置領域に配置されていると共に配線によってＩ／Ｏ
セルと接続されていることが好ましい。
／Ｏセルは入力セル又は電源セルであって、ＥＳＤ保護
回路の全てが、Ｉ／Ｏセルから分離されてＥＳＤ保護回
路配置領域に配置されていると共に配線によってＩ／Ｏ
セルと接続されていることが好ましい。
【００２２】このようにすると、内部回路セル配置領域
の面積を一層削減できる。
の面積を一層削減できる。
【００２３】本発明の半導体集積回路装置において、Ｉ
／Ｏセルは出力セルであって、ＥＳＤ保護回路のうちの
出力バッファとして動作しない部分であるＥＳＤ保護専
用回路のみが、Ｉ／Ｏセルから分離されてＥＳＤ保護回
路配置領域に配置されていると共に配線によってＩ／Ｏ
セルと接続されていることが好ましい。
／Ｏセルは出力セルであって、ＥＳＤ保護回路のうちの
出力バッファとして動作しない部分であるＥＳＤ保護専
用回路のみが、Ｉ／Ｏセルから分離されてＥＳＤ保護回
路配置領域に配置されていると共に配線によってＩ／Ｏ
セルと接続されていることが好ましい。
【００２４】このようにすると、Ｉ／Ｏセルと、該Ｉ／
Ｏセル上に設けられたバンプとの間の信号伝達時間を増
加させることなく、内部回路セル配置領域の面積を削減
できる。
Ｏセル上に設けられたバンプとの間の信号伝達時間を増
加させることなく、内部回路セル配置領域の面積を削減
できる。
【００２５】本発明に係る半導体集積回路装置の設計方
法は、チップの内部における所望の位置にＩ／Ｏセルを
配置することができる半導体集積回路装置の設計方法を
前提とし、Ｉ／Ｏセル及び内部回路セルをチップの内部
に配置する第１の配置工程と、第１の配置工程において
配置された、内部回路セル同士又は内部回路セルとＩ／
Ｏセルとをセル間配線により接続する第１の配線工程
と、Ｉ／Ｏセルから分離されたＥＳＤ保護回路を、チッ
プの周縁部に設けられたＥＳＤ保護回路配置領域に配置
する第２の配置工程と、第１の配置工程において配置さ
れたＩ／Ｏセルと第２の配置工程において配置されたＥ
ＳＤ保護回路とをＥＳＤ保護配線により接続する第２の
配線工程とを備え、第１の配置工程は、Ｉ／ＯセルをＥ
ＳＤ保護回路配置領域よりもチップの中央部寄りに配置
する工程を含む。
法は、チップの内部における所望の位置にＩ／Ｏセルを
配置することができる半導体集積回路装置の設計方法を
前提とし、Ｉ／Ｏセル及び内部回路セルをチップの内部
に配置する第１の配置工程と、第１の配置工程において
配置された、内部回路セル同士又は内部回路セルとＩ／
Ｏセルとをセル間配線により接続する第１の配線工程
と、Ｉ／Ｏセルから分離されたＥＳＤ保護回路を、チッ
プの周縁部に設けられたＥＳＤ保護回路配置領域に配置
する第２の配置工程と、第１の配置工程において配置さ
れたＩ／Ｏセルと第２の配置工程において配置されたＥ
ＳＤ保護回路とをＥＳＤ保護配線により接続する第２の
配線工程とを備え、第１の配置工程は、Ｉ／ＯセルをＥ
ＳＤ保護回路配置領域よりもチップの中央部寄りに配置
する工程を含む。
【００２６】本発明の半導体集積回路装置の設計方法に
よると、従来のＩ／Ｏセルの面積の大部分を占めていた
ＥＳＤ保護回路をＩ／Ｏセルから分離して、チップの周
縁部に設けられたＥＳＤ保護回路配置領域に配置してい
る一方、Ｉ／Ｏセルを、ＥＳＤ保護回路配置領域よりも
チップの中央部寄りに配置している。このため、Ｉ／Ｏ
セルを内部回路セル配置領域に挿入している場合にも、
従来の半導体集積回路装置に比べて、内部回路セル配置
領域の面積を削減して、セル間配線の総配線長を短くす
ることができる。従って、ＬＳＩ全体における信号の伝
播遅延時間を低減できるので、ＬＳＩの動作を高速化す
ることができる。
よると、従来のＩ／Ｏセルの面積の大部分を占めていた
ＥＳＤ保護回路をＩ／Ｏセルから分離して、チップの周
縁部に設けられたＥＳＤ保護回路配置領域に配置してい
る一方、Ｉ／Ｏセルを、ＥＳＤ保護回路配置領域よりも
チップの中央部寄りに配置している。このため、Ｉ／Ｏ
セルを内部回路セル配置領域に挿入している場合にも、
従来の半導体集積回路装置に比べて、内部回路セル配置
領域の面積を削減して、セル間配線の総配線長を短くす
ることができる。従って、ＬＳＩ全体における信号の伝
播遅延時間を低減できるので、ＬＳＩの動作を高速化す
ることができる。
【００２７】本発明の半導体集積回路装置の設計方法に
おいて、第１の配線工程と第２の配置工程との間に、第
１の配置工程において配置された全てのＩ／Ｏセルを取
り囲む包括線、及びＩ／Ｏセル同士又はＩ／Ｏセルと包
括線とを結ぶ格子線を作成すると共に、格子線を通過す
ることができるＥＳＤ保護配線の数である容量を定義す
るレイアウト抽象化工程と、全てのＩ／Ｏセルについて
該Ｉ／Ｏセルと包括線上の一点とを結ぶＩ／Ｏセル割り
当て線を、該Ｉ／Ｏセル割り当て線同士が交差しないよ
うに且つ格子線を通過するＩ／Ｏセル割り当て線の数が
容量を超えないように作成するＩ／Ｏセル割り当て工程
とをさらに備え、第２の配置工程は、Ｉ／Ｏセル割り当
て線により包括線上に割り当てられたＩ／Ｏセルの順番
に従って、ＥＳＤ保護回路を配置する工程を含み、第２
の配線工程は、ＥＳＤ保護配線を単一の配線層のみに設
ける工程を含むことが好ましい。
おいて、第１の配線工程と第２の配置工程との間に、第
１の配置工程において配置された全てのＩ／Ｏセルを取
り囲む包括線、及びＩ／Ｏセル同士又はＩ／Ｏセルと包
括線とを結ぶ格子線を作成すると共に、格子線を通過す
ることができるＥＳＤ保護配線の数である容量を定義す
るレイアウト抽象化工程と、全てのＩ／Ｏセルについて
該Ｉ／Ｏセルと包括線上の一点とを結ぶＩ／Ｏセル割り
当て線を、該Ｉ／Ｏセル割り当て線同士が交差しないよ
うに且つ格子線を通過するＩ／Ｏセル割り当て線の数が
容量を超えないように作成するＩ／Ｏセル割り当て工程
とをさらに備え、第２の配置工程は、Ｉ／Ｏセル割り当
て線により包括線上に割り当てられたＩ／Ｏセルの順番
に従って、ＥＳＤ保護回路を配置する工程を含み、第２
の配線工程は、ＥＳＤ保護配線を単一の配線層のみに設
ける工程を含むことが好ましい。
【００２８】このようにすると、ＥＳＤ保護配線を単一
の配線層のみに設けることができるように、Ｉ／Ｏセル
から分離されたＥＳＤ保護回路を配置することができる
ので、ＥＳＤ保護配線を設けるための配線層が増加して
製造コストが増大する事態を回避することができる。
の配線層のみに設けることができるように、Ｉ／Ｏセル
から分離されたＥＳＤ保護回路を配置することができる
ので、ＥＳＤ保護配線を設けるための配線層が増加して
製造コストが増大する事態を回避することができる。
【００２９】本発明の半導体集積回路装置の設計方法に
おいて、第１の配線工程は、チップの内部にセル間配線
のみが配置される純配線領域を設ける工程を含み、第１
の配線工程と第２の配置工程との間に、第１の配線工程
において設けられた純配線領域を検出する純配線領域検
出工程をさらに備え、第２の配置工程は、ＥＳＤ保護回
路を、純配線領域検出工程において検出された純配線領
域に配置する工程を含むことが好ましい。
おいて、第１の配線工程は、チップの内部にセル間配線
のみが配置される純配線領域を設ける工程を含み、第１
の配線工程と第２の配置工程との間に、第１の配線工程
において設けられた純配線領域を検出する純配線領域検
出工程をさらに備え、第２の配置工程は、ＥＳＤ保護回
路を、純配線領域検出工程において検出された純配線領
域に配置する工程を含むことが好ましい。
【００３０】このようにすると、チップの周縁部に設け
られるＥＳＤ保護回路配置領域の面積が小さくなるた
め、チップ自体の面積を削減することができるので、製
造コストを削減することができると共に歩留まり率を向
上させることができる。
られるＥＳＤ保護回路配置領域の面積が小さくなるた
め、チップ自体の面積を削減することができるので、製
造コストを削減することができると共に歩留まり率を向
上させることができる。
【００３１】本発明に係るコンピュータ読み取り可能な
記録媒体は、半導体集積回路の外部に対して信号の入出
力を行なうＩ／Ｏセルの集合であるＩ／Ｏセルライブラ
リが記録されたコンピュータ読み取り可能な記録媒体を
対象とし、少なくとも１つのＩ／Ｏセルから分離された
ＥＳＤ保護回路をＩ／Ｏセルとは異なるセルとして有し
ているＩ／Ｏセルライブラリが記録されている。
記録媒体は、半導体集積回路の外部に対して信号の入出
力を行なうＩ／Ｏセルの集合であるＩ／Ｏセルライブラ
リが記録されたコンピュータ読み取り可能な記録媒体を
対象とし、少なくとも１つのＩ／Ｏセルから分離された
ＥＳＤ保護回路をＩ／Ｏセルとは異なるセルとして有し
ているＩ／Ｏセルライブラリが記録されている。
【００３２】本発明のコンピュータ読み取り可能な記録
媒体によると、該記録媒体に記録されているＩ／Ｏセル
ライブラリをコンピュータ上で利用することにより、本
発明の半導体集積回路装置の設計方法を容易に実行する
ことができる。
媒体によると、該記録媒体に記録されているＩ／Ｏセル
ライブラリをコンピュータ上で利用することにより、本
発明の半導体集積回路装置の設計方法を容易に実行する
ことができる。
【００３３】
【発明の実施の形態】（第１の実施形態）以下、本発明
の第１の実施形態に係る半導体集積回路装置、具体的に
は、チップの内部における所望の位置にＩ／Ｏセルを配
置することができる半導体集積回路装置について図面を
参照しながら説明する。
の第１の実施形態に係る半導体集積回路装置、具体的に
は、チップの内部における所望の位置にＩ／Ｏセルを配
置することができる半導体集積回路装置について図面を
参照しながら説明する。
【００３４】図１は、第１の実施形態に係る半導体集積
回路装置のレイアウトを示す図である。
回路装置のレイアウトを示す図である。
【００３５】図１に示すように、チップ１００の内部に
バンプ（エリアバンプ）１０１がマトリックス状に配置
されていると共に、チップ１００における各バンプ１０
１の下側にＩ／Ｏセル１０２が、内部回路セル（図示省
略）の並びであるセル行１０３に挿入されるように、つ
まり内部回路セルの間に埋め込まれるように配置されて
いる。すなわち、第１の実施形態に係る半導体集積回路
はエリアバンプ構造を有している。
バンプ（エリアバンプ）１０１がマトリックス状に配置
されていると共に、チップ１００における各バンプ１０
１の下側にＩ／Ｏセル１０２が、内部回路セル（図示省
略）の並びであるセル行１０３に挿入されるように、つ
まり内部回路セルの間に埋め込まれるように配置されて
いる。すなわち、第１の実施形態に係る半導体集積回路
はエリアバンプ構造を有している。
【００３６】第１の実施形態の特徴は、Ｉ／Ｏセル１０
２から分離されたＥＳＤ保護回路１０４が、チップ１０
０の周縁部に設けられたＥＳＤ保護回路配置領域ＲESD
に配置されていると共に、Ｉ／Ｏセル１０２がＥＳＤ保
護回路配置領域ＲESD よりもチップ１００の中央部寄り
に配置されていることである。
２から分離されたＥＳＤ保護回路１０４が、チップ１０
０の周縁部に設けられたＥＳＤ保護回路配置領域ＲESD
に配置されていると共に、Ｉ／Ｏセル１０２がＥＳＤ保
護回路配置領域ＲESD よりもチップ１００の中央部寄り
に配置されていることである。
【００３７】また、内部回路セルが配置される領域であ
る内部回路セル配置領域ＲCELLは、チップ１００におけ
るＥＳＤ保護回路配置領域ＲESD の内側に拡がってい
る。
る内部回路セル配置領域ＲCELLは、チップ１００におけ
るＥＳＤ保護回路配置領域ＲESD の内側に拡がってい
る。
【００３８】尚、Ｉ／Ｏセル１０２と、該Ｉ／Ｏセル１
０２から分離されたＥＳＤ保護回路１０４とは図示しな
い配線により接続されている。このとき、多層配線技術
を用いる場合には、Ｉ／Ｏセル１０２とＥＳＤ保護回路
１０４とを接続する配線（以下、ＥＳＤ保護配線と称す
る）を最上層の配線層のみに設けることができる。但
し、ＥＳＤ保護配線を最上層の配線層のみに設けること
が困難な場合には、最上層以外の配線層にＥＳＤ保護配
線を設けてもよい。
０２から分離されたＥＳＤ保護回路１０４とは図示しな
い配線により接続されている。このとき、多層配線技術
を用いる場合には、Ｉ／Ｏセル１０２とＥＳＤ保護回路
１０４とを接続する配線（以下、ＥＳＤ保護配線と称す
る）を最上層の配線層のみに設けることができる。但
し、ＥＳＤ保護配線を最上層の配線層のみに設けること
が困難な場合には、最上層以外の配線層にＥＳＤ保護配
線を設けてもよい。
【００３９】以下、Ｉ／Ｏセル１０２及びＥＳＤ保護回
路１０４について図２及び図３を参照しながら詳しく説
明する。
路１０４について図２及び図３を参照しながら詳しく説
明する。
【００４０】図２は、第１の実施形態に係る半導体集積
回路に用いられている入力セル及び該入力セルから分離
されたＥＳＤ保護回路のレイアウトを示す模式図であ
る。
回路に用いられている入力セル及び該入力セルから分離
されたＥＳＤ保護回路のレイアウトを示す模式図であ
る。
【００４１】図２に示すように、入力セル１０２ａは、
入力バッファ及び論理回路からなる第１の部分回路１１
１と、入力用パッド１１２とから構成されている。入力
用パッド１１２は、はんだ等により対応するバンプ１０
１と接続される。また、入力セル１０２ａからは、対応
する入力用ＥＳＤ保護回路１１３の全てが分離されてい
る。
入力バッファ及び論理回路からなる第１の部分回路１１
１と、入力用パッド１１２とから構成されている。入力
用パッド１１２は、はんだ等により対応するバンプ１０
１と接続される。また、入力セル１０２ａからは、対応
する入力用ＥＳＤ保護回路１１３の全てが分離されてい
る。
【００４２】図３は、第１の実施形態に係る半導体集積
回路に用いられている出力セル及び該出力セルから分離
されたＥＳＤ保護回路のレイアウトを示す模式図であ
る。
回路に用いられている出力セル及び該出力セルから分離
されたＥＳＤ保護回路のレイアウトを示す模式図であ
る。
【００４３】図３に示すように、出力セル１０２ｂは、
出力プリバッファ及び論理回路からなる第２の部分回路
１１４と、対応する出力用ＥＳＤ保護回路のうちの出力
バッファとしても動作する部分である出力バッファ兼Ｅ
ＳＤ保護回路１１５と、出力用パッド１１６とから構成
されている。出力用パッド１１６は、はんだ等により対
応するバンプ１０１と接続される。また、出力セル１０
２ｂからは、対応する出力用ＥＳＤ保護回路のうちの出
力バッファとして動作しない部分、つまり出力バッファ
兼ＥＳＤ保護回路１１５以外の部分であるＥＳＤ保護専
用回路１１７のみが分離されている。
出力プリバッファ及び論理回路からなる第２の部分回路
１１４と、対応する出力用ＥＳＤ保護回路のうちの出力
バッファとしても動作する部分である出力バッファ兼Ｅ
ＳＤ保護回路１１５と、出力用パッド１１６とから構成
されている。出力用パッド１１６は、はんだ等により対
応するバンプ１０１と接続される。また、出力セル１０
２ｂからは、対応する出力用ＥＳＤ保護回路のうちの出
力バッファとして動作しない部分、つまり出力バッファ
兼ＥＳＤ保護回路１１５以外の部分であるＥＳＤ保護専
用回路１１７のみが分離されている。
【００４４】すなわち、Ｉ／Ｏセル１０２から分離され
るＥＳＤ保護回路１０４（図１参照）は、Ｉ／Ｏセル１
０２が入力セル１０２ａである場合には対応する入力用
ＥＳＤ保護回路１１３の全てである一方、Ｉ／Ｏセル１
０２が出力セル１０２ｂである場合には対応する出力用
ＥＳＤ保護回路のうちのＥＳＤ保護専用回路１１７のみ
である。
るＥＳＤ保護回路１０４（図１参照）は、Ｉ／Ｏセル１
０２が入力セル１０２ａである場合には対応する入力用
ＥＳＤ保護回路１１３の全てである一方、Ｉ／Ｏセル１
０２が出力セル１０２ｂである場合には対応する出力用
ＥＳＤ保護回路のうちのＥＳＤ保護専用回路１１７のみ
である。
【００４５】尚、出力用ＥＳＤ保護回路のうちの出力バ
ッファ兼ＥＳＤ保護回路１１５は、ＬＳＩの動作時には
出力バッファとしてのみ動作する回路となるので、チッ
プ１００外への信号の伝達を高速に行なうために、出力
バッファ兼ＥＳＤ保護回路１１５とバンプ１０１との距
離を短くする必要がある。従って、出力バッファ兼ＥＳ
Ｄ保護回路１１５は、バンプ１０１の下側に配置される
出力セル１０２ｂから分離されない。
ッファ兼ＥＳＤ保護回路１１５は、ＬＳＩの動作時には
出力バッファとしてのみ動作する回路となるので、チッ
プ１００外への信号の伝達を高速に行なうために、出力
バッファ兼ＥＳＤ保護回路１１５とバンプ１０１との距
離を短くする必要がある。従って、出力バッファ兼ＥＳ
Ｄ保護回路１１５は、バンプ１０１の下側に配置される
出力セル１０２ｂから分離されない。
【００４６】以上に説明したように、第１の実施形態に
よると、従来のＩ／Ｏセルの面積の大部分を占めていた
ＥＳＤ保護回路１０４がＩ／Ｏセル１０２から分離され
て、チップ１００の周縁部に設けられたＥＳＤ保護回路
配置領域ＲESD に配置されている一方、Ｉ／Ｏセル１０
２は、ＥＳＤ保護回路配置領域ＲESD よりもチップ１０
０の中央部寄りに配置されている。このため、Ｉ／Ｏセ
ル１０２が内部回路セル配置領域ＲCELLに挿入されてい
る場合にも、従来の半導体集積回路装置に比べて、内部
回路セル配置領域ＲCELLの面積を削減して、セル間配線
（内部回路セル同士を接続する配線及び内部回路セルと
Ｉ／Ｏセル１０２とを接続する配線）の総配線長を短く
することができる。従って、ＬＳＩ全体における信号の
伝播遅延時間を低減できるので、ＬＳＩの動作を高速化
することができる。
よると、従来のＩ／Ｏセルの面積の大部分を占めていた
ＥＳＤ保護回路１０４がＩ／Ｏセル１０２から分離され
て、チップ１００の周縁部に設けられたＥＳＤ保護回路
配置領域ＲESD に配置されている一方、Ｉ／Ｏセル１０
２は、ＥＳＤ保護回路配置領域ＲESD よりもチップ１０
０の中央部寄りに配置されている。このため、Ｉ／Ｏセ
ル１０２が内部回路セル配置領域ＲCELLに挿入されてい
る場合にも、従来の半導体集積回路装置に比べて、内部
回路セル配置領域ＲCELLの面積を削減して、セル間配線
（内部回路セル同士を接続する配線及び内部回路セルと
Ｉ／Ｏセル１０２とを接続する配線）の総配線長を短く
することができる。従って、ＬＳＩ全体における信号の
伝播遅延時間を低減できるので、ＬＳＩの動作を高速化
することができる。
【００４７】以下、前述の効果について図４を参照しな
がら詳しく説明する。
がら詳しく説明する。
【００４８】図４は、第１の実施形態に係る半導体集積
回路装置に設けられた配線を示す図である。尚、図４に
おいて、図１に示す第１の実施形態に係る半導体集積回
路装置と同一の部材には同一の符号を付すことにより説
明を省略する。
回路装置に設けられた配線を示す図である。尚、図４に
おいて、図１に示す第１の実施形態に係る半導体集積回
路装置と同一の部材には同一の符号を付すことにより説
明を省略する。
【００４９】図４に示すように、チップ１００には、セ
ル行１０３を構成する内部回路セル同士を接続する第１
のセル間配線１２１（端子Ｔ１〜Ｔ２間）、内部回路セ
ルとＩ／Ｏセル１０２とを接続する第２のセル間配線１
２２（端子Ｔ３〜Ｔ４間）、及びＩ／Ｏセル１０２とＥ
ＳＤ保護回路１０４とを接続するＥＳＤ保護配線１２３
が設けられている。すなわち、セル間配線（第１のセル
間配線１２１及び第２のセル間配線１２２）に用いられ
るセル間端子（端子Ｔ１〜Ｔ４）は全て、チップ１００
よりも面積が小さい内部回路セル配置領域ＲCELLに設け
られている。
ル行１０３を構成する内部回路セル同士を接続する第１
のセル間配線１２１（端子Ｔ１〜Ｔ２間）、内部回路セ
ルとＩ／Ｏセル１０２とを接続する第２のセル間配線１
２２（端子Ｔ３〜Ｔ４間）、及びＩ／Ｏセル１０２とＥ
ＳＤ保護回路１０４とを接続するＥＳＤ保護配線１２３
が設けられている。すなわち、セル間配線（第１のセル
間配線１２１及び第２のセル間配線１２２）に用いられ
るセル間端子（端子Ｔ１〜Ｔ４）は全て、チップ１００
よりも面積が小さい内部回路セル配置領域ＲCELLに設け
られている。
【００５０】一方、従来の半導体集積回路装置において
は、ＥＳＤ保護回路を有する従来のＩ／Ｏセルが内部回
路セル配置領域に挿入されている場合、内部回路セル配
置領域の面積が増大してチップ全体が内部回路セル配置
領域となると共に、チップ全体に亘ってセル間端子が配
置される。
は、ＥＳＤ保護回路を有する従来のＩ／Ｏセルが内部回
路セル配置領域に挿入されている場合、内部回路セル配
置領域の面積が増大してチップ全体が内部回路セル配置
領域となると共に、チップ全体に亘ってセル間端子が配
置される。
【００５１】ところで、第１の実施形態においては、セ
ル間配線の総数に比べて、ＥＳＤ保護配線１２３の総数
が格段に少ないので、ＥＳＤ保護配線１２３を最上層の
配線層のみに設けることができる。その結果、ＥＳＤ保
護配線１２３を設けるための新たな配線領域をチップ１
００上に設ける必要がなくなるので、チップ１００の面
積を、第１の実施形態と同一の機能を実現する従来のチ
ップの面積と略等しくすることができる。
ル間配線の総数に比べて、ＥＳＤ保護配線１２３の総数
が格段に少ないので、ＥＳＤ保護配線１２３を最上層の
配線層のみに設けることができる。その結果、ＥＳＤ保
護配線１２３を設けるための新たな配線領域をチップ１
００上に設ける必要がなくなるので、チップ１００の面
積を、第１の実施形態と同一の機能を実現する従来のチ
ップの面積と略等しくすることができる。
【００５２】従って、第１の実施形態においては、セル
間端子が配置される領域を従来の半導体集積回路装置に
比べて小さくすることができると共に、一般的にセル間
端子同士の間隔が小さくなるに伴ってセル間配線の総配
線長は短くなるので、第１の実施形態に係る半導体集積
回路装置におけるセル間配線の総配線長を、従来の半導
体集積回路装置におけるセル間配線の総配線長よりも短
くすることができる。
間端子が配置される領域を従来の半導体集積回路装置に
比べて小さくすることができると共に、一般的にセル間
端子同士の間隔が小さくなるに伴ってセル間配線の総配
線長は短くなるので、第１の実施形態に係る半導体集積
回路装置におけるセル間配線の総配線長を、従来の半導
体集積回路装置におけるセル間配線の総配線長よりも短
くすることができる。
【００５３】また、第１の実施形態によると、Ｉ／Ｏセ
ル１０２が入力セル１０２ａである場合、対応する入力
用ＥＳＤ保護回路の全てが、Ｉ／Ｏセル１０２から分離
されてＥＳＤ保護回路配置領域ＲESD に配置されている
と共に配線によってＩ／Ｏセル１０２と接続されている
ため、内部回路セル配置領域ＲCELLの面積を一層削減で
きる。
ル１０２が入力セル１０２ａである場合、対応する入力
用ＥＳＤ保護回路の全てが、Ｉ／Ｏセル１０２から分離
されてＥＳＤ保護回路配置領域ＲESD に配置されている
と共に配線によってＩ／Ｏセル１０２と接続されている
ため、内部回路セル配置領域ＲCELLの面積を一層削減で
きる。
【００５４】また、第１の実施形態によると、Ｉ／Ｏセ
ル１０２が出力セル１０２ｂである場合、対応する出力
用ＥＳＤ保護回路のうちの出力バッファとして動作しな
い部分であるＥＳＤ保護専用回路のみが、Ｉ／Ｏセル１
０２から分離されてＥＳＤ保護回路配置領域ＲESD に配
置されていると共に配線によってＩ／Ｏセル１０２と接
続されているため、Ｉ／Ｏセル１０２とバンプ１０１と
の間の信号伝達時間を増加させることなく、内部回路セ
ル配置領域ＲCELLの面積を削減できる。
ル１０２が出力セル１０２ｂである場合、対応する出力
用ＥＳＤ保護回路のうちの出力バッファとして動作しな
い部分であるＥＳＤ保護専用回路のみが、Ｉ／Ｏセル１
０２から分離されてＥＳＤ保護回路配置領域ＲESD に配
置されていると共に配線によってＩ／Ｏセル１０２と接
続されているため、Ｉ／Ｏセル１０２とバンプ１０１と
の間の信号伝達時間を増加させることなく、内部回路セ
ル配置領域ＲCELLの面積を削減できる。
【００５５】尚、第１の実施形態において、Ｉ／Ｏセル
１０２がチップ１００におけるバンプ１０１の下側に配
置されていたが、これに限られず、チップ１００におけ
るバンプ１０１の下側以外に配置されていてもよい。
１０２がチップ１００におけるバンプ１０１の下側に配
置されていたが、これに限られず、チップ１００におけ
るバンプ１０１の下側以外に配置されていてもよい。
【００５６】また、第１の実施形態において、ＥＳＤ保
護回路配置領域ＲESD が、Ｉ／Ｏセル１０２が配置され
ている領域つまり内部回路セル配置領域ＲCELLを取り囲
むように設けられていたが、これに限られず、ＥＳＤ保
護回路配置領域ＲESD が内部回路セル配置領域ＲCELLに
比べてチップ１００の中央部に対してより外側に設けら
れていても同等の効果が得られる。
護回路配置領域ＲESD が、Ｉ／Ｏセル１０２が配置され
ている領域つまり内部回路セル配置領域ＲCELLを取り囲
むように設けられていたが、これに限られず、ＥＳＤ保
護回路配置領域ＲESD が内部回路セル配置領域ＲCELLに
比べてチップ１００の中央部に対してより外側に設けら
れていても同等の効果が得られる。
【００５７】また、第１の実施形態において、Ｉ／Ｏセ
ル１０２は入力セル１０２ａ又は出力セル１０２ｂであ
ったが、これに代えて、Ｉ／Ｏセル１０２が電源セルで
あってもよい。この場合、対応する電源用ＥＳＤ保護回
路の全てが、電源セルから分離されてＥＳＤ保護回路配
置領域ＲESD に配置されていると共に配線によって電源
セルと接続されていることが好ましい。
ル１０２は入力セル１０２ａ又は出力セル１０２ｂであ
ったが、これに代えて、Ｉ／Ｏセル１０２が電源セルで
あってもよい。この場合、対応する電源用ＥＳＤ保護回
路の全てが、電源セルから分離されてＥＳＤ保護回路配
置領域ＲESD に配置されていると共に配線によって電源
セルと接続されていることが好ましい。
【００５８】（第２の実施形態）以下、本発明の第２の
実施形態に係る半導体集積回路装置の設計方法、具体的
には、チップの内部における所望の位置にＩ／Ｏセルを
配置することができる半導体集積回路装置の設計方法に
ついて図面を参照しながら説明する。
実施形態に係る半導体集積回路装置の設計方法、具体的
には、チップの内部における所望の位置にＩ／Ｏセルを
配置することができる半導体集積回路装置の設計方法に
ついて図面を参照しながら説明する。
【００５９】第２の実施形態に係る半導体集積回路装置
の設計方法の特徴は、第１の実施形態に係る半導体集積
回路装置に用いられているＩ／Ｏセル及び該Ｉ／Ｏセル
から分離されたＥＳＤ保護回路（図２及び図３参照）を
用いることである。
の設計方法の特徴は、第１の実施形態に係る半導体集積
回路装置に用いられているＩ／Ｏセル及び該Ｉ／Ｏセル
から分離されたＥＳＤ保護回路（図２及び図３参照）を
用いることである。
【００６０】図５は、第２の実施形態に係る半導体集積
回路装置の設計方法の各処理の手順を示すフローチャー
トである。
回路装置の設計方法の各処理の手順を示すフローチャー
トである。
【００６１】まず、ステップ２１（第１の配置工程）に
おいて、Ｉ／Ｏセル及び内部回路セルをチップの内部に
配置する。具体的には、回路情報に従って回路のタイミ
ング制約を守りながら、セル間配線（内部回路セル同士
を接続する配線及び内部回路セルとＩ／Ｏセルとを接続
する配線）の総配線長の最小化、又は回路面積の最小化
等の目的関数を用いることによって、Ｉ／Ｏセル及び内
部回路セルの配置の最適化を行なう。
おいて、Ｉ／Ｏセル及び内部回路セルをチップの内部に
配置する。具体的には、回路情報に従って回路のタイミ
ング制約を守りながら、セル間配線（内部回路セル同士
を接続する配線及び内部回路セルとＩ／Ｏセルとを接続
する配線）の総配線長の最小化、又は回路面積の最小化
等の目的関数を用いることによって、Ｉ／Ｏセル及び内
部回路セルの配置の最適化を行なう。
【００６２】尚、Ｉ／Ｏセルは、チップの内部にマトリ
ックス状に配置されたバンプ（エリアバンプ）の下側
に、内部回路セルの並びであるセル行に挿入されるよう
に、つまり内部回路セルの間に埋め込まれるように配置
される。また、Ｉ／Ｏセルは、該Ｉ／Ｏセルから分離さ
れたＥＳＤ保護回路が後の工程で配置される領域（チッ
プの周縁部に設けられたＥＳＤ保護回路配置領域）より
もチップの中央部寄りに配置される。
ックス状に配置されたバンプ（エリアバンプ）の下側
に、内部回路セルの並びであるセル行に挿入されるよう
に、つまり内部回路セルの間に埋め込まれるように配置
される。また、Ｉ／Ｏセルは、該Ｉ／Ｏセルから分離さ
れたＥＳＤ保護回路が後の工程で配置される領域（チッ
プの周縁部に設けられたＥＳＤ保護回路配置領域）より
もチップの中央部寄りに配置される。
【００６３】次に、ステップ２２（第１の配線工程）に
おいて、第１の配置工程で配置された、内部回路セル同
士又は内部回路セルとＩ／Ｏセルとをセル間配線により
接続する。具体的には、回路情報に従って同一のネット
に属する内部回路セルの端子同士又は内部回路セルの端
子とＩ／Ｏセルの端子とをセル間配線により接続する。
おいて、第１の配置工程で配置された、内部回路セル同
士又は内部回路セルとＩ／Ｏセルとをセル間配線により
接続する。具体的には、回路情報に従って同一のネット
に属する内部回路セルの端子同士又は内部回路セルの端
子とＩ／Ｏセルの端子とをセル間配線により接続する。
【００６４】次に、ステップ２３（レイアウト抽象化工
程）において、Ｉ／Ｏセルから分離されたＥＳＤ保護回
路を後の工程で、Ｉ／ＯセルとＥＳＤ保護回路とを接続
するＥＳＤ保護配線が単一の配線層のみに設けられるよ
うに配置するために、その準備工程としてレイアウトの
抽象化を行なう。
程）において、Ｉ／Ｏセルから分離されたＥＳＤ保護回
路を後の工程で、Ｉ／ＯセルとＥＳＤ保護回路とを接続
するＥＳＤ保護配線が単一の配線層のみに設けられるよ
うに配置するために、その準備工程としてレイアウトの
抽象化を行なう。
【００６５】以下、レイアウト抽象化工程について図６
を参照しながら詳しく説明する。尚、図６において、図
１に示す第１の実施形態に係る半導体集積回路装置と同
一の部材には同一の符号を付すことにより説明を省略す
る。
を参照しながら詳しく説明する。尚、図６において、図
１に示す第１の実施形態に係る半導体集積回路装置と同
一の部材には同一の符号を付すことにより説明を省略す
る。
【００６６】レイアウト抽象化工程においては、図６に
示すように、第１の配置工程で配置された全てのＩ／Ｏ
セル１０２を取り囲む包括線１３１、及び一端が一のＩ
／Ｏセル１０２であり且つ他端が他のＩ／Ｏセル１０２
又は包括線１３１である格子線１３２を作成する。第２
の実施形態においては、チップ１００の内部にバンプ１
０１つまりＩ／Ｏセル１０２をマトリックス状に配置し
ているため、各格子線１３２はチップ１００の一辺に対
して水平な方向又は垂直な方向に延びている。
示すように、第１の配置工程で配置された全てのＩ／Ｏ
セル１０２を取り囲む包括線１３１、及び一端が一のＩ
／Ｏセル１０２であり且つ他端が他のＩ／Ｏセル１０２
又は包括線１３１である格子線１３２を作成する。第２
の実施形態においては、チップ１００の内部にバンプ１
０１つまりＩ／Ｏセル１０２をマトリックス状に配置し
ているため、各格子線１３２はチップ１００の一辺に対
して水平な方向又は垂直な方向に延びている。
【００６７】また、レイアウト抽象化工程においては、
全ての格子線１３２について該格子線１３２を通過する
ことができるＥＳＤ保護配線の数である容量を定義す
る。例えば、Ｉ／Ｏセル１０２同士を結ぶ格子線１３２
の容量Ｃは、Ｉ／Ｏセル１０２同士の間隔をｄ、ＥＳＤ
保護配線のピッチをｐ、ＥＳＤ保護配線の配線幅をｗ、
ＥＳＤ保護配線の配線間隔をｓとして、 Ｃ ＝ （ｄ − ｓ） ÷ ｐ …… （式１）（但し、ｐ＝ｗ＋ｓ） により求めることができる。
全ての格子線１３２について該格子線１３２を通過する
ことができるＥＳＤ保護配線の数である容量を定義す
る。例えば、Ｉ／Ｏセル１０２同士を結ぶ格子線１３２
の容量Ｃは、Ｉ／Ｏセル１０２同士の間隔をｄ、ＥＳＤ
保護配線のピッチをｐ、ＥＳＤ保護配線の配線幅をｗ、
ＥＳＤ保護配線の配線間隔をｓとして、 Ｃ ＝ （ｄ − ｓ） ÷ ｐ …… （式１）（但し、ｐ＝ｗ＋ｓ） により求めることができる。
【００６８】次に、ステップ２４（Ｉ／Ｏセル割り当て
工程）において、全てのＩ／Ｏセルを、レイアウト抽象
化工程で作成した包括線上に割り当てる。
工程）において、全てのＩ／Ｏセルを、レイアウト抽象
化工程で作成した包括線上に割り当てる。
【００６９】以下、Ｉ／Ｏセル割り当て工程について図
７を参照しながら詳しく説明する。尚、図７において、
図１に示す第１の実施形態に係る半導体集積回路装置と
同一の部材には同一の符号を付すことにより説明を省略
する。
７を参照しながら詳しく説明する。尚、図７において、
図１に示す第１の実施形態に係る半導体集積回路装置と
同一の部材には同一の符号を付すことにより説明を省略
する。
【００７０】Ｉ／Ｏセル割り当て工程においては、図７
に示すように、全てのＩ／Ｏセル１０２について該Ｉ／
Ｏセル１０２と包括線１３１上の一点、つまりＩ／Ｏセ
ル割り当て点１３３とを結ぶＩ／Ｏセル割り当て線１３
４を、該Ｉ／Ｏセル割り当て線１３４同士が交差しない
ように且つ格子線１３２を通過するＩ／Ｏセル割り当て
線１３４の数が、レイアウト抽象化工程で定義した容量
を超えないように作成する。図７において、格子線１３
２上をＩ／Ｏセル割り当て線１３４が一本通過する毎
に、格子線１３２にプラス記号（＋）を付加している。
に示すように、全てのＩ／Ｏセル１０２について該Ｉ／
Ｏセル１０２と包括線１３１上の一点、つまりＩ／Ｏセ
ル割り当て点１３３とを結ぶＩ／Ｏセル割り当て線１３
４を、該Ｉ／Ｏセル割り当て線１３４同士が交差しない
ように且つ格子線１３２を通過するＩ／Ｏセル割り当て
線１３４の数が、レイアウト抽象化工程で定義した容量
を超えないように作成する。図７において、格子線１３
２上をＩ／Ｏセル割り当て線１３４が一本通過する毎
に、格子線１３２にプラス記号（＋）を付加している。
【００７１】具体的には、Ｉ／Ｏセル割り当て線１３４
が格子線１３２を通過する度に、該格子線１３２の配線
通過本数ｍを１つずつ増加させると共に、Ｉ／Ｏセル１
０２から包括線１３１に向けてＩ／Ｏセル割り当て線１
３４を引くときに、格子線１３２の配線通過本数ｍが、
（式１）により定義される容量Ｃを超えないようにＩ／
Ｏセル割り当て線１３４の経路を探す。このようにする
と、後の工程で、Ｉ／Ｏセル１０２と、該Ｉ／Ｏセル１
０２から分離されたＥＳＤ保護回路とをＥＳＤ保護配線
により接続するときに、ＥＳＤ保護配線を単一の配線層
のみに設けることが可能になる。
が格子線１３２を通過する度に、該格子線１３２の配線
通過本数ｍを１つずつ増加させると共に、Ｉ／Ｏセル１
０２から包括線１３１に向けてＩ／Ｏセル割り当て線１
３４を引くときに、格子線１３２の配線通過本数ｍが、
（式１）により定義される容量Ｃを超えないようにＩ／
Ｏセル割り当て線１３４の経路を探す。このようにする
と、後の工程で、Ｉ／Ｏセル１０２と、該Ｉ／Ｏセル１
０２から分離されたＥＳＤ保護回路とをＥＳＤ保護配線
により接続するときに、ＥＳＤ保護配線を単一の配線層
のみに設けることが可能になる。
【００７２】次に、ステップ２５（第２の配置工程）に
おいて、Ｉ／Ｏセル割り当て工程で包括線上に割り当て
られたＩ／Ｏセルの順番に従って、Ｉ／Ｏセルから分離
されたＥＳＤ保護回路を配置する。
おいて、Ｉ／Ｏセル割り当て工程で包括線上に割り当て
られたＩ／Ｏセルの順番に従って、Ｉ／Ｏセルから分離
されたＥＳＤ保護回路を配置する。
【００７３】以下、第２の配置工程について図８を参照
しながら詳しく説明する。尚、図８において、図１に示
す第１の実施形態に係る半導体集積回路装置と同一の部
材には同一の符号を付すことにより説明を省略する。
しながら詳しく説明する。尚、図８において、図１に示
す第１の実施形態に係る半導体集積回路装置と同一の部
材には同一の符号を付すことにより説明を省略する。
【００７４】第２の配置工程においては、図８に示すよ
うに、Ｉ／Ｏセル割り当て工程で作成されたＩ／Ｏセル
割り当て線１３４により包括線１３１上に割り当てられ
たＩ／Ｏセル１０２の順番、言い換えると、Ｉ／Ｏセル
割り当て点１３３の順番に従って、Ｉ／Ｏセル１０２か
ら分離されたＥＳＤ保護回路１０４を、チップ１００の
周縁部に設けられたＥＳＤ保護回路配置領域ＲESD に配
置する。具体的には、図８において、第１のＩ／Ｏセル
１０２Ａ、第２のＩ／Ｏセル１０２Ｂ、第３のＩ／Ｏセ
ル１０２Ｃ、及び第４のＩ／Ｏセル１０２Ｄはそれぞ
れ、第１のＩ／Ｏセル割り当て点１３３Ａ、第２のＩ／
Ｏセル割り当て点１３３Ｂ、第３のＩ／Ｏセル割り当て
点１３３Ｃ、及び第４のＩ／Ｏセル割り当て点１３３Ｄ
と対応している。また、第１のＩ／Ｏセル割り当て点１
３３Ａ、第２のＩ／Ｏセル割り当て点１３３Ｂ、第３の
Ｉ／Ｏセル割り当て点１３３Ｃ、及び第４のＩ／Ｏセル
割り当て点１３３Ｄは、この順番で包括線１３１上にお
いて下から上へ並んでいる。そこで、第１のＩ／Ｏセル
１０２Ａ、第２のＩ／Ｏセル１０２Ｂ、第３のＩ／Ｏセ
ル１０２Ｃ、及び第４のＩ／Ｏセル１０２Ｄのそれぞれ
から分割された第１のＥＳＤ保護回路１０４Ａ、第２の
ＥＳＤ保護回路１０４Ｂ、第３のＥＳＤ保護回路１０４
Ｃ、及び第４のＥＳＤ保護回路１０４Ｄを、この順番で
ＥＳＤ保護回路配置領域ＲESD において下から上へ並ぶ
ように配置する。このようにすると、後の工程で、Ｉ／
Ｏセル１０２と、該Ｉ／Ｏセル１０２から分離されたＥ
ＳＤ保護回路１０４とをＥＳＤ保護配線により接続する
ときに、ＥＳＤ保護配線同士が互いに交差することを防
止することができる。
うに、Ｉ／Ｏセル割り当て工程で作成されたＩ／Ｏセル
割り当て線１３４により包括線１３１上に割り当てられ
たＩ／Ｏセル１０２の順番、言い換えると、Ｉ／Ｏセル
割り当て点１３３の順番に従って、Ｉ／Ｏセル１０２か
ら分離されたＥＳＤ保護回路１０４を、チップ１００の
周縁部に設けられたＥＳＤ保護回路配置領域ＲESD に配
置する。具体的には、図８において、第１のＩ／Ｏセル
１０２Ａ、第２のＩ／Ｏセル１０２Ｂ、第３のＩ／Ｏセ
ル１０２Ｃ、及び第４のＩ／Ｏセル１０２Ｄはそれぞ
れ、第１のＩ／Ｏセル割り当て点１３３Ａ、第２のＩ／
Ｏセル割り当て点１３３Ｂ、第３のＩ／Ｏセル割り当て
点１３３Ｃ、及び第４のＩ／Ｏセル割り当て点１３３Ｄ
と対応している。また、第１のＩ／Ｏセル割り当て点１
３３Ａ、第２のＩ／Ｏセル割り当て点１３３Ｂ、第３の
Ｉ／Ｏセル割り当て点１３３Ｃ、及び第４のＩ／Ｏセル
割り当て点１３３Ｄは、この順番で包括線１３１上にお
いて下から上へ並んでいる。そこで、第１のＩ／Ｏセル
１０２Ａ、第２のＩ／Ｏセル１０２Ｂ、第３のＩ／Ｏセ
ル１０２Ｃ、及び第４のＩ／Ｏセル１０２Ｄのそれぞれ
から分割された第１のＥＳＤ保護回路１０４Ａ、第２の
ＥＳＤ保護回路１０４Ｂ、第３のＥＳＤ保護回路１０４
Ｃ、及び第４のＥＳＤ保護回路１０４Ｄを、この順番で
ＥＳＤ保護回路配置領域ＲESD において下から上へ並ぶ
ように配置する。このようにすると、後の工程で、Ｉ／
Ｏセル１０２と、該Ｉ／Ｏセル１０２から分離されたＥ
ＳＤ保護回路１０４とをＥＳＤ保護配線により接続する
ときに、ＥＳＤ保護配線同士が互いに交差することを防
止することができる。
【００７５】尚、第２の実施形態において、ＥＳＤ保護
回路配置領域ＲESD は、内部回路セルが配置される領域
である内部回路セル配置領域ＲCELLを取り囲むように設
けられている。
回路配置領域ＲESD は、内部回路セルが配置される領域
である内部回路セル配置領域ＲCELLを取り囲むように設
けられている。
【００７６】次に、ステップ２６（第２の配線工程）に
おいて、第１の配置工程で配置されたＩ／Ｏセルと、第
２の配置工程で配置されたＥＳＤ保護回路とをＥＳＤ保
護配線により接続する。
おいて、第１の配置工程で配置されたＩ／Ｏセルと、第
２の配置工程で配置されたＥＳＤ保護回路とをＥＳＤ保
護配線により接続する。
【００７７】以下、第２の配線工程について図９を参照
しながら詳しく説明する。尚、図９において、図１に示
す第１の実施形態に係る半導体集積回路装置と同一の部
材には同一の符号を付すことにより説明を省略する。
しながら詳しく説明する。尚、図９において、図１に示
す第１の実施形態に係る半導体集積回路装置と同一の部
材には同一の符号を付すことにより説明を省略する。
【００７８】第２の配線工程においては、図９に示すよ
うに、第１の配置工程で配置されたＩ／Ｏセル１０２
と、該Ｉ／Ｏセル１０２から分離され、第２の配置工程
で配置されたＥＳＤ保護回路１０４とを、単一の配線
層、例えば最上層の配線層のみに設けられたＥＳＤ保護
配線１２３により接続する。具体的には、図９におい
て、第１のＩ／Ｏセル１０２Ａと第１のＥＳＤ保護回路
１０４Ａとが第１のＥＳＤ保護配線１２３Ａにより接続
され、第２のＩ／Ｏセル１０２Ｂと第２のＥＳＤ保護回
路１０４Ｂとが第２のＥＳＤ保護配線１２３Ｂにより接
続され、第３のＩ／Ｏセル１０２Ｃと第３のＥＳＤ保護
回路１０４Ｃとが第３のＥＳＤ保護配線１２３Ｃにより
接続され、第４のＩ／Ｏセル１０２Ｄと第４のＥＳＤ保
護回路１０４Ｄとが第４のＥＳＤ保護配線１２３Ｄによ
り接続されている。このとき、ＥＳＤ保護配線１２３と
して、チップ１００の一辺に対して４５°の方向に延び
る斜めの配線を用いている。
うに、第１の配置工程で配置されたＩ／Ｏセル１０２
と、該Ｉ／Ｏセル１０２から分離され、第２の配置工程
で配置されたＥＳＤ保護回路１０４とを、単一の配線
層、例えば最上層の配線層のみに設けられたＥＳＤ保護
配線１２３により接続する。具体的には、図９におい
て、第１のＩ／Ｏセル１０２Ａと第１のＥＳＤ保護回路
１０４Ａとが第１のＥＳＤ保護配線１２３Ａにより接続
され、第２のＩ／Ｏセル１０２Ｂと第２のＥＳＤ保護回
路１０４Ｂとが第２のＥＳＤ保護配線１２３Ｂにより接
続され、第３のＩ／Ｏセル１０２Ｃと第３のＥＳＤ保護
回路１０４Ｃとが第３のＥＳＤ保護配線１２３Ｃにより
接続され、第４のＩ／Ｏセル１０２Ｄと第４のＥＳＤ保
護回路１０４Ｄとが第４のＥＳＤ保護配線１２３Ｄによ
り接続されている。このとき、ＥＳＤ保護配線１２３と
して、チップ１００の一辺に対して４５°の方向に延び
る斜めの配線を用いている。
【００７９】第２の実施形態によると、従来のＩ／Ｏセ
ルの面積の大部分を占めていたＥＳＤ保護回路１０４を
Ｉ／Ｏセル１０２から分離して、チップ１００の周縁部
に設けられたＥＳＤ保護回路配置領域ＲESD に配置して
いる一方、Ｉ／Ｏセル１０２を、ＥＳＤ保護回路配置領
域ＲESD よりもチップ１００の中央部寄りに配置してい
る。このため、Ｉ／Ｏセル１０２を内部回路セル配置領
域ＲCELLに挿入する場合にも、従来の半導体集積回路装
置に比べて、内部回路セル配置領域ＲCELLの面積を削減
して、セル間配線の総配線長を短くすることができる。
従って、ＬＳＩ全体における信号の伝播遅延時間を低減
できるので、ＬＳＩの動作を高速化することができる。
ルの面積の大部分を占めていたＥＳＤ保護回路１０４を
Ｉ／Ｏセル１０２から分離して、チップ１００の周縁部
に設けられたＥＳＤ保護回路配置領域ＲESD に配置して
いる一方、Ｉ／Ｏセル１０２を、ＥＳＤ保護回路配置領
域ＲESD よりもチップ１００の中央部寄りに配置してい
る。このため、Ｉ／Ｏセル１０２を内部回路セル配置領
域ＲCELLに挿入する場合にも、従来の半導体集積回路装
置に比べて、内部回路セル配置領域ＲCELLの面積を削減
して、セル間配線の総配線長を短くすることができる。
従って、ＬＳＩ全体における信号の伝播遅延時間を低減
できるので、ＬＳＩの動作を高速化することができる。
【００８０】また、第２の実施形態によると、レイアウ
ト抽象化工程において、第１の配置工程で配置された全
てのＩ／Ｏセル１０２を取り囲む包括線１３１、及びＩ
／Ｏセル１０２同士又はＩ／Ｏセル１０２と包括線１３
１とを結ぶ格子線１３２を作成すると共に、該格子線１
３２を通過することができるＥＳＤ保護配線１２３の数
である容量を定義した後、Ｉ／Ｏセル割り当て工程にお
いて、全てのＩ／Ｏセル１０２について該Ｉ／Ｏセル１
０２と包括線１３１上の一点とを結ぶＩ／Ｏセル割り当
て線１３４を、該Ｉ／Ｏセル割り当て線１３４同士が交
差しないように且つ格子線１３２を通過するＩ／Ｏセル
割り当て線１３４の数が容量を超えないように作成し、
その後、第２の配置工程において、Ｉ／Ｏセル割り当て
線１３４により包括線１３１上に割り当てられたＩ／Ｏ
セル１０２の順番に従って、ＥＳＤ保護回路１０４を配
置している。このため、Ｉ／Ｏセル１０２から分離され
たＥＳＤ保護回路１０４を、ＥＳＤ保護配線１２３が単
一の配線層のみに設けられるように配置することができ
るので、ＥＳＤ保護配線１２３を設けるための配線層が
増加して製造コストが増大する事態を回避することがで
きる。
ト抽象化工程において、第１の配置工程で配置された全
てのＩ／Ｏセル１０２を取り囲む包括線１３１、及びＩ
／Ｏセル１０２同士又はＩ／Ｏセル１０２と包括線１３
１とを結ぶ格子線１３２を作成すると共に、該格子線１
３２を通過することができるＥＳＤ保護配線１２３の数
である容量を定義した後、Ｉ／Ｏセル割り当て工程にお
いて、全てのＩ／Ｏセル１０２について該Ｉ／Ｏセル１
０２と包括線１３１上の一点とを結ぶＩ／Ｏセル割り当
て線１３４を、該Ｉ／Ｏセル割り当て線１３４同士が交
差しないように且つ格子線１３２を通過するＩ／Ｏセル
割り当て線１３４の数が容量を超えないように作成し、
その後、第２の配置工程において、Ｉ／Ｏセル割り当て
線１３４により包括線１３１上に割り当てられたＩ／Ｏ
セル１０２の順番に従って、ＥＳＤ保護回路１０４を配
置している。このため、Ｉ／Ｏセル１０２から分離され
たＥＳＤ保護回路１０４を、ＥＳＤ保護配線１２３が単
一の配線層のみに設けられるように配置することができ
るので、ＥＳＤ保護配線１２３を設けるための配線層が
増加して製造コストが増大する事態を回避することがで
きる。
【００８１】尚、第２の実施形態において、Ｉ／Ｏセル
１０２をチップ１００におけるバンプ１０１の下側に配
置したが、これに限られず、チップ１００におけるバン
プ１０１の下側以外に配置してもよい。
１０２をチップ１００におけるバンプ１０１の下側に配
置したが、これに限られず、チップ１００におけるバン
プ１０１の下側以外に配置してもよい。
【００８２】また、第２の実施形態において、ＥＳＤ保
護回路配置領域ＲESD を、Ｉ／Ｏセル１０２が配置され
る領域つまり内部回路セル配置領域ＲCELLを取り囲むよ
うに設けたが、これに限られず、ＥＳＤ保護回路配置領
域ＲESD を内部回路セル配置領域ＲCELLに比べてチップ
１００の中央部に対してより外側に配置しても同等の効
果が得られる。
護回路配置領域ＲESD を、Ｉ／Ｏセル１０２が配置され
る領域つまり内部回路セル配置領域ＲCELLを取り囲むよ
うに設けたが、これに限られず、ＥＳＤ保護回路配置領
域ＲESD を内部回路セル配置領域ＲCELLに比べてチップ
１００の中央部に対してより外側に配置しても同等の効
果が得られる。
【００８３】また、第２の実施形態において、ＥＳＤ保
護配線１２３として、チップ１００の一辺に対して４５
°の方向に延びる斜めの配線を用いたが、これに代え
て、チップ１００の一辺に対して水平な方向又は垂直な
方向に延びる配線のみを用いてもよい。
護配線１２３として、チップ１００の一辺に対して４５
°の方向に延びる斜めの配線を用いたが、これに代え
て、チップ１００の一辺に対して水平な方向又は垂直な
方向に延びる配線のみを用いてもよい。
【００８４】また、第２の実施形態において、少なくと
も１つのＩ／Ｏセル１０２から分離されたＥＳＤ保護回
路１０４をＩ／Ｏセル１０２とは異なるセルとして有し
ているＩ／Ｏセルライブラリが記録されているコンピュ
ータ読み取り可能な記録媒体を用いてもよい。このよう
にすると、該記録媒体に記録されているＩ／Ｏセルライ
ブラリをコンピュータ上で利用することにより、第２の
実施形態に係る半導体集積回路装置の設計方法を容易に
実行することができる。
も１つのＩ／Ｏセル１０２から分離されたＥＳＤ保護回
路１０４をＩ／Ｏセル１０２とは異なるセルとして有し
ているＩ／Ｏセルライブラリが記録されているコンピュ
ータ読み取り可能な記録媒体を用いてもよい。このよう
にすると、該記録媒体に記録されているＩ／Ｏセルライ
ブラリをコンピュータ上で利用することにより、第２の
実施形態に係る半導体集積回路装置の設計方法を容易に
実行することができる。
【００８５】（第３の実施形態）以下、本発明の第３の
実施形態に係る半導体集積回路装置の設計方法、具体的
には、チップの内部における所望の位置にＩ／Ｏセルを
配置することができる半導体集積回路装置の設計方法に
ついて図面を参照しながら説明する。
実施形態に係る半導体集積回路装置の設計方法、具体的
には、チップの内部における所望の位置にＩ／Ｏセルを
配置することができる半導体集積回路装置の設計方法に
ついて図面を参照しながら説明する。
【００８６】第３の実施形態に係る半導体集積回路装置
の設計方法の特徴は、第１の実施形態に係る半導体集積
回路装置に用いられているＩ／Ｏセル及び該Ｉ／Ｏセル
から分離されたＥＳＤ保護回路（図２及び図３参照）を
用いることである。
の設計方法の特徴は、第１の実施形態に係る半導体集積
回路装置に用いられているＩ／Ｏセル及び該Ｉ／Ｏセル
から分離されたＥＳＤ保護回路（図２及び図３参照）を
用いることである。
【００８７】図１０は、第３の実施形態に係る半導体集
積回路装置の設計方法の各処理の手順を示すフローチャ
ートである。
積回路装置の設計方法の各処理の手順を示すフローチャ
ートである。
【００８８】まず、ステップ３１（第１の配置工程）に
おいて、第２の実施形態のステップ２１と同様に、Ｉ／
Ｏセル及び内部回路セルをチップの内部に配置する。
おいて、第２の実施形態のステップ２１と同様に、Ｉ／
Ｏセル及び内部回路セルをチップの内部に配置する。
【００８９】以下、第１の配置工程について、内部回路
セルとしてスタンダードセルを用いる場合を例として、
図１１を参照しながら詳しく説明する。尚、図１１にお
いて、図１に示す第１の実施形態に係る半導体集積回路
装置と同一の部材には同一の符号を付すことにより説明
を省略する。
セルとしてスタンダードセルを用いる場合を例として、
図１１を参照しながら詳しく説明する。尚、図１１にお
いて、図１に示す第１の実施形態に係る半導体集積回路
装置と同一の部材には同一の符号を付すことにより説明
を省略する。
【００９０】第１の配置工程においては、図１１に示す
ように、Ｉ／Ｏセル１０２及びスタンダードセル１０３
ａを同一のセル行１０３つまりスタンダードセル行に配
置している。また、Ｉ／Ｏセル１０２の高さをスタンダ
ードセル１０３ａの高さの２倍に設定していると共に、
Ｉ／Ｏセル１０２をスタンダードセル行の２行にまたが
って配置している。
ように、Ｉ／Ｏセル１０２及びスタンダードセル１０３
ａを同一のセル行１０３つまりスタンダードセル行に配
置している。また、Ｉ／Ｏセル１０２の高さをスタンダ
ードセル１０３ａの高さの２倍に設定していると共に、
Ｉ／Ｏセル１０２をスタンダードセル行の２行にまたが
って配置している。
【００９１】次に、ステップ３２（第１の配線工程）に
おいて、第２の実施形態のステップ２２と同様に、第１
の配置工程で配置された、内部回路セル同士又は内部回
路セルとＩ／Ｏセルとをセル間配線により接続する。
おいて、第２の実施形態のステップ２２と同様に、第１
の配置工程で配置された、内部回路セル同士又は内部回
路セルとＩ／Ｏセルとをセル間配線により接続する。
【００９２】以下、第１の配線工程について、内部回路
セルとしてスタンダードセルを用いる場合を例として、
図１１を参照しながら詳しく説明する。
セルとしてスタンダードセルを用いる場合を例として、
図１１を参照しながら詳しく説明する。
【００９３】第１の配線工程においては、スタンダード
セル１０３ａ同士又はスタンダードセル１０３ａとＩ／
Ｏセル１０２とを接続するセル間配線を、基本的にセル
（スタンダードセル又はＩ／Ｏセル）上に配置する。し
かし、セル間配線が増大してセル上だけではセル間配線
を収容できない場合には、図１１に示すように、セル行
１０３同士の間に、セル間配線のみが配置される純配線
領域ＲWIREを設けて、該純配線領域ＲWIREに、セル上に
収容しきれないセル間配線を配置する。
セル１０３ａ同士又はスタンダードセル１０３ａとＩ／
Ｏセル１０２とを接続するセル間配線を、基本的にセル
（スタンダードセル又はＩ／Ｏセル）上に配置する。し
かし、セル間配線が増大してセル上だけではセル間配線
を収容できない場合には、図１１に示すように、セル行
１０３同士の間に、セル間配線のみが配置される純配線
領域ＲWIREを設けて、該純配線領域ＲWIREに、セル上に
収容しきれないセル間配線を配置する。
【００９４】次に、ステップ３３（純配線領域検出工
程）において、第１の配線工程で設けられた純配線領域
を検出する。
程）において、第１の配線工程で設けられた純配線領域
を検出する。
【００９５】次に、ステップ３４（第２の配置工程）に
おいて、Ｉ／Ｏセルから分離されたＥＳＤ保護回路を配
置する。
おいて、Ｉ／Ｏセルから分離されたＥＳＤ保護回路を配
置する。
【００９６】以下、第２の配置工程について、内部回路
セルとしてスタンダードセルを用いる場合を例として、
図１２を参照しながら詳しく説明する。尚、図１２にお
いて、図１に示す第１の実施形態に係る半導体集積回路
装置と同一の部材には同一の符号を付すことにより説明
を省略する。
セルとしてスタンダードセルを用いる場合を例として、
図１２を参照しながら詳しく説明する。尚、図１２にお
いて、図１に示す第１の実施形態に係る半導体集積回路
装置と同一の部材には同一の符号を付すことにより説明
を省略する。
【００９７】第２の配置工程においては、図１２に示す
ように、Ｉ／Ｏセル１０２から分離されたＥＳＤ保護回
路１０４を、純配線領域検出工程で検出された純配線領
域Ｒ WIREに優先的に配置する。続いて、純配線領域Ｒ
WIREに配置しきれないＥＳＤ保護回路１０４を、チップ
１００の周縁部に設けられたＥＳＤ保護回路配置領域Ｒ
ESD に配置する。このとき、できるだけチップ１００の
面積が小さくなるように、例えば、内部回路セル配置領
域ＲCELLの周囲を上下左右に取り囲むＥＳＤ保護回路配
置領域ＲESD （図１１参照）のうち内部回路セル配置領
域ＲCELLの右側の部分には、ＥＳＤ保護回路１０４を配
置しないようにし続ける。このようにすると、全てのＥ
ＳＤ保護回路１０４の配置が終了したときに、ＥＳＤ保
護回路配置領域ＲESD のうち内部回路セル配置領域Ｒ
CELLの右側の部分にＥＳＤ保護回路１０４が全く配置さ
れていない状態を得ることができるので、図１２に示す
ように、ＥＳＤ保護回路配置領域ＲESD のうち内部回路
セル配置領域ＲCELLの右側の部分を削除することによっ
て、チップ１００の面積を小さくすることができる。
ように、Ｉ／Ｏセル１０２から分離されたＥＳＤ保護回
路１０４を、純配線領域検出工程で検出された純配線領
域Ｒ WIREに優先的に配置する。続いて、純配線領域Ｒ
WIREに配置しきれないＥＳＤ保護回路１０４を、チップ
１００の周縁部に設けられたＥＳＤ保護回路配置領域Ｒ
ESD に配置する。このとき、できるだけチップ１００の
面積が小さくなるように、例えば、内部回路セル配置領
域ＲCELLの周囲を上下左右に取り囲むＥＳＤ保護回路配
置領域ＲESD （図１１参照）のうち内部回路セル配置領
域ＲCELLの右側の部分には、ＥＳＤ保護回路１０４を配
置しないようにし続ける。このようにすると、全てのＥ
ＳＤ保護回路１０４の配置が終了したときに、ＥＳＤ保
護回路配置領域ＲESD のうち内部回路セル配置領域Ｒ
CELLの右側の部分にＥＳＤ保護回路１０４が全く配置さ
れていない状態を得ることができるので、図１２に示す
ように、ＥＳＤ保護回路配置領域ＲESD のうち内部回路
セル配置領域ＲCELLの右側の部分を削除することによっ
て、チップ１００の面積を小さくすることができる。
【００９８】第３の実施形態によると、従来のＩ／Ｏセ
ルの面積の大部分を占めていたＥＳＤ保護回路１０４を
Ｉ／Ｏセル１０２から分離して、チップ１００の周縁部
に設けられたＥＳＤ保護回路配置領域ＲESD に配置して
いる一方、Ｉ／Ｏセル１０２を、ＥＳＤ保護回路配置領
域ＲESD よりもチップ１００の中央部寄りに配置してい
る。このため、Ｉ／Ｏセル１０２を内部回路セル配置領
域ＲCELLに挿入する場合にも、従来の半導体集積回路装
置に比べて、内部回路セル配置領域ＲCELLの面積を削減
して、セル間配線の総配線長を短くすることができる。
従って、ＬＳＩ全体における信号の伝播遅延時間を低減
できるので、ＬＳＩの動作を高速化することができる。
ルの面積の大部分を占めていたＥＳＤ保護回路１０４を
Ｉ／Ｏセル１０２から分離して、チップ１００の周縁部
に設けられたＥＳＤ保護回路配置領域ＲESD に配置して
いる一方、Ｉ／Ｏセル１０２を、ＥＳＤ保護回路配置領
域ＲESD よりもチップ１００の中央部寄りに配置してい
る。このため、Ｉ／Ｏセル１０２を内部回路セル配置領
域ＲCELLに挿入する場合にも、従来の半導体集積回路装
置に比べて、内部回路セル配置領域ＲCELLの面積を削減
して、セル間配線の総配線長を短くすることができる。
従って、ＬＳＩ全体における信号の伝播遅延時間を低減
できるので、ＬＳＩの動作を高速化することができる。
【００９９】また、第３の実施形態によると、純配線領
域検出工程において、第１の配線工程で設けられた純配
線領域ＲWIREを検出した後、第２の配置工程において、
ＥＳＤ保護回路１０４を純配線領域ＲWIREに優先的に配
置しているため、チップ１００の周縁部に設けられたＥ
ＳＤ保護回路配置領域ＲESD の面積が小さくなる。この
ため、チップ１００自体の面積を削減することができる
ので、製造コストを削減することができると共に歩留ま
り率を向上させることができる。
域検出工程において、第１の配線工程で設けられた純配
線領域ＲWIREを検出した後、第２の配置工程において、
ＥＳＤ保護回路１０４を純配線領域ＲWIREに優先的に配
置しているため、チップ１００の周縁部に設けられたＥ
ＳＤ保護回路配置領域ＲESD の面積が小さくなる。この
ため、チップ１００自体の面積を削減することができる
ので、製造コストを削減することができると共に歩留ま
り率を向上させることができる。
【０１００】尚、第３の実施形態において、Ｉ／Ｏセル
１０２をチップ１００におけるバンプ１０１の下側に配
置したが、これに限られず、チップ１００におけるバン
プ１０１の下側以外に配置してもよい。
１０２をチップ１００におけるバンプ１０１の下側に配
置したが、これに限られず、チップ１００におけるバン
プ１０１の下側以外に配置してもよい。
【０１０１】また、第３の実施形態において、ＥＳＤ保
護回路配置領域ＲESD を、Ｉ／Ｏセル１０２が配置され
る領域つまり内部回路セル配置領域ＲCELLを取り囲むよ
うに設けたが、これに限られず、ＥＳＤ保護回路配置領
域ＲESD を内部回路セル配置領域ＲCELLに比べてチップ
１００の中央部に対してより外側に配置しても同等の効
果が得られる。
護回路配置領域ＲESD を、Ｉ／Ｏセル１０２が配置され
る領域つまり内部回路セル配置領域ＲCELLを取り囲むよ
うに設けたが、これに限られず、ＥＳＤ保護回路配置領
域ＲESD を内部回路セル配置領域ＲCELLに比べてチップ
１００の中央部に対してより外側に配置しても同等の効
果が得られる。
【０１０２】また、第３の実施形態において、Ｉ／Ｏセ
ル１０２の高さをスタンダードセル１０３ａの高さの２
倍に設定すると共に、Ｉ／Ｏセル１０２をスタンダード
セル行の２行にまたがって配置したが、これに限られ
ず、Ｉ／Ｏセル１０２の高さを他の高さに設定しても同
等の効果が得られる。
ル１０２の高さをスタンダードセル１０３ａの高さの２
倍に設定すると共に、Ｉ／Ｏセル１０２をスタンダード
セル行の２行にまたがって配置したが、これに限られ
ず、Ｉ／Ｏセル１０２の高さを他の高さに設定しても同
等の効果が得られる。
【０１０３】また、第３の実施形態において、少なくと
も１つのＩ／Ｏセル１０２から分離されたＥＳＤ保護回
路１０４をＩ／Ｏセル１０２とは異なるセルとして有し
ているＩ／Ｏセルライブラリが記録されているコンピュ
ータ読み取り可能な記録媒体を用いてもよい。このよう
にすると、該記録媒体に記録されているＩ／Ｏセルライ
ブラリをコンピュータ上で利用することにより、第３の
実施形態に係る半導体集積回路装置の設計方法を容易に
実行することができる。
も１つのＩ／Ｏセル１０２から分離されたＥＳＤ保護回
路１０４をＩ／Ｏセル１０２とは異なるセルとして有し
ているＩ／Ｏセルライブラリが記録されているコンピュ
ータ読み取り可能な記録媒体を用いてもよい。このよう
にすると、該記録媒体に記録されているＩ／Ｏセルライ
ブラリをコンピュータ上で利用することにより、第３の
実施形態に係る半導体集積回路装置の設計方法を容易に
実行することができる。
【０１０４】
【発明の効果】本発明によると、Ｉ／Ｏセルが内部回路
セル配置領域に挿入されている場合にも、従来の半導体
集積回路装置に比べて、内部回路セル配置領域の面積を
削減して、セル間配線の総配線長を短くすることができ
るため、ＬＳＩ全体における信号の伝播遅延時間を低減
できるので、ＬＳＩの動作を高速化することができる。
セル配置領域に挿入されている場合にも、従来の半導体
集積回路装置に比べて、内部回路セル配置領域の面積を
削減して、セル間配線の総配線長を短くすることができ
るため、ＬＳＩ全体における信号の伝播遅延時間を低減
できるので、ＬＳＩの動作を高速化することができる。
【図１】本発明の第１の実施形態に係る半導体集積回路
装置のレイアウトを示す図である。
装置のレイアウトを示す図である。
【図２】本発明の第１の実施形態に係る半導体集積回路
に用いられている入力セル及び該入力セルから分離され
たＥＳＤ保護回路のレイアウトを示す模式図である。
に用いられている入力セル及び該入力セルから分離され
たＥＳＤ保護回路のレイアウトを示す模式図である。
【図３】本発明の第１の実施形態に係る半導体集積回路
に用いられている出力セル及び該出力セルから分離され
たＥＳＤ保護回路のレイアウトを示す模式図である。
に用いられている出力セル及び該出力セルから分離され
たＥＳＤ保護回路のレイアウトを示す模式図である。
【図４】本発明の第１の実施形態に係る半導体集積回路
装置に設けられた配線を示す図である。
装置に設けられた配線を示す図である。
【図５】本発明の第２の実施形態に係る半導体集積回路
装置の設計方法の各処理の手順を示すフローチャートで
ある。
装置の設計方法の各処理の手順を示すフローチャートで
ある。
【図６】本発明の第２の実施形態に係る半導体集積回路
装置の設計方法におけるレイアウト抽象化工程の処理内
容を示す図である。
装置の設計方法におけるレイアウト抽象化工程の処理内
容を示す図である。
【図７】本発明の第２の実施形態に係る半導体集積回路
装置の設計方法におけるＩ／Ｏセル割り当て工程の処理
内容を示す図である。
装置の設計方法におけるＩ／Ｏセル割り当て工程の処理
内容を示す図である。
【図８】本発明の第２の実施形態に係る半導体集積回路
装置の設計方法における第２の配置工程の処理内容を示
す図である。
装置の設計方法における第２の配置工程の処理内容を示
す図である。
【図９】本発明の第２の実施形態に係る半導体集積回路
装置の設計方法における第２の配線工程により設けられ
たＥＳＤ保護配線を示す図である。
装置の設計方法における第２の配線工程により設けられ
たＥＳＤ保護配線を示す図である。
【図１０】本発明の第３の実施形態に係る半導体集積回
路装置の設計方法の各処理の手順を示すフローチャート
である。
路装置の設計方法の各処理の手順を示すフローチャート
である。
【図１１】本発明の第３の実施形態に係る半導体集積回
路装置の設計方法における第１の配置工程により配置さ
れたＩ／Ｏセル及び内部回路セルを示す図である。
路装置の設計方法における第１の配置工程により配置さ
れたＩ／Ｏセル及び内部回路セルを示す図である。
【図１２】本発明の第３の実施形態に係る半導体集積回
路装置の設計方法における第２の配置工程により配置さ
れたＥＳＤ保護回路を示す図である。
路装置の設計方法における第２の配置工程により配置さ
れたＥＳＤ保護回路を示す図である。
【図１３】従来の半導体集積回路装置のレイアウトを示
す図である。
す図である。
【図１４】従来の入力セルのレイアウトを示す模式図で
ある。
ある。
【図１５】従来の出力セルのレイアウトを示す模式図で
ある。
ある。
１００ チップ １０１ バンプ １０２ Ｉ／Ｏセル １０２ａ 入力セル １０２ｂ 出力セル １０２Ａ 第１のＩ／Ｏセル １０２Ｂ 第２のＩ／Ｏセル １０２Ｃ 第３のＩ／Ｏセル １０２Ｄ 第４のＩ／Ｏセル １０３ セル行 １０３ａ スタンダードセル １０４ ＥＳＤ保護回路 １０４Ａ 第１のＥＳＤ保護回路 １０４Ｂ 第２のＥＳＤ保護回路 １０４Ｃ 第３のＥＳＤ保護回路 １０４Ｄ 第４のＥＳＤ保護回路 １１１ 第１の部分回路 １１２ 入力用パッド １１３ 入力用ＥＳＤ保護回路 １１４ 第２の部分回路 １１５ 出力バッファ兼ＥＳＤ保護回路 １１６ 出力用パッド １１７ ＥＳＤ保護専用回路 １２１ 第１のセル間配線 １２２ 第２のセル間配線 １２３ ＥＳＤ保護配線 １２３Ａ 第１のＥＳＤ保護配線 １２３Ｂ 第２のＥＳＤ保護配線 １２３Ｃ 第３のＥＳＤ保護配線 １２３Ｄ 第４のＥＳＤ保護配線 １３１ 包括線 １３２ 格子線 １３３ Ｉ／Ｏセル割り当て点 １３３Ａ 第１のＩ／Ｏセル割り当て点 １３３Ｂ 第２のＩ／Ｏセル割り当て点 １３３Ｃ 第３のＩ／Ｏセル割り当て点 １３３Ｄ 第４のＩ／Ｏセル割り当て点 １３４ Ｉ／Ｏセル割り当て線 ＲESD ＥＳＤ保護回路配置領域 ＲCELL 内部回路セル配置領域 ＲWIRE 純配線領域 Ｔ１ 端子 Ｔ２ 端子 Ｔ３ 端子 Ｔ４ 端子
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成１３年２月７日（２００１．２．７）
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正内容】
【特許請求の範囲】
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 27/04 Ｈ Ｆターム(参考） 5F038 BH12 BH13 CA03 CA07 CA17 CD02 CD05 CD13 DT10 EZ08 EZ20 5F064 AA04 BB28 DD07 DD14 DD31 DD33 DD34 EE08 EE12 EE16 EE17 EE47 EE51 HH05 HH10 HH12
Claims (7)
- 【請求項１】 チップの内部における所望の位置にＩ／
Ｏセルを配置することができる半導体集積回路装置であ
って、 前記チップの周縁部に設けられたＥＳＤ保護回路配置領
域に前記Ｉ／Ｏセルから分離されて配置されたＥＳＤ保
護回路と、 前記ＥＳＤ保護回路配置領域よりも前記チップの中央部
寄りに配置された前記Ｉ／Ｏセルと、 前記Ｉ／Ｏセルと前記ＥＳＤ保護回路とを接続する配線
とを備えていることを特徴とする半導体集積回路。 - 【請求項２】 前記Ｉ／Ｏセルは入力セル又は電源セル
であって、 前記ＥＳＤ保護回路の全てが、前記Ｉ／Ｏセルから分離
されて前記ＥＳＤ保護回路配置領域に配置されていると
共に前記配線によって前記Ｉ／Ｏセルと接続されている
ことを特徴とする請求項１に記載の半導体集積回路。 - 【請求項３】 前記Ｉ／Ｏセルは出力セルであって、 前記ＥＳＤ保護回路のうちの出力バッファとして動作し
ない部分であるＥＳＤ保護専用回路のみが、前記Ｉ／Ｏ
セルから分離されて前記ＥＳＤ保護回路配置領域に配置
されていると共に前記配線によって前記Ｉ／Ｏセルと接
続されていることを特徴とする請求項１に記載の半導体
集積回路。 - 【請求項４】 チップの内部における所望の位置にＩ／
Ｏセルを配置することができる半導体集積回路装置の設
計方法であって、 前記Ｉ／Ｏセル、及び内部回路セルを前記チップの内部
に配置する第１の配置工程と、 前記第１の配置工程において配置された、前記内部回路
セル同士又は前記内部回路セルと前記Ｉ／Ｏセルとをセ
ル間配線により接続する第１の配線工程と、 前記Ｉ／Ｏセルから分離されたＥＳＤ保護回路を、前記
チップの周縁部に設けられたＥＳＤ保護回路配置領域に
配置する第２の配置工程と、 前記第１の配置工程において配置された前記Ｉ／Ｏセル
と前記第２の配置工程において配置された前記ＥＳＤ保
護回路とをＥＳＤ保護配線により接続する第２の配線工
程とを備え、 前記第１の配置工程は、前記Ｉ／Ｏセルを前記ＥＳＤ保
護回路配置領域よりも前記チップの中央部寄りに配置す
る工程を含むことを特徴とする半導体集積回路の設計方
法。 - 【請求項５】 前記第１の配線工程と前記第２の配置工
程との間に、 前記第１の配置工程において配置された全ての前記Ｉ／
Ｏセルを取り囲む包括線、及び前記Ｉ／Ｏセル同士又は
前記Ｉ／Ｏセルと前記包括線とを結ぶ格子線を作成する
と共に、前記格子線を通過することができる前記ＥＳＤ
保護配線の数である容量を定義するレイアウト抽象化工
程と、 全ての前記Ｉ／Ｏセルについて該Ｉ／Ｏセルと前記包括
線上の一点とを結ぶＩ／Ｏセル割り当て線を、該Ｉ／Ｏ
セル割り当て線同士が交差しないように且つ前記格子線
を通過する前記Ｉ／Ｏセル割り当て線の数が前記容量を
超えないように作成するＩ／Ｏセル割り当て工程とをさ
らに備え、 前記第２の配置工程は、前記Ｉ／Ｏセル割り当て線によ
り前記包括線上に割り当てられた前記Ｉ／Ｏセルの順番
に従って、前記ＥＳＤ保護回路を配置する工程を含み、 前記第２の配線工程は、前記ＥＳＤ保護配線を単一の配
線層のみに設ける工程を含むことを特徴とする請求項４
に記載の半導体集積回路の設計方法。 - 【請求項６】 前記第１の配線工程は、前記チップの内
部に前記セル間配線のみが配置される純配線領域を設け
る工程を含み、 前記第１の配線工程と前記第２の配置工程との間に、前
記第１の配線工程において設けられた前記純配線領域を
検出する純配線領域検出工程をさらに備え、 前記第２の配置工程は、前記ＥＳＤ保護回路を、前記純
配線領域検出工程において検出された前記純配線領域に
配置する工程を含むことを特徴とする請求項４に記載の
半導体集積回路の設計方法。 - 【請求項７】 半導体集積回路の外部に対して信号の入
出力を行なうＩ／Ｏセルの集合であるＩ／Ｏセルライブ
ラリが記録されたコンピュータ読み取り可能な記録媒体
であって、 少なくとも１つの前記Ｉ／Ｏセルから分離されたＥＳＤ
保護回路を前記Ｉ／Ｏセルとは異なるセルとして有して
いることを特徴とするＩ／Ｏセルライブラリが記録され
たコンピュータ読み取り可能な記録媒体。
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| JP2000044014A JP4629826B2 (ja) | 2000-02-22 | 2000-02-22 | 半導体集積回路装置 |
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- 2001-02-13 US US09/781,233 patent/US6560759B2/en not_active Expired - Lifetime
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