JP5264135B2 - 半導体集積回路及びマルチチップモジュール - Google Patents

Description

本発明は、周辺部に外部とのインターフェースであるＩ／Ｏ回路及びパッドを配置した半導体集積回路に関し、特に、内部回路の規模に対してパッドの数が多い半導体集積回路に関する。

従来、半導体チップである半導体集積回路においては、図２４に示すように、複数個のＩ／Ｏ回路１及びパッド２は、内部回路３の外方の周辺部に１段で並んで配置されていた。

近年、プロセスの微細化に応じて、従来よりも多くの機能を１つの半導体集積回路に搭載することが可能となり、外部とのインターフェースとして配置するＩ／Ｏ回路及びパッドの数も増えてきている。しかしながら、メモリ回路やロジック回路などに使用される低耐圧型のトランジスタと、アナログ回路やＩ／Ｏ回路などに使用される高耐圧型のトランジスタとでは、微細化による面積縮小効果が異なり、製造プロセスの微細化により大幅に面積が縮小されるメモリ回路やロジック回路などに比べて、アナログ回路やＩ／Ｏ回路はそれほど面積が縮小されない状況にある。この面積縮小効果のアンバランスさによって、アナログ回路やＩ／Ｏ回路の占める面積の割合が高くなってきている。例えば、図２５に示すように、メモリ回路やロジック回路などを含む内部回路３に対して、半導体集積回路が必要とする個数のＩ／Ｏ回路及びパッドを外周囲に配置すると、Ｉ／Ｏ回路１及びパッド２の並びによって形成される外周枠が内部回路３に比べて大きくなってしまい、内部回路３とＩ／Ｏ回路１及びパッド２との間に広い空き空間が生じて、無駄な領域が発生してしまい、このため、製造プロセスを微細化しても面積を縮小できない欠点があった。

そこで、従来、例えば図２６に示すように、パッドを２段に配置することにより、内部回路３の面積と、Ｉ／Ｏ回路１及びパッド２の並びで形成される外周枠とのバランスを良好にし、これにより、パッドを１段で並べて配置する場合に比べて、多くのパッドを配置しても、半導体集積回路の面積を有効に縮小化するというパッドの配置方法が提案されている。この提案は、例えば特許文献１に開示されている。
特開平９−４５７２３号公報

ところで、前記のようにパッドを２段に配置する場合に、この２段パッド用のＩ／Ｏ回路は、配置する複数個のパッドの大きさ及び配置ピッチに応じた幅、高さに設定される。また、外周に並べる複数個のＩ／Ｏ回路では、その各々に電源を供給するために、Ｉ／Ｏ回路の並び方向に延びる電源配線が内部に形成され、各Ｉ／Ｏ回路を隣接して並べて配置したとき、内部の電源配線同士が連続して、一般的には環状に形成される。このことから、２段パッド用のＩ／Ｏ回路でも、１段パッド用のＩ／Ｏ回路と同様に、幅及び高さが１種類に限定された形状に形成される。

このような事情から、パッドを２段に配置する前記従来の半導体集積回路では、パッドの個数が半導体集積回路の全ての辺で２段にするほどは必要としない場合であっても、パッドを全周に亘って２段に配置するため、信号の入出力に使用しない余剰なパッドが生じてしまっていた。このような余剰なパッドについては、従来、電源を割り当てて、ＩＲドロップの低減を目的として電源を強化するために使用されていた。

しかしながら、パッドを２段に配置する前記従来の半導体集積回路では、図２５のように、パッドを１段に配置する半導体集積回路に比べて、面積を縮小できるものの、このパッドを２段に配置する半導体集積回路であっても、例えば５個のパッドが余剰であるときには、その５個の余剰パッド２を配置しなければ、図２６に破線で示したように、その５個の余剰パッド２の配置に要する面積分だけ面積が増大していることになり、面積の削減効果が低いことが判った。

本発明は、前記の課題に着目し、その目的は、外周にパッドを複数段に配置する半導体集積回路において、余剰パッドの個数を少なくして、面積の削減効果をより一層に高めることにある。

前記の目的を達成するため、本発明では、Ｉ／Ｏ回路を１種類に限定せず、１段のパッド用のＩ／Ｏ回路や複数段のパッド用のＩ／Ｏ回路とのうち２種類のＩ／Ｏ回路を使用して、パッドの個数を調整する。

その際、少なくとも２種類のＩ／Ｏ回路を使用した場合に、その異なる種類の２個のＩ／Ｏ回路を並んで配置したときには、この両Ｉ／Ｏ回路間では、内部の電源配線同士が良好に連続しないことが想定され、この両Ｉ／Ｏ回路間で電源配線を良好に繋ぐ領域を配置する必要が生じるが、この領域の配置を工夫して、面積の削減効果が低くならないように対処する。

すなわち、請求項１記載の発明の半導体集積回路は、内部回路と、前記内部回路の外方に並んで配置され、前記内部回路の信号を外部に出力し又は外部の信号を前記内部回路に入力し、上方にパッドが配置可能な複数個のＩ／Ｏ回路とを備えた半導体集積回路であって、前記複数のＩ／Ｏ回路は、前記内部回路に向かう方向に前記パッドがｎ（ｎは１以上の整数）段配置されたｎ段用のＩ／Ｏ回路と、前記内部回路に向かう方向に前記パッドがｍ（ｍ＞ｎの整数）段配置されたｍ段用のＩ／Ｏ回路との、前記内部回路に向かう方向の高さが異なる少なくとも２種類のＩ／Ｏ回路から成ることを特徴とする。

請求項２記載の発明は、前記請求項１記載の半導体集積回路において、前記複数のＩ／Ｏ回路は、ｎ段用のＩ／Ｏ回路及びｍ段用のＩ／Ｏ回路別にＩ／Ｏ回路が並ぶ方向に延びる電源配線を備え、且つ少なくとも１つの電源配線は外端からの高さ位置が異なり、並んで配置されたｎ段用のＩ／Ｏ回路とｍ段用のＩ／Ｏ回路との間には、そのｎ段用のＩ／Ｏ回路とｍ段用のＩ／Ｏ回路の電源配線同士を接続するための電源配線が形成された電源配線乗換領域が形成されていることを特徴とする。

請求項３記載の発明は、前記請求項２記載の半導体集積回路において、前記ｎ段用のＩ／Ｏ回路及びｍ段用のＩ／Ｏ回路は、半導体集積回路のコーナー部を形成する２辺の端部に位置し、前記電源配線乗換領域は、前記コーナー部に形成されていることを特徴とする。

請求項４記載の発明は、前記請求項１記載の半導体集積回路において、前記複数のＩ／Ｏ回路は、ｎ段用のＩ／Ｏ回路及びｍ段用のＩ／Ｏ回路別にＩ／Ｏ回路が並ぶ方向に延びる電源配線を備え、且つ少なくとも１つの電源配線は外端からの高さ位置が異なり、並んで配置されて隣接するｎ段用のＩ／Ｏ回路とｍ段用のＩ／Ｏ回路とは、所定距離を隔てて位置することを特徴とする。

請求項５記載の発明は、前記請求項１記載の半導体集積回路において、前記複数のＩ／Ｏ回路は、ｎ段用のＩ／Ｏ回路及びｍ段用のＩ／Ｏ回路別にＩ／Ｏ回路が並ぶ方向に延びる電源配線を備え、且つ少なくとも１つの電源配線は外端からの高さ位置が異なり、並んで配置されて隣接するｎ段用のＩ／Ｏ回路とｍ段用のＩ／Ｏ回路との間には、静電気放電保護用の保護回路が配置されていることを特徴とする。

請求項６記載の発明は、前記請求項２〜５の何れか１項に記載の半導体集積回路において、前記ｎ段用のＩ／Ｏ回路が備える電源配線と、前記ｍ段用のＩ／Ｏ回路が備える電源配線とは、互いに本数が異なることを特徴とする。

請求項７記載の発明は、前記請求項２〜６の何れか１項に記載の半導体集積回路において、前記ｎ段用のＩ／Ｏ回路が備える電源配線と、前記ｍ段用のＩ／Ｏ回路が備える電源配線とは、互いに配線幅が異なることを特徴とする。

請求項８記載の発明は、前記請求項２〜７の何れか１項に記載の半導体集積回路において、前記ｎ段用のＩ／Ｏ回路が備える電源配線と、前記ｍ段用のＩ／Ｏ回路が備える電源配線とは、互いに異なる配線層に形成されていることを特徴とする。

請求項９記載の発明は、前記請求項２〜８の何れか１項に記載の半導体集積回路において、前記ｎ段用のＩ／Ｏ回路が備える電源配線と、前記ｍ段用のＩ／Ｏ回路が備える電源配線とは、形成される配線層の数が互いに異なることを特徴とする。

請求項１０記載の発明は、前記請求項１〜９の何れか１項に記載の半導体集積回路において、半導体集積回路は、４辺を有する長方形状であって、互いに対向する２組の２辺のうち１組の２辺には、同一種類のｎ段用又はｍ段用のＩ／Ｏ回路が配置され、他の１組の２辺のうち１辺は、前記１組の２辺に配置されたｎ段用又はｍ段用のＩ／Ｏ回路とは段数の異なるＩ／Ｏ回路が配置されることを特徴とする。

請求項１１記載の発明は、前記請求項１〜１０の何れか１項に記載の半導体集積回路において、半導体集積回路の１辺には、複数個のｎ段用のＩ／Ｏ回路が並んで配置され、前記１辺に配置された複数個のｎ段用のＩ／Ｏ回路の配置ピッチは、他の半導体集積回路の１辺に並んで配置された複数個のＩ／Ｏ回路の配置ピッチを考慮して、設定されていることを特徴とする。

請求項１２記載の発明のマルチチップモジュールは、前記請求項１〜１１の何れか１項に記載の半導体集積回路を構成する半導体チップと、他の半導体集積回路を構成する半導体チップとを有するマルチチップモジュールであって、前記請求項１１記載の半導体集積回路の前記１辺に配置された複数個のｎ段用のＩ／Ｏ回路と、前記他の半導体集積回路の１辺に配置された複数個のＩ／Ｏ回路とが、対向し且つチップ間配線で接続されていることを特徴とする。

請求項１３記載の発明は、前記請求項１〜１２の何れか１項に記載の半導体集積回路において、前記ｎ段用のＩ／Ｏ回路及びｍ段用のＩ／Ｏ回路は、内部回路に向かう方向に配置されるパッドが複数個であるとき、並んだ複数個のｎ段用又はｍ段用のＩ／Ｏ回路に配置されるパッド同士は、千鳥状にずらして配置されていることを特徴とする。

請求項１４記載の発明は、前記請求項１〜１３の何れか１項に記載の半導体集積回路において、備えるｎ段用のＩ／Ｏ回路及びｍ段用のＩ／Ｏ回路の全体において、所定段に位置するパッドの総個数と、前記所定段よりも１段多い段に位置するパッドの総個数とは、互いに異なることを特徴とする。

請求項１５記載の発明は、前記請求項１〜１４の何れか１項に記載の半導体集積回路において、前記ｎ段用のＩ／Ｏ回路とｍ段用のＩ／Ｏ回路とでは、並ぶ方向の幅が互いに異なることを特徴とする。

請求項１６記載の発明は、前記請求項１〜１５の何れか１項に記載の半導体集積回路において、前記ｎ段用のＩ／Ｏ回路とｍ段用のＩ／Ｏ回路との相互間では、パッドに直接ドレインを接続するトランジスタの総ゲート幅が等しいことを特徴とする。

請求項１７記載の発明は、前記請求項１６に記載の半導体集積回路において、前記ｎ段用のＩ／Ｏ回路とｍ段用のＩ／Ｏ回路とでは、パッドに直接ドレインを接続する同一導電型のトランジスタは、マルチフィンガー構造であり、前記各マルチフィンガー構造の相互間では、ゲート幅が互いに等しいことを特徴とする。

請求項１８記載の発明は、前記請求項１〜１７の何れか１項に記載の半導体集積回路において、前記ｎ段用のＩ／Ｏ回路とｍ段用のＩ／Ｏ回路との相互間では、同じ機能を実現するトランジスタのゲート長が等しいことを特徴とする。

請求項１９記載の発明は、前記請求項１〜１７の何れか１項に記載の半導体集積回路において、前記ｎ段用のＩ／Ｏ回路とｍ段用のＩ／Ｏ回路との相互間では、同じ機能を実現するトランジスタのゲート幅が等しいことを特徴とする。

請求項２０記載の発明は、前記請求項１〜１９の何れか１項に記載の半導体集積回路において、前記ｎ段用のＩ／Ｏ回路の並ぶ方向の幅は、前記ｍ段用のＩ／Ｏ回路の並ぶ方向の幅よりも広く、前記ｎ段用のＩ／Ｏ回路の内部回路に向かう方向の高さは、前記ｍ段用のＩ／Ｏ回路の内部回路に向かう方向の高さよりも低いことを特徴とする。

以上により、請求項１〜１５記載の発明では、内部回路に向かう方向に並ぶパッドの段数が異なる少なくとも２種類の段数のＩ／Ｏ回路を使用するので、例えば、従来の図２６の半導体集積回路では、上辺、下辺及び左辺を２段パッド用のＩ／Ｏ回路を並べ、右辺には１段パッド用のＩ／Ｏ回路を並べると、同図に示した破線よりも右方の領域を削減でき、半導体集積回路の面積のより一層の削減が可能となる。

しかも、Ｉ／Ｏ回路のデータをライブラリとして再利用できる。即ち、従来では、内部回路の大きさや必要パッド数に応じてパッドの段数やＩ／Ｏ回路の高さ、幅を独自に設定して、半導体集積回路の面積を削減していたが、専用のＩ／Ｏ回路であるため、新たな半導体集積回路に再利用することは困難であった。しかし、本発明では、ｎ段用のＩ／Ｏ回路とｍ段用のＩ／Ｏ回路との組合せにより半導体集積回路の面積を削減するので、それ等のｎ段用及びｍ段用のＩ／Ｏ回路を特定の半導体集積回路専用とする必要がない。従って、既存のｎ段用及びｍ段用のＩ／Ｏ回路を組合せるだけで、新たな多種多様な半導体集積回路に対応することが可能である。

特に、請求項３記載の発明では、電源配線乗換領域が半導体集積回路のコーナー部に形成されているので、このコーナー部を有効利用できると共に、このコーナー部を除く半導体集積回路の各辺には、多くのＩ／Ｏ回路及びパッドのみを配置できる。

また、請求項６記載の発明では、半導体集積回路のコーナー部を構成する２辺には、互いに異なる段数の２つのＩ／Ｏ回路が隣りに位置する。従って、この両Ｉ／Ｏ回路が共に例えば２段のパッド用であれば、このコーナー部近傍に４つのパッドが密に位置するため、半導体パッケージに実装するに際して、これ等のパッドを半導体パッケージの各パッドにワイヤーで接続する作業が困難になるが、例えば２段のパッド用のＩ／Ｏ回路と１段のパッド用のＩ／Ｏ回路とが隣接する結果、３個のパッドのみがコーナー部近傍に位置して、前記ワイヤーの接続が比較的容易になる。

更に、請求項７〜１０記載の発明では、ｎ段用のＩ／Ｏ回路とｍ段用のＩ／Ｏ回路とは互いに種類が異なるので、内部に配置する電源配線の本数や配線幅、又は配置する配線層やその配線層数を独自に設定できて、相互に異ならせることが可能である。

加えて、請求項１１及び１２記載の発明では、本半導体集積回路を有する半導体チップと他の半導体集積回路を有する半導体チップとの双方を備えたマルチチップモジュールでは、本半導体集積回路の１辺と前記他の半導体集積回路の１辺とを対向させて配置し、それ等の１辺に配置された複数個のＩ／Ｏ回路のパッド同士をワイヤで接続する場合に、それ等の半導体集積回路のＩ／Ｏ回路の配置ピッチがほぼ等しいので、各パッド同士を接続する各ワイヤの長さも相互に等しく且つ短くなる。従って、組立の容易性が向上するだけでなく、異なる信号を入出力するパッド間の特性のばらつきを抑制できると共に、高速なインターフェース特性が得られる。

また、請求項１６〜２０記載の発明では、段数の異なる複数種類のＩ／Ｏ回路相互間で、これ等Ｉ／Ｏ回路の電気的特性を相互に等しくしたので、これ等のＩ／Ｏ回路を１つの半導体集積回路に混載する場合にも、その半導体集積回路の各信号端子に何れの段数のＩ／Ｏ回路に割り当てるかを考慮する必要がなく、信号端子の配置の自由度が向上する。

以上説明したように、請求項１〜１５記載の発明によれば、パッドの段数が異なる少なくとも２種類のＩ／Ｏ回路を使用したので、導体集積回路の面積をより一層削減できると共に、Ｉ／Ｏ回路のデータをライブラリとして再利用できる効果を奏する。

特に、請求項３記載の発明によれば、電源配線乗換領域を半導体集積回路のコーナー部に形成したので、このコーナー部を有効利用して、この電源配線乗換領域の存在による半導体集積回路の面積削減効果が低減されてしまうことを防止できる。

また、請求項６記載の発明によれば、本半導体集積回路のコーナー部に位置するパッドの密集を避けて、これ等パッドを比較的容易に半導体パッケージに実装することが可能である。

更に、請求項７〜１０記載の発明によれば、ｎ段用のＩ／Ｏ回路とｍ段用のＩ／Ｏ回路別に、内部に配置する電源配線の本数や配線幅、又は配置する配線層やその配線層数を独自に設定することが可能である。

加えて、請求項１１及び１２記載の発明によれば、本半導体集積回路と他の半導体集積回路とを組合せてマルチチップモジュールとする場合に、組立の容易性に加えて、パッド間の信号伝播特性のばらつきを抑制できると共に、高速なインターフェース特性を得ることができる。

また、請求項１６〜２０記載の発明によれば、段数の異なる複数種類のＩ／Ｏ回路相互間で、これ等Ｉ／Ｏ回路の電気的特性を相互に等しくしたので、これ等のＩ／Ｏ回路を１つの半導体集積回路に混載する場合にも、その半導体集積回路の各信号端子を何れの段数のＩ／Ｏ回路に割り当てるかを考慮する必要がなく、信号端子の配置の自由度の向上を図ることができる。

以下、図面を参照して、本発明の実施形態について説明する。

（第１の実施形態）
図１は本実施形態の半導体集積回路を示す。

同図の半導体チップである半導体集積回路５は、長方形状であって、中央部には内部回路４が配置されている。前記内部回路４の外方には、外周の４辺に沿って複数個のＩ／Ｏ回路１、２が並んで配置される。これ等のＩ／Ｏ回路は、前記内部回路４の信号を外部に出力し又は外部の信号を前記内部回路４に入力するものであって、パッド３が上方が配置される。

前記複数個のＩ／Ｏ回路は２種類存在し、Ｉ／Ｏ回路１は、２個のパッド３が前記内部回路４に向かう方向に配置可能なｍ（ｍ＝２）段用のＩ／Ｏ回路であり、Ｉ／Ｏ回路２は１個のパッド３が前記内部回路４に向かう方向に配置可能なｎ（ｎ＝１（ｎ＜ｍ））段用のＩ／Ｏ回路である。並んだ複数個の２段用のＩ／Ｏ回路１において、複数個のパッド３は、内部回路４に向かう方向及び半導体集積回路５の辺方向にずれて、千鳥状に配置される。１段用のＩ／Ｏ回路１と２段用のＩ／Ｏ回路１とでは、配置するパッド３の形状は同一である。２段用のＩ／Ｏ回路１では、パッドを千鳥状に配置する関係上、その２段用のＩ／Ｏ回路１が並ぶ方向の幅Ｗ２は１段用のＩ／Ｏ回路２の幅Ｗ１よりも狭く、その内部回路４に向かう方向の高さＨ２は１段用のＩ／Ｏ回路２の高さＨ１よりも高く設定されている。また、外方に位置する１段目のパッド３の総個数は同図では２２個、内方に位置する２段目のパッド３の総個数は１１個であって、外方に位置するパッド３の総個数の方が多い構成である。

図２は、本実施形態の他の半導体集積回路を例示している。同図に示した半導体集積回路５は、図１の半導体集積回路のＩ／Ｏ回路の種類とは異なり、２段用のＩ／Ｏ回路１と、３段用のＩ／Ｏ回路６との２種類のＩ／Ｏ回路が配置されている。

パッドを配置する段数が１段よりも多いＩ／Ｏ回路１、６では、半導体パッケージの実装に際して、接続するワイヤーの長さが内方のパッドほど長くなるため、低速インターフェース用として割り当てられ、１段のＩ／Ｏ回路２は高速インターフェース用として割り当てられる。

尚、図１及び図２では、２種類のＩ／Ｏ回路を備えた半導体集積回路を例示したが、本発明はパッドの段数が異なる３種類以上のＩ／Ｏ回路を配置しても良いのは勿論である。更に、パッド３を配置する段数は、１段、２段、３段に限定されない。

以上のように、本実施形態では、パッドの段数が異なる少なくとも２種類のＩ／Ｏ回路１、２、６を配置する。従って、例えば図１と従来の図２６とを対比して判るように、本実施形態を示す図１では、右辺のＩ／Ｏ回路が１段用であるので、従来の図２６の半導体集積回路のＩ／Ｏ回路が全て２段用である構成と比較して、図２６に示した破線より右方の領域分だけ、面積を削減することが可能である。

図３は、前記図１の半導体集積回路に備える１段用のＩ／Ｏ回路２と、２段用のＩ／Ｏ回路１とに配置する電源配線（電源幹線）のレイアウトを示す。この電源配線は、半導体集積回路の４辺に沿って環状にＩ／Ｏ回路用の電源供給としてＩ／Ｏ回路内に設けられるものである。同図（ａ）に示した１段用のＩ／Ｏ回路２では、３本の所定電圧ＶＤＤ用のＶＤＤ電源配線１０ａと、３本の接地電圧ＶＳＳ用のＶＳＳ電源配線１１ａとがＩ／Ｏ回路２の並び方向（同図横方向）に延びて配置されている。同図（ｂ）に示した２段用のＩ／Ｏ回路２では、６本のＶＤＤ電源配線１０ａと、６本のＶＳＳ電源配線１１ａとがＩ／Ｏ回路２の並び方向に延びて配置されている。同図（ａ）及び（ｂ）において、ＥＳＤｐは静電気放電（ＥＳＤ）用の単位容量のｐチャンネルトランジスタが多数個並列配置されたＥＳＤｐ保護領域、ＥＳＤｎは静電気放電（ＥＳＤ）用の単位容量のｎチャンネルトランジスタが多数個並列配置されたＥＳＤｎ保護領域であって、両保護領域はほぼ同一面積である。これ等の保護領域はＥＳＤ保護を有効にするように、ＥＳＤｐ保護領域ＥＳＤｐについては前記ＶＤＤ電源配線１０ａ、１０ｂの直下に配置され、ＥＳＤｎ保護領域ＥＳＤｎについては前記ＶＳＳ電源配線１１ａ、１１ｂの直下に配置される。同図（ａ）の１段用のＩ／Ｏ回路２では幅Ｗ１が広く、同図（ｂ）の２段用のＩ／Ｏ回路１では幅Ｗ２が狭い（Ｗ２＜Ｗ１）ため、２段用のＩ／Ｏ回路１での保護領域ＥＳＤｐ、ＥＳＤｎは、１段用のＩ／Ｏ回路２での保護領域ＥＳＤｐ、ＥＳＤｎに比べて、高さ方向に延びる形状となっている。従って、２段用のＩ／Ｏ回路１での電源配線１０ｂ、１１ｂも高さＨ２方向に多く配置されて、１段用のＩ／Ｏ回路２での電源配線１０ａ、１１ａの本数（３本）に比べて、６本に設定されている。その結果、１段用のＩ／Ｏ回路２と２段用のＩ／Ｏ回路１とでは、ＶＤＤ電源配線１０ａ、１０ｂ相互間及びＶＳＳ電源配線１１ａ、１１ｂ相互間で、Ｉ／Ｏ回路の外端（同図（ａ）、（ｂ）では下端）からの高さ位置が異なっている。このように、１段用と２段用のＩ／Ｏ回路１、２間で電源配線の高さ位置が異なる関係上、１段用のＩ／Ｏ回路２と２段用のＩ／Ｏ回路１とが隣り合う場合には、両者の電源配線同士を接続するための電源配線乗換領域を設ける必要が生じる。

図４は、そのような電源配線乗換領域を示す図である。同図では、隣り合う１段用のＩ／Ｏ回路２と２段用のＩ／Ｏ回路１との間に空間を設け、この空間に、ＶＤＤ電源配線１０ａ、１０ｂ同士を接続する乗換え用のＶＤＤ電源配線１０ｃと、ＶＳＳ電源配線１１ａ、１１ｂ同士を接続する乗換え用のＶＤＤ電源配線１１ｃとを設けた電源配線乗換領域Ａを配置している。

図５は、前記電源配線乗換領域Ａを配置した半導体集積回路の一例を示している。同図では、電源配線乗換領域Ａは半導体集積回路５の２つの辺において、その各辺の途中に配置されている。

尚、Ｉ／Ｏ回路用の電源配線を上述のように環状に配置する必要がない場合には、図６に示すように、１段用のＩ／Ｏ回路２と２段用のＩ／Ｏ回路１とを所定距離Ｄだけ離して配置すれば良い。この所定距離Ｄは、半導体集積回路の製造プロセスでの設計ルールを満たす距離である。また、図７に示すように、１段用のＩ／Ｏ回路２のＶＳＳ電源配線１１ａと２段用のＩ／Ｏ回路１のＶＳＳ電源配線１１ｂとを、ダイオード素子を用いたＥＳＤ保護回路１３により接続して、ＥＳＤ耐圧を確保しても良い。この場合には、ＶＤＤ電源配線１０ａ、１０ｂ間は接続されない。

（第２の実施形態）
次に、本発明の第２の実施形態を説明する。

図８は本実施形態の半導体集積回路を示す。同半導体集積回路では、上辺、下辺及び左辺に２段用のＩ／Ｏ回路１が配置され、右辺には１段用のＩ／Ｏ回路２が配置されている。同半導体集積回路５の右下部及び右上部の２箇所のコーナー部Ｃには、１段用のＩ／Ｏ回路２と２段用のＩ／Ｏ回路１との間で電源配線を乗り換える電源配線乗換領域Ａが配置される。すなわち、本実施形態は、換言すると、半導体集積回路５の各辺では同一種類のＩ／Ｏ回路を配置する構成を採用しており、１辺の途中で１段用から２段用に又は２段用から１段用にＩ／Ｏ回路の種類を変更せず、コーナー部分でパッドを配置する段数を変更する。前記電源配線乗換領域Ａの内部構成は、右下部のコーナー部Ｃに配置されるものを例示すると、図９に示す構成となる。

このように、コーナー部Ｃに電源配線乗換領域Ａを配置すると、次の効果が生じる。即ち、電源配線乗換領域Ａの形状は、その内部の電源配線１０ｃ、１１ｃが図４の通り斜め方向に延びる部分を有する関係上、四角形状とはならず、従って、電源配線乗換領域Ａを前記第１の実施形態の図５に示したように半導体集積回路５の１辺の途中に配置すると、内部回路４を配置するための領域が、図５から判るように複雑な形状となって、四角形状とはならない。このため、内部回路４に対する信号配線の配置、配線処理が複雑化し、長方形状から外方にはみ出した領域が場合によっては無駄な領域となってしまう。これに対し、本実施形態では、図８に示すように、内部回路４を配置する領域を長方形状に保持することが可能である。本実施形態では、半導体集積回路のコーナー部が、電源幹線の接続や組立て上必要なマークなどの配置に用いられる機能のみであった点に着目し、このコーナー部を有効利用するものである。

図１０は本実施形態の変形例を示し、前記図８では下辺に２段用のＩ／Ｏ回路１を配置したのに代え、１段用のＩ／Ｏ回路２を配置したものである。この変更に伴い、電源配線乗換領域Ａは右下部のコーナー部Ｃではなく、左下部のコーナー部Ｃに配置される。

図１１は他の変形例を示す。同図では、２段用のＩ／Ｏ回路１を右辺及び下辺に配置し、３段用のＩ／Ｏ回路６を上辺及び左辺に配置している。従って、電源配線乗換領域Ａ’は、右上部及び左下部の両コーナー部に配置される。

（第３の実施形態）
続いて、本発明の第３の実施形態を説明する。

図１２は本実施形態の半導体集積回路を示す。図１３は図１２の半導体集積回路の構成からパッド３を除外した図を示す。本実施形態は、本半導体集積回路を半導体パッケージに実装する際のワイヤの接続の容易性を考慮するものである。

同図の半導体集積回路５では、上辺及び下辺の対向する２辺に１段用のＩ／Ｏ回路２を並べて配置し、左辺及び右辺の対向する２辺に２段用のＩ／Ｏ回路１を並べて配置している。従って、電源配線乗換領域Ａは４つのコーナー部の全てに配置される。換言すれば、各コーナー部では、１段用のＩ／Ｏ回路２と２段用のＩ／Ｏ回路１とが隣接することになり、２段用のＩ／Ｏ回路１同士が隣接することはない。

従って、本実施形態では、各コーナー部近傍において、１段用のＩ／Ｏ回路２と２段用のＩ／Ｏ回路１とが隣接するので、２段用のＩ／Ｏ回路１同士が隣接する場合に比べて、コーナー部近傍でのパッド３の配置密度が低くなる。よって、これ等のコーナー部の各パッドを半導体パッケージの各ピンにワイヤで接続して実装する際や、ウェハー検査において各パッドにプローブ針を当てる際に、その作業を良好に且つ簡易に行うことが可能である。一般に、コーナー部でのパッドの配置密度が高くなると、半導体パッケージ内での配線の引き回しが増え、配線長が長くなったり、各配線の長さを均等にすることが困難になって、信号の伝播特性を悪化させるが、本実施形態では、このような事態を軽減することが可能である。

図１４は、図１２の半導体集積回路の変形例を示し、上辺及び下辺の対向する２辺に２段用のＩ／Ｏ回路１を並べて配置し、左辺及び右辺の対向する２辺に３段用のＩ／Ｏ回路６を並べて配置したものである。図１５は、図１４の半導体集積回路においてコーナー部近傍に配置したパッド３の幾つかを削除して、パッド３の配置密度を更に低くしたものである。

図１６は他の変形例を示す。同図の半導体集積回路５は、左辺及び右辺の対向する２辺に１段用のＩ／Ｏ回路２を並べて配置し、上辺に２段用のＩ／Ｏ回路１を並べて配置し、下辺に１段用のＩ／Ｏ回路２を並べて配置している。従って、本変形例では、左上部及び右上部のコーナー部でのみ１段用のＩ／Ｏ回路２と２段用のＩ／Ｏ回路１とが隣接するだけであるので、２種類の段数用のＩ／Ｏ回路を配置する場合でのコーナー部でのパッド３の配置密度を最も低くできる。図１７は、図１６の半導体集積回路において、１段用のＩ／Ｏ回路２を２段用のＩ／Ｏ回路１に変更し、２段用のＩ／Ｏ回路１を３段用のＩ／Ｏ回路６に変更したものである。図１８の半導体集積回路は、上辺及び下辺の対向する２辺に３段用のＩ／Ｏ回路６を並べて配置し、右辺に２段用のＩ／Ｏ回路１を並べて配置し、左辺に３段用のＩ／Ｏ回路６を並べて配置している。従って、この変形例では、右上部及び右下部の両コーナー部において、２段用のＩ／Ｏ回路１と３段用のＩ／Ｏ回路６とが隣接するので、このコーナー部近傍でのパッド３の配置密度を低減できる。

（第４の実施形態）
図１９は本発明の第４の実施形態を示す。

同図は、前記図１の半導体集積回路に備える１段用のＩ／Ｏ回路２と、２段用のＩ／Ｏ回路１において、それ等の内部に配置する電源配線のレイアウト構成を示す。

同図（ａ）に示した１段用のＩ／Ｏ回路２と、同図（ｂ）に示した２段用のＩ／Ｏ回路１とは、互いに別個のＩ／Ｏ回路であるので、内部に配置するＶＤＤ電源配線１０ａ、１０ｂ及びＶＳＳ電源配線１１ａ、１１ｂの形状や本数も独自に設定できる。従って、１段用のＩ／Ｏ回路２と２段用のＩ／Ｏ回路１との間では、ＶＤＤ電源配線１０ａ、１０ｂの本数を３本と５本に独自に設定し、その配線幅も相互に異ならせて１段用のＩ／Ｏ回路２での配線幅を狭く設定している。

図２０は、本実施形態の変形例を示す。同図（ａ）の１段用のＩ／Ｏ回路２と同図（ｂ）の２段用のＩ／Ｏ回路１とは、相互に、ＶＤＤ電源配線１０ａ、１０ｂ及びＶＳＳ電源配線１１ａ、１１ｂの配線幅が同一幅に設定されるが、同図（ａ）、（ｂ）のｃ−ｃ線断面及びｄ−ｄ線断面を示した同図（ｃ）、（ｄ）では、同図（ｃ）の１段用のＩ／Ｏ回路２のＶＤＤ電源配線１０ａ及びＶＳＳ電源配線１１ａは第２配線層に配線され、第１及び第３配線層にはＩ／Ｏ回路２内の信号配線１５が配線される。一方、同図（ｄ）の２段用のＩ／Ｏ回路１のＶＤＤ電源配線１０ｂ及びＶＳＳ電源配線１１ｂは第３配線層に配線され、第１及び第２配線層にはＩ／Ｏ回路２内の信号配線１５が配線される。このように、本変形では、１段用のＩ／Ｏ回路２と２段用のＩ／Ｏ回路１との間で、内部に配置する電源配線の配線層を異ならせることが可能である。

図２１は、本実施形態の他の変形例を示す。同図（ａ）の１段用のＩ／Ｏ回路２では、パッド３に電位を供給する配線１６が、同図（ｂ）に示すようにパッド３と同一配線層にて内部回路４に向かって（同図では上方に向かって）配線される。これに対し、同図（ｃ）に示す２段用のＩ／Ｏ回路１では、外方（同図では下側）に位置するパッド３ａに電位を供給する配線１７は、内方（同図では上側）に位置する隣接のパッド３ｂ、３ｃが邪魔して、パッド３ａと同一配線層で内部回路４に向かって配線できず、このため、同図（ｄ）に示すように、複数個のビア１８を介して１層下の配線層に配線される。結果的に、１段用のＩ／Ｏ回路２では、２段用のＩ／Ｏ回路１のパッド電位供給用の配線１７が配線された配線層がフリーとなるので、この配線層には、前記ＶＤＤ電源配線１０ａ及びＶＳＳ電源配線１１ａを強化するためのサブＶＤＤ電源配線１０ａ’及びサブＶＳＳ電源配線１１ａ’を配線し、両配線をビア１９で接続する構成を採用している。

従って、本変形例では、１段用のＩ／Ｏ回路１では、電源配線が２つの配線層に配線され、２段用のＩ／Ｏ回路１では１つの配線層に配線されて、１段用と２段用のＩ／Ｏ回路１、２間では電源配線を配線する配線層数が異なる構成となっている。このような構成は、１段用と２段用のＩ／Ｏ回路１、２が個別の回路で独自に設計できるので、採用可能である。

（第５の実施形態）
続いて、本発明の第５の実施形態を説明する。

図２２は本半導体集積回路をマルチチップモジュールに備える場合の構成例を示している。

同図（ａ）において、２０は本半導体集積回路としてのシステムＬＳＩより成る半導体チップである。２１は他の半導体集積回路としてのメモリチップやアナログＬＳＩより成る半導体チップであって、本半導体集積回路より成る半導体チップ２０の上に載っている。この両半導体チップによりマルチチップモジュールが構成され、このモジュールが半導体パッケージに実装される（System-in Package）。

図２２（ｂ）に示すように、他の半導体集積回路の半導体チップ２１では、通常通り、その１辺に、パッド３を１個備えた１段用のＩ／Ｏ回路２が複数個並んで配置される。一方、本半導体集積回路の半導体チップ２０は、前記他の半導体集積回路の半導体チップ２１の１段用のＩ／Ｏ回路２のパッド３と接続する構成が予め分かっている場合に、１辺に並んで配置するＩ／Ｏ回路として、前記他の半導体集積回路の半導体チップ２１の１段用のＩ／Ｏ回路２の配置ピッチを考慮して、この配置ピッチとほぼ等しい配置ピッチで１段用のＩ／Ｏ回路２が、前記他の半導体集積回路の半導体チップ２１のＩ／Ｏ回路２と対向して配置される。そして、両半導体チップ２０、２１の前記複数個の１段用のＩ／Ｏ回路２同士が各々チップ間配線２５で接続される。

従って、本実施形態では、両半導体チップ２０、２１の１段用のＩ／Ｏ回路２同士の配置ピッチが等しくなるように、本半導体集積回路の１段用のＩ／Ｏ回路２の配置ピッチを設定しているので、複数本のチップ間配線２５は相互にほぼ等長で且つ短くなり、組立性が向上する。その結果、例えば、図２３に示すように、他の半導体集積回路の半導体チップ２１の１辺に配置された複数個の１段用のＩ／Ｏ回路２の配置ピッチに対して、本半導体集積回路の半導体チップ２０の１辺に配置するＩ／Ｏ回路として、２段用のＩ／Ｏ回路１を配置した場合には、相互に接続される１組のパッド同士の離隔が各組で異なって、各組のパッド同士を接続する複数本のチップ間配線２６の長さが相互に異なり、各組のパッド毎に異なる信号特性を持ってしまうことになる。しかし、本実施形態では、２段用のＩ／Ｏ回路１を採用すれば半導体集積回路の面積の削減が有効となる場合であっても、接続相手先の他の半導体集積回路のＩ／Ｏ回路の配置ピッチを考慮して、多少面積削減効果を犠牲にしても、配置ピッチの広い１段用のＩ／Ｏ回路２を使用するので、等長且つ短いチップ間配線２５によって各組のパッド同士間の信号特性のばらつきを抑制できると共に、高速なインターフェース特性が得られ、例えばDDR（Double -Data- Rate）方式の高速なＤＲＡＭインターフェースに有効である。

（第６の実施形態）
更に、本発明の第６の実施形態を説明する。

本実施形態は、１段用のＩ／Ｏ回路と２段用のＩ／Ｏ回路との間や、２段用のＩ／Ｏ回路と３段用のＩ／Ｏ回路との間などにおいて、それ等の段数の異なるＩ／Ｏ回路同士を、そのＩ／Ｏ機能として同一の電気特性を持たせるようにするものである。以下、１段用のＩ／Ｏ回路と２段用のＩ／Ｏ回路とを例示して説明する。

図２７は、１段用又は２段用のＩ／Ｏ回路の電気回路図を示す。同図において、３５はＩ／Ｏ回路の上方に配置されるパッド、３６は図１に示した内部回路４からの内部信号が入力される内部信号入力端子、３７は前記内部回路４に対して内部信号を出力する内部信号出力端子である。前記内部信号入力端子３６に入力された内部信号は、プリバッファ回路３１及び出力トランジスタ３２を通じ、更にＥＳＤ保護トランジスタ３３を経て前記パッド３５に伝達され、このパッド３５から外部出力される。また、前記パッド３５に外部から入力された信号は、入力回路３４を経て前記内部信号出力端子３７に伝達され、この内部信号出力端子３７から内部回路４に出力される。

前記プリバッファ回路３１は、ゲート幅Ｗ＝Ｗｐｐｂ１でゲート長Ｌ＝Ｌｐｐｂ１のＰ型トランジスタ３８、及びゲート幅Ｗ＝Ｗｎｐｂ１でゲート長Ｌ＝Ｌｎｐｂ１のＮ型トランジスタ３９とから成る第１のインバータ回路ＩＶ１と、ゲート幅Ｗ＝Ｗｐｐｂ２でゲート長Ｌ＝Ｌｐｐｂ２のＰ型トランジスタ４０、及びゲート幅Ｗ＝Ｗｎｐｂ２でゲート長Ｌ＝Ｌｎｐｂ２のＮ型トランジスタ４１とから成る第２のインバータ回路ＩＶ２とが前記内部信号入力端子３６に並列に接続されて構成される。

また、前記出力トランジスタ３２は、前記第１のインバータ回路ＩＶ１の出力信号をゲート端子に受け、且つゲート幅Ｗ＝Ｗｐｏｕｔでゲート長Ｌ＝ＬｐｏｕｔのＰ型トランジスタ４２と、前記第２のインバータ回路ＩＶ２の出力信号をゲート端子に受け、且つゲート幅Ｗ＝Ｗｎｏｕｔでゲート長Ｌ＝ＬｎｏｕｔのＮ型トランジスタ４３とにより構成される第３のインバータ回路ＩＶ３より成る。

更に、前記ＥＳＤ保護トランジスタ３３は、ゲート端子に電源電圧が常時印加され且つゲート幅Ｗ＝Ｗｐｅｓｄでゲート長Ｌ＝ＬｐｅｓｄのＰ型トランジスタ４４と、ゲート端子が接地され且つゲート幅Ｗ＝Ｗｎｅｓｄでゲート長Ｌ＝ＬｎｅｓｄのＮ型トランジスタ４５とが電源と接地との間に直列接続されて構成される。

加えて、前記入力回路３４は、ゲート幅Ｗ＝Ｗｐｉ１でゲート長Ｌ＝Ｌｐｉ１のＰ型トランジスタ４６、及びゲート幅Ｗ＝Ｗｎｉ１でゲート長Ｌ＝Ｌｎｉ１のＮ型トランジスタ４７とから成る第４のインバータ回路ＩＶ４と、ゲート幅Ｗ＝Ｗｐｉ２でゲート長Ｌ＝Ｌｐｉ２のＰ型トランジスタ４８、及びゲート幅Ｗ＝Ｗｎｉ２でゲート長Ｌ＝Ｌｎｉ２のＮ型トランジスタ４９とから成る第５のインバータ回路ＩＶ５とが直列に接続されて構成される。

前記出力トランジスタ３２の２つのトランジスタ４２、４３及び前記ＥＳＤ保護トランジスタ３３の２つのトランジスタ４４、４５は、何れも、その各々のドレインが直接前記パッド３５に接続されたトランジスタとなっている。

前記図２７に示したＩ／Ｏ回路の電気回路を実現する１段用のＩ／Ｏ回路と２段用のＩ／Ｏ回路とのレイアウト構成を図２８及び図２９に示す。

図２８は２段用のＩ／Ｏ回路１のレイアウト構成を示し、図２９は１段用のＩ／Ｏ回路２のレイアウト構成を示す。これ等の図において、１段用のＩ／Ｏ回路２では、幅Ｗ＝Ｗ１、高さＨ＝Ｈ１であり、２段用のＩ／Ｏ回路１では、幅Ｗ＝Ｗ２（Ｗ２＜Ｗ１）、高さＨ＝Ｈ２（Ｈ２＞Ｈ１）である。例えば、Ｗ１＝２・Ｗ２に設定されたとき、Ｈ１＝Ｈ２／２に設定される。

前記第１及び第２のＩ／Ｏ回路１、２では、図中上側が図１の内部回路４側、図中下側が半導体集積回路５の外端部側である。各Ｉ／Ｏ回路１、２において、図中下側には出力トランジスタ３２及びＥＳＤ保護トランジスタ３３の各Ｎ型トランジスタ部３２ｂ、３３ｂが形成され、その図中上方には各Ｐ型トランジスタ部３２ａ、３３ａが形成されている。更に、その図中上方にはプリバッファ部３１と入力回路３４とが形成される。

図２８及び図２９に示した第１及び第２のＩ／Ｏ回路１、２同士を比較して、出力トランジスタ３２の一部を構成するＰ型トランジスタ４２同士のゲート幅ＷはＷ＝Ｗｐｏｕｔに統一されていると共に、ＥＳＤ保護トランジスタ３３の一部を構成するＰ型トランジスタ４４同士のゲート幅ＷもＷ＝Ｗｐｅｓｄ（＝Ｗｐｏｕｔ）に統一されている。従って、これ等のＰ型トランジスタ４２、４４（即ち、ドレインが直接パッド３５に接続されたＰ型トランジスタ）は、それ等の総ゲート幅が、第１及び第２のＩ／Ｏ回路１、２相互間で、等しい幅（Ｗｐｏｕｔ＋Ｗｐｅｓｄ）に統一されている。

同様に、第１及び第２のＩ／Ｏ回路１、２同士を比較して、出力トランジスタ３２の一部を構成するＮ型トランジスタ４３同士のゲート幅ＷはＷ＝Ｗｎｏｕｔに統一されていると共に、ＥＳＤ保護トランジスタ３３の一部を構成するＮ型トランジスタ４５同士のゲート幅ＷもＷ＝Ｗｎｅｓｄ（＝Ｗｎｏｕｔ）に統一されている。従って、これ等のＮ型トランジスタ４３、４５（即ち、ドレインが直接パッド３５に接続されたＮ型トランジスタ）は、それ等の総ゲート幅が、第１及び第２のＩ／Ｏ回路１、２相互間で、等しい幅（Ｗｎｏｕｔ＋Ｗｎｅｓｄ）に統一されている。

その結果、ドレインが直接パッド３５に接続されたＰ型及びＮ型トランジスタ４２、４３、４４、４５の全体でも、それ等全体の総ゲート幅は、第１及び第２のＩ／Ｏ回路１、２相互間で、等しい幅（Ｗｐｏｕｔ＋Ｗｐｅｓｄ＋Ｗｎｏｕｔ＋Ｗｎｅｓｄ）に統一されている。

更に、図２８の２段用のＩ／Ｏ回路１において、ドレインが直接パッド３５に接続されたＰ型トランジスタ４２、４４は、それ等全体として、１つの拡散領域に６本のゲート電極（Ｐ型トランジスタ４２用が２本、Ｐ型トランジスタ４４用が４本）が所定間隔隔てて配置された１つのマルチフィンガー構造ＭＦｐに形成されると共に、ドレインが直接パッド３５に接続されたＮ型トランジスタ４３、４５は、それ等全体として、１つの拡散領域に８本のゲート電極（Ｎ型トランジスタ４３用が２本、Ｎ型トランジスタ４５用が６本）が所定間隔隔てて配置された１つのマルチフィンガー構造ＭＦｎに形成されている。

一方、図２９の１段用のＩ／Ｏ回路２では、ドレインが直接パッド３５に接続されたＰ型トランジスタ４２、４４は、それ等全体として、１つの拡散領域に３本のゲート電極（Ｐ型トランジスタ４２用が１本、Ｐ型トランジスタ４４用が２本）が所定間隔隔てて配置された２つのマルチフィンガー構造ＭＦｐ１、ＭＦｐ２が幅Ｗ１方向に並んで形成されると共に、ドレインが直接パッド３５に接続されたＮ型トランジスタ４３、４５も、それ等全体として、１つの拡散領域に４本のゲート電極（Ｎ型トランジスタ４３用が１本、Ｎ型トランジスタ４５用が３本）が所定間隔隔てて配置された２つのマルチフィンガー構造ＭＦｎ１、ＭＦｎ２が幅Ｗ１方向に並んで形成されている。

そして、１段用及び２段用のＩ／Ｏ回路１、２において、Ｐ型トランジスタを形成する３つのマルチフィンガー構造ＭＦｐ、ＭＦｐ１、ＭＦｐ２では、そのゲート幅Ｗが全てＷｐｏｕｔ（＝Ｗｐｅｓｄ）で統一されて等しく設定されている。同様に、Ｎ型トランジスタを形成する３つのマルチフィンガー構造ＭＦｎ、ＭＦｎ１、ＭＦｎ２でも、そのゲート幅Ｗが全てＷｎｏｕｔ（＝Ｗｎｅｓｄ）で統一されて等しく設定されている。

また、１段用及び２段用のＩ／Ｏ回路１、２相互間では、図２８及び図２９同士を対照して明らかなように、出力トランジスタ３２のＰ型トランジスタという同一機能を実現するＰ型トランジスタ４２同士は、等しいゲート長Ｌ＝Ｌｐｏｕｔで等しいゲート幅Ｗ＝Ｗｐｏｕｔに設定されていると共に、出力トランジスタ３２のＮ型トランジスタという同一機能を実現するＮ型トランジスタ４３同士も、等しいゲート長Ｌ＝Ｌｎｏｕｔで等しいゲート幅Ｗ＝Ｗｎｏｕｔに設定されている。

同様に、１段用及び２段用のＩ／Ｏ回路１、２相互間では、図２８及び図２９同士を対照して明らかなように、ＥＳＤ保護トランジスタ３３のＰ型トランジスタという同一機能を実現するＰ型トランジスタ４４同士は、等しいゲート長Ｌ＝Ｌｐｅｓｄで等しいゲート幅Ｗ＝Ｗｐｅｓｄに設定されていると共に、ＥＳＤ保護トランジスタ３３のＮ型トランジスタという同一機能を実現するＮ型トランジスタ４５同士も、等しいゲート長Ｌ＝Ｌｎｅｓｄで等しいゲート幅Ｗ＝Ｗｎｅｓｄに設定されている。

更に、前記プリバッファ３１及び入力回路３４において、第１及び第２のＩ／Ｏ回路１、２相互間で同一機能を実現するトランジスタ同士は次の通り、ゲート長同士が等しく且つゲート幅同士も等しく設定される。具体的には、１段用及び２段用のＩ／Ｏ回路１、２相互間のプリバッファ３１において、Ｐ型トランジスタ３８同士は等しいゲート長Ｌ＝Ｌｐｐｂ１で等しいゲート幅Ｗ＝Ｗｐｐｂ１に設定され、Ｎ型トランジスタ３９同士は等しいゲート長Ｌ＝Ｌｎｐｂ１で等しいゲート幅Ｗ＝Ｗｎｐｂ１に設定され、Ｐ型トランジスタ４０同士は等しいゲート長Ｌ＝Ｌｐｐｂ２で等しいゲート幅Ｗ＝Ｗｐｐｂ２に設定され、Ｎ型トランジスタ４１同士は等しいゲート長Ｌ＝Ｌｎｐｂ２で等しいゲート幅Ｗ＝Ｗｎｐｂ２に設定される。同様に、１段用及び２段用のＩ／Ｏ回路１、２相互間の入力回路３４において、Ｐ型トランジスタ４６同士は等しいゲート長Ｌ＝Ｌｐｉ１で等しいゲート幅Ｗ＝Ｗｐｉ１に設定され、Ｎ型トランジスタ４７同士は等しいゲート長Ｌ＝Ｌｎｉ１で等しいゲート幅Ｗ＝Ｗｎｉ１に設定され、Ｐ型トランジスタ４８同士は等しいゲート長Ｌ＝Ｌｐｉ２で等しいゲート幅Ｗ＝Ｗｐｉ２に設定され、Ｎ型トランジスタ４９同士は等しいゲート長Ｌ＝Ｌｎｉ２で等しいゲート幅Ｗ＝Ｗｎｉ２に設定される。

加えて、図２８の２段用のＩ／Ｏ回路１では、Ｐ型トランジスタとＮ型トランジスタとのウェル境界からＰ型トランジスタのマルチフィンガー構造ＭＦｐの拡散領域までの距離ＤｐはＤｐ＝ＷＰＤに設定されると共に、前記ウェル境界からＮ型トランジスタのマルチフィンガー構造ＭＦｎの拡散領域までの距離ＤｎはＤｎ＝ＷＮＤに設定される。これに対応して、図２９の１段用のＩ／Ｏ回路２でも、Ｐ型トランジスタとＮ型トランジスタとのウェル境界からＰ型トランジスタのマルチフィンガー構造ＭＦｐ１、ＭＦｐ２の各拡散領域までの距離ＤｐはＤｐ＝ＷＰＤに設定されると共に、前記ウェル境界からＮ型トランジスタのマルチフィンガー構造ＭＦｎ１、ＭＦｎ２の拡散領域までの距離ＤｎはＤｎ＝ＷＮＤに設定される。

従って、本実施形態では、２段用のＩ／Ｏ回路１と１段用のＩ／Ｏ回路２との相互間では、これ等のＩ／Ｏ回路を１つの半導体集積回路５に混載する場合にも、これ等Ｉ／Ｏ回路の電気的特性が相互に等しいので、１段用又は２段用の何れのＩ／Ｏ回路を配置するかを半導体集積回路５のチップ面積のみを考慮して決定することが可能である。更に、段数の異なるＩ／Ｏ回路同士で電気特性が異なる場合には、特定の信号端子に例えば１段用のＩ／Ｏ回路を接続できない不都合があっても、本実施形態では、このような場合にも、その特定の信号端子の配置位置を、１段用のＩ／Ｏ回路と接続できる他の信号端子と入れ替える必要がない。

以上説明したように、本発明によれば、段数の異なるＩ／Ｏ回路を少なくとも２種類を組み合わせたので、配置するパッド数を必要パッド数にできて、半導体集積回路の面積を最適化することができ、多種多様の半導体集積回路に適用して好適である。

本発明の第１の実施形態の半導体集積回路の概念図である。 同実施形態の半導体集積回路の変形例を示す図である。 （ａ）は図１の半導体集積回路に備える１段用のＩ／Ｏ回路内の電源配線の様子を示す図、同図（ｂ）は同半導体集積回路に備える２段用のＩ／Ｏ回路内の電源配線の様子を示す図である。 同半導体集積回路に設ける電源配線乗換領域を示す図である。 同電源配線乗換領域を設けた半導体集積回路を示す図である。 同半導体集積回路のＩ／Ｏ回路の電源配線を環状としない場合に、１段用のＩ／Ｏ回路と２段用のＩ／Ｏ回路とを所定距離隔てて配置したレイアウトを示す図である。 同半導体集積回路のＩ／Ｏ回路の電源配線を環状としない場合に、１段用のＩ／Ｏ回路と２段用のＩ／Ｏ回路との間にＥＳＤ保護回路を配置した図である。 本発明の第２の実施形態の半導体集積回路を示す図である。 同半導体集積回路に備える電源配線乗換領域内の電源配線のレイアウトを示す図である。 同半導体集積回路の変形例を示す図である。 同実施形態の半導体集積回路の他の変形例を示す図である。 本発明の第３の実施形態の半導体集積回路を示す図である。 図１２の半導体集積回路の構成からパッドを除いた図である。 同半導体集積回路の第１の変形例を示す図である。 同半導体集積回路の第２の変形例を示す図である。 同半導体集積回路の第３の変形例を示す図である。 同半導体集積回路の第４の変形例を示す図である。 同半導体集積回路の第５の変形例を示す図である。 （ａ）は本発明の第４の実施形態の半導体集積回路における１段用のＩ／Ｏ回路内の電源配線のレイアウトを示す図、同図（ｂ）は同半導体集積回路における２段用のＩ／Ｏ回路内の電源配線のレイアウトを示す図である。 （ａ）は同実施形態の半導体集積回路における１段用のＩ／Ｏ回路内の電源配線の他のレイアウトを示す図、同図（ｂ）は同半導体集積回路における２段用のＩ／Ｏ回路内の電源配線の他のレイアウトを示す図、同図（ｃ）は同図（ａ）のＢ−Ｂ線断面図、同図（ｄ）は同図（ｂ）のＡ−Ａ線断面図である。 （ａ）は本発明の第４の実施形態の半導体集積回路における１段用のＩ／Ｏ回路のパッドに電位を供給する配線のレイアウトを示す図、同図（ｂ）は同図（ａ）のｃ−ｃ線断面図、同図（ｃ）は同半導体集積回路における２段用のＩ／Ｏ回路のパッドに電位を供給する配線のレイアウトを示す図、同図（ｄ）は同図（ｃ）のｄ−ｄ線断面図である。 （ａ）は本発明の第５の実施形態のマルチチップモジュールを示す図、同図（ｂ）は同図（ａ）の破線で囲む部分の拡大図である。 同実施形態のマルチチップモジュールと対比するマルチチップモジュールの構成を示す図である。 従来の半導体集積回路を示す図である。 同半導体集積回路の必要パッド数が増大した場合を示す図である。 必要パッド数が増大した場合の欠点を低減する半導体集積回路を示す図である。 本発明の第６の実施形態の半導体集積回路としてのＩ／Ｏ回路の電気回路を示す図である。 同Ｉ／Ｏ回路を２段用のＩ／Ｏ回路で構成する場合のレイアウト図である。 同Ｉ／Ｏ回路を１段用のＩ／Ｏ回路で構成する場合のレイアウト図である。

符号の説明

１ ２段用のＩ／Ｏ回路
２ １段用のＩ／Ｏ回路
３ パッド
４ 内部回路
５ 半導体集積回路
６ ３段用のＩ／Ｏ回路
１０ａ、１０ｂ、１０ｃ ＶＤＤ電源配線
１１ａ、１１ｂ、１１ｃ ＶＳＳ電源配線
Ａ、Ａ’ 電源配線乗換領域
１３ ＥＳＤ保護回路
Ｃ コーナー部
１６、１７ パッドに電位を供給する配線
２０、２１ 半導体チップ
２５ チップ間配線
３１ プリバッファ回路
３２ 出力トランジスタ
３３ ＥＳＤ保護トランジスタ
３４ 入力回路
３５ パッド
ＭＦｐ、ＭＦｎ、
ＭＦｐ１、ＭＦｐ２、ＭＦｎ１、ＭＦｎ２ マルチフィンガー構造

Claims (17)

1. 内部回路と、
   前記内部回路の外方に並んで配置され、前記内部回路の信号を外部に出力し又は外部の信号を前記内部回路に入力し、上方にパッドが配置可能な複数個のＩ／Ｏ回路とを備えた半導体集積回路であって、
   前記複数のＩ／Ｏ回路は、
   前記内部回路に向かう方向に前記パッドがｎ（ｎは１以上の整数）段配置されたｎ段用のＩ／Ｏ回路と、
   前記内部回路に向かう方向に前記パッドがｍ（ｍ＞ｎの整数）段配置されたｍ段用のＩ／Ｏ回路との、前記内部回路に向かう方向の高さが異なる少なくとも２種類のＩ／Ｏ回路から成り、
   前記複数のＩ／Ｏ回路は、ｎ段用のＩ／Ｏ回路及びｍ段用のＩ／Ｏ回路別にＩ／Ｏ回路が並ぶ方向に延びる電源配線を備え、且つ少なくとも１つの電源配線は外端からの高さ位置が異なり、
   並んで配置されたｎ段用のＩ／Ｏ回路とｍ段用のＩ／Ｏ回路との間には、
   そのｎ段用のＩ／Ｏ回路とｍ段用のＩ／Ｏ回路の電源配線同士を接続するための電源配線が形成された電源配線乗換領域が形成されている
   ことを特徴とする半導体集積回路。
2. 前記請求項１記載の半導体集積回路において、
   前記ｎ段用のＩ／Ｏ回路及びｍ段用のＩ／Ｏ回路は、半導体集積回路のコーナー部を形成する２辺の端部に位置し、
   前記電源配線乗換領域は、前記コーナー部に形成されている
   ことを特徴とする半導体集積回路。
3. 前記請求項１または２に記載の半導体集積回路において、
   前記ｎ段用のＩ／Ｏ回路が備える電源配線と、前記ｍ段用のＩ／Ｏ回路が備える電源配線とは、互いに本数が異なる
   ことを特徴とする半導体集積回路。
4. 前記請求項１〜３の何れか１項に記載の半導体集積回路において、
   前記ｎ段用のＩ／Ｏ回路が備える電源配線と、前記ｍ段用のＩ／Ｏ回路が備える電源配線とは、互いに配線幅が異なる
   ことを特徴とする半導体集積回路。
5. 前記請求項１〜４の何れか１項に記載の半導体集積回路において、
   前記ｎ段用のＩ／Ｏ回路が備える電源配線と、前記ｍ段用のＩ／Ｏ回路が備える電源配線とは、互いに異なる配線層に形成されている
   ことを特徴とする半導体集積回路。
6. 前記請求項１〜５の何れか１項に記載の半導体集積回路において、
   前記ｎ段用のＩ／Ｏ回路が備える電源配線と、前記ｍ段用のＩ／Ｏ回路が備える電源配線とは、形成される配線層の数が互いに異なる
   ことを特徴とする半導体集積回路。
7. 前記請求項１〜６の何れか１項に記載の半導体集積回路において、
   半導体集積回路は、４辺を有する長方形状であって、
   互いに対向する２組の２辺のうち１組の２辺には、同一種類のｎ段用又はｍ段用のＩ／Ｏ回路が配置され、
   他の１組の２辺のうち１辺は、前記１組の２辺に配置されたｎ段用又はｍ段用のＩ／Ｏ回路とは段数の異なるＩ／Ｏ回路が配置される
   ことを特徴とする半導体集積回路。
8. 前記請求項１〜７の何れか１項に記載の半導体集積回路において、
   半導体集積回路の１辺には、複数個のｎ段用のＩ／Ｏ回路が並んで配置され、
   前記１辺に配置された複数個のｎ段用のＩ／Ｏ回路の配置ピッチは、他の半導体集積回路の１辺に並んで配置された複数個のＩ／Ｏ回路の配置ピッチを考慮して、設定されている
   ことを特徴とする半導体集積回路。
9. 前記請求項８記載の半導体集積回路を構成する半導体チップと、他の半導体集積回路を構成する半導体チップとを有するマルチチップモジュールであって、
   前記請求項８記載の半導体集積回路の前記１辺に配置された複数個のｎ段用のＩ／Ｏ回路と、前記他の半導体集積回路の１辺に配置された複数個のＩ／Ｏ回路とが、対向し且つチップ間配線で接続されている
   ことを特徴とするマルチチップモジュール。
10. 前記請求項１〜８の何れか１項に記載の半導体集積回路において、
    前記ｎ段用のＩ／Ｏ回路及びｍ段用のＩ／Ｏ回路は、
    内部回路に向かう方向に配置されるパッドが複数個であるとき、並んだ複数個のｎ段用又はｍ段用のＩ／Ｏ回路に配置されるパッド同士は、千鳥状にずらして配置されている
    ことを特徴とする半導体集積回路。
11. 前記請求項１〜８、１０の何れか１項に記載の半導体集積回路において、
    備えるｎ段用のＩ／Ｏ回路及びｍ段用のＩ／Ｏ回路の全体において、所定段に位置するパッドの総個数と、前記所定段よりも１段多い段に位置するパッドの総個数とは、互いに異なる
    ことを特徴とする半導体集積回路。
12. 前記請求項１〜８、１０、１１の何れか１項に記載の半導体集積回路において、
    前記ｎ段用のＩ／Ｏ回路とｍ段用のＩ／Ｏ回路とでは、
    並ぶ方向の幅が互いに異なる
    ことを特徴とする半導体集積回路。
13. 前記請求項１〜８、１０〜１２の何れか１項に記載の半導体集積回路において、
    前記ｎ段用のＩ／Ｏ回路とｍ段用のＩ／Ｏ回路との相互間では、
    パッドに直接ドレインを接続するトランジスタの総ゲート幅が等しい
    ことを特徴とする半導体集積回路。
14. 前記請求項１３に記載の半導体集積回路において、
    前記ｎ段用のＩ／Ｏ回路とｍ段用のＩ／Ｏ回路とでは、
    パッドに直接ドレインを接続する同一導電型のトランジスタは、マルチフィンガー構造であり、
    前記各マルチフィンガー構造の相互間では、ゲート幅が互いに等しい
    ことを特徴とする半導体集積回路。
15. 前記請求項１〜８、１０〜１４の何れか１項に記載の半導体集積回路において、
    前記ｎ段用のＩ／Ｏ回路とｍ段用のＩ／Ｏ回路との相互間では、
    同じ機能を実現するトランジスタのゲート長が等しい
    ことを特徴とする半導体集積回路。
16. 前記請求項１〜８、１０〜１４の何れか１項に記載の半導体集積回路において、
    前記ｎ段用のＩ／Ｏ回路とｍ段用のＩ／Ｏ回路との相互間では、
    同じ機能を実現するトランジスタのゲート幅が等しい
    ことを特徴とする半導体集積回路。
17. 前記請求項１〜８、１０〜１６の何れか１項に記載の半導体集積回路において、
    前記ｎ段用のＩ／Ｏ回路の並ぶ方向の幅は、前記ｍ段用のＩ／Ｏ回路の並ぶ方向の幅よりも広く、
    前記ｎ段用のＩ／Ｏ回路の内部回路に向かう方向の高さは、前記ｍ段用のＩ／Ｏ回路の内部回路に向かう方向の高さよりも低い
    ことを特徴とする半導体集積回路。

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