JP7323847B2 - 半導体集積回路装置 - Google Patents

Description

本開示は、コア領域と、入出力セル（ＩＯセル）が配置されるＩＯ領域とが形成された半導体集積回路装置に関する。

近年の半導体集積回路は、微細化が進み、配線抵抗が増大している。また、電源の低電圧化が進んでいる。このため、ＥＳＤ（Electro-Static Discharge）耐性の低下等の問題が発生する。ＥＳＤ耐性の向上のためには、電源パッドからＥＳＤ保護デバイスまでの経路の抵抗値が小さいことが必要であるが、配線抵抗の増大により、これが困難になっている。

特許文献１では、電源配線を強化するために、ＩＯセル内の電源配線（ＶＤＤ）／接地配線（ＶＳＳ）と、内部回路形成部に設けられた内部回路用電源配線とを、互いに接続する技術が開示されている。

特開２００８－７８３５４号公報

ところが、特許文献１の技術では、コア領域に、ＶＤＤ電源配線とＶＳＳ電源配線の両方について配線リソースが必要になるため、半導体集積回路装置の面積が増大してしまう。また、特許文献１では、ＩＯセル内における、ＥＳＤ保護デバイスに接続される配線の詳細構造については、検討されていない。

本開示は、ＩＯセルが配置された半導体集積回路装置について、面積の増大を抑制しつつ、ＥＳＤ耐性を向上させることができる構成を提供することを目的とする。

本開示の一態様では、半導体集積回路装置は、チップと、前記チップ上に設けられたコア領域と、前記チップ上に設けられたＩＯ領域と、前記ＩＯ領域に配置されており、前記チップの外辺に沿う方向である第１方向に並ぶ複数のＩＯセルからなるＩＯセル列とを備え、前記複数のＩＯセルは、信号の入力、出力または入出力を行う信号ＩＯセルと、前記コア領域および前記ＩＯ領域のうち少なくともいずれか一方に、第１電源を供給する電源ＩＯセルとを含み、前記電源ＩＯセルは、前記第１電源用の外部接続パッドと接続された第１および第２外部端子と、前記第１電源と、第２電源との間に設けられ、少なくとも前記第１外部端子と前記第２外部端子との間の領域に形成されており、前記第１および第２外部端子と電気的に接続されたＥＳＤ（Electro-Static Discharge）保護デバイスとを備え、前記信号ＩＯセルは、前記第１方向に延びる前記第２電源用の複数の電源配線が配置されており、前記第２外部端子は、前記複数の電源配線の１つと、前記第１方向と垂直をなす方向である第２方向において重なりを有する位置に、配置されている。

この態様によると、第１電源を供給する電源ＩＯセルは、第１電源用の外部接続パッドと接続された第１および第２外部端子と、第１電源と第２電源との間に設けられたＥＳＤ保護デバイスとを備える。ＥＳＤ保護デバイスは、少なくとも第１外部端子と第２外部端子との間の領域に形成されており、第１および第２外部端子と接続されている。すなわち、ＥＳＤ保護デバイスが少なくとも２個の外部端子と電気的に接続されているので、第１電源からＥＳＤ保護デバイスまでの経路の抵抗値は低くなる。そして第２外部端子は、信号ＩＯセルに配置された、第１方向に延びる第２電源用の複数の電源配線の１つと、第２方向において重なりを有する位置に配置されている。このため、半導体集積回路装置の面積の増大を招くことなく、第２外部端子を配置することができる。したがって、ＩＯセルが配置された半導体集積回路装置について、面積の増大を抑制しつつ、ＥＳＤ耐性を向上させることができる。

本開示に係る半導体集積回路装置によると、面積の増大を抑制しつつ、ＥＳＤ耐性の向上を実現することができる。

実施形態に係る半導体集積回路装置の全体構成を模式的に示す平面図 第１実施形態におけるＩＯ領域の構成例を示す平面図 （ａ）～（ｄ）はＥＳＤ保護回路の回路例 （ａ）～（ｄ）はＥＳＤ保護回路の回路例 ＩＯ電源ＩＯセルにおけるＥＳＤ保護デバイス周辺の構成を示す平面図 図５の構成の対比例 ＶＳＳＩＯセルにおけるＥＳＤ保護デバイス周辺の構成を示す平面図 コア電源ＩＯセルにおけるＥＳＤ保護デバイス周辺の構成を示す平面図 図７の構成の変形例

以下、実施の形態について、図面を参照して説明する。

図１は実施形態に係る半導体集積回路装置（半導体チップ）の全体構成を模式的に示す平面図である。図１に示す半導体集積回路装置１００は、チップ１上に、内部コア回路が形成されたコア領域２と、インターフェース回路（ＩＯ回路）が形成されたＩＯ領域３とが設けられている。ＩＯ領域３は、コア領域２の周囲に設けられている。ＩＯ領域３には、チップ１の外辺に沿うように、ＩＯセル列５が設けられている。図１では図示を簡略化しているが、ＩＯセル列５には、インターフェース回路を構成する複数のＩＯセル１０が並んでいる。

ここでは、ＩＯセル１０は、信号の入力、出力または入出力を行う信号ＩＯセル１１、主にＩＯ領域３に向けて電源（電源電圧ＶＤＤＩＯ）を供給するためのＩＯ電源ＩＯセル２１、接地電位（電源電圧ＶＳＳ）を供給するためのＶＳＳＩＯセル２２、および、主にコア領域２に向けて電源（電源電圧ＶＤＤ）を供給するためのコア電源ＩＯセル２３を含む。ＶＤＤＩＯはＶＤＤよりも高く、例えば、ＶＤＤＩＯは３．３Ｖ、ＶＤＤは１．０Ｖである。本開示では、ＩＯ電源ＩＯセル、ＶＳＳＩＯセルおよびコア電源ＩＯセルを、適宜、まとめて電源ＩＯセルと呼ぶ。

ＩＯ領域３には、ＩＯセル１０が並ぶ方向に延びる電源配線４が設けられている。ここでは、電源配線４は、ＶＳＳを供給する電源配線４１、ＶＤＤＩＯを供給する電源配線４２、および、ＶＤＤを供給する電源配線４３を含む。なお、図１では、電源配線４１，４２，４３はそれぞれ１本の配線として図示しているが、実際には、後述するとおり、電源配線４１，４２，４３はそれぞれ、複数本の配線からなっていてもよい。また図１では図示を省略しているが、半導体集積回路装置１００には、複数の外部接続パッドが配置されている。

図２は本実施形態に係る半導体集積回路装置１００のＩＯ領域３の構成例を示す平面図であり、図１の部分Ｗの拡大図に相当する。図２では、ＩＯセル１０の内部構成や信号配線等については図示を省略している。また、ＶＤＤＩＯを供給する電源配線、ＶＳＳを供給する電源配線、ＶＤＤを供給する電源配線には、それぞれ異なる種類のハッチを付している。以下の平面図においても同様である。

図２において、ＩＯセル列５は、Ｘ方向（図面横方向、チップ１の外辺に沿う方向であり、第１方向に相当する）に並ぶ複数のＩＯセル１０、具体的には、信号ＩＯセル１１、並びに、電源セルであるＩＯ電源ＩＯセル２１、ＶＳＳＩＯセル２２、およびコア電源ＩＯセル２３を備えている。ここでは、ＩＯセル１０の高さすなわちＹ方向（図面縦方向、第１方向と垂直をなす第２方向に相当する）のサイズは同一としている。

信号ＩＯセル１１には、半導体集積回路装置１００の外部との間、または、コア領域２との間で信号のやりとりを行うために必要な回路、例えば、レベルシフタ回路、出力バッファ回路、ＥＳＤ保護用回路等が含まれる。ＩＯ電源ＩＯセル２１、ＶＳＳＩＯセル２２およびコア電源ＩＯセル２３は、外部接続パッドに供給される各電源を半導体集積回路装置１００の内部に供給するものであり、ＥＳＤ保護回路等を含む。

ＩＯセルは一般に、ＥＳＤ保護回路や半導体集積回路装置外部へ信号を出力するための出力バッファ等を含む高電源電圧領域と、半導体集積回路装置内部へ信号を入出力するための回路等を含む低電源電圧領域とを有している。そして、図２のＩＯセル１０は、Ｙ方向において、低電源電圧領域３１と高電源電圧領域３２とに分かれている。低電源電圧領域３１はコア領域側にあり、高電源電圧領域３２はチップエッジ側にある。

ＩＯセル列５の領域には、Ｘ方向に延びる複数の電源配線が設けられている。具体的には、ＶＳＳを供給する電源配線４１を構成する電源配線４１１，４１２，４１３，４１４，４１５、ＶＤＤＩＯを供給する電源配線４２を構成する電源配線４２１，４２２，４２３，４２４，４２５、ＶＤＤを供給する電源配線４３を構成する電源配線４３１，４３２．４３３が設けられている。低電源電圧領域３１には、ＶＤＤを供給する電源配線４３１～４３３、および、ＶＳＳを供給する電源配線４１５が設けられている。高電源電圧領域３２には、ＶＳＳを供給する電源配線４１１～４１４、および、ＶＤＤＩＯを供給する電源配線４２１～４２５が設けられている。

なお、ＶＤＤを供給する電源配線４３２，４３３は、低電源電圧領域３１からコア領域２側にはみ出た位置に、設けられている。言い換えると、ＶＤＤを供給する電源配線４３は、低電源電圧領域３１からコア領域２側にはみ出た部分（電源配線４３２，４３３）を有している。なお、電源配線４３２，４３３の下層には、コア領域２に配置されるトランジスタや配線等が配置されていてもよい。すなわち、低電源電圧領域３１からコア領域２側にはみ出た部分は、平面視で、コア領域２に配置されたトランジスタと重なりを有していてもよい。あるいは、電源配線４３２，４３３の下層には、コア領域２とＩＯセル列１０との間に設けられたスペースがあってもよい。

外部接続パッド５１，５２，５３，５４が設けられている。外部接続パッド５１は信号入出力用であり、Ｙ方向に延びる配線６１を介して、信号ＩＯセル１１と接続されている。外部接続パッド５２はＶＤＤＩＯ用であり、Ｙ方向に延びる配線６２を介して、ＩＯ電源ＩＯセル２１と接続されている。外部接続パッド５２はまた、配線６２を介して、電源配線４２１～４２５と接続されている。外部接続パッド５３はＶＳＳ用であり、Ｙ方向に延びる配線６３を介して、ＶＳＳＩＯセル２２と接続されている。外部接続パッド５３はまた、配線６３を介して、電源配線４１１～４１５と接続されている。外部接続パッド５４はＶＤＤ用であり、Ｙ方向に延びる配線６４を介して、コア電源ＩＯセル２３と接続されている。外部接続パッド５４はまた、配線６４を介して、電源配線４３１～４３３と接続されている。

また、信号ＩＯセル１１において、電源配線４１１～４１５を互いに接続する補強配線８１，８２が設けられている。補強配線８１，８２は、電源配線４１１～４１５よりも上層の配線層において、Ｙ方向に延びている。なお、補強配線８１，８２の厚さは電源配線４１１～４１５の厚さよりも大きいことが好ましい。

また、電源配線４３１～４３３は、Ｙ方向に延びる補強配線７１によって、互いに接続されている。補強配線７１は、電源配線４３１～４３３よりも上層の配線層において、Ｙ方向に延びている。なお、補強配線７１の厚さは、電源配線４３１～４３３の厚さよりも大きいことが好ましい。

なお、ここでは、Ｘ方向に延びる電源配線４１１～４１５、４２１～４２５，４３１～４３３は、同一配線層に設けられているものとする。また、Ｙ方向に延びる配線６１～６４、７１、８１，８２は、Ｘ方向に延びる電源配線４１１～４１５、４２１～４２５，４３１～４３３よりも上層にあり、かつ、同一配線層に設けられているものとする。

そして、電源ＩＯセルには、ＥＳＤ保護デバイスを有するＥＳＤ保護回路が設けられている。図２では、ＩＯ電源ＩＯセル２１、ＶＳＳＩＯセル２２、およびコア電源ＩＯセル２３について、ＥＳＤ保護デバイスが配置された領域を破線で示している（「ＰＲ」と記している）。ＩＯ電源ＩＯセル２１およびＶＳＳＩＯセル２２では、ＥＳＤ保護デバイスは、ＶＤＤＩＯとＶＳＳとの間に設けられる。コア電源ＩＯセル２３では、ＥＳＤ保護デバイスは、ＶＤＤとＶＳＳとの間に設けられる。ＥＳＤ保護デバイスとしては、例えばＭＯＳトランジスタが用いられる。

図３および図４はＥＳＤ保護回路の回路例である。図３（ａ）～（ｄ）は、ＥＳＤ保護デバイスとして、Ｎ型ＭＯＳトランジスタＰＤＮを用いた例であり、図４（ａ）～（ｄ）は、ＥＳＤ保護デバイスとして、Ｐ型ＭＯＳトランジスタＰＤＰを用いた例である。

図２に戻り、ＩＯ電源ＩＯセル２１では、ＥＳＤ保護デバイスの近傍に、外部接続パッド５２と配線６２およびビアを介して接続された外部端子１１１，１１２が配置されている。外部端子１１１，１１２はＶＤＤＩＯが供給される。外部端子１１１は、ＶＳＳを供給する電源配線４１１と、Ｙ方向においてほぼ同じ位置に形成されている。ＶＳＳＩＯセル２２では、ＥＳＤ保護デバイスの近傍に、外部接続パッド５３と配線６３およびビアを介して接続された外部端子１２１，１２２が配置されている。外部端子１２１，１２２はＶＳＳが供給される。外部端子１２１は、ＶＤＤＩＯを供給する電源配線４２４と、Ｙ方向においてほぼ同じ位置に形成されている。コア電源ＩＯセル２３では、ＥＳＤ保護デバイスの近傍に、外部接続パッド５４と配線６４およびビアを介して接続された外部端子１３１，１３２が配置されている。外部端子１３１，１３２はＶＤＤが供給される。外部端子１３１は、ＶＳＳを供給する電源配線４１１と、Ｙ方向においてほぼ同じ位置に形成されている。

図５はＩＯ電源ＩＯセル２１におけるＥＳＤ保護デバイス周辺の構成を示す平面図である。なお、図５における右側の詳細図では、図を見やすくするために、Ｙ方向に延びる配線６２を省いている。以降の詳細図も同様である。

図５において、外部端子１１１，１１２および電源配線４１２，４１３が形成された配線層よりも下層の配線層に、Ｙ方向に延びる配線２１１，２１２，２１３および配線２２１，２２２が形成されている。配線２１１，２１２，２１３および配線２２１，２２２の下層に、ＥＳＤ保護デバイスとしてのトランジスタ１５１が構成されている。配線２１１，２１２，２１３はトランジスタ１５１の拡散層と接続されており、かつ、外部端子１１１，１１２とコンタクトを介して接続されている。配線２２１，２２２はトランジスタ１５１の拡散層と接続されており、かつ、電源配線４１２，４１３とコンタクトを介して接続されている。これにより、トランジスタ１５１のドレイン／ソースがＶＤＤＩＯ，ＶＳＳとそれぞれ接続される。

トランジスタ１５１のソースは、トランジスタ１５１の上層を通る電源配線４１２，４１３と、配線２２１，２２２を介して接続されている。このため、ＶＳＳからトランジスタ１５１までの経路の抵抗値が低くなる。また、トランジスタ１５１のドレインは、トランジスタの上層におけるＹ方向両端近くに配置された２つの外部端子１１１，１１２と、配線２１１，２１２，２１３を介して接続されている。このため、ＶＤＤＩＯからトランジスタ１５１までの経路の抵抗値が低くなる。

図６は対比例を示す平面図である。図６の構成では、外部端子１１１が省かれており、その代わりに、ＶＳＳを供給する電源配線４１１がＩＯ電源ＩＯセル２１内を通っている。この構成では、トランジスタ１５１のドレインは、１個の外部端子１１２のみからＶＤＤＩＯが供給されるため、外部端子１１２から遠く離れた部分では、ＶＤＤＩＯからの経路における抵抗値が大きくなってしまう。

具体的には、本対比例において、外部端子１１２からトランジスタ１５１における外部端子１１２から最も離れた部分（下端部）までの抵抗値をＲとする。図５に示す本実施形態の構成では、外部端子１１１，１１２からトランジスタ１５１における外部端子１１１，１１２から最も離れた部分（中央部）までの距離は、対比例の１／２になる。また、２個の外部端子１１１，１１２からＶＤＤＩＯが供給されるため、２つの抵抗が並列接続された構成となる。したがって、本実施形態では、外部端子１１１，１１２からトランジスタ１５１における外部端子１１１，１１２から最も離れた部分までの抵抗値は、対比例の１／４、すなわち、Ｒ×（１／４）となる。

そして、外部端子１１１は、電源配線４１１の一部を除去することによって、形成することができる。したがって、設計は容易であり、かつ、面積の増加を招くことはない。また、電源配線４１１の一部を除去するだけなので、ＶＳＳ供給における抵抗値の増加も抑制される。

図７はＶＳＳＩＯセル２２におけるＥＳＤ保護デバイス周辺の構成を示す平面図である。図７において、外部端子１２１，１２２および電源配線４２１，４２２，４２３が形成された配線層よりも下層の配線層に、Ｙ方向に延びる配線２３１，２３２，２３３および配線２４１，２４２が形成されている。配線２３１，２３２，２３３および配線２４１，２４２の下層に、ＥＳＤ保護デバイスとしてのトランジスタ１５２が構成されている。配線２３１，２３２，２３３はトランジスタ１５２の拡散層と接続されており、かつ、電源配線４２１，４２２，４２３とコンタクトを介して接続されている。配線２４１，２４２はトランジスタ１５２の拡散層と接続されており、かつ、外部端子１２１，１２２とコンタクトを介して接続されている。これにより、トランジスタ１５２のドレイン／ソースがＶＤＤＩＯ，ＶＳＳとそれぞれ接続される。

トランジスタ１５２のドレインは、トランジスタ１５２の上層を通る電源配線４２１，４２２，４２３と、配線２３１，２３２，２３３を介して接続されている。このため、ＶＤＤＩＯからトランジスタ１５２までの経路における抵抗値が低くなる。また、トランジスタ１５２のソースは、トランジスタ１５２の上層におけるＹ方向両端近くに配置された２つの外部端子１２１，１２２と、配線２４１，２４２を介して接続されている。このため、ＶＳＳからトランジスタ１５２までの経路における抵抗値が低くなる。

そして、外部端子１２１は、電源配線４２４の一部を除去することによって、形成することができる。したがって、設計は容易であり、かつ、面積の増加を招くことはない。また、電源配線４２４の一部を除去するだけなので、ＶＤＤＩＯ供給における抵抗値の増加も抑制される。

図８はコア電源ＩＯセル２３におけるＥＳＤ保護デバイス周辺の構成を示す平面図である。図８において、外部端子１３１，１３２および電源配線４１２，４１３が形成された配線層よりも下層の配線層に、Ｙ方向に延びる配線２５１，２５２，２５３および配線２６１，２６２が形成されている。配線２５１，２５２，２５３および配線２６１，２６２の下層に、ＥＳＤ保護デバイスとしてのトランジスタ１５３が構成されている。配線２５１，２５２，２５３はトランジスタ１５３の拡散層と接続されており、かつ、外部端子１３１，１３２とコンタクトを介して接続されている。配線２６１，２６２はトランジスタ１５３の拡散層と接続されており、かつ、電源配線４１２，４１３とコンタクトを介して接続されている。これにより、トランジスタ１５３のドレイン／ソースがＶＤＤ，ＶＳＳとそれぞれ接続される。

トランジスタ１５３のソースは、トランジスタ１５３の上層を通る電源配線４１２，４１３と、配線２６１，２６２を介して接続されている。このため、ＶＳＳからトランジスタ１５３までの経路における抵抗値が低くなる。また、トランジスタ１５３のドレインは、トランジスタの上層におけるＹ方向両端近くに配置された２つの外部端子１３１，１３２と、配線２５１，２５２，２５３を介して接続されている。このため、ＶＤＤからトランジスタ１５３までの経路における抵抗値が低くなる。

そして、外部端子１３１は、電源配線４１１の一部を除去することによって、形成することができる。したがって、設計は容易であり、かつ、面積の増加を招くことはない。また、電源配線４１１の一部を除去するだけなので、ＶＳＳ供給における抵抗値の増加も抑制される。

以上のように本実施形態によると、ＶＤＤＩＯを供給するＩＯ電源ＩＯセル２１は、ＶＤＤＩＯ用の外部接続パッド５２と接続された外部端子１１１，１１２と、ＶＤＤＩＯとＶＳＳとの間に設けられたＥＳＤ保護デバイス１５１とを備える。ＥＳＤ保護デバイス１５１は、少なくとも外部端子１１１と外部端子１１２との間の領域に形成されており、外部端子１１１，１１２と接続されている。すなわち、ＥＳＤ保護デバイス１５１が少なくとも２個の外部端子１１１，１１２と電気的に接続されているので、ＶＤＤＩＯからＥＳＤ保護デバイス１５１までの経路の抵抗値は低くなる。そして、外部端子１１１は、信号ＩＯセル１１に配置されたＸ方向に延びるＶＳＳ用の電源配線４１１と、Ｙ方向においてほぼ同じ位置に配置されている。このため、半導体集積回路装置１００の面積の増大を招くことなく、外部端子１１１を配置することができる。

また、ＶＳＳを供給するＶＳＳＩＯセル２２は、ＶＳＳ用の外部接続パッド５３と接続された外部端子１２１，１２２と、ＶＤＤＩＯとＶＳＳとの間に設けられたＥＳＤ保護デバイス１５２とを備える。ＥＳＤ保護デバイス１５２は、少なくとも外部端子１２１と外部端子１２２との間の領域に形成されており、外部端子１２１，１２２と接続されている。すなわち、ＥＳＤ保護デバイス１５２が少なくとも２個の外部端子１２１，１２２と電気的に接続されているので、ＶＳＳからＥＳＤ保護デバイス１５２までの経路の抵抗値は低くなる。そして、外部端子１２１は、信号ＩＯセル１１に配置されたＸ方向に延びるＶＤＤＩＯ用の電源配線４２４と、Ｙ方向においてほぼ同じ位置に配置されている。このため、半導体集積回路装置１００の面積の増大を招くことなく、外部端子１２１を配置することができる。

また、ＶＤＤを供給するコア電源ＩＯセル２３は、ＶＤＤ用の外部接続パッド５４と接続された外部端子１３１，１３２と、ＶＤＤとＶＳＳとの間に設けられたＥＳＤ保護デバイス１５３とを備える。ＥＳＤ保護デバイス１５３は、少なくとも外部端子１３１と外部端子１３２との間の領域に形成されており、外部端子１３１，１３２と接続されている。すなわち、ＥＳＤ保護デバイス１５３が少なくとも２個の外部端子１３１，１３２と電気的に接続されているので、ＶＤＤからＥＳＤ保護デバイス１５３までの経路の抵抗値は低くなる。そして、外部端子１３１は、信号ＩＯセル１１に配置されたＸ方向に延びるＶＳＳ用の電源配線４１１と、Ｙ方向においてほぼ同じ位置に配置されている。このため、半導体集積回路装置１００の面積の増大を招くことなく、外部端子１３１を配置することができる。

したがって、ＩＯセル１０が配置された半導体集積回路装置１００について、面積の増大を抑制しつつ、ＥＳＤ耐性を向上させることができる。

なお、上述の実施形態では、外部端子１１１，１３１と電源配線４１１とは、Ｙ方向においてほぼ同じ位置に配置されているものとしたが、外部端子１１１，１３１と電源配線４１１とは、Ｙ方向において重なりを有していればよい。同様に、外部端子１２１と電源配線４２４とは、Ｙ方向においてほぼ同じ位置に配置されているものとしたが、外部端子１２１と電源配線４２４とは、Ｙ方向において重なりを有していればよい。

また、上述の実施形態では、電源ＩＯセルにおいて、ＥＳＤ保護デバイスに対して２個の外部端子を設けるものとしたが、３個以上の外部端子を設けてもよい。

図９は図７の構成の変形例である。図９の構成では、ＶＳＳＩＯセル２２において、電源配線４２２の代わりに、ＶＳＳを供給する外部端子１２３が設けられている。外部端子１２３は、信号ＩＯセル１１に配置された電源配線４２２と、Ｙ方向において重なりを有する位置に配置されている。外部端子１２３は、外部接続パッド５３と接続されており、配線２４１，２４２を介してトランジスタ１５２と接続されている。これにより、ＶＳＳからトランジスタ１５２までの経路における抵抗値を、上述の実施形態よりもさらに小さくすることができる。

また、電源ＩＯセル内において、ＥＳＤ保護デバイスの配置位置は、図に示したものに限られない。例えば、ＩＯ電源ＩＯセル２１において、外部端子１１１と外部端子１１２との間の領域以外の領域に、ＥＳＤ保護デバイスが配置されていてもかまわない。

また、上述の実施形態では、Ｘ方向に延びるＶＤＤ電源配線、ＶＳＳ電源配線、およびＶＤＤＩＯ電源配線は同一配線層に設けられているものとしたが、異なる配線層に設けられていてもよい。また、各電源配線は、単一配線層で構成されていてもよいし、複数配線層で構成されていてもよい。また、ＶＤＤ電源配線、ＶＳＳ電源配線、およびＶＤＤＩＯ電源配線を構成する配線の本数は、上述の実施形態で示したものに限られず、例えば１本の配線で構成されていてもよいし、任意の本数の配線で構成されていてもよい。

また、ＥＳＤ保護デバイスに対して設けられた、Ｙ方向に延びる配線および外部端子は、単一配線層で構成されていてもよいし、複数配線層で構成されていてもよい。

また、上述の実施形態では、Ｙ方向に延びる補強配線は同一配線層に設けられているものとしたが、異なる配線層に設けられていてもよい。また、各補強配線は、単一配線層で構成されていてもよいし、複数配線層で構成されていてもよい。ただし、補強配線の最下層の配線は、Ｘ方向に延びる電源配線の最上層の配線よりも上層にある。また、補強配線の本数は、上述の実施形態で示したものに限られない。例えば、信号ＩＯセル１１において、２本の補強配線を設けているが、１本の補強配線を設けてもよいし、３本以上の補強配線を設けてもよい。

また、上述の実施形態では、２種類の電源電圧ＶＤＤＩＯ，ＶＤＤを供給するものとしたが、これ以外の電源電圧を供給する構成であってもよい。この場合でも、低電源電圧領域におけるＶＳＳ電源配線と高電源電圧領域におけるＶＳＳ電源配線とを互いに接続する補強配線を設けることによって、ＶＳＳ電源配線の強化を行うことができる。

なお、上述した各実施形態では、ＩＯセル列５は、半導体集積回路装置１００の周辺部全体に設けられているものとしたが、これに限られるものではなく、例えば、半導体集積回路装置１００の周辺部の一部に設けられていてもよい。また、本実施形態の構成は、ＩＯセル列５の全体にわたって適用されている必要はなく、その一部の範囲において適用されていればよい。

本開示によると、ＩＯセルが配置された半導体集積回路装置について、面積の増大を抑制しつつ、ＥＳＤ耐性の向上を行うことができるので、例えば、ＬＳＩの性能向上に有用である。

１ チップ
２ コア領域
３ ＩＯ回路
５ ＩＯセル列
１０ ＩＯセル
１１ 信号ＩＯセル
２１ ＩＯ電源ＩＯセル（電源ＩＯセル）
２２ ＶＳＳＩＯセル（電源ＩＯセル）
２３ コア電源ＩＯセル（電源ＩＯセル）
１００ 半導体集積回路装置
１１１，１１２，１２１，１２２，１２３，１３１，１３２ 外部端子
１５１，１５２，１５３ トランジスタ（ＥＳＤ保護デバイス）
４１１，４１２，４１３ 電源配線
４２１，４２２，４２３，４２４ 電源配線

Claims (3)

1. チップと、
   前記チップ上に設けられたコア領域と、
   前記チップ上に設けられたＩＯ領域と、
   前記ＩＯ領域に配置されており、前記チップの外辺に沿う方向である第１方向に並ぶ複数のＩＯセルからなるＩＯセル列とを備え、
   前記複数のＩＯセルは、
   信号の入力、出力または入出力を行う信号ＩＯセルと、
   前記コア領域および前記ＩＯ領域のうち少なくともいずれか一方に、第１電源を供給する電源ＩＯセルとを含み、
   前記電源ＩＯセルは、
   前記第１電源用の外部接続パッドと接続された第１および第２外部端子と、
   前記第１電源と、第２電源との間に設けられ、少なくとも前記第１外部端子と前記第２外部端子との間の領域に形成されており、前記第１および第２外部端子と接続されたＥＳＤ（Electro-Static Discharge）保護デバイスとを備え、
   前記信号ＩＯセルは、
   前記第１方向に延びる前記第２電源用の複数の電源配線が配置されており、
   前記第２外部端子は、前記複数の電源配線の１つと、前記第１方向と垂直をなす方向である第２方向において重なりを有する位置に、配置されている
   ことを特徴とする半導体集積回路装置。
2. 請求項１記載の半導体集積回路装置において、
   前記電源ＩＯセルは、
   前記第１電源用の外部接続パッドと接続され、かつ、前記ＥＳＤ保護デバイスと接続された第３外部端子を備え、
   前記第３外部端子は、前記複数の電源配線の１つと、前記第２方向において重なりを有する位置に、配置されている
   ことを特徴とする半導体集積回路装置。
3. 請求項１記載の半導体集積回路装置において、
   前記複数の電源配線のうち少なくとも１つは、前記電源ＩＯセルを通っている
   ことを特徴とする半導体集積回路装置。

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