JP2008078354A - 半導体装置 - Google Patents

Abstract

【課題】製造コストを増大させることなく、複数の電源パッドを有する半導体装置の小型化を実現できる技術を提供する。
【解決手段】半導体チップ１の中央部に内部回路形成部２を形成する。この内部回路形成部２の周囲を囲むように内部回路用電源配線４ａ、４ｂを形成する。そして、内部回路用電源配線４ａ、４ｂと一体的に内部回路用電源パッド８ａ、８ｂを形成する。内部回路用電源配線４ｂの外側に複数の入出力セル５を形成し、この入出力セル５の外側にある半導体チップ１の外周部に複数のパッド６を形成する。このパッド６の一部に内部回路用電源パッド７ａ、７ｂを形成する。
【選択図】図１

Description

本発明は、半導体装置に関し、特に、複数の電源パッドを有する半導体装置に適用して有効な技術に関するものである。

半導体チップには、ＣＰＵ（Central Processing Unit）やメモリ回路が形成される内部回路形成部がある。そして、この内部回路形成部の外側を囲むように内部回路用電源配線が形成されている。この内部回路用電源配線は、内部回路形成部に電位を供給する機能を有している。さらに、内部回路用電源配線の外側を囲むように入出力セルが形成され、入出力セルの外側を囲むようにパッドが形成されている。このパッドには信号用パッドや内部回路用電源パッドが含まれる。内部回路用電源パッドは、入出力セルを介して内部回路用電源配線に接続されている。

このように内部回路用電源配線は入出力セルの内側に配置され、内部回路用電源配線に電位を供給する内部回路用電源パッドは入出力セルの外側に配置される。このため、内部回路用電源パッドから内部回路用電源配線までの距離が長くなる。内部回路用電源パッドから内部回路用電源配線までの距離が長くなると、内部回路用電源パッドと内部回路用電源配線とを結線する結線配線の寄生抵抗が大きくなり、電源系の特性が悪化するため、結線配線の幅を広くして寄生抵抗を小さくしている。

結線配線の幅を広くするためには、内部回路用電源パッドと内部回路用電源配線との間に存在する入出力セルの幅も広くする必要がある。一方、パッドは入出力セルと対応して配置されるため、パッドの配列ピッチは入出力セルの配列ピッチで決定される。したがって、結線配線の幅を広くするために入出力セルの幅も広くすると、パッドの配列ピッチを小さくすることができず、半導体チップの小型化が困難になる。

ここで、特開２００４−１１９７１２号公報（特許文献１）には、内部回路用電源パッドを入出力セルの外側から入出力セルの内側に配置することにより、内部回路用電源パッドと内部回路用電源配線との距離を短くする技術が開示されている。内部回路用電源パッドと内部回路用電源配線との距離が短くなると、内部回路用電源パッドと内部回路用電源配線とを接続する結線配線の寄生抵抗も小さくなる。結線配線の寄生抵抗が小さくなれば、結線配線の幅をそれ程広くしなくてもよくなるため、入出力セルの幅も小さくすることができる。したがって、入出力セルの配列ピッチを小さくすることができる。この結果、入出力セルの配列ピッチで決定されるパッドの配列ピッチを小さくすることができることから、半導体装置の小型化を図ることができるとしている。
特開２００４−１１９７１２号公報

近年、半導体チップの微細化が進められている。しかし、半導体チップの微細化に伴い、半導体チップの周辺に並ぶパッドおよび入出力セルの大きさで半導体チップの面積が律速され、内部回路形成部（ロジック領域およびメモリ領域）の微細化による縮小が半導体チップの面積縮小につながらず、低コスト化を図ることができない問題点がある。つまり、内部回路形成部の微細化が進んでいるが、これに伴い、半導体チップの多機能が進み、半導体チップの周辺に並ぶパッド（信号用パッド）は増加する傾向にある。さらに、内部回路形成部の微細化に伴い、内部回路形成部を駆動する電源電圧も低下してきている。したがって、電源電圧の低下によって電圧の変動の影響を受けやすくなるので、安定した電源電圧を供給する観点から、内部回路形成部への電源電圧の供給をできるだけ多くのパッド（内部回路用電源パッド）から行ないたいという事情がある。このようなことから、信号用パッドおよび内部回路用電源パッドは増加する傾向にある。以上のように、内部回路形成部を微細化しても半導体チップの周辺に形成するパッド数が増加するため、半導体チップの縮小化を図ることができない問題点がある。特に、パッドにはボンディングワイヤを接続するため、パッドの大きさはボンディングワイヤの接続領域を確保する大きさが必要であり、さらなる微細化を実現することは困難である。したがって、内部回路形成部を微細化しても、パッドの微細化が困難である点とパッド数が増加する点から半導体チップの微細化が困難になるという問題点がある。

さらに、パッドに対応して入出力セルが設けられており、パッド数の増加に対して入出力セルも増加する。入出力セルでは、内部回路形成部で使用する電源電圧（例えば、１．２Ｖ）の他に、半導体チップの外部（周辺回路）で使用する電源電圧（例えば、３．３Ｖ）も使用する。通常、素子を微細化すると駆動電圧も低下するが、入出力セルでは、微細化できたとしても、例えば、３．３Ｖの電源電圧はそのまま維持する必要がある。すなわち、入出力セルでは、例えば、３．３Ｖの電源電圧を維持する必要があるため、微細化することが困難である。また、入出力セルでは静電気保護回路が形成されており、微細化が難しい。以上のことから、半導体チップの周辺に並ぶパッドおよび入出力セルの大きさで半導体チップの面積が律速され、内部回路形成部の微細化による縮小が半導体チップの面積縮小につながらず、低コスト化を図ることができない問題点があることがわかる。

ここで、半導体チップの周辺に並ぶパッドおよび入出力セルの大きさで半導体チップの面積が律速される問題に対する最も直接的な解決方法として、内部回路用電源パッドを構成する内部回路用電位供給パッドと内部回路用ＧＮＤパッドとを１ペアに減らすことが考えられる。これにより、内部回路用電源パッドの数を減らすことができるので、半導体チップの小型化を図ることができる。しかし、内部回路用電源パッド（内部回路用電位供給パッドと内部回路用ＧＮＤパッド）を１ペアに減らすと、寄生容量および寄生抵抗に起因した内部電圧の低下を招き、内部回路形成部が所定の電源電圧で動作しないという問題を引き起こす。

一方、半導体チップの周辺に並ぶパッドおよび入出力セルの大きさで半導体チップの面積が律速される問題に対する別の解決方法として、パッドを半導体チップの周辺部だけでなく、半導体チップの全面に設ける、いわゆるフリップチップ構成をとることが考えられる。このフリップチップ構成は、パッドの代わりに半導体チップの主面全体にバンプ電極を設け、設けたバンプ電極を配線基板にフリップチップ接続することにより、半導体チップを配線基板に搭載するものである。

例えば、図１１は、半導体チップの周辺部にパッドを２段千鳥配置で形成した例を示す図である。図１１において、半導体チップ１０１には、内部回路形成部１０２が設けられており、この内部回路形成部１０２の外側に複数の入出力セル１０３が設けられている。そして、入出力セル１０３の外側にある半導体チップ１０１の周辺部に２段千鳥で配置されたパッド１０４が形成されている。この構成によれば、２段千鳥で配置されているパッド１０４および入出力セル１０３によって半導体チップ１０１の面積が律速される。

そこで、図１１に示す構成をフリップチップ構成にした例を図１２に示す。図１１に示すパッド１０４をバンプ電極として半導体チップ１０１の主面全面に設ける場合、バンプ電極間の最小距離は、パッド１０４間の最小距離に比べて４倍〜５倍の距離に制約されることが一般的である。この結果、図１１に示すように、２段千鳥で配置しているパッド１０４をフリップチップ構成にすると、図１２に示すように、８段〜１０段のバンプ電極１０５の配置となる。この構成によれば、パッド１０４の代わりにバンプ電極１０５を用いることで、半導体チップ１０１の面積を縮小化することができる。すなわち、パッド１０４を半導体チップ１０１の周辺部に設ける代わりに、バンプ電極１０５を半導体チップ１０１の内部に設けることにより、半導体チップ１０１の面積を縮小化することができる。

このようにバンプ電極１０５を形成した半導体チップ１０１は、図１３に示すように、配線基板１０６に搭載される。つまり、半導体チップ１０１は、バンプ電極１０５を介して配線基板１０６に形成されている基板配線に接続されており、基板配線は配線基板１０６の半導体チップ１０１を搭載した面とは反対側の裏面に形成されている半田ボール１０７に接続されている。

ここで、図１４は、配線基板１０６上に形成されている配線パターンを示している。図１４に示すように、半導体チップのバンプ電極を搭載するバンプ電極搭載部１０８が形成されており、このバンプ電極搭載部１０８から配線基板１０６の外周に向かって基板配線１０９が延在している。すなわち、バンプ電極よりも外側に半田ボールが形成されているため、半導体チップのバンプ電極が接続するバンプ電極搭載部１０８から基板配線１０９によって配線基板１０６の外周側に配線を引き出す必要がある。しかし、基板配線１０９間の最小距離は比較的大きくなるため、図１４に示すように、すべてのバンプ電極搭載部１０８からの基板配線１０９を同一平面で配線基板１０６の外側に引き出すことは困難である。つまり、図１４に示すように、一部のバンプ電極搭載部１０８からの基板配線１０９は、配線基板１０６の配線層の層数を増やすことによって、下層へビア１１０を用いて落としていく必要がある。この結果、例えば、５層以上の高価な配線基板１０６が必要となってしまい、半導体装置の製造コストの上昇が生じる問題点がある。さらには、配線基板１０６の微細加工が必要となり、半導体装置の製造コストが上昇する問題点がある。

また、フリップチップ構成の別の課題として、電源用バンプ電極は半導体チップ上の配線に直接接続されるのみで、静電保護回路を有していない。したがって、電源用バンプ電極へのサージ（静電気）に対する耐性の低下が懸念される。

また、特許文献１に記載された技術によれば、内部回路用電源パッドと内部回路用電源配線との距離を短くする技術が開示されている。内部回路用電源パッドと内部回路用電源配線との距離が短くなると、内部回路用電源パッドと内部回路用電源配線とを接続する結線配線の寄生抵抗も小さくなる。結線配線の寄生抵抗が小さくなれば、結線配線の幅をそれ程広くしなくてもよくなるため、入出力セルの幅も小さくすることができる。したがって、入出力セルの配列ピッチを小さくすることができる。この結果、入出力セルの配列ピッチで決定されるパッドの配列ピッチを小さくすることができることから、半導体装置の小型化を図ることができる。

しかし、内部回路用電源パッドを内部回路用電源配線との距離を短くしているが、内部回路用電源パッドは入出力セルに接続されている。つまり、内部回路用電源パッドの位置を変えて入出力セルの幅も小さくしているが、内部回路用電源パッドに接続する入出力セルを省く技術的思想は開示されていない。内部回路用電源パッドに接続する入出力セルの幅を小さくすることにより、パッドの配列ピッチを小さくして半導体装置の小型化を図っているが、内部回路用電源パッドには、依然として入出力セルが接続されているため、半導体チップの周辺に並ぶ入出力セルの数は従来技術と同様である。したがって、入出力セルによって半導体チップの面積が律速されてしまい、充分に半導体装置の小型化を図ることができない問題点がある。さらに、プローブ針を内部回路用電源パッドに当てることにより電気的特性検査が実施されるが、内部回路用電源パッドを半導体チップの周囲ではなく内部に配置しているので、内部回路用電源パッドの直下には、例えば、配線が形成されている。このため、電気的特性検査の際に行われる針当てによって、内部回路用電源パッドの直下に形成されている配線にダメージを与え、断線などが生じるおそれがある。

本発明の目的は、製造コストを増大させることなく、複数の電源パッドを有する半導体装置の小型化を実現できる技術を提供することにある。

本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。

本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。

本発明による半導体装置は、（ａ）半導体基板と、（ｂ）前記半導体基板に形成された内部回路形成部と、（ｃ）前記内部回路形成部に電位を供給する内部回路用電源配線であって、前記内部回路形成部の外側に形成された前記内部回路用電源配線とを備える。そして、（ｄ）前記内部回路用電源配線に一体化して形成された第１内部回路用電源パッドと、（ｅ）前記内部回路用電源配線の外側に形成された複数の入出力セルと、（ｆ）前記複数の入出力セルの外側に形成された第２内部回路用電源パッドとを備える。ここで、前記第２内部回路用電源パッドは前記複数の入出力セルのうち内部回路用電源を供給するための内部回路用電源セルと電気的に接続されており、前記第１内部回路用電源パッドは前記内部回路用電源セルのいずれとも対応関係をもたないことを特徴とする。

本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。

製造コストを増大させることなく、半導体装置の小型化を実現することができる。

以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。

また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。

さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。

同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうではないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。

また、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。なお、図面をわかりやすくするために平面図であってもハッチングを付す場合がある。

（実施の形態１）
本実施の形態１における半導体装置について、図面を参照しながら説明する。図１は、本実施の形態１における半導体装置のレイアウト構成を示す平面図である。図１において、半導体チップ１の主面（素子形成面）の中央部には、矩形形状をしている内部回路形成部２およびアナログ回路形成部３が形成されている。内部回路形成部２には、配線チャネル領域で区分けされた複数の回路ブロックが配置されている。複数の回路ブロックには、例えば、ＣＰＵやＤＳＰ（Digital Signal Processor）およびＲＡＭ（Random Access Memory）などのメモリ回路が形成されている。すなわち、内部回路形成部２には、デジタル回路が形成されている。一方、アナログ回路形成部３には、アナログ回路が形成されている。

内部回路形成部２の周囲には、内部回路形成部２に電位を供給する内部回路用電源配線４ａ、４ｂが形成されている。この内部回路用電源配線４ａ、４ｂは、内部回路形成部２の周囲を囲むリング状に形成されている。内部回路用電源配線４ａは、例えば、１．２Ｖの電位を内部回路形成部２へ供給する配線であり、内部回路用電源配線４ｂは、接地電位（例えば、０Ｖ）を供給する配線である。このように内部回路用電源配線４ａ、４ｂを内部回路形成部２の周囲を囲むリング状に形成することにより、内部回路形成部２の各領域への電位供給を容易にしている。すなわち、内部回路形成部２の周囲を囲むように形成された内部回路用電源配線４ａ、４ｂからは、内部回路形成部２の内部に到達するように複数の配線が延伸しており、内部回路形成部２の各領域に電位が供給されるようになっている。さらに、内部回路用電源配線４ａ、４ｂには、内部回路用電源配線４ａ、４ｂと一体化して形成された内部回路用電源パッド８ａ、８ｂが複数配置されている。例えば、内部回路用電源パッド８ａは、内部回路用電源配線４ａと一体化して形成され、内部回路用電源パッド８ｂは、内部回路用電源配線４ｂと一体化して形成されている。

内部回路用電源配線４ａ、４ｂの外側には、複数の入出力セル５が形成されている。そして、複数の入出力セル５の外側には、複数のパッド６が形成されている。

このように構成された半導体チップ１において、本発明の特徴の１つは、内部回路形成部２の周囲を囲むように形成された内部回路用電源配線４ａ、４ｂと一体化するように複数の内部回路用電源パッド８ａ、８ｂを設けている点にある。従来、内部回路用電源パッドも入出力セルの外側に配置されていた。しかし、半導体チップの微細化に伴い、半導体チップの周辺に並ぶパッドおよび入出力セルの大きさで半導体チップの面積が律速され、内部回路形成部（ロジック領域およびメモリ領域）の微細化による縮小が半導体チップの面積縮小につながらず、低コスト化を図ることができない事態が顕在化してきている。つまり、内部回路形成部の微細化が進んでいるが、これに伴い、半導体チップの多機能が進み、半導体チップの周辺に並ぶパッド（信号用パッド）は増加する傾向にある。さらに、内部回路形成部の微細化に伴い、内部回路形成部を駆動する電源電圧も低下してきている。したがって、電源電圧の低下によって電圧の変動の影響を受けやすくなるので、安定した電源電圧を供給する観点から、内部回路形成部への電源電圧の供給をできるだけ多くのパッド（内部回路用電源パッド）から行ないたいという事情がある。このようなことから、信号用パッドおよび内部回路用電源パッドは増加する傾向にある。以上のように、内部回路形成部を微細化しても半導体チップの周辺に形成するパッド数が増加するため、半導体チップの縮小化を図ることができない。特に、パッドにはボンディングワイヤを接続するため、パッドの大きさはボンディングワイヤの接続領域を確保する大きさが必要であり、さらなる微細化を実現することは困難である。したがって、内部回路形成部を微細化しても、パッドの微細化が困難である点とパッド数が増加する点から半導体チップの微細化が困難になる。すなわち、パッドには内部回路用電源パッドが含まれるが、内部回路形成部へ安定した電位供給を実現する観点から、内部回路用電源パッドの数が多くなってきている。すると、半導体チップの外周部に形成されるパッドの数が多くなり、半導体チップの小型化を図ることが困難となる。

そこで、本実施の形態１では、パッド６のうち内部回路用電源パッド８ａ、８ｂを半導体チップ１の外周部ではなく、内部回路用電源配線４ａ、４ｂに一体化するように配置している。これにより、半導体チップ１の外周部に形成するパッド６から内部回路用電源パッド８ａ、８ｂをなくすことができるため、半導体チップ１の外周部に形成するパッド６の数を減らすことができ、半導体チップ１の小型化を図ることができる。

ここで、パッドと入出力セルとの通常の接続関係について説明する。まず、パッドには、信号用パッド、内部回路用電源パッドおよび入出力セル用電源パッドが含まれている。一方、入出力セルも信号用セル、内部回路用電源セルおよび入出力用電源セルが含まれており、パッドと入出力セルとは対応関係にあるもの同士が電気的に接続されている。例えば、信号用パッドは、信号用セルと接続されており、信号用セルは配線を介して内部回路形成部と電気的に接続されている。内部回路用電源パッドは、内部回路用電源セルに接続されており、内部回路用電源セルは内部回路用電源配線と接続されている。また、入出力セル用電源パッドは入出力用電源セルに接続されている。内部回路用電源パッドには例えば、１．２Ｖ電位を入力するものと接地電位を入力するものがあり、それぞれ内部回路用電源セルを介して内部回路電源配線に電位を供給している。同様に、入出力セル用電源パッドには、例えば３．３Ｖ電位を入力するものと接地電位を入力するものがあり、それぞれ入出力用電源セルに電位を供給している。

信号用セルは、入出力信号を送受信する回路を含むセルであり、主に、レベルシフトを行うレベルシフタ回路、入力バッファ回路および出力バッファ回路から形成されている。内部回路用電源セルは、内部回路および内部回路と同電位の電源を必要とする回路へ電位を供給するセルであり、さらに、サージに対する耐性を向上させるため、静電気保護回路が設けられている。同様に、入出力用電源セルは、外部負荷（半導体チップ１の外部）を駆動する出力回路および出力回路と同電位の電源を必要とする回路へ電位を供給するセルであり、さらに、静電気保護回路が設けられている。

本実施の形態１では、半導体チップ１の外周部にではなく内部回路用電源配線４ａ、４ｂに内部回路用電源パッド８ａ、８ｂを形成することにより、半導体チップ１の外周部に配置されるパッドの数を減らして半導体チップ１の小型化を図っている。しかし、通常、上述したように内部回路用電源パッドは内部回路用電源セルに接続するように構成される。したがって、単に内部回路用電源パッド８ａ、８ｂを内部回路用電源配線４ａ、４ｂと一体的に形成しても、一体的に形成した内部回路用電源パッド８ａ、８ｂに接続する内部回路用電源セルを入出力セル５に設けると、入出力セル５の数は従来の数と変わらなくなってしまう。このため、半導体チップ１の外周部に配置されるパッド数を減らすことができるにもかかわらず、入出力セル５の数は減少しないので、入出力セル５によって半導体チップ１の大きさが律速され、半導体チップ１の小型化を図ることができない事態が生じる。

そこで、内部回路用電源配線４ａ、４ｂと一体的に形成した内部回路用電源パッド８ａ、８ｂは、内部回路用電源セルを接続しないようにしている。つまり、内部回路用電源パッド８ａ、８ｂは内部回路用電源セルを介さずに内部回路用電源配線４ａ、４ｂと直接接続することになる。このように構成することで、内部回路用電源配線４ａ、４ｂと一体的に形成した内部回路用電源パッド８ａ、８ｂに対応する内部回路用電源セルを設けなくてもよいので、内部回路用電源パッド８ａ、８ｂの分だけ内部回路用電源セルを省くことができる。このことから、半導体チップ１の外周部に配置するパッド６の数および入出力セル５の数を減少することができるので、半導体チップ１の小型化を図ることができる。以上より、本発明の特徴の１つは、内部回路用電源パッド８ａ、８ｂに対応した内部回路用電源セルを設けないことにより、内部回路用電源パッド８ａ、８ｂを内部回路用電源セルに接続することなく、直接内部回路用電源配線４ａ、４ｂに接続している点にあることがわかる。

半導体チップ１の小型化を図る観点からは、半導体チップ１の外周部に形成されているパッド６に含まれる内部回路用電源パッドのすべてを内部回路用電源配線４ａ、４ｂと一体的に形成するように構成することが望ましいといえる。すなわち、内部回路用電源パッドのすべてを内部回路用電源パッド８ａ、８ｂとして半導体チップ１に形成することが望ましい。しかし、内部回路用電源パッドのすべてを内部回路用電源配線４ａ、４ｂと一体的に形成すると以下に示す不都合が生じる。

まず、第１に、内部回路用電源配線４ａ、４ｂと一体的に形成した内部回路用電源パッド８ａ、８ｂは内部回路用電源セルに電気的に接続されていないことに不都合がある。このため、静電気（サージ）に対する耐性が劣化する。つまり、内部回路用電源パッド８ａ、８ｂは直接内部回路用電源配線４ａ、４ｂに接続されているため、内部回路用電源パッド８ａ、８ｂにサージが印加されると、その影響が内部回路用電源配線４ａ、４ｂに伝達され、内部回路用電源配線４ａ、４ｂから内部回路形成部２にサージが入力されて故障の原因となる。これに対し、通常、内部回路用電源パッドは内部回路用電源セルに電気的に接続されており、内部回路用電源セルには静電気保護回路が形成されているので、サージに対する耐性は確保されている。したがって、すべての内部回路用電源パッドを、内部回路用電源セルを介さずに内部回路用電源配線４ａ、４ｂと一体的に接続するとサージ耐性の観点から問題があることがわかる。

第２に、プローブ針を用いた電気的特性検査の工程で不都合が生じる。プローブ針を用いた電気的特性検査は、プローブ針を内部回路用電源パッドなどのパッドに押し当てることにより行われる。このとき、内部回路用電源パッドなどのパッドにはプローブ針による圧力が加わることになる。従来、内部回路用電源パッドは半導体チップ１の外周部に形成されており、内部回路用電源パッドの直下には、配線が形成されていないため、内部回路用電源パッドにプローブ針による圧力が加わっても問題はない。これに対し、内部回路用電源パッドをすべて内部回路用電源配線４ａ、４ｂと一体的に形成する場合、内部回路用電源パッド８ａ、８ｂの直下には配線が形成されていることになる。したがって、内部回路用電源パッド８ａ、８ｂにプローブ針による圧力が加わると、内部回路用電源パッド８ａ、８ｂの直下に形成されている配線にダメージを与え、断線するおそれがある。

このような理由から、内部回路用電源パッドのすべてを内部回路用電源配線４ａ、４ｂと一体的に形成するように構成する場合には、副作用が伴うことがわかる。そこで、本実施の形態１では、上述した不都合を回避しながら、半導体チップ１の小型化を図るため、内部回路用電源パッドの大部分を内部回路用電源配線４ａ、４ｂと一体的に形成する一方、一部の内部回路用電源パッドを半導体チップ１の外周部に形成するようにしている。図１では、内部回路用電源配線４ａ、４ｂと一体的に形成されている内部回路用電源パッド８ａ、８ｂを設ける一方で、半導体チップ１の周辺部に形成されているパッド６の中に内部回路用電源パッド７ａ、７ｂを配置している。内部回路用電源パッド７ａは、内部回路用電源セルに接続されており、この内部回路用電源セルを介して、例えば、１．２Ｖの電位を供給する内部回路用電源配線４ａに接続されている。同様に、内部回路用電源パッド７ｂは、内部回路用電源セルに接続されており、この内部回路用電源セルを介して、例えば、０Ｖの接地電位を供給する内部回路用電源配線４ｂに接続されている。内部回路用電源パッド７ａ、７ｂが接続する内部回路用電源セルには、静電気保護回路が設けられているので、本実施の形態１によれば、サージに対する耐性の劣化を抑制することができる。また、プローブ針による電気的特性検査の際、内部回路用電源配線４ａ、４ｂと一体的に形成されている内部回路用電源パッド８ａ、８ｂには針当てを行わず、半導体チップ１の外周部に形成されている内部回路用電源パッド７ａ、７ｂに針当てを行う。これにより、
内部回路用電源パッド８ａ、８ｂの直下に形成されている配線の針当てによる断線を防止することができる。

このように本発明の特徴の１つは、内部回路用電源配線４ａ、４ｂと一体的に形成されている内部回路用電源パッド８ａ、８ｂを設けるとともに、半導体チップ１の外周部にも内部回路用電源パッド７ａ、７ｂを設けることにある。以上より、本発明の特徴をまとめると、内部回路用電源配線４ａ、４ｂに一体化して形成された内部回路用電源パッド８ａ、８ｂと、内部回路用電源配線４ａ、４ｂの外側に形成された複数の入出力セル５と、複数の入出力セル５の外側に形成された内部回路用電源パッド７ａ、７ｂとを備える。そして、内部回路用電源パッド７ａ、７ｂは複数の入出力セル５のうち対応関係にあるセル（内部回路用電源セル）と電気的に接続されており、内部回路用電源パッド８ａ、８ｂは内部回路用電源セルのいずれとも対応関係をもたないことを特徴とするものである。すなわち、本実施の形態１では、内部回路用電源パッド８ａ、８ｂは複数の入出力セル５のいずれとも電気的に接続されていない。

このように構成することにより、内部回路用電源配線４ａ、４ｂのサージに対する耐性の劣化およびプローブ針の針当てによる内部回路用電源パッド８ａ、８ｂ直下に形成されている配線の断線を防止しながら、半導体チップ１の小型化を図ることができる。また、本実施の形態１によれば、内部回路用電源パッドの大部分を半導体チップ１の外周部から内部回路用電源配線４ａ、４ｂと一体化して形成する位置に移動するようにレイアウト変更することだけで済むため、半導体装置の製造コストの上昇を防止できる。つまり、本実施の形態１によれば、半導体装置の製造コストの上昇を抑制しながら、半導体チップ１の小型化を図ることができる。

なお、半導体チップ１の小型化を充分に図る観点から、内部回路用電源パッド８ａ、８ｂの数を内部回路用電源パッド７ａ、７ｂの数よりも多くすることが望ましい。内部回路用電源配線４ａ、４ｂに一体化して形成される内部回路用電源パッド８ａ、８ｂを増やすことによって、半導体チップ１の外周部に形成されるパッド６の数を低減でき、半導体チップ１の小型化を図ることができるからである。一方、半導体チップ１の外周部に設ける内部回路用電源パッド７ａ、７ｂは、サージに対する耐性の劣化を防止できるとともに、針当てによる電気的特性検査が実施できる程度の数だけ設ければよい。半導体チップ１の外周部に内部回路用電源パッド７ａ、７ｂを多く配置すると、半導体チップ１の小型化を充分に達成することができないからである。

また、内部回路用電源パッド８ａ、８ｂの大きさは、内部回路用電源パッド７ａ、７ｂの大きさよりも大きく形成されている。内部回路用電源パッド７ａ、７ｂは、半導体チップ１の外周部に形成されており、信号用パッドを含む多くのパッド６が半導体チップ１の外周部に形成されている。このように半導体チップ１の外周部には、多くのパッド６が形成されているが、半導体チップ１の小型化を図るため、個々のパッド６は必要最小限の大きさで形成されている。つまり、パッド６には、ボンディングワイヤが接続するため、ボンディングワイヤを接続できる最小限の大きさで形成されている。これに対し、内部回路用電源配線４ａ、４ｂと一体的に形成される内部回路用電源パッド８ａ、８ｂによって、半導体チップ１の大きさが律速されることはないため、最小限の大きさにする必要はない。したがって、内部回路用電源パッド８ａ、８ｂの大きさは、内部回路用電源パッド７ａ、７ｂの大きさに比べて大きくなっている。

本実施の形態１によれば、全パッド数の１０％程度を占める内部回路用電源パッドの大部分を半導体チップの外周部から内部回路用電源配線と一体的に形成するように移動している。このため、半導体チップの外周部に配置されるパッド数および入出力セル数を減少することができるので、パッド数および入出力セル数に律速されて半導体チップの面積が制限されることを抑制でき、実装コストの上昇を抑えて半導体チップの面積を縮小することができる。また、充分な数の内部回路用電源パッドを確保することができるので、低電圧で動作する低電力の半導体装置を提供することができる。さらに、例えば、アルミニウムなどの低抵抗な金属から形成される内部回路用電源パッドを内部回路用電源配線と一体的に形成しているので、内部回路形成部の電源強度が強くなり、低電圧で動作する低電力の半導体装置を提供することができる。一方、内部回路用電源パッドの一部を半導体チップの外周部に残し、静電気保護回路を内蔵した内部回路用電源セルに接続するように構成しているので、サージ（静電気）に対する耐性も向上させることができる。

（実施の形態２）
前記実施の形態１では、内部回路形成部２の周囲を囲むように配置されている内部回路用電源配線４ａ、４ｂの全体に対して一様に内部回路用電源パッド８ａ、８ｂを形成している。これに対し、本実施の形態２では、内部回路形成部２の周囲を囲むように配置されている内部回路用電源配線４ａ、４ｂのコーナー部（角部近傍領域）には内部回路用電源パッド８ａ、８ｂを形成しないようにする例について説明する。

すなわち、前記実施の形態１では、内部回路用電源配線４ａ、４ｂのコーナー部にも内部回路用電源パッド８ａ、８ｂを配置しているが、本実施の形態２では、図２に示すように、内部回路用電源配線４ａ、４ｂのコーナー部には内部回路用電源パッド８ａ、８ｂを配置していない。これは以下に示す理由によるものである。前記実施の形態１では、プローブ針の針当てによる電気的特性検査を、内部回路用電源配線４ａ、４ｂと一体的に形成されている内部回路用電源パッド８ａ、８ｂでは行わずに、入出力セル５の外側にある半導体チップ１の周辺部に形成されている内部回路用電源パッド７ａ、７ｂで行なうようにしている。このため、内部回路用電源パッド８ａ、８ｂではプローブ針による針当てを行なわないので、内部回路用電源パッド８ａ、８ｂの下層に形成されている配線の断線などを防止することができるとしている。

これに対し、本実施の形態２では、内部回路用電源配線４ａ、４ｂと一体的に形成されている内部回路用電源パッド８ａ、８ｂについてもプローブ針による針当てを行って電気的特性検査を行なう。ここで、内部回路用電源配線４ａ、４ｂと一体的に形成されている内部回路用電源パッド８ａ、８ｂについてプローブ針による針当てを行うと、プローブ針による圧力によって、内部回路用電源パッド８ａ、８ｂの下層に形成されている配線にダメージを与えることが懸念される。しかし、本発明者の検討によれば、プローブ針による針当てによって、内部回路用電源パッド８ａ、８ｂの下層に形成されている配線へ与えられるダメージの大きさは、内部回路用電源パッド８ａ、８ｂの位置に依存することが判明している。すなわち、内部回路用電源配線４ａ、４ｂのコーナー部に配置されている内部回路用電源パッド８ａ、８ｂで最も内部回路用電源パッド８ａ、８ｂの下層に形成されている配線へのダメージが大きいことが判明した。つまり、内部回路用電源配線４ａ、４ｂのコーナー部以外の領域に形成されている内部回路用電源パッド８ａ、８ｂにプローブ針による針当てを行なっても、比較的内部回路用電源パッド８ａ、８ｂの下層に形成されている配線へのダメージは問題とならない。これに対し、内部回路用電源配線４ａ、４ｂのコーナー部に形成されている内部回路用電源パッド８ａ、８ｂにプローブ針による針当てを行なうと、内部回路用電源パッド８ａ、８ｂの下層に形成されている配線へのダメージが問題となる。

そこで、本実施の形態２では、内部回路用電源配線４ａ、４ｂと一体的に形成されている内部回路用電源パッド８ａ、８ｂでも、プローブ針の針当てによる電気的特性検査を実施する一方、内部回路用電源配線４ａ、４ｂのコーナー部には、内部回路用電源パッド８ａ、８ｂを形成しないようにしている。このように構成することにより、内部回路用電源配線４ａ、４ｂのコーナー部に内部回路用電源パッド８ａ、８ｂを形成することによる問題を解決することができる。つまり、内部回路用電源配線４ａ、４ｂのコーナー部では、プローブ針による針当てを行なわないようにすることで、ストレスのかかりやすいコーナー部での配線の断線を防止することができる。

しかし、内部回路用電源配線４ａ、４ｂのコーナー部に内部回路用電源パッド８ａ、８ｂを形成しない場合、コーナー部で内部回路用電源パッド８ａ、８ｂが存在しないため、内部回路用電源配線４ａ、４ｂのコーナー部近傍から内部回路形成部２に安定的に電位を供給することができなくなることが懸念される。

そこで、本実施の形態２では、内部回路用電源配線４ａ、４ｂのコーナー部の外側に内部回路用電源パッド７ａ、７ｂを設けている。すなわち、内部回路用電源配線４ａ、４ｂの外側には入出力セル５が形成され、この入出力セル５の外側に内部回路用電源パッド７ａ、７ｂを形成している。この内部回路用電源パッド７ａ、７ｂは入出力セル（内部回路用電源セル）５を介して、内部回路用電源配線４ａ、４ｂのコーナー部に接続されている。したがって、内部回路用電源配線４ａ、４ｂのコーナー部には、半導体チップ１の周辺部に形成されている内部回路用電源パッド７ａ、７ｂから電位が供給されるように構成されており、内部回路用電源配線４ａ、４ｂのコーナー部近傍から内部回路形成部２に安定的に電位を供給することができる。一方、内部回路用電源パッド７ａ、７ｂは、プローブ針による針当てを行なっても、内部回路用電源パッド７ａ、７ｂの下層には配線が形成されていないため、配線の断線などを懸念する必要はない。

このように本発明の特徴の１つは、内部回路形成部２の周囲を囲むように配置されている内部回路用電源配線４ａ、４ｂと一体的に内部回路用電源パッド８ａ、８ｂを設けているが、内部回路用電源配線４ａ、４ｂのコーナー部には、内部回路用電源パッド８ａ、８ｂを設けない点にある。そして、内部回路用電源配線４ａ、４ｂのコーナー部の外側に、入出力セル（内部回路用電源セル）を介して内部回路用電源パッド７ａ、７ｂを設けている点に特徴の１つがある。以上のように、本実施の形態２によれば、内部回路用電源配線４ａ、４ｂと一体的に形成されている内部回路用電源パッド８ａ、８ｂを用いて電気的特性検査が実施できるので、プローブ針による針当ての自由度を向上することができる。一方、プローブ針の針当てによる配線の断線を防止することができるとともに、内部回路用電源配線４ａ、４ｂのコーナー部からも安定して電位を供給することができる。

（実施の形態３）
本実施の形態３では、内部回路用電源配線と内部回路形成部との接続関係について説明する。図３は、内部回路用電源配線４ａ、４ｂと内部回路形成部２との接続関係を示す図である。図３において、内部回路用電源配線４ａ、４ｂの内側には、内部回路形成部２の各領域に電位を供給するコア電源幹線１１およびコア電源幹線１２が配置されている。コア電源幹線１１は、例えば、１．２Ｖの電位を内部回路形成部２の各領域に供給する配線であり、内部回路用電源配線４ａと電気的に接続されている。一方、コア電源幹線１２は、例えば、接地電位を内部回路形成部２の各領域に供給する配線であり、内部回路用電源配線４ｂと電気的に接続されている。内部回路用電源配線４ａは、内部回路形成部２の内部に近い側に配置されているので、何の障害もなくコア電源幹線１１と電気的に接続することができる。これに対し、内部回路用電源配線４ｂは、内部回路用電源配線４ａの外側に配置されているので、内部回路形成部２の各領域に延在するコア電源幹線１２と直接接続するには、内部回路用電源配線４ａに接触しないようにする必要がある。

そこで、内部回路用電源配線４ｂとコア電源幹線１２とを接続するために、中継配線１３を形成している。この中継配線１３は、層間絶縁膜を介して内部回路用電源配線４ａの下層を通るように配置されており、中継配線１３が内部回路用電源配線４ａと接触しないようになっている。

また、内部回路用電源配線４ａには、一体的に形成された内部回路用電源パッド８ａが配置されており、内部回路用電源配線４ｂには、一体的に形成された内部回路用電源パッド８ｂが配置されている。そして、内部回路用電源配線４ｂの外側には入出力セルが形成され、入出力パッドの外側にパッド（信号用パッド）６と内部回路用電源パッド７ａ、７ｂが形成されている。パッド（信号用パッド）６は、入出力セルのうち信号用セル５ａに接続されており、信号用セル５ａは、信号配線によって内部回路形成部２に延在している。一方、内部回路用電源パッド７ａ、７ｂは、入出力セルのうち内部回路用電源セル５ｂに接続されており、それぞれ内部回路用電源配線４ａ、４ｂに接続されている。

このように構成された半導体チップにおいて、内部回路用電源配線４ｂと複数のコア電源幹線１２とは、複数の中継配線１３で接続されている。この中継配線１３は、内部回路用電源配線４ｂとコア電源幹線１２とを接続しているが、場所によっては、内部回路用電源配線４ｂと一体的に形成された内部回路用電源パッド８ｂとコア電源幹線１２を接続している。内部回路用電源パッド８ｂとコア電源幹線１２とを接続する中継配線１３は、例えば、内部回路用電源パッド８ｂの開口部の直下にプラグを形成し、このプラグを介して中継配線１３を配置することが考えられる。しかし、内部回路用電源パッド８ｂの開口部は、ワイヤボンディング工程でボンディングワイヤと接続する領域である。このため、内部回路用電源パッド８ｂの直下にプラグを形成すると、ボンディングワイヤを内部回路用電源パッド８ｂに接続する際の衝撃により、内部回路用電源パッド８ｂの開口部直下に形成されているプラグにダメージを与え、プラグと層間絶縁膜の間に亀裂が生じるおそれがある。

そこで、本実施の形態３では、図３に示すように、内部回路用電源パッド８ｂに開口部９と中継配線接続部１０を設けている。すなわち、内部回路用電源パッド８ｂのうち開口部９において、ボンディングワイヤを接続し、中継配線接続部１０の直下にプラグを形成する。このように内部回路用電源パッド８ｂを構成することにより、ボンディングワイヤを接続する開口部９とプラグを接続する中継配線接続部１０とを分離することができるので、開口部９へボンディングワイヤを接続する際、中継配線接続部１０の直下に形成されているプラグにダメージを与えることを防止することができる。すなわち、本発明の特徴の１つは、内部回路用電源パッド８ｂの領域として、ボンディングワイヤを接続する開口部９とプラグを接続する中継配線接続部１０を設けた点にある。

図４は、図３のＡ−Ａ線で切断した断面を示す断面図である。図４に示すように、半導体チップの最上層には、内部回路用電源パッド８ｂが形成されており、この内部回路用電源パッド８ｂを覆うように表面保護膜（パッシベーション膜）１４が形成されている。そして、内部回路用電源パッド８ｂの一部を開口するように表面保護膜１４が除去され、内部回路用電源パッド８ｂの開口部９が形成されている。この開口部９の隣接領域には、内部回路用電源パッド８ｂの中継配線接続部１０が形成されている。この中継配線接続部１０の直下には、プラグ１５が形成され、プラグ１５に中継配線１３が接続している。中継配線１３は、層間絶縁膜を介して内部回路用電源配線４ａの下層を通り、プラグ１６を介してコア電源幹線１２に電気的に接続されている。なお、内部回路用電源パッド８ｂの開口部９直下には、ボンディングワイヤの接続時における衝撃を緩和するために緩衝層１７が設けられている。この緩衝層１７は設けなくてもよい。

本実施の形態３で説明したように、内部回路用電源パッド８ｂは、中継配線１３によってコア電源幹線１２と接続する必要があるが、内部回路用電源パッド８ｂに、ボンディングワイヤを接続する開口部９とプラグを接続する中継配線接続部１０とを設けている。したがって、本実施の形態３によれば、ボンディングワイヤを開口部９に接続する際の衝撃が発生しても、開口部９の直下ではなく中継配線接続部１０の直下にプラグを設けているので、プラグと層間絶縁膜の境界に亀裂が発生することを防止することができる。このことから、中継配線１３による接続信頼性を向上することができる。

（実施の形態４）
本実施の形態４では、内部回路用電源配線と入出力セル上に形成されたレベルシフタコア電源配線との接続関係について説明する。図５は、内部回路用電源配線４ａ、４ｂとレベルシフタコア電源配線２２ａ、２２ｂとの接続関係を示す図である。図５において、内部回路用電源配線４ａ、４ｂの内側には、内部回路形成部２の各領域に電位を供給するコア電源幹線１１およびコア電源幹線１２が配置されている。コア電源幹線１１は、例えば、１．２Ｖの電位を内部回路形成部２の各領域に供給する配線であり、内部回路用電源配線４ａと電気的に接続されている。一方、コア電源幹線１２は、例えば、接地電位を内部回路形成部２の各領域に供給する配線であり、内部回路用電源配線４ｂと電気的に接続されている。前記実施の形態３と同様に、内部回路用電源配線４ａは直接コア電源幹線１１と接続されており、内部回路用電源配線４ｂは中継配線１３を介してコア電源幹線１２と接続されている。また、内部回路用電源配線４ａには、一体的に形成された内部回路用電源パッド８ａが配置されており、内部回路用電源配線４ｂには、一体的に形成された内部回路用電源パッド８ｂが配置されている。

内部回路用電源配線４ｂの外側には複数の入出力セルが形成されており、これらの入出力セル上には、レベルシフタコア電源配線２２ａ、２２ｂが形成されている。レベルシフタコア電源配線２２ａは、入出力セルのうち信号用セルに、例えば、１．２Ｖの電位を供給するように構成されており、レベルシフタコア電源配線２２ｂは、信号用セルに、例えば、接地電位を供給するように構成されている。レベルシフタコア電源配線２２ａは、内部回路用電源配線４ａと電気的に接続されており、例えば、１．２Ｖの電位を供給することができるようになっている。同様に、レベルシフタコア電源配線２２ｂは、内部回路用電源配線４ｂと電気的に接続されており、例えば、接地電位を供給することができるようになっている。

さらに、入出力セル上には、レベルシフタＩＯ電源配線２７ａ、２７ｂが形成されている。レベルシフタＩＯ電源配線２７ａは、入出力セルのうち信号用セルに、例えば、３．３Ｖの電位を供給するように構成されており、レベルシフタＩＯ電源配線２７ｂは、信号用セルに、例えば、接地電位を供給するように構成されている。このように入出力セルのうち信号用セルには、レベルシフタコア電源配線２２ａにより、例えば、１．２Ｖの電位が供給されるとともに、レベルシフタＩＯ電源配線２７ａにより、例えば、３．３Ｖの電位が供給される。これにより、信号用セル内に含まれるレベルシフタ回路を動作させるようになっている。

複数の入出力セルの外側にはパッド（信号用パッド）６、内部回路用電源パッド７ａ、７ｂおよび入出力用電源パッド２８ａ、２８ｂが形成されている。パッド（信号用パッド）６は、信号の入出力を行うために形成されたパッドであり、信号用セル５ａに接続されている。信号用セル５ａは、信号配線によって内部回路形成部２と接続されているとともに、信号用セル５ａ上に配置されているレベルシフタコア電源配線２２ａ、２２ｂと接続されている。さらに、信号用セル５ａは、信号用セル５ａ上に配置されているレベルシフタＩＯ電源配線２７ａ、２７ｂとも接続されている。このように信号用セル５ａには、レベルシフタコア電源配線２２ａより、例えば、１．２Ｖの電位が供給され、レベルシフタＩＯ電源配線２７ａより、例えば、３．３Ｖの電位が供給される。そして、信号用セル５ａは、これらの電位を供給されることによって、レベルシフタ回路を動作させている。

入出力用電源パッド２８ａ、２８ｂは、それぞれ入出力用電源セル５ｃに接続されており、それぞれの入出力用電源セル５ｃは、レベルシフタＩＯ電源配線２７ａ、２７ｂに接続されている。入出力用電源パッド２８ａには、例えば、３．３Ｖの電位が入力され、入出力用電源セル５ｃを介してレベルシフタＩＯ電源配線２７ａに、例えば、３．３Ｖの電位が供給されるようになっている。同様に、入出力用電源パッド２８ｂには、例えば、接地電位が入力され、入出力用電源セル５ｃを介してレベルシフタＩＯ電源配線２７ｂに、例えば、接地電位が供給されるようになっている。

内部回路用電源パッド７ａ、７ｂは、それぞれ内部回路用電源セル５ｂに接続されており、それぞれの内部回路用電源セル５ｂは、内部回路用電源配線４ａ、４ｂに十分な配線強度で接続されている。

このように構成された半導体チップにおいて、内部回路用電源配線４ａとレベルシフタコア電源配線２２ａとは、例えば、１．２Ｖの電位を供給する同電位の配線であり、電気的に接続されている。内部回路用電源配線４ａとレベルシフタコア電源配線２２ａとは、複数の中継配線２５で接続されている。この中継配線２５は、内部回路用電源配線４ａとレベルシフタコア電源配線２２ａとを接続しているが、場所によっては、内部回路用電源配線４ａと一体的に形成された内部回路用電源パッド８ａとレベルシフタコア電源配線２２ａとを中継配線２６によって接続している。内部回路用電源パッド８ａとレベルシフタコア電源配線２２ａとを接続する中継配線２６は、例えば、内部回路用電源パッド８ａの開口部の直下にプラグを形成し、このプラグを介して中継配線２６を配置することが考えられる。しかし、内部回路用電源パッド８ａの開口部は、ワイヤボンディング工程でボンディングワイヤと接続する領域である。このため、内部回路用電源パッド８ａの直下にプラグを形成すると、ボンディングワイヤを内部回路用電源パッド８ａに接続する際の衝撃により、内部回路用電源パッド８ａの開口部直下に形成されているプラグにダメージを与え、プラグと層間絶縁膜の間に亀裂が生じるおそれがある。

そこで、本実施の形態４では、図５に示すように、内部回路用電源パッド８ａに開口部２０と中継配線接続部２１を設けている。すなわち、内部回路用電源パッド８ａのうち開口部２０において、ボンディングワイヤを接続し、中継配線接続部２１の直下にプラグを形成する。このように内部回路用電源パッド８ａを構成することにより、ボンディングワイヤを接続する開口部２０とプラグを接続する中継配線接続部２１とを分離することができるので、開口部２０へボンディングワイヤを接続する際、中継配線接続部２１の直下に形成されているプラグにダメージを与えることを防止することができる。すなわち、本発明の特徴の１つは、内部回路用電源パッド８ａの領域として、ボンディングワイヤを接続する開口部２０とプラグを接続する中継配線接続部２１を設けた点にある。

また、内部回路用電源配線４ｂとレベルシフタコア電源配線２２ｂとは、例えば、接地電位を供給する同電位の配線であり、電気的に接続されている。内部回路用電源配線４ｂとレベルシフタコア電源配線２２ｂとは、複数の中継配線２３で接続されている。この中継配線２３は、内部回路用電源配線４ｂとレベルシフタコア電源配線２２ｂとを接続しているが、場所によっては、内部回路用電源配線４ｂと一体的に形成された内部回路用電源パッド８ｂとレベルシフタコア電源配線２２ｂとを中継配線２４によって接続している。内部回路用電源パッド８ｂは、前記実施の形態３と同様に、開口部９と中継配線接続部１０を有している。中継配線接続部１０は、内部回路用電源パッド８ｂとコア電源幹線１２とを接続する中継配線１３を接続する領域として設けられているが、さらに、中継配線接続部１０に、内部回路用電源パッド８ｂとレベルシフタコア電源配線２２ｂとを接続する中継配線２４を設けることができる。このように構成することにより、中継配線２４についても、中継配線接続部１０直下に形成されるプラグを介して接続することができるので、開口部９へボンディングワイヤを接続する際、中継配線接続部１０の直下に形成されているプラグにダメージを与えることを防止することができる。

図６は、図５のＡ−Ａ線で切断した断面を示す断面図である。図６に示すように、半導体チップの最上層には、内部回路用電源配線４ｂと内部回路用電源パッド８ａが形成されており、内部回路用電源パッド８ａはコア電源幹線１１と接続されている。これら内部回路用電源配線４ｂ、内部回路用電源パッド８ａおよびコア電源幹線１１を覆うように表面保護膜（パッシベーション膜）１４が形成されている。そして、内部回路用電源パッド８ａの一部を開口するように表面保護膜１４が除去され、内部回路用電源パッド８ａの開口部２０が形成されている。この開口部２０の隣接領域には、内部回路用電源パッド８ａの中継配線接続部２１が形成されている。この中継配線接続部２１の直下には、プラグ２９が形成され、プラグ２９に中継配線２６が接続している。中継配線２６は、層間絶縁膜を介して内部回路用電源配線４ｂの下層を通っている。なお、内部回路用電源パッド８ａの開口部２０直下には、ボンディングワイヤの接続時における衝撃を緩和するために緩衝層が設けられている。この緩衝層は設けなくてもよい。

以上のように、本実施の形態４では、内部回路用電源パッド８ｂに開口部９と中継配線接続部１０を設けるだけでなく、内部回路用電源パッド８ａにも開口部２０と中継配線接続部２１を設けている点に特徴がある。これにより、内部回路用電源パッド８ａ、８ｂの両方で、レベルシフタコア電源配線２２ａ、２２ｂとの接続信頼性を向上することができる。

（実施の形態５）
本実施の形態５では、内部回路用電源パッドの幅を内部回路用電源配線の幅よりも大きくする例について説明する。図７は、内部回路用電源配線４ａ、４ｂの周辺領域の構成を示す図である。図７において、内部回路用電源配線４ａと内部回路用電源配線４ｂが一方向に延在するように配置されている。そして、半導体チップの内側に形成されている内部回路用電源配線４ａは、コア電源幹線１１に接続されている。一方、内部回路用電源配線４ａの外側に配置されている内部回路用電源配線４ｂは、中継配線１３を介してコア電源幹線１２に接続されている。内部回路用電源配線４ａには一体的に内部回路用電源パッド８ａが形成されており、内部回路用電源配線４ｂには一体的に内部回路用電源パッド８ｂが形成されている。

内部回路用電源配線４ａ、４ｂの延在方向と交差する方向の幅において、内部回路用電源パッド８ａ、８ｂの幅は、内部回路用電源パッド８ａ、８ｂが形成されていない内部回路用電源配線４ａ、４ｂの幅よりも大きくなるように形成されている。これにより、内部回路用電源パッド８ａ、８ｂにボンディングワイヤを接続する開口部９、２０と中継配線を接続する中継配線接続部１０、２１とを設けるのに充分な領域を確保することができる。さらに、図７に示すように、内部回路用電源配線４ａに形成されている内部回路用電源パッド８ａと、内部回路用電源配線４ｂに形成されている内部回路用電源パッド８ｂとを入れ子形状に配置することにより、幅の大きい内部回路用電源パッド８ａ、８ｂを内部回路用電源配線４ａ、４ｂの幅を狭くしながら配置することができる。このため、内部回路用電源パッド８ａ、８ｂの大きさを充分確保しながら、半導体チップの小型化を図ることができる。

さらに、内部回路用電源パッド８ａ、８ｂが形成されていない内部回路用電源配線４ａ、４ｂの一部に、内部回路用電源パッド８ａ、８ｂの幅と同じ幅の幅広領域３０を入れ子形状に形成することができる。これにより、一部の領域で内部回路用電源配線４ａ、４ｂの幅を大きくすることができるので、内部回路用電源配線４ａ、４ｂの低抵抗化を実現することができる。

ここで、内部回路用電源配線４ｂの外側には入出力セルの一部として信号用セルが形成されている（図７では図示せず）。この信号用セルから内部回路形成部２に向かって信号配線が形成されており、この信号配線は、内部回路用電源配線４ａ、４ｂの下層を通っている。このとき、信号配線は、内部回路用電源配線４ａ、４ｂの幅広領域の下層を通過している。一方、内部回路用電源パッド８ａ、８ｂの下層を信号配線が通過しないように構成する。これにより、ボンディングワイヤを接続する内部回路用電源パッド８ａ、８ｂの下層には、信号配線が形成されないので、ボンディングワイヤの接続時における衝撃で信号配線の断線を防止することができる。したがって、半導体装置の信頼性を向上することができる。そして、内部回路用電源配線のうち内部回路用電源パッド８ａ、８ｂが形成されていない領域の下層を信号配線が通過するように構成しているので、信号配線を形成する領域を充分に確保することができる。

図８は、図７のＡ−Ａ線で切断した断面を示す断面図である。図８に示すように、配線層の最上層には、内部回路用電源配線４ｂ、幅広領域３０およびコア電源幹線１１が形成されており、これらの内部回路用電源配線４ｂ、幅広領域３０およびコア電源幹線１１上には、表面保護膜１４が形成されている。この図８に示す断面は、内部回路用電源パッドが形成されていない領域を示している。そして、内部回路用電源パッドが形成されていない幅広領域の下層には、信号配線３１〜３３が形成されていることがわかる。この信号配線３１〜３３は、幅広領域３０の下層を通っており、内部回路用電源パッドの下層を通っていないことから、ボンディングワイヤの接続時における衝撃で信号配線の断線を防止することができる。

図９は、図７のＢ−Ｂ線で切断した断面を示す断面図である。図９に示すように、配線層の最上層には、内部回路用電源配線４ｂ、内部回路用電源パッド８ａおよびコア電源幹線１２が形成されており、これらの内部回路用電源配線４ｂ、内部回路用電源パッド８ａおよびコア電源幹線１１上には、表面保護膜１４が形成されている。そして、内部回路用電源パッド８ａ上の表面保護膜１４は除去されており、開口部２０が形成されている。この図９に示す断面は、内部回路用電源パッド８ａが形成されている領域を示している。内部回路用電源パッド８ａの下層には、緩衝層３６が設けられており、この緩衝層３６の下層に中継配線１３が形成されている。中継配線１３はプラグ３４を介して内部回路用電源配線４ｂと接続されているとともに、プラグ３５を介してコア電源幹線１２に接続されている。このように内部回路用電源パッド８ａの直下には、信号配線が形成されておらず、電気的にフローティングな緩衝層３６が形成されている。この緩衝層３６を設けることにより、ボンディングパッドの接続時における衝撃を吸収することができ、緩衝層３６の下層に形成されている中継配線１３の断線を防止することができる。

（実施の形態６）
本実施の形態６では、内部回路用電源配線と一体的に形成された内部回路用電源パッドを有する半導体チップを配線基板に搭載してワイヤボンディングする例について説明する。前記実施の形態１〜５で説明したように、半導体チップには、内部回路用電源配線と一体的に形成された内部回路用電源パッドが配置されているとともに、半導体チップの外周部にパッドが形成されている。例えば、図１０に示すように、半導体チップ１には、外周部に形成されたパッド６と、内部回路用電源配線と一体的に形成された内部回路用電源パッド８ａが形成されている。この半導体チップ１を配線基板４０に実装するには、配線基板４０上に半導体チップ１を搭載する。このとき、パッド６および内部回路用電源パッド８ａが形成されている主面を上に向けて搭載される。そして、半導体チップに形成されているパッド６および内部回路用電源パッド８ａと、配線基板４０の端子とをボンディングワイヤ４１で接続する。その後、配線基板４０の裏面（半導体チップ１の搭載面とは反対側の面）に半田ボール４２を形成する。半導体チップ１の外周部に形成されているパッド６に接続するボンディングワイヤ４１は短く、内部回路用電源パッド８ａに接続するボンディングワイヤ４１は長くなっている。しかし、内部回路用電源パッド８ａは、内部回路形成部２の外周に形成されている内部回路用電源配線を利用して形成されている。このため、内部回路形成部２の内部にパッドを設ける場合に比べてボンディングワイヤの長さを短くすることができる。したがって、半導体装置の電気的特性を向上することができる。このようにして、内部回路用電源配線と一体的に形成された内部回路用電源パッド８ａを配置する場合であっても、配線基板４０とボンディングワイヤを用いて接続することができる。

以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。

本発明は、半導体装置を製造する製造業に幅広く利用することができる。

本発明の実施の形態１における半導体装置のレイアウト構成を示す平面図である。 実施の形態２における半導体装置のレイアウト構成を示す平面図である。 実施の形態３における内部回路用電源パッドとコア電源幹線との接続関係を示す図である。 図３のＡ−Ａ線で切断した断面を示す断面図である。 実施の形態４における内部回路用電源パッドとレベルシフタコア電源との接続関係を示す図である。 図５のＡ−Ａ線で切断した断面を示す断面図である。 実施の形態５における内部回路用電源配線の周辺領域の構成を示す図である。 図７のＡ−Ａ線で切断した断面を示す断面図である。 図７のＢ−Ｂ線で切断した断面を示す断面図である。 実施の形態６において、内部回路用電源パッドと配線基板の端子とをボンディングワイヤで接続する様子を示す図である。 本発明者らが検討した図であって、半導体チップの周辺部にパッドを２段千鳥配置で形成した例を示す図である。 本発明者らが検討した図であって、２段千鳥で配置しているパッドをフリップチップ構成によるバンプ電極として配置した例を示す図である。 本発明者らが検討した図であって、バンプ電極を形成した半導体チップを配線基板に搭載した状態を示す図である。 本発明者らが検討した図であって、配線基板上に形成されている配線パターンを示す図である。

符号の説明

１ 半導体チップ
２ 内部回路形成部
３ アナログ回路形成部
４ａ 内部回路用電源配線
４ｂ 内部回路用電源配線
５ 入出力セル
５ａ 信号用セル
５ｂ 内部回路用電源セル
５ｃ 入出力用電源セル
６ パッド
７ａ 内部回路用電源パッド
７ｂ 内部回路用電源パッド
８ａ 内部回路用電源パッド
８ｂ 内部回路用電源パッド
９ 開口部
１０ 中継配線接続部
１１ コア電源幹線
１２ コア電源幹線
１３ 中継配線
１４ 表面保護膜
１５ プラグ
１６ プラグ
１７ 緩衝層
２０ 開口部
２１ 中継配線接続部
２２ａ レベルシフタコア電源配線
２２ｂ レベルシフタコア電源配線
２３ 中継配線
２４ 中継配線
２５ 中継配線
２６ 中継配線
２７ａ レベルシフタＩＯ電源配線
２７ｂ レベルシフタＩＯ電源配線
２８ａ 入出力用電源パッド
２８ｂ 入出力用電源パッド
２９ プラグ
３０ 幅広領域
３１ 信号配線
３２ 信号配線
３３ 信号配線
３４ プラグ
３５ プラグ
３６ 緩衝層
４０ 配線基板
４１ ボンディングワイヤ
４２ 半田ボール
１０１ 半導体チップ
１０２ 内部回路形成部
１０３ 入出力セル
１０４ パッド
１０５ バンプ電極
１０６ 配線基板
１０７ 半田ボール
１０８ バンプ電極搭載部
１０９ 基板配線
１１０ ビア

Claims (19)

1. （ａ）半導体基板と、
   （ｂ）前記半導体基板に形成された内部回路形成部と、
   （ｃ）前記内部回路形成部に電位を供給する内部回路用電源配線であって、前記内部回路形成部の外側に形成された前記内部回路用電源配線と、
   （ｄ）前記内部回路用電源配線に一体化して形成された第１内部回路用電源パッドと、
   （ｅ）前記内部回路用電源配線の外側に形成された複数の入出力セルと、
   （ｆ）前記複数の入出力セルの外側に形成された第２内部回路用電源パッドとを備え、
   前記第２内部回路用電源パッドは、前記複数の入出力セルのうち内部回路用電源を供給するための内部回路用電源セルと電気的に接続されており、前記第１内部回路用電源パッドは前記内部回路用電源セルのいずれとも対応関係をもたないことを特徴とする半導体装置。
2. 請求項１記載の半導体装置であって、
   前記第１内部回路用電源パッドの数は、前記第２内部回路用電源パッドの数よりも多いことを特徴とする半導体装置。
3. 請求項１記載の半導体装置であって、
   前記内部回路用電源セルには、静電気保護回路が形成されていることを特徴とする半導体装置。
4. 請求項１記載の半導体装置であって、
   前記内部回路形成部は矩形領域であり、
   前記内部回路用電源配線は、前記内部回路形成部の周囲を囲むように形成されていることを特徴とする半導体装置。
5. 請求項４記載の半導体装置であって、
   前記第１内部回路用電源パッドは、前記内部回路用電源配線のコーナー部には形成されていないことを特徴とする半導体装置。
6. 請求項５記載の半導体装置であって、
   前記内部回路用電源配線の前記コーナー部の外側には、前記第２内部回路用電源パッドが形成されていることを特徴とする半導体装置。
7. 請求項１記載の半導体装置であって、
   前記第１内部回路用電源パッドと前記内部回路形成部とを接続する第１中継配線を有し、
   前記第１内部回路用電源パッドには、開口部と前記第１中継配線を接続する第１中継配線接続部が形成されていることを特徴とする半導体装置。
8. 請求項７記載の半導体装置であって、
   前記第１内部回路用電源パッドは、前記第１中継配線接続部に接続するプラグを介して前記第１中継配線と接続されていることを特徴とする半導体装置。
9. 請求項７記載の半導体装置であって、
   前記開口部は、ボンディングワイヤを接続する領域であることを特徴とする半導体装置。
10. 請求項１記載の半導体装置であって、
    前記複数の入出力セル上には、前記内部回路用電源配線と同電位にされている第１電源配線が配置され、
    前記第１内部回路用電源パッドと前記第１電源配線とは第２中継配線を用いて電気的に接続されていることを特徴とする半導体装置。
11. 請求項１０記載の半導体装置であって、
    前記第１内部回路用電源パッドには、開口部と前記第２中継配線を接続する第２中継配線接続部が形成されていることを特徴とする半導体装置。
12. 請求項１１記載の半導体装置であって、
    前記第１内部回路用電源パッドは、前記第２中継配線接続部に接続するプラグを介して前記第２中継配線と接続されていることを特徴とする半導体装置。
13. 請求項１１記載の半導体装置であって、
    前記開口部は、ボンディングワイヤを接続する領域であることを特徴とする半導体装置。
14. 請求項１記載の半導体装置であって、
    前記内部回路用電源配線の延在方向と交差する方向の幅において、前記第１内部回路用電源パッドの幅は、前記第１内部回路用電源パッドが形成されていない前記内部回路用電源配線の幅よりも大きいことを特徴とする半導体装置。
15. 請求項１４記載の半導体装置であって、
    前記第１内部回路用電源パッドが形成されていない前記内部回路用電源配線の一部に、前記第１内部回路用電源パッドの幅と同じ幅の領域が形成されていることを特徴とする半導体装置。
16. 請求項１記載の半導体装置であって、
    前記半導体基板を搭載する配線基板を有し、
    前記第１内部回路用電源パッドおよび前記第２内部回路用電源パッドは、ボンディングワイヤを用いて前記配線基板と電気的に接続されることを特徴とする半導体装置。
17. 請求項１記載の半導体装置であって、
    前記複数の入出力セルには信号用セルが含まれ、
    前記信号用セルと前記内部回路形成部とは信号配線を用いて接続され、
    前記信号配線は、前記第１内部回路用電源パッドが形成されていない前記内部回路用電源配線の下層を通って前記信号用セルと前記内部回路形成部とを接続していることを特徴とする半導体装置。
18. 請求項１７記載の半導体装置であって、
    前記第１内部回路用電源パッドの下層には緩衝層が設けられていることを特徴とする半導体装置。
19. 請求項１記載の半導体装置であって、
    前記第１内部回路用電源パッドの大きさは、前記第２内部回路用電源パッドの大きさよりも大きいことを特徴とする半導体装置。