JP4890827B2 - 半導体装置 - Google Patents

Description

本発明は、半導体装置に関し、特にチップサイズパッケージ（Ｃｈｉｐ Ｓｉｚｅ Ｐａｃｋａｇｅ、以下ＣＳＰという）構造を有する半導体装置に関する。

近年の携帯電話、ＰＤＡ（Ｐｅｒｓｏｎａｌ Ｄｉｇｉｔａｌ Ａｓｓｉｓｔａｎｃｅ）、等の情報端末機器の小型化に伴い、内部に使用されるＬＳＩなどの半導体装置に対する小型化の要求が高まっている。こうした状況において、ＢＧＡ（Ｂａｌｌ Ｇｒｉｄ Ａｒｒａｙ）構造と呼ばれる実装技術が着目されている。
ＢＧＡ構造とは、従来のＱＦＰ（Ｑｕａｄ Ｆｌａｔ Ｐａｃｋａｇｅ）構造のように、リードフレームにより基板と接続されるのではなく、はんだバンプあるいははんだボールと呼ばれる半導体装置の表面に設置した端子によって基板と接続される。このＢＧＡ構造によれば、半導体装置の表面全体に外部との接続端子を備えることができ、部品周辺のリードフレームが不要となるため、実装面積を大幅に削減することができる。

このようなＢＧＡ構造を利用してＣＳＰ（Ｃｈｉｐ Ｓｉｚｅ Ｐａｃｋａｇｅ）技術と呼ばれる、半導体チップの面積と実装面積が同程度となるパッケージ技術が開発されている。さらに、半導体チップ上に基板を介さずに直接はんだバンプを形成するＷＬ−ＣＳＰ（Ｗａｆｅｒ Ｌｅｖｅｌ ＣＳＰ）と呼ばれる技術も開発されており、半導体装置の小型化が進められている（特許文献１）。

このようなＣＳＰ技術を適用した半導体装置は、特許文献１の図１に示されるように、はんだバンプにより形成される外部接続端子が、半導体装置の表面に規則的に配置され、プリント基板と接続される場合が多い。
一方、半導体基板上には半導体集積回路が形成されており、信号の入出力を行うための電極パッドは、ＱＦＰ構造の場合と同様に、半導体集積回路の外周部に配置されている場合が多い。この半導体集積回路上の外周部に形成された電極パッドは、再配線層によって規則的に配置されたはんだバンプの位置まで引き回され、電気的に接続される。

特開２００３−２９７９６１号公報

このような状況の下、本発明者は、以下の課題を認識するに至った。図５は、本発明の課題を示すためのＣＳＰ構造を有する半導体装置５００の電極パッドとはんだバンプの配置を示す一例である。電極パッド１０は、半導体装置５００の外周に沿って配置されている。また、外部引出電極となるはんだバンプ２０も、半導体装置５００に規則的に配置されている。再配線３０は、電極パッド１０の位置から外部引出電極となるはんだバンプ２０の位置まで信号を引き回して、それぞれを電気的に接続している。特許文献１の図１と同様に、この半導体装置５００において、はんだバンプ２０は、電極パッド１０よりも内側に配置されている。

ここで、電極パッド１０ａおよび１０ｂと、はんだバンプ２０ａ〜２０ｄに着目する。電極パッド１０ａ、１０ｂは、２列に配置されたはんだバンプのうち、それぞれ内側のはんだバンプ２０ａ、２０ｂと接続されている。このような場合、再配線３０ａ、３０ｂは、はんだバンプ２０ｃおよび２０ｄの間を通すように敷設する必要がある。
その結果、再配線３０ａ、３０ｂの長さは、外側のはんだバンプ２０ｃと接続されるための再配線３０ｃの長さと比べて大きく異なってしまう。このようにして生ずる再配線長の差は、抵抗やインダクタンスとして回路特性に影響するため、好ましくない。

ここで、このような抵抗やインダクタンスを低減するために、はんだバンプ２０をよりチップエッジに近接させたい場合にも、図中、ｄで示されるチップエッジとはんだバンプ２０との距離は再配線により制約されてしまう。なぜなら、再配線と、電極パッド、はんだバンプそれぞれの間隔は、半導体装置５００の半導体製造プロセスの設計ルールにより定まる所定の間隔以上とする必要があるからである。たとえば、はんだバンプ２０ｃを、半導体装置５００のチップエッジに近接しようとしても、再配線３０ａとはんだバンプ２０ｃ間、あるいは再配線３０ａと電極パッド１０ｂ間は設計ルールにより定められる一定間隔以上としなければならないため限界がある。
結果として、半導体装置５００の外周部には、はんだバンプ２０外側に、再配線のレイアウトにより制約される不要な間隔が生ずるため、チップサイズが増大してしまうという課題があった。

本発明はこうした課題に鑑みてなされたものであり、その目的は、再配線に起因する電気的特性のばらつきを低減し、チップサイズの増大を抑えた半導体装置の提供にある。

本発明のある態様は半導体装置に関する。この半導体装置は、集積回路が形成された半導体基板と、集積回路と外部回路間で信号を入出力するために、半導体基板上に形成された複数の電極パッドと、複数の電極パッドと再配線を介して接続され、外部回路との接続端子となる複数の外部電極と、を備える。複数の外部電極は、半導体基板の縁部に沿って配置された第１の外部電極群と、第１の外部電極群の内側に配置された第２の外部電極群と、を含む。複数の電極パッドは、第１の外部電極群と第２の外部電極群との間に配置され、再配線を介して第１の外部電極群または第２の外部電極群のいずれかに含まれる外部電極と接続されている。

「集積回路と外部回路間で信号を入出力するための電極パッド」とは、集積回路を構成する回路素子に信号を供給し、信号を引き出し、あるいは接地等するために設けられた電極パッドをいう。また、「外部電極」とは、はんだバンプ、はんだボール、あるいはポストなど、外部回路との接続端子として機能する電極をいう。
この態様によれば、第１の外部電極群と第２の外部電極群の間に複数の電極パッドを配置することにより、いずれの群に含まれる外部電極に対しても、再配線によってほぼ同等の距離で接続することができる。再配線の長さは、配線の抵抗値やインダクタンス値などに影響するため、電気的特性のばらつきが抑えられることになる。また第１の外部電極群の外側に再配線を引き回す必要がないため、再配線のレイアウトによる律則を受けずに、第１の外部電極群をより半導体基板の外縁まで近接させることができ、チップサイズの増大を抑えることができる。

集積回路は、半導体基板の最外周に配置され、複数の電極パッドと接続される入出力用回路と、半導体基板の中央付近に配置された機能回路と、を含み、複数の電極パッドは、入出力用回路と機能回路の間に配置されてもよい。

「入出力用回路」とは、各電極パッドと接続され、内部の回路素子を保護するための保護素子や、その回路構成および大きさが予め規定されている入出力バッファなどの回路をいう。入出力用回路を電極パッドの外側に生じている集積回路上のスペースに配置することにより、スペースの利用効率の向上を図ることができ、チップサイズをより小さくすることができる。

複数の外部電極の最小間隔は、複数の電極パッドの最小間隔の略整数倍であってもよい。特にこの間隔を２倍とした場合には、互いに隣接しあう第１の外部電極群の２つと、第２の外部電極群のうちの外部電極の２つの付近に、それぞれに対応する４つの電極パッドが配置されることになるため、無駄なく効率的な再配線を行うことができる。

第１および第２の外部電極群は、規則的かつ等間隔に配置されてもよい。外部電極を規則的に配置することにより、電極パッドおよび再配線の配置を簡易に決定することができる。

半導体装置は、電極パッドの上層に形成された絶縁膜であって、電極パッドの上部が開口して形成された絶縁膜をさらに含んでもよく、再配線は、この絶縁膜上に形成されていてもよい。
また、半導体装置は、絶縁膜上に形成された封止樹脂層をさらに含み、再配線と外部電極は、封止樹脂中に形成されたポストを介して接続されてもよい。

本発明の別の態様もまた、半導体装置である。この半導体装置は、集積回路が形成された半導体基板と、集積回路と外部回路間で信号を入出力するために、半導体基板上に形成された複数の電極パッドと、複数の電極パッドと再配線を介して接続され、外部回路との接続端子となる複数の外部電極と、を備える。複数の外部電極は、直線状に配置された第１列の外部電極群と、第１列の外部電極群と平行に、直線状に配置された第２列の外部電極群を含む。複数の電極パッドの一部は、第１列および第２列の外部電極群に挟まれる領域に配置され、第１列または第２列の外部電極群のいずれかの外部電極と再配線を利用して接続される。

この態様によれば、２列に平行に配置される外部電極に挟まれる領域に電極パッドを配置することにより、双方の列にほぼ同様の距離で再配線による接続を行うことができる。

複数の電極パッドは、第１列および第２列の外部電極群と平行に、直線状に配置されてもよい。複数の電極パッドを直線状に配置することにより、外部電極、電極パッドが並列に配置されることになるため、再配線による接続を簡易化することができる。

第１列の外部電極群および第２列の外部電極群、および複数の電極パッドは、規則的かつ等間隔に配置されてもよい。これらを規則的に配置することにより、再配線も規則的に敷設されることになり、再配線による接続をより簡略化することができる。

第１列または第２列の外部電極群の最小間隔は、複数の電極パッドの最小間隔の略整数倍であってもよい。

本発明のさらに別の態様もまた、半導体装置である。この半導体装置は、集積回路が形成された半導体基板と、集積回路と外部回路間で信号を入出力するために、半導体基板上に形成された複数の電極パッドと、複数の電極パッドと再配線を介して接続され、外部回路との接続端子となる複数の外部電極と、を備える。この態様において、複数の外部電極は、直線状に配置された第１列の外部電極群と、前記第１列の外部電極群と平行に、直線状に配置された第２列の外部電極群を含む。また、複数の電極パッドは、直線状に配置された第１列の電極パッド群と、前記第１列の電極パッド群と平行に、直線状に配置された第２列の電極パッド群を含む。第１列および第２列の電極パッド群は、第１列および第２列の外部電極群に挟まれる領域に配置され、第１列または第２列の外部電極群のいずれかの外部電極と再配線を利用して接続される。

この態様によれば、外部電極と電極パッドを１対１に対応付けて配置することができるため、再配線による接続を簡略化することができる。

なお、以上の構成要素の任意の組合せや本発明の構成要素や表現を、方法、装置、システムなどの間で相互に置換したものもまた、本発明の態様として有効である。

本発明に係る半導体装置により、再配線に起因する電気的特性のばらつきを低減できるようになるとともに、チップサイズの増大を抑えることができる。

（第１の実施の形態）
図１は、本発明の実施の形態に係る半導体装置１００を電極パッド側からみた図である。半導体装置１００は、ＣＳＰ構造を有しており、外部と信号の入出力を行うための複数の電極パッド１０、外部引出電極となるはんだバンプ２０、再配線３０が示されている。

図２は、図１の２−２線断面図である。この半導体装置１００は、半導体基板４０上に外部との接続電極を直接形成するＷＬ−ＣＳＰ構造を有している。半導体装置１００は半導体基板４０、パッシベーションのための保護膜４２、電極パッド１０、再配線３０、ポスト４８、はんだバンプ２０、封止樹脂５０を含む。半導体基板４０の上面にはトランジスタなどの素子を含む半導体集積回路が形成されており、信号の入出力用の電極パッド１０が設けられている。電極パッド１０は、通常アルミニウムなどの材料によって形成される。

保護膜４２は、窒化シリコン膜などであり、電極パッド１０の上部が開口されて形成される。再配線３０は、銅、アルミニウム、金などから形成され、電極パッド１０から最終的な外部引出電極の形成位置となるはんだバンプ２０の位置まで信号を引き回し、ポスト４８と接続する。柱状のポスト４８は金や銅などによって形成され、はんだバンプ２０と再配線３０を電気的に接続する。なお、保護膜４２の上層にさらに酸化膜や、ポリイミドなどの樹脂膜によって絶縁層を形成し、その上部に再配線３０を形成してもよい。

図１に戻る。図１において、はんだバンプ２０は、半導体基板４０の外周に沿って２列に配置される。また、電極パッド１０は、最外周のはんだバンプの内側に、２列のはんだバンプに挟まれるようにして配置される。
再配線３０は、電極パッド１０を始点として、最外周のはんだバンプ２０もしくは内側のはんだバンプ２０のいずれかに接続されている。

本実施の形態によれば、最外周のはんだバンプと、その内側のはんだバンプのいずれに対しても、再配線によってほぼ同等の距離で電極パッド１０と接続することができる。また最外周のはんだバンプの外側に、再配線３０が存在せず、再配線３０のレイアウトによる律則を受けずに、最外周のはんだバンプを、製造プロセスのルールが許す範囲において半導体基板４０の外縁付近に配置することができるため、チップサイズの増大を抑えることができる。

（第２の実施の形態）
本実施の第２の実施の形態に係る半導体装置１００は、はんだバンプ２０および再配線３０が規則的に配置されたことを特徴としている。図３（ａ）〜（ｃ）は、本実施の形態に係る半導体装置１００の、電極パッド１０、はんだバンプ２０および再配線３０の配置の一部を示す。

図３（ａ）〜（ｃ）に示される領域は、図３（ｄ）に破線にて示される、四角形の各辺に対応した同一形状を有する４つの領域３００ａ〜３００ｄの一つを表している。図３（ａ）〜（ｃ）において、電極パッド１０およびはんだバンプ２０は、いずれも等間隔に配置されている。

図３（ａ）、（ｂ）では、はんだバンプ２０が並列な２列の直線状に、等間隔に配置されている。電極パッド１０は、２列に並んだはんだバンプに挟まれる領域に、直線状に配置されており、その間隔は、はんだバンプ２０の間隔の略１／２に設定されている。
それぞれの電極パッド１０は、再配線３０が接続されており、２列のはんだバンプ２０のうち、外側または内側のいずれかと交互に略同一の距離で接続されている。

また、図３（ｃ）では、電極パッド１０も、平行な２列の直線状に配置されている。各電極パッド１０は、直近のはんだバンプ２０と再配線３０によって接続される。

本実施の形態によれば、再配線３０を略直線状に敷設することにより配線長を短くすることができ、さらに、各端子ごとに配線長、すなわち配線の抵抗値やインダクタンスのばらつきを抑えることができる。また、直線状に配置された端点のはんだバンプ２０に接続される再配線３０を除いて、再配線３０の敷設態様も規則的とすることができる。

また、図３（ａ）、（ｂ）に示されるような配置とした場合には、電極パッド１０を一の領域内で直線状に、従って、半導体装置１００全体では、四角形状に配置することが可能となるため、従来の設計パターンとの整合性を高めることができる。

また、図３（ｃ）に示されるような配置とした場合には、電極パッド１０と、はんだバンプ２０との距離をすべての箇所において略同一とすることができ、図３（ａ）、（ｂ）に示す配置よりもさらに配線長のばらつきを低減することができる。その結果、いずれの信号をいずれの電極パッド１０に対応させる場合でも、半導体装置１００の回路特性が変動するのを抑制することができる。

本実施の形態において、図３（ｄ）に破線で示される一の領域は、２行５列（または５行２列）など、別形状を一領域として分割してもよい。

（第３の実施の形態）
第３の実施の形態に係る半導体装置１００では、第１、第２の実施の形態において、電極パッド１０の外側に生じている半導体集積回路上のスペースをより有効に利用する方法を提供する。

図４（ａ）、（ｂ）は、第３の実施の形態に係る半導体装置１００の一部を示す平面図であり、それぞれパッケージ前、パッケージ後のレイアウトを示している。図４（ａ）に示すように、パッケージ前の半導体基板４０の上面には、電極パッド１０、機能回路６０、入出力用回路７０を含む半導体集積回路が形成されている。電極パッド１０、機能回路６０、入出力用回路７０は、半導体集積回路内の通常の配線８０によって接続されている。

機能回路６０は、半導体集積回路内において信号処理を行う機能ブロックであって、設計によってその構成や、面積が変化する。
一方、入出力用回路７０は、信号の入出力を行う電極パッド１０と接続される回路ブロックであって、内部の回路素子を保護するためのダイオードやキャパシタなどの保護回路や、入出力バッファ回路などが含まれる。これらの保護素子や入出力バッファは、トランジスタやダイオード、キャパシタ等の素子があらかじめ決められた形状にて配置された基本ブロックから構成されており、その大きさもほぼ固定されている。

図４（ｂ）に示すように、電極パッド１０を、最外周のはんだバンプ２０の内側に配置したことによって、半導体基板４０の外周部には、スペース４２０が生じている。入出力用回路７０は、このスペース４２０を利用して配置される。本実施の形態においては、各入出力用回路７０を設計する際に、あらかじめ電極パッド１０の外側に生ずるスペースを見積もっておき、このスペースに収まる形状にて設計することが望ましい。

本実施の形態によれば、入出力用回路７０を電極パッド１０の外側に生じている半導体集積回路上のスペース４２０に配置することにより、再配線によるばらつきを低減しながら、半導体装置１００のチップサイズをより小さくすることができる。
また、半導体装置１００の再設計により機能回路６０の機能やサイズが変更となった場合に、電極パッド１０、はんだバンプ２０および再配線３０の配置をそのまま利用するようにすれば、設計期間の短縮も図ることができる。

デジタル回路においては、ゲートアレイなどからなるひとつのユニットを構成する回路ブロックも、決められた回路構成を有しており、その大きさが固定的な場合がある。そこで、入出力用回路７０に変えて、このような回路ブロックを外周部のスペース４２０に配置してもよい。

上記実施の形態は例示であり、それらの各構成要素や各処理プロセスの組合せにいろいろな変形例が可能なこと、またそうした変形例も本発明の範囲にあることは当業者に理解されるところである。

実施の形態では、半導体装置１００の外周にそって２列にはんだバンプを配置した例について説明したがこれには限定されない。例えば、はんだバンプは、半導体装置１００の四辺のうち、対辺となる二辺に沿って、それぞれ２列に配列されていてもよく、この場合には、それぞれの辺の２列に挟まれる領域に電極パッドを配置すればよい。また四辺のうちの一辺のみについて本実施の形態を用いるようにしてもよい。

また、４行８列や８行８列のマトリクス状など、任意の態様ではんだバンプが配置される場合においても、２列のはんだバンプを一組として、その間に電極パッドを配置することにより、本発明の効果を得ることができる。

さらに、半導体装置１００の構造としては、はんだバンプ２０が形成されず、ポスト４８のみによって外部と接続されるようになっていてもよい。またポスト４８とはんだバンプ２０、ポスト４８と再配線３０との間に合金層を設けることによって電気的、物理的な接続特性を良好とすることができる。

本実施の形態は、アナログ回路、デジタル回路、アナログデジタル混載回路のいずれにも適用することができる。

第１の実施の形態に係る半導体装置の平面図である。 図１の２−２線断面図である。 図３（ａ）〜（ｃ）は、第２の実施の形態に係る半導体装置の、電極パッド、はんだバンプおよび再配線の配置の一部を示す平面図である。 図４（ａ）、（ｂ）は、第３の実施の形態に係る半導体装置の一部の製造段階における平面図である。 本発明の課題を説明ためのＣＳＰ構造を有する半導体装置の電極パッドとはんだバンプの配置を示す一例である。

符号の説明

１０ 電極パッド、 ２０ はんだバンプ、 ３０ 再配線、 ４０ 半導体基板、 ６０ 機能回路、 ７０ 入出力用回路、 ８０ 配線、 １００ 半導体装置。

Claims (5)

1. 集積回路が形成された半導体基板と、
   外部回路との接続端子となる複数の外部電極であって、前記半導体基板の縁部に沿って配置された第１の外部電極群と、前記第１の外部電極群の内側に前記第１の外部電極群に隣接し、かつそれらと平行に配置された第２の外部電極群と、を含む複数の外部電極と、
   前記集積回路と外部回路間で信号を入出力するために前記半導体基板上に形成された複数の電極パッドであって、前記第１の外部電極群と前記第２の外部電極群との間に配置され、それぞれが再配線を介して前記第１の外部電極群または前記第２の外部電極群のいずれかに含まれる外部電極と接続される、複数の電極パッドと、
   を備え、
   前記集積回路は、
   前記複数の電極パッドの内側に配置された機能回路と、
   前記複数の電極パッドを前記第１の外部電極群の内側に配置したことによって前記半導体基板の前記複数の電極パッドの外側に生じたスペースに、前記複数の電極パッドと隣接するように配置され、前記複数の電極パッドと接続される入出力用回路と、
   を含むことを特徴とする半導体装置。
2. 前記複数の外部電極の最小間隔は、前記複数の電極パッドの最小間隔の略整数倍であることを特徴とする請求項１に記載の半導体装置。
3. 前記第１および第２の外部電極群は、規則的かつ等間隔に配置されたことを特徴とする請求項１に記載の半導体装置。
4. 前記電極パッドの上層に形成された絶縁膜であって、前記電極パッドの上部が開口して形成された絶縁膜をさらに含み、前記再配線は、前記絶縁膜上に形成されていることを特徴とする請求項１に記載の半導体装置。
5. 前記絶縁膜上に形成された封止樹脂層をさらに含み、
   前記再配線と前記外部電極は、前記封止樹脂層中に形成されたポストを介して接続されることを特徴とする請求項４に記載の半導体装置。

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