JP4890827B2 - 半導体装置 - Google Patents

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Description

本発明は、半導体装置に関し、特にチップサイズパッケージ(Chip Size Package、以下CSPという)構造を有する半導体装置に関する。
近年の携帯電話、PDA(Personal Digital Assistance)、等の情報端末機器の小型化に伴い、内部に使用されるLSIなどの半導体装置に対する小型化の要求が高まっている。こうした状況において、BGA(Ball Grid Array)構造と呼ばれる実装技術が着目されている。
BGA構造とは、従来のQFP(Quad Flat Package)構造のように、リードフレームにより基板と接続されるのではなく、はんだバンプあるいははんだボールと呼ばれる半導体装置の表面に設置した端子によって基板と接続される。このBGA構造によれば、半導体装置の表面全体に外部との接続端子を備えることができ、部品周辺のリードフレームが不要となるため、実装面積を大幅に削減することができる。
このようなBGA構造を利用してCSP(Chip Size Package)技術と呼ばれる、半導体チップの面積と実装面積が同程度となるパッケージ技術が開発されている。さらに、半導体チップ上に基板を介さずに直接はんだバンプを形成するWL−CSP(Wafer Level CSP)と呼ばれる技術も開発されており、半導体装置の小型化が進められている(特許文献1)。
このようなCSP技術を適用した半導体装置は、特許文献1の図1に示されるように、はんだバンプにより形成される外部接続端子が、半導体装置の表面に規則的に配置され、プリント基板と接続される場合が多い。
一方、半導体基板上には半導体集積回路が形成されており、信号の入出力を行うための電極パッドは、QFP構造の場合と同様に、半導体集積回路の外周部に配置されている場合が多い。この半導体集積回路上の外周部に形成された電極パッドは、再配線層によって規則的に配置されたはんだバンプの位置まで引き回され、電気的に接続される。
特開2003−297961号公報
このような状況の下、本発明者は、以下の課題を認識するに至った。図5は、本発明の課題を示すためのCSP構造を有する半導体装置500の電極パッドとはんだバンプの配置を示す一例である。電極パッド10は、半導体装置500の外周に沿って配置されている。また、外部引出電極となるはんだバンプ20も、半導体装置500に規則的に配置されている。再配線30は、電極パッド10の位置から外部引出電極となるはんだバンプ20の位置まで信号を引き回して、それぞれを電気的に接続している。特許文献1の図1と同様に、この半導体装置500において、はんだバンプ20は、電極パッド10よりも内側に配置されている。
ここで、電極パッド10aおよび10bと、はんだバンプ20a〜20dに着目する。電極パッド10a、10bは、2列に配置されたはんだバンプのうち、それぞれ内側のはんだバンプ20a、20bと接続されている。このような場合、再配線30a、30bは、はんだバンプ20cおよび20dの間を通すように敷設する必要がある。
その結果、再配線30a、30bの長さは、外側のはんだバンプ20cと接続されるための再配線30cの長さと比べて大きく異なってしまう。このようにして生ずる再配線長の差は、抵抗やインダクタンスとして回路特性に影響するため、好ましくない。
ここで、このような抵抗やインダクタンスを低減するために、はんだバンプ20をよりチップエッジに近接させたい場合にも、図中、dで示されるチップエッジとはんだバンプ20との距離は再配線により制約されてしまう。なぜなら、再配線と、電極パッド、はんだバンプそれぞれの間隔は、半導体装置500の半導体製造プロセスの設計ルールにより定まる所定の間隔以上とする必要があるからである。たとえば、はんだバンプ20cを、半導体装置500のチップエッジに近接しようとしても、再配線30aとはんだバンプ20c間、あるいは再配線30aと電極パッド10b間は設計ルールにより定められる一定間隔以上としなければならないため限界がある。
結果として、半導体装置500の外周部には、はんだバンプ20外側に、再配線のレイアウトにより制約される不要な間隔が生ずるため、チップサイズが増大してしまうという課題があった。
本発明はこうした課題に鑑みてなされたものであり、その目的は、再配線に起因する電気的特性のばらつきを低減し、チップサイズの増大を抑えた半導体装置の提供にある。
本発明のある態様は半導体装置に関する。この半導体装置は、集積回路が形成された半導体基板と、集積回路と外部回路間で信号を入出力するために、半導体基板上に形成された複数の電極パッドと、複数の電極パッドと再配線を介して接続され、外部回路との接続端子となる複数の外部電極と、を備える。複数の外部電極は、半導体基板の縁部に沿って配置された第1の外部電極群と、第1の外部電極群の内側に配置された第2の外部電極群と、を含む。複数の電極パッドは、第1の外部電極群と第2の外部電極群との間に配置され、再配線を介して第1の外部電極群または第2の外部電極群のいずれかに含まれる外部電極と接続されている。
「集積回路と外部回路間で信号を入出力するための電極パッド」とは、集積回路を構成する回路素子に信号を供給し、信号を引き出し、あるいは接地等するために設けられた電極パッドをいう。また、「外部電極」とは、はんだバンプ、はんだボール、あるいはポストなど、外部回路との接続端子として機能する電極をいう。
この態様によれば、第1の外部電極群と第2の外部電極群の間に複数の電極パッドを配置することにより、いずれの群に含まれる外部電極に対しても、再配線によってほぼ同等の距離で接続することができる。再配線の長さは、配線の抵抗値やインダクタンス値などに影響するため、電気的特性のばらつきが抑えられることになる。また第1の外部電極群の外側に再配線を引き回す必要がないため、再配線のレイアウトによる律則を受けずに、第1の外部電極群をより半導体基板の外縁まで近接させることができ、チップサイズの増大を抑えることができる。
集積回路は、半導体基板の最外周に配置され、複数の電極パッドと接続される入出力用回路と、半導体基板の中央付近に配置された機能回路と、を含み、複数の電極パッドは、入出力用回路と機能回路の間に配置されてもよい。
「入出力用回路」とは、各電極パッドと接続され、内部の回路素子を保護するための保護素子や、その回路構成および大きさが予め規定されている入出力バッファなどの回路をいう。入出力用回路を電極パッドの外側に生じている集積回路上のスペースに配置することにより、スペースの利用効率の向上を図ることができ、チップサイズをより小さくすることができる。
複数の外部電極の最小間隔は、複数の電極パッドの最小間隔の略整数倍であってもよい。特にこの間隔を2倍とした場合には、互いに隣接しあう第1の外部電極群の2つと、第2の外部電極群のうちの外部電極の2つの付近に、それぞれに対応する4つの電極パッドが配置されることになるため、無駄なく効率的な再配線を行うことができる。
第1および第2の外部電極群は、規則的かつ等間隔に配置されてもよい。外部電極を規則的に配置することにより、電極パッドおよび再配線の配置を簡易に決定することができる。
半導体装置は、電極パッドの上層に形成された絶縁膜であって、電極パッドの上部が開口して形成された絶縁膜をさらに含んでもよく、再配線は、この絶縁膜上に形成されていてもよい。
また、半導体装置は、絶縁膜上に形成された封止樹脂層をさらに含み、再配線と外部電極は、封止樹脂中に形成されたポストを介して接続されてもよい。
本発明の別の態様もまた、半導体装置である。この半導体装置は、集積回路が形成された半導体基板と、集積回路と外部回路間で信号を入出力するために、半導体基板上に形成された複数の電極パッドと、複数の電極パッドと再配線を介して接続され、外部回路との接続端子となる複数の外部電極と、を備える。複数の外部電極は、直線状に配置された第1列の外部電極群と、第1列の外部電極群と平行に、直線状に配置された第2列の外部電極群を含む。複数の電極パッドの一部は、第1列および第2列の外部電極群に挟まれる領域に配置され、第1列または第2列の外部電極群のいずれかの外部電極と再配線を利用して接続される。
この態様によれば、2列に平行に配置される外部電極に挟まれる領域に電極パッドを配置することにより、双方の列にほぼ同様の距離で再配線による接続を行うことができる。
複数の電極パッドは、第1列および第2列の外部電極群と平行に、直線状に配置されてもよい。複数の電極パッドを直線状に配置することにより、外部電極、電極パッドが並列に配置されることになるため、再配線による接続を簡易化することができる。
第1列の外部電極群および第2列の外部電極群、および複数の電極パッドは、規則的かつ等間隔に配置されてもよい。これらを規則的に配置することにより、再配線も規則的に敷設されることになり、再配線による接続をより簡略化することができる。
第1列または第2列の外部電極群の最小間隔は、複数の電極パッドの最小間隔の略整数倍であってもよい。
本発明のさらに別の態様もまた、半導体装置である。この半導体装置は、集積回路が形成された半導体基板と、集積回路と外部回路間で信号を入出力するために、半導体基板上に形成された複数の電極パッドと、複数の電極パッドと再配線を介して接続され、外部回路との接続端子となる複数の外部電極と、を備える。この態様において、複数の外部電極は、直線状に配置された第1列の外部電極群と、前記第1列の外部電極群と平行に、直線状に配置された第2列の外部電極群を含む。また、複数の電極パッドは、直線状に配置された第1列の電極パッド群と、前記第1列の電極パッド群と平行に、直線状に配置された第2列の電極パッド群を含む。第1列および第2列の電極パッド群は、第1列および第2列の外部電極群に挟まれる領域に配置され、第1列または第2列の外部電極群のいずれかの外部電極と再配線を利用して接続される。
この態様によれば、外部電極と電極パッドを1対1に対応付けて配置することができるため、再配線による接続を簡略化することができる。
なお、以上の構成要素の任意の組合せや本発明の構成要素や表現を、方法、装置、システムなどの間で相互に置換したものもまた、本発明の態様として有効である。
本発明に係る半導体装置により、再配線に起因する電気的特性のばらつきを低減できるようになるとともに、チップサイズの増大を抑えることができる。
(第1の実施の形態)
図1は、本発明の実施の形態に係る半導体装置100を電極パッド側からみた図である。半導体装置100は、CSP構造を有しており、外部と信号の入出力を行うための複数の電極パッド10、外部引出電極となるはんだバンプ20、再配線30が示されている。
図2は、図1の2−2線断面図である。この半導体装置100は、半導体基板40上に外部との接続電極を直接形成するWL−CSP構造を有している。半導体装置100は半導体基板40、パッシベーションのための保護膜42、電極パッド10、再配線30、ポスト48、はんだバンプ20、封止樹脂50を含む。半導体基板40の上面にはトランジスタなどの素子を含む半導体集積回路が形成されており、信号の入出力用の電極パッド10が設けられている。電極パッド10は、通常アルミニウムなどの材料によって形成される。
保護膜42は、窒化シリコン膜などであり、電極パッド10の上部が開口されて形成される。再配線30は、銅、アルミニウム、金などから形成され、電極パッド10から最終的な外部引出電極の形成位置となるはんだバンプ20の位置まで信号を引き回し、ポスト48と接続する。柱状のポスト48は金や銅などによって形成され、はんだバンプ20と再配線30を電気的に接続する。なお、保護膜42の上層にさらに酸化膜や、ポリイミドなどの樹脂膜によって絶縁層を形成し、その上部に再配線30を形成してもよい。
図1に戻る。図1において、はんだバンプ20は、半導体基板40の外周に沿って2列に配置される。また、電極パッド10は、最外周のはんだバンプの内側に、2列のはんだバンプに挟まれるようにして配置される。
再配線30は、電極パッド10を始点として、最外周のはんだバンプ20もしくは内側のはんだバンプ20のいずれかに接続されている。
本実施の形態によれば、最外周のはんだバンプと、その内側のはんだバンプのいずれに対しても、再配線によってほぼ同等の距離で電極パッド10と接続することができる。また最外周のはんだバンプの外側に、再配線30が存在せず、再配線30のレイアウトによる律則を受けずに、最外周のはんだバンプを、製造プロセスのルールが許す範囲において半導体基板40の外縁付近に配置することができるため、チップサイズの増大を抑えることができる。
(第2の実施の形態)
本実施の第2の実施の形態に係る半導体装置100は、はんだバンプ20および再配線30が規則的に配置されたことを特徴としている。図3(a)〜(c)は、本実施の形態に係る半導体装置100の、電極パッド10、はんだバンプ20および再配線30の配置の一部を示す。
図3(a)〜(c)に示される領域は、図3(d)に破線にて示される、四角形の各辺に対応した同一形状を有する4つの領域300a〜300dの一つを表している。図3(a)〜(c)において、電極パッド10およびはんだバンプ20は、いずれも等間隔に配置されている。
図3(a)、(b)では、はんだバンプ20が並列な2列の直線状に、等間隔に配置されている。電極パッド10は、2列に並んだはんだバンプに挟まれる領域に、直線状に配置されており、その間隔は、はんだバンプ20の間隔の略1/2に設定されている。
それぞれの電極パッド10は、再配線30が接続されており、2列のはんだバンプ20のうち、外側または内側のいずれかと交互に略同一の距離で接続されている。
また、図3(c)では、電極パッド10も、平行な2列の直線状に配置されている。各電極パッド10は、直近のはんだバンプ20と再配線30によって接続される。
本実施の形態によれば、再配線30を略直線状に敷設することにより配線長を短くすることができ、さらに、各端子ごとに配線長、すなわち配線の抵抗値やインダクタンスのばらつきを抑えることができる。また、直線状に配置された端点のはんだバンプ20に接続される再配線30を除いて、再配線30の敷設態様も規則的とすることができる。
また、図3(a)、(b)に示されるような配置とした場合には、電極パッド10を一の領域内で直線状に、従って、半導体装置100全体では、四角形状に配置することが可能となるため、従来の設計パターンとの整合性を高めることができる。
また、図3(c)に示されるような配置とした場合には、電極パッド10と、はんだバンプ20との距離をすべての箇所において略同一とすることができ、図3(a)、(b)に示す配置よりもさらに配線長のばらつきを低減することができる。その結果、いずれの信号をいずれの電極パッド10に対応させる場合でも、半導体装置100の回路特性が変動するのを抑制することができる。
本実施の形態において、図3(d)に破線で示される一の領域は、2行5列(または5行2列)など、別形状を一領域として分割してもよい。
(第3の実施の形態)
第3の実施の形態に係る半導体装置100では、第1、第2の実施の形態において、電極パッド10の外側に生じている半導体集積回路上のスペースをより有効に利用する方法を提供する。
図4(a)、(b)は、第3の実施の形態に係る半導体装置100の一部を示す平面図であり、それぞれパッケージ前、パッケージ後のレイアウトを示している。図4(a)に示すように、パッケージ前の半導体基板40の上面には、電極パッド10、機能回路60、入出力用回路70を含む半導体集積回路が形成されている。電極パッド10、機能回路60、入出力用回路70は、半導体集積回路内の通常の配線80によって接続されている。
機能回路60は、半導体集積回路内において信号処理を行う機能ブロックであって、設計によってその構成や、面積が変化する。
一方、入出力用回路70は、信号の入出力を行う電極パッド10と接続される回路ブロックであって、内部の回路素子を保護するためのダイオードやキャパシタなどの保護回路や、入出力バッファ回路などが含まれる。これらの保護素子や入出力バッファは、トランジスタやダイオード、キャパシタ等の素子があらかじめ決められた形状にて配置された基本ブロックから構成されており、その大きさもほぼ固定されている。
図4(b)に示すように、電極パッド10を、最外周のはんだバンプ20の内側に配置したことによって、半導体基板40の外周部には、スペース420が生じている。入出力用回路70は、このスペース420を利用して配置される。本実施の形態においては、各入出力用回路70を設計する際に、あらかじめ電極パッド10の外側に生ずるスペースを見積もっておき、このスペースに収まる形状にて設計することが望ましい。
本実施の形態によれば、入出力用回路70を電極パッド10の外側に生じている半導体集積回路上のスペース420に配置することにより、再配線によるばらつきを低減しながら、半導体装置100のチップサイズをより小さくすることができる。
また、半導体装置100の再設計により機能回路60の機能やサイズが変更となった場合に、電極パッド10、はんだバンプ20および再配線30の配置をそのまま利用するようにすれば、設計期間の短縮も図ることができる。
デジタル回路においては、ゲートアレイなどからなるひとつのユニットを構成する回路ブロックも、決められた回路構成を有しており、その大きさが固定的な場合がある。そこで、入出力用回路70に変えて、このような回路ブロックを外周部のスペース420に配置してもよい。
上記実施の形態は例示であり、それらの各構成要素や各処理プロセスの組合せにいろいろな変形例が可能なこと、またそうした変形例も本発明の範囲にあることは当業者に理解されるところである。
実施の形態では、半導体装置100の外周にそって2列にはんだバンプを配置した例について説明したがこれには限定されない。例えば、はんだバンプは、半導体装置100の四辺のうち、対辺となる二辺に沿って、それぞれ2列に配列されていてもよく、この場合には、それぞれの辺の2列に挟まれる領域に電極パッドを配置すればよい。また四辺のうちの一辺のみについて本実施の形態を用いるようにしてもよい。
また、4行8列や8行8列のマトリクス状など、任意の態様ではんだバンプが配置される場合においても、2列のはんだバンプを一組として、その間に電極パッドを配置することにより、本発明の効果を得ることができる。
さらに、半導体装置100の構造としては、はんだバンプ20が形成されず、ポスト48のみによって外部と接続されるようになっていてもよい。またポスト48とはんだバンプ20、ポスト48と再配線30との間に合金層を設けることによって電気的、物理的な接続特性を良好とすることができる。
本実施の形態は、アナログ回路、デジタル回路、アナログデジタル混載回路のいずれにも適用することができる。
第1の実施の形態に係る半導体装置の平面図である。 図1の2−2線断面図である。 図3(a)〜(c)は、第2の実施の形態に係る半導体装置の、電極パッド、はんだバンプおよび再配線の配置の一部を示す平面図である。 図4(a)、(b)は、第3の実施の形態に係る半導体装置の一部の製造段階における平面図である。 本発明の課題を説明ためのCSP構造を有する半導体装置の電極パッドとはんだバンプの配置を示す一例である。
符号の説明
10 電極パッド、 20 はんだバンプ、 30 再配線、 40 半導体基板、 60 機能回路、 70 入出力用回路、 80 配線、 100 半導体装置。

Claims (5)

  1. 集積回路が形成された半導体基板と、
    外部回路との接続端子となる複数の外部電極であって、前記半導体基板の縁部に沿って配置された第1の外部電極群と、前記第1の外部電極群の内側に前記第1の外部電極群に隣接し、かつそれらと平行に配置された第2の外部電極群と、を含複数の外部電極と、
    前記集積回路と外部回路間で信号を入出力するために前記半導体基板上に形成された複数の電極パッドであって、前記第1の外部電極群と前記第2の外部電極群との間に配置され、それぞれが再配線を介して前記第1の外部電極群または前記第2の外部電極群のいずれかに含まれる外部電極と接続される、複数の電極パッドと、
    を備え、
    前記集積回路は、
    前記複数の電極パッドの内側に配置された機能回路と、
    前記複数の電極パッドを前記第1の外部電極群の内側に配置したことによって前記半導体基板の前記複数の電極パッドの外側に生じたスペースに、前記複数の電極パッドと隣接するように配置され、前記複数の電極パッドと接続される入出力用回路と、
    を含むことを特徴とする半導体装置。
  2. 前記複数の外部電極の最小間隔は、前記複数の電極パッドの最小間隔の略整数倍であることを特徴とする請求項1に記載の半導体装置。
  3. 前記第1および第2の外部電極群は、規則的かつ等間隔に配置されたことを特徴とする請求項1に記載の半導体装置。
  4. 前記電極パッドの上層に形成された絶縁膜であって、前記電極パッドの上部が開口して形成された絶縁膜をさらに含み、前記再配線は、前記絶縁膜上に形成されていることを特徴とする請求項1に記載の半導体装置。
  5. 前記絶縁膜上に形成された封止樹脂層をさらに含み、
    前記再配線と前記外部電極は、前記封止樹脂層中に形成されたポストを介して接続されることを特徴とする請求項に記載の半導体装置。
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