JP2006128658A - 半導体装置 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 99
- 239000000758 substrate Substances 0.000 claims description 31
- 239000011347 resin Substances 0.000 claims description 6
- 229920005989 resin Polymers 0.000 claims description 6
- 238000007789 sealing Methods 0.000 claims description 5
- 229910000679 solder Inorganic materials 0.000 abstract description 63
- 239000006185 dispersion Substances 0.000 abstract 1
- 238000000034 method Methods 0.000 description 5
- 239000000872 buffer Substances 0.000 description 3
- 239000000470 constituent Substances 0.000 description 3
- 238000005516 engineering process Methods 0.000 description 3
- 238000004519 manufacturing process Methods 0.000 description 3
- 230000002093 peripheral effect Effects 0.000 description 3
- 230000001681 protective effect Effects 0.000 description 3
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 2
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 2
- 229910052782 aluminium Inorganic materials 0.000 description 2
- 239000003990 capacitor Substances 0.000 description 2
- 229910052802 copper Inorganic materials 0.000 description 2
- 239000010949 copper Substances 0.000 description 2
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 2
- 229910052737 gold Inorganic materials 0.000 description 2
- 239000010931 gold Substances 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 238000002161 passivation Methods 0.000 description 2
- 239000004642 Polyimide Substances 0.000 description 1
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- 229910045601 alloy Inorganic materials 0.000 description 1
- 239000000956 alloy Substances 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000000605 extraction Methods 0.000 description 1
- 230000014509 gene expression Effects 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 239000011159 matrix material Substances 0.000 description 1
- 229920001721 polyimide Polymers 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
- 239000002699 waste material Substances 0.000 description 1
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-
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
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- H01L2924/301—Electrical effects
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Abstract
【解決手段】半導体装置100は、CSP構造を有しており、半導体集積回路上に外部と信号の入出力を行うために設けられた複数の電極パッド10、外部引出電極となるはんだバンプ20、および再配線30を含む。はんだバンプ20は、半導体装置100の外周に沿って2列に配置される。また、電極パッド10は、最外周のはんだバンプの内側に、2列のはんだバンプに挟まれるようにして配置される。再配線30は、電極パッド10を始点として、最外周のはんだバンプ20もしくは内側のはんだバンプ20のいずれかに接続されている。
【選択図】図1
Description
BGA構造とは、従来のQFP(Quad Flat Package)構造のように、リードフレームにより基板と接続されるのではなく、はんだバンプあるいははんだボールと呼ばれる半導体装置の表面に設置した端子によって基板と接続される。このBGA構造によれば、半導体装置の表面全体に外部との接続端子を備えることができ、部品周辺のリードフレームが不要となるため、実装面積を大幅に削減することができる。
一方、半導体基板上には半導体集積回路が形成されており、信号の入出力を行うための電極パッドは、QFP構造の場合と同様に、半導体集積回路の外周部に配置されている場合が多い。この半導体集積回路上の外周部に形成された電極パッドは、再配線層によって規則的に配置されたはんだバンプの位置まで引き回され、電気的に接続される。
その結果、再配線30a、30bの長さは、外側のはんだバンプ20cと接続されるための再配線30cの長さと比べて大きく異なってしまう。このようにして生ずる再配線長の差は、抵抗やインダクタンスとして回路特性に影響するため、好ましくない。
結果として、半導体装置500の外周部には、はんだバンプ20外側に、再配線のレイアウトにより制約される不要な間隔が生ずるため、チップサイズが増大してしまうという課題があった。
この態様によれば、第1の外部電極群と第2の外部電極群の間に複数の電極パッドを配置することにより、いずれの群に含まれる外部電極に対しても、再配線によってほぼ同等の距離で接続することができる。再配線の長さは、配線の抵抗値やインダクタンス値などに影響するため、電気的特性のばらつきが抑えられることになる。また第1の外部電極群の外側に再配線を引き回す必要がないため、再配線のレイアウトによる律則を受けずに、第1の外部電極群をより半導体基板の外縁まで近接させることができ、チップサイズの増大を抑えることができる。
また、半導体装置は、絶縁膜上に形成された封止樹脂層をさらに含み、再配線と外部電極は、封止樹脂中に形成されたポストを介して接続されてもよい。
図1は、本発明の実施の形態に係る半導体装置100を電極パッド側からみた図である。半導体装置100は、CSP構造を有しており、外部と信号の入出力を行うための複数の電極パッド10、外部引出電極となるはんだバンプ20、再配線30が示されている。
再配線30は、電極パッド10を始点として、最外周のはんだバンプ20もしくは内側のはんだバンプ20のいずれかに接続されている。
本実施の第2の実施の形態に係る半導体装置100は、はんだバンプ20および再配線30が規則的に配置されたことを特徴としている。図3(a)〜(c)は、本実施の形態に係る半導体装置100の、電極パッド10、はんだバンプ20および再配線30の配置の一部を示す。
それぞれの電極パッド10は、再配線30が接続されており、2列のはんだバンプ20のうち、外側または内側のいずれかと交互に略同一の距離で接続されている。
第3の実施の形態に係る半導体装置100では、第1、第2の実施の形態において、電極パッド10の外側に生じている半導体集積回路上のスペースをより有効に利用する方法を提供する。
一方、入出力用回路70は、信号の入出力を行う電極パッド10と接続される回路ブロックであって、内部の回路素子を保護するためのダイオードやキャパシタなどの保護回路や、入出力バッファ回路などが含まれる。これらの保護素子や入出力バッファは、トランジスタやダイオード、キャパシタ等の素子があらかじめ決められた形状にて配置された基本ブロックから構成されており、その大きさもほぼ固定されている。
また、半導体装置100の再設計により機能回路60の機能やサイズが変更となった場合に、電極パッド10、はんだバンプ20および再配線30の配置をそのまま利用するようにすれば、設計期間の短縮も図ることができる。
Claims (9)
- 集積回路が形成された半導体基板と、
前記集積回路と外部回路間で信号を入出力するために、前記半導体基板上に形成された複数の電極パッドと、
前記複数の電極パッドと再配線を介して接続され、前記外部回路との接続端子となる複数の外部電極と、を備え、
前記複数の外部電極は、前記半導体基板の縁部に沿って配置された第1の外部電極群と、前記第1の外部電極群の内側に配置された第2の外部電極群と、を含み、
前記複数の電極パッドは、前記第1の外部電極群と前記第2の外部電極群との間に配置され、前記再配線を介して前記第1の外部電極群または前記第2の外部電極群のいずれかに含まれる外部電極と接続されていることを特徴とする半導体装置。 - 前記集積回路は、
前記半導体基板の最外周に配置され、前記複数の電極パッドと接続される入出力用回路と、
前記半導体基板の中央付近に配置された機能回路と、を含み、
前記複数の電極パッドは、前記入出力用回路と前記機能回路の間に配置されたことを特徴とする請求項1に記載の半導体装置。 - 前記複数の外部電極の最小間隔は、前記複数の電極パッドの最小間隔の略整数倍であることを特徴とする請求項1に記載の半導体装置。
- 前記第1および第2の外部電極群は、規則的かつ等間隔に配置されたことを特徴とする請求項1に記載の半導体装置。
- 前記電極パッドの上層に形成された絶縁膜であって、前記電極パッドの上部が開口して形成された絶縁膜をさらに含み、前記再配線は、前記絶縁膜上に形成されていることを特徴とする請求項1に記載の半導体装置。
- 前記絶縁膜上に形成された封止樹脂層をさらに含み、
前記再配線と前記外部電極は、前記封止樹脂層中に形成されたポストを介して接続されることを特徴とする請求項5に記載の半導体装置。 - 集積回路が形成された半導体基板と、
前記集積回路と外部回路間で信号を入出力するために、前記半導体基板上に形成された複数の電極パッドと、
前記複数の電極パッドと再配線を介して接続され、前記外部回路との接続端子となる複数の外部電極と、を備え、
前記複数の外部電極は、直線状に配置された第1列の外部電極群と、前記第1列の外部電極群と平行に、直線状に配置された第2列の外部電極群を含み、
前記複数の電極パッドの一部は、前記第1列および第2列の外部電極群に挟まれる領域に配置され、第1列または第2列の外部電極群のいずれかの外部電極と再配線を利用して接続されることを特徴とする半導体装置。 - 前記第1列または第2列の外部電極群の最小間隔は、前記複数の電極パッドの最小間隔の略整数倍であることを特徴とする請求項7に記載の半導体装置。
- 集積回路が形成された半導体基板と、
前記集積回路と外部回路間で信号を入出力するために、前記半導体基板上に形成された複数の電極パッドと、
前記複数の電極パッドと再配線を介して接続され、前記外部回路との接続端子となる複数の外部電極と、を備え、
前記複数の外部電極は、直線状に配置された第1列の外部電極群と、前記第1列の外部電極群と平行に、直線状に配置された第2列の外部電極群を含み、
前記複数の電極パッドは、直線状に配置された第1列の電極パッド群と、前記第1列の電極パッド群と平行に、直線状に配置された第2列の電極パッド群を含み、
前記第1列および第2列の電極パッド群は、前記第1列および第2列の外部電極群に挟まれる領域に配置され、第1列または第2列の外部電極群のいずれかの外部電極と再配線を利用して接続されることを特徴とする半導体装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2005282991A JP4890827B2 (ja) | 2004-09-29 | 2005-09-28 | 半導体装置 |
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2004283167 | 2004-09-29 | ||
JP2004283167 | 2004-09-29 | ||
JP2005282991A JP4890827B2 (ja) | 2004-09-29 | 2005-09-28 | 半導体装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2006128658A true JP2006128658A (ja) | 2006-05-18 |
JP4890827B2 JP4890827B2 (ja) | 2012-03-07 |
Family
ID=36722950
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2005282991A Active JP4890827B2 (ja) | 2004-09-29 | 2005-09-28 | 半導体装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP4890827B2 (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2009152421A (ja) * | 2007-12-21 | 2009-07-09 | Oki Semiconductor Co Ltd | 半導体素子、半導体装置、及びその製造方法 |
KR101060214B1 (ko) * | 2007-08-28 | 2011-08-29 | 후지쯔 가부시끼가이샤 | 프린트 배선 기판 및 전자 장치 제조 방법 |
US9589946B2 (en) | 2015-04-28 | 2017-03-07 | Kabushiki Kaisha Toshiba | Chip with a bump connected to a plurality of wirings |
Citations (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH04159752A (ja) * | 1990-10-23 | 1992-06-02 | Nec Corp | 半導体集積回路及びその装置 |
JPH1154552A (ja) * | 1997-07-30 | 1999-02-26 | Hitachi Cable Ltd | 半導体装置、半導体装置用tabテープ及びその製造方法、並びに半導体装置の製造方法 |
JPH11260962A (ja) * | 1998-03-12 | 1999-09-24 | Hitachi Ltd | ボールグリッドアレイ型半導体装置 |
JP2000124354A (ja) * | 1998-10-21 | 2000-04-28 | Matsushita Electric Ind Co Ltd | チップサイズパッケージ及びその製造方法 |
WO2002063681A1 (en) * | 2001-02-08 | 2002-08-15 | Hitachi, Ltd. | Semiconductor integrated circuit device and its manufacturing method |
JP2002231854A (ja) * | 2001-02-01 | 2002-08-16 | Casio Comput Co Ltd | 半導体装置およびその製造方法 |
-
2005
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Patent Citations (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH04159752A (ja) * | 1990-10-23 | 1992-06-02 | Nec Corp | 半導体集積回路及びその装置 |
JPH1154552A (ja) * | 1997-07-30 | 1999-02-26 | Hitachi Cable Ltd | 半導体装置、半導体装置用tabテープ及びその製造方法、並びに半導体装置の製造方法 |
JPH11260962A (ja) * | 1998-03-12 | 1999-09-24 | Hitachi Ltd | ボールグリッドアレイ型半導体装置 |
JP2000124354A (ja) * | 1998-10-21 | 2000-04-28 | Matsushita Electric Ind Co Ltd | チップサイズパッケージ及びその製造方法 |
JP2002231854A (ja) * | 2001-02-01 | 2002-08-16 | Casio Comput Co Ltd | 半導体装置およびその製造方法 |
WO2002063681A1 (en) * | 2001-02-08 | 2002-08-15 | Hitachi, Ltd. | Semiconductor integrated circuit device and its manufacturing method |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR101060214B1 (ko) * | 2007-08-28 | 2011-08-29 | 후지쯔 가부시끼가이샤 | 프린트 배선 기판 및 전자 장치 제조 방법 |
JP2009152421A (ja) * | 2007-12-21 | 2009-07-09 | Oki Semiconductor Co Ltd | 半導体素子、半導体装置、及びその製造方法 |
US9589946B2 (en) | 2015-04-28 | 2017-03-07 | Kabushiki Kaisha Toshiba | Chip with a bump connected to a plurality of wirings |
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A621 | Written request for application examination |
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