JP2009152421A - 半導体素子、半導体装置、及びその製造方法 - Google Patents

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Abstract

【課題】同じ機能を有する半導体素子において実装形態が異なる場合であっても、より簡便にそれらに適用可能な半導体素子及びその製造方法を提供。
【解決手段】半導体素子１０００は、内部回路１４２、内部回路と電気的に接続された電極１４４、及び内部回路を覆い、電極を露出して設けられた第１の絶縁層１４０が設けられた第１の半導体素子部分１００と、電極と電気的に接続されるとともに第１の絶縁層上に形成され、第１のパッド２１１及び第２のパッド２１３を有する配線層２１０、及び第１のパッドと第２のパッドのいずれか一方を覆い、他方を露出させる第２の絶縁層２２０が設けられた第２の半導体素子部分２００と、を有する。
【選択図】図１

Description

本発明は、半導体素子及びその製造方法に関し、特に、種々の異なる実装形態に適用可能となる半導体素子及びその製造方法に関するものである。
一般に、半導体素子を実装する場合においては、半導体素子を搭載する対象の基板に対して、フェイスダウンすなわち電極が形成された面を対向させて搭載する場合と、電極が形成された面を対向させずに搭載する場合とがある。
前者の場合では、半導体素子の電極にバンプを形成し、搭載する対象の基板の電極に直接接続するフリップチップ実装や、半導体素子の電極と電気的に接続されるポストを形成し、半導体素子の素子形成面を覆うとともにポストを露出させる封止樹脂を形成し、ポスト上に半田ボール等を形成して、搭載する対象の基板の電極に接続するＣＳＰなどの実装形態が挙げられる。
また、後者の場合、電極が形成された面の反対側の面がリードフレームに対向するようにリードフレームに搭載し、半導体素子の電極とリードフレームのリード端子とをワイヤボンディングを用いて電気的に接続させ、全体を樹脂封止するリードフレームパッケージや、電極が形成された面の反対側の面が搭載する対象の基板に対向するように搭載する対象の基板に搭載し、半導体素子の電極と基板の電極とをワイヤボンディングや配線層を形成することによって電気的に接続するＣＯＢなどの実装形態が挙げられる。
さらに、インターポーザ上に半導体素子を搭載し、インターポーザの搭載面に配列されるハンダボール等と半導体素子の電極とを電気的に接続するＢＧＡなどでは、半導体素子はいずれの場合であっても適用されている。また、リードフレームパッケージにおいても半導体素子をフリップチップ接続によってリード端子に接続するものなどもある。
このように多種多様の実装形態があるが、これらは半導体素子の機能、目的等に応じて適宜実装形態が選択され、また、搭載する対象の基板の電極の数や位置等に応じて適宜端子の位置等が設計される。
また、特許文献１には、ＷＬＣＳＰにおいてパッドの位置を一度設計したあとであっても、要求に応じてパッド位置の変更を簡便に行うことを可能とする技術が開示されている。
特開２００３−１７４１１８号公報
温度、時間などを計測する回路や、速度、加速度、圧力などのセンサ等を有する半導体素子は様々な用途に用いられるものであって、同じ機能を有する半導体素子であっても様々な実装形態に適用させる必要がある。
しかしながら、上述した従来の技術においては、半導体素子は、実装されるべき一つの形態に応じて設計がなされることが一般的であり、他の実装形態に対応するには再度設計しなおす必要があるなど、時間やコストを増大させる結果となっていた。
また、上述の特許文献１では、一つの実装形態についてパッド位置を変更するものであって、他の実装形態に応じるべくして行われているものではない。
本発明は、上記課題に鑑みてなされたものであり、同じ機能を有する半導体素子において実装形態が異なる場合であっても、より簡便にそれらに適用可能な半導体素子及びその製造方法を提供するものである。
本発明は、上記課題を解決する半導体素子を提供する。すなわち本発明の半導体素子は、内部回路、内部回路と電気的に接続された電極、及び内部回路を覆い、電極を露出して設けられた第１の絶縁層が設けられた第１の半導体素子部分と、電極と電気的に接続されるとともに第１の絶縁層上に形成され、第１のパッド及び第２のパッドを有する配線層、及び第１のパッドと第２のパッドのいずれか一方を覆い、他方を露出させる第２の絶縁層が設けられた第２の半導体素子部分と、を有することを特徴としている。
これにより、本発明は、実装形態が異なる場合であっても、より簡便にそれら異なる実装形態に適用することができる。
以下に、図１乃至図８を参照して本発明による半導体素子及びその製造方法の実施例について説明する。
図１は実施例１の半導体素子の概略を示す部分断面図である。図２は実施例１の半導体素子の概略を示す上面図である。なお、図１の断面図は図２のＡ−Ａ´での断面図に対応している。
図１に示す本実施例の半導体素子１０００は、第１の半導体素子部分１００と、第２の半導体素子部分２００とにより構成される。
第１の半導体素子部分１００は、半導体層１１０、第１の層間絶縁膜１２０、第２の層間絶縁膜１３０、第３の層間絶縁膜１４０からなる。
半導体層１１０は、シリコンやＧａＡｓ等の化合物半導体を用いた半導体材料からなる層である。半導体層１１０には、トランジスタや抵抗、キャパシタなどが形成されている。本実施例ではシリコン基板が用いられ、シリコン基板上にトランジスタや抵抗、キャパシタなどが形成される。
第１の層間絶縁膜１２０は、シリコン酸化膜や、ポリイミド、Ｌｏｗ−ｋ絶縁膜などの材料からなる層である。第１の層間絶縁膜１２０は半導体層１１０上に形成され、半導体層１１０に形成されたトランジスタや抵抗、キャパシタなどを覆って形成されている。第１の層間絶縁膜１２０には第１のコンタクトホール１２１が形成され、第１のコンタクトホール１２１内にはトランジスタや抵抗、キャパシタなどと電気的に接続される第１のコンタクト電極１２２が形成されている。なお、本実施例では、第１の層間絶縁膜１２０の材料としてシリコン酸化膜を用い、その膜厚は２８０ｎｍ乃至３５０ｎｍの厚さで形成される。また、第１のコンタクトホール１２１の径は０．３０μｍ乃至０．４０μｍの寸法に設定される。
第２の層間絶縁膜１３０は、第１の層間絶縁膜１２０上に形成され、第１の層間絶縁膜１２０上に形成された第１の内部配線１３１を覆って形成されている。第１の内部配線１３１は、半導体層１１０上に形成されるトランジスタや抵抗、キャパシタに第１のコンタクト電極１２２などを介して接続される。第２の層間絶縁膜１３０には第１の内部配線１３１又は第１のコンタクト電極１２２に接続される位置に第２のコンタクトホール１３２が形成され、第２のコンタクトホール１３２内には第１の内部配線１３１又はコンタクト電極１２２と接続される第２のコンタクト電極１３３が形成されている。なお、本実施例での第２の層間絶縁膜１３０は第１の層間絶縁膜１２０と同様の材料、膜厚にて形成される。また、第２のコンタクトホール１３２も第１のコンタクトホール１２１と同様の径にて形成される。
第３の層間絶縁膜１４０は、第１の層間絶縁膜１２０及び第２の層間絶縁膜１３０と同様の材料からなる。第３の層間絶縁膜１４０は、第２の層間絶縁膜１３０上に形成され、第２の層間絶縁膜１３０上に形成された第２の内部配線１４１を覆って形成されている。第２の内部配線１４１は、第２のコンタクト電極１３３と電気的に接続される。このとき、半導体層１１０に形成されるトランジスタ等、第１のコンタクト電極１２２、第１の内部配線１３１、第２のコンタクト電極１３３、及び第２の内部配線１４１によって内部回路１４２が構成される。第３の層間絶縁膜１４０には第３のコンタクトホール１４３及び第３のコンタクト電極１４４が形成され、第３のコンタクト電極１４４は内部回路１４２と電気的に接続されている。本実施例での第３の層間絶縁膜１４０は、第１の層間絶縁膜１２０及び第２の層間絶縁膜１３０と同様の材料により形成され、その膜厚は３８０ｎｍ乃至４５０ｎｍの厚さで形成される。また、第３のコンタクトホール１４３は、第１のコンタクトホール１２１及び第２のコンタクトホール１３２と同様の径にて形成される。
なお、第３のコンタクト電極１４４は、外部装置と接続するパッド（後述）に接続されるものであり、第３の層間絶縁膜１４０上を介して内部回路１４２に接続されるものではない。言い換えれば、内部回路１４２は、最上層の内部配線を用いずに内部回路を構成している。また、内部回路１４２は、入出力回路などの特定の機能を有する回路であっても良く、演算回路やメモリなどを有するシステムを構成する回路であっても良い。第３のコンタクト電極１４４は外部装置と接続する端子に接続されるものであれば、第２のコンタクト電極１３３と接続されていても良く、第２の内部配線１４１と接続されていても良い。
なお、本実施例では内部回路１４２は２層の配線層から構成されているとして説明したが、３層以上の配線層から形成されていても良い。この場合、内部回路は最上層の内部配線を用いずに構成されることによって、本発明を適用することが可能となる。
第２の半導体素子部分２００は、配線層２１０及び絶縁層２２０からなる。
配線層２１０は、第１の半導体素子部分１００の第３の層間絶縁膜１４０上に形成される。配線層２１０は第３のコンタクト電極１４４上に形成される第１のパッド２１１と、第１のパッド２１１に接続される接続部２１２と、接続部２１２に接続される第２のパッド２１３とにより構成される。配線層２１０はアルミニウム、銅、またはそれらの合金から適宜選択され、本実施例では、アルミニウムと銅の合金を材料として用いており、その膜厚は８００ｎｍである。
絶縁層２２０は、ポリイミドなどの絶縁性材料により形成される。絶縁層２２０は、第３の層間絶縁膜１４０上に形成され、配線層２１０の第１のパッド２１１か第２のパッド２１３かのいずれか一方を露出させて配線層２１０を覆って形成される。図１では第１のパッド２１１を露出し、接続部２１２及び第２のパッド２１３を覆う形状について示している。このように、絶縁層２２０は第１のパッド２１１又は第２のパッド２１３のいずれか一方のみを露出させて他方は絶縁層２２０に覆われるため、意図しないパッドへの接続を防ぐことができ、また、金属屑等による無用な短絡などを防ぐことができる。
図２は、実施例１の半導体素子１０００の概略を示す上面図である。なお、図２では、配線層２１０の絶縁層２２０に覆われた部分及び内部回路１４２については破線を用いて記載している。図２に示すように、第１のパッド２１１はワイヤボンディングによる実装形態のときに用いられるパッドであり、半導体素子の外周に沿って第３の層間絶縁膜１４０上に形成される。また、第２のパッド２１３はＣＳＰによる実装形態のときに用いられるパッドであり、第１のパッド２１１より内側に位置している。ＣＳＰによる実装形態では、後述するようにポストを形成するが、ポストを形成する場合においては、ワイヤボンディングに用いられるパッドの間隔よりも大きいポスト形成領域を形成する必要があり、ワイヤボンディングに用いるパッドをそのままＣＳＰによる実装形態に用いることができないため、上述のように配線層２１０は第１のパッド２１１と第２のパッド２１３との二つのパッドを有している。第１のパッド２１１は上面からみた形状において、９０μｍから１００μｍの正方形となっており、第２のパッド２１３は上面からみた形状において、第１のパッド２１１よりも２５μm程度小さい正方形、すなわち６５μｍから７５μｍの正方形となっている。また、絶縁層２２０から露出する第１のパッド２１１及び第２のパッド２１３の形状は、第１のパッド２１１では８０μｍから９０μｍ、第２のパッド２１３では５５μｍから６５μｍとなっており、フォトリソグラフィーの合わせずれを考慮して第１のパッド２１１及び第２のパッド２１３の中央部分が露出する形状として設計されることが好ましい。
また、図２では、第２のパッド２１３は内部回路１４２上に位置している。これは、前述のように内部回路１４２を内部配線の最上層である配線層２１０より下の配線層によって構成したことによって、最上層の配線層である配線層２１０によって内部回路１４２上に第２のパッド２１３を配置することが可能になったものである。このように、内部回路１４２を内部配線の最上層である配線層２１０より下の配線層によって構成したことによって、内部回路の配線を考慮したうえでパッドを配置する必要がなく、より簡便に任意の位置にパッドを配置することが可能となる。なお、図２では対向する２辺に沿って第１のパッド２１１を配列した例を記載しているが、全ての辺に沿って第１のパッド２１１を配列させてもよい。これは、汎用製品などの場合に用いられるものであって、用途やデジタル入出力、アナログ入出力などの仕様によって適宜使用するパッド及びパッド数を選択できるように設計された場合であり、このような場合であっても適用することができる。また、全ての配線層２１０について第１のパッド２１１、接続部２１２、及び第２のパッド２１３を形成したものとする必要はなく、単一のパッドのみから構成されるものと交互に配列させてもよい。さらに、第１のパッド２１１は辺の近傍に千鳥状に配列させてもよい。
図３は、図１の半導体素子１０００を実装した場合の概略を示す図である。図３には半導体素子１０００と半導体素子１０００が搭載される搭載基板３００と、ボンディングワイヤ４００とが開示されている。
半導体素子１０００は、第１の半導体素子部分１００と第２の半導体素子部分２００とを有し、図１に示す半導体素子１０００と同等のものであり、説明の便宜上簡略化したものを記載している。
搭載基板３００は、半導体素子１０００が搭載される対象となる基板であり、半導体素子１０００の第１のパッド２１１と電気的に接続される電極３１０を有している。搭載基板３００としては、例えばＢＧＡにおけるインターポーザやリードフレームパッケージにおけるダイパッド、ＣＯＢにおけるボードなどが挙げられる。また、電極３１０はリードフレームパッケージにおいてはリード端子に対応する。
ボンディングワイヤ４００は、半導体素子１０００の第１のパッド２１１と搭載基板３００の電極３１０とを電気的に接続するものであり、通常のボンダーなどによって形成される。なお、リードフレームパッケージなどのようにダイパッドとリード端子が離間しているような実装形態でない場合には、ボンディングワイヤ４００に代えて配線層を形成することによって第１のパッド２１１と電極３１０とを接続することもできる。
図４は、半導体素子１０００の概略を示す断面図であって、図１に記載の半導体素子１０００とは、絶縁層２２０から露出するパッドが異なっている。図５は、図４に示す半導体素子１０００の概略を示す上面図である。なお、図４の断面図は図５のＡ−Ａ´での断面に対応している。
図４に示す半導体素子１０００の絶縁層２２０は、第２のパッド２１３を露出して形成されている。その他の部分においては、図１に示す半導体素子１０００と同様であるのでその詳細な説明を省略する。なお、図４に示す半導体素子１０００は、ＣＳＰによる実装形態の場合に選択される半導体素子１０００の形状である。
図５は、図４に示す半導体素子１０００の概略を示す上面図である。図２と同様に、絶縁層２２０によって覆われる部分及び内部回路１４２は破線によって記載している。第１のパッド２１１及び第２のパッド２１３の位置等については上述の図２の説明と同様であるので詳細な説明は省略する。
図６は、図４に示す半導体素子１０００を用いてＣＳＰによる実装形態によりパッケージした半導体装置２０００の概略を示す断面図である。図７は半導体装置２０００の概略を示す上面図である。なお、図６の断面図は図７のＡ−Ａ´に対応している。
図６に示す半導体装置２０００は、第１の半導体素子部分１００と第２の半導体素子部分２００とからなる半導体素子１０００と、半導体装置部分５００と、外部接続端子６００とにより構成される。
第１の半導体素子部分１００は、図１に記載の半導体素子１０００における第１の半導体素子部分１００と同様であるため、ここではその詳細な説明を省略する。また、第２の半導体素子部分２００は、図４に記載の半導体素子１０００における第２の半導体素子部分２００と同様であるため、ここではその詳細な説明を省略する。
半導体装置部分５００は、再配線層５１０、ポスト５２０、及び封止層５３０により構成される。
再配線層５１０は、銅又は銅合金により形成される。再配線層５１０は、パッド接続領域５１１と、パッド接続領域５１１に接続される接続領域５１２と、接続領域５１２に接続されるポスト形成領域５１３とにより構成される。再配線層５１０は絶縁層２２０上に形成され、一端側であるパッド接続領域５１１が第２のパッド２１３と接続される。他端側であるポスト形成領域５１３は、ポスト５２０の形成される位置まで延在する。ポスト形成領域５１３は、ポスト５２０の径よりも面積の大きい円又は多角形の形状となっている。本実施例では、ポスト形成領域５１３は八角形の形状となっている。なお、ポスト５２０が円筒形である場合には、ポスト形成領域５１１の多角形の形状は八角形以上の多角形とすることによって、上面から見た場合においてポスト５２０の面積に近付くため、少ない面積でポスト５２０を形成することが可能となる。再配線層５１０を有することによって、半導体素子１０００の配線層２１０と半導体装置２０００の再配線層５１０とを用いて、第２のパッド２１３及びポスト５２０の位置を任意に設定することができる。すなわち、第１のパッド２１１の位置に対してポスト形成領域５１３の位置を接続部２１２と接続領域５１２とを用いて任意に設定することが可能となる。この場合、配線層２１０の抵抗値よりも再配線層５１０の抵抗値の方が低いため、リセット信号やデータ信号を入出力する端子においては、１又は０の値を読み取ることができればよいことから、接続部２１２の距離よりも接続領域５１２の距離が小さくなる、すなわち抵抗値が大きくなってしまう設定も選択することが可能となり、電源端子や接地端子のように一定の電位が必要となる端子においては、電圧の降下は好ましくないことから、接続部２１２の距離よりも接続領域５１２の距離を大きくすることによって抵抗値を小さくする設定に制限することが可能となる。このようにして、端子の機能に応じて接続部２１２の長さと接続領域５１２の長さとによって第１のパッド２１１から端子までの抵抗値を調整することが可能となる。
ポスト５２０は、銅又は銅合金により形成される。ポスト５２０は、再配線層５１０のポスト形成領域５１１上に形成され、円筒形状に形成されている。
封止層５３０は、ポリイミドなどの樹脂により形成される。封止層５３０は、絶縁層２２０上及び再配線層５１０上に形成され、ポスト５２０の上面を露出して形成される。
外部接続端子６００は、ポスト上に形成され、半田ボールなどの材料により形成される。
図７は、図６に示す半導体装置２０００の概略を示す上面図である。図７では、封止層５３０及び外部接続端子６００に覆われた部分は破線を用いて記載している。図７に示すように、外部接続端子６００は所定の間隔をおいてマトリクス状に配列されている。また、図７には仮想線Ｂ−Ｂ´及びＣ−Ｃ´が記載されている。これは、半導体素子１０００の第１のパッド２１１、第２のパッド２１３及び半導体装置２０００のパッド接続領域５１１とポスト形成領域５１３（外部接続端子６００）との位置関係を説明するために記載したものである。Ｂ−Ｂ´及びＣ−Ｃ´は、半導体装置２０００の最外周に形成されたポスト形成領域５１３の端部を結んで引いた仮想線であり、Ｂ−Ｂ´では、Ｂ−Ｂ´に最も近い半導体装置２０００の端辺に沿って設けられる第１のパッド２１１、第２のパッド２１３及びパッド接続領域５１１がＢ−Ｂ´上あるいはＢ−Ｂ´よりも半導体装置の内側に配置される。このように半導体素子１０００の第１のパッド２１１及び第２のパッド２１３、半導体装置２０００のパッド接続領域５１１を、形成されるポスト形成領域５１３より内側になるよう設計することによって、ポスト形成領域５１３を可能な限り半導体装置２０００の端辺側へ配置することが可能となり、半導体装置２０００の面積縮小、ピン数増加に寄与することが可能となる。また、Ｃ−Ｃ´においては、第１のパッド２１１、第２のパッド２１３及びパッド接続領域５１１がＣ−Ｃ´よりも内側に配置されている。この場合においては、Ｂ−Ｂ´よりもより面積縮小、ピン数増加に寄与することができる。また、半導体素子１０００の四辺すべてにおいて、このような構成とする必要はなく、少なくとも１辺についてはかかる配置としないことがプロービングなどの検査工程を行ううえで好ましい。検査工程では半導体素子に形成されたパッドが出来る限り外周に配置されることが望ましいためである。このような構成とすれば検査工程を容易に行えるとともに、面積縮小の効果を有する半導体素子及び半導体装置とすることができる。
図８は、図６に示す半導体装置２０００を実装した場合の概略を示す図である。図８には半導体装置２０００と半導体装置２０００が搭載される搭載基板７００とが開示されている。半導体装置２０００は、半導体素子１０００と半導体装置部分５００とを有し、図６に記載される半導体装置２０００と同等のものであって、説明の便宜上記載を簡略化したものである。図８に示すように、半導体装置２０００はフェイスダウンで搭載基板７００に接続される。このとき外部接続端子６００は搭載基板の電極７１０に応じて形状を変形させつつ接続される。
以上のように、実施例１の半導体素子によれば、実装形態に応じて露出させるパッドを変更することによって、ワイヤボンディングによる実装形態やＣＳＰなどのフェイスダウンにて行う実装形態などの種々の実装形態に対応することが可能な半導体素子及び半導体装置を得ることができる。
次に、図９乃至図１６を用いて本発明の実施例１にかかる半導体素子１０００の製造方法について説明する。
図９に示すように、半導体層３１００にトランジスタや抵抗、キャパシタなどを形成する。半導体層３１００はシリコン基板、ＳＯＩ基板、化合物半導体基板などのウェハから適宜選択されたウェハを用いて、従来公知の手段によってトランジスタや抵抗、キャパシタなどを形成する。
次に、図１０に示すように、半導体層３１００上に第１の層間絶縁膜３２００を形成し、第１のコンタクトホール３２１０を開孔して、第１のコンタクト電極３２２０を形成する。第１の層間絶縁膜３２００は半導体層３１００に形成されたトランジスタや抵抗、キャパシタなどを覆って形成される。第１の層間絶縁膜３２００は、シリコン酸化膜や、ポリイミド、Ｌｏｗ−ｋ絶縁膜などをＣＶＤ法や塗布法などを用いて形成する。第１の層間絶縁膜３２００が形成された後に所定の位置にフォトリソグラフィーなどの方法を用いて第１のコンタクトホール３２１０を開孔する。開孔された第１のコンタクトホール３２１０内に第１のコンタクト電極３２２０を形成する。第１のコンタクト電極３２２０は、アルミニウムや銅、タングステンなどの金属やそれらの合金をＣＶＤ法やスパッタ法などを用いて形成する。
次に、図１１に示すように、第１の層間絶縁膜３２００上に第２の層間絶縁膜３３００、第１の内部配線３３１０、第２のコンタクトホール３３２０、及び第２のコンタクト電極３３３０を形成する。第１の内部配線３３１０は、第１のコンタクト電極３３２０にて挙げられた導電性材料の中から選択された材料を用いて、第１の層間絶縁膜３２００上に形成される。第２の層間絶縁膜３３００は、第１の層間絶縁膜３２００にて挙げられた絶縁性材料の中から選択された材料を用いて、第１の層間絶縁膜３２００上及び第１の内部配線３３１０上に形成される。第２の層間絶縁膜３３００が形成された後に所定の位置にフォトリソグラフィーなどの方法を用いて第２のコンタクトホール３３２０を開孔する。開孔された第２のコンタクトホール３３２０内に第１のコンタクト電極３２２０と同様にして第２のコンタクト電極３３３０が形成される。
次に、図１２に示すように、第３の層間絶縁膜３４００、第２の内部配線３４１０、第３のコンタクトホール３４２０、及び第３のコンタクト電極３４３０を形成する。第２の内部配線３４１０は、第１のコンタクト電極３３２０にて挙げられた導電性材料の中から選択された材料を用いて、第２の層間絶縁膜３３００上に形成される。第３の層間絶縁膜３４００は、第２の層間絶縁膜３３００上及び第２の内部配線３４１０上に形成される。第３の層間絶縁膜３４００が形成された後に所定の位置にフォトリソグラフィーなどの方法を用いて第３のコンタクトホール３４２０を開孔する。開孔された第３のコンタクトホール３４２０内に第１のコンタクト電極３２２０と同様にして第３のコンタクト電極３４３０が形成される。このとき、半導体層３１００に形成されたトランジスタ等、第１のコンタクト電極３３２０、第１の内部配線３３１０、第２のコンタクト電極３３３０、及び第２の内部配線３４１０によって内部回路３４４０が構成される。
次に、図１３に示すように、第３の層間絶縁膜３４００上に配線層３５００を形成する。配線層３５００は、第３のコンタクト電極３４３０上に形成される第１のパッド３５１０と、第１のパッド３５１０に接続される接続部３５２０と、接続部に接続される第２のパッド３５３０とにより構成されている。配線層３５００は、第１のコンタクト電極３３２０にて挙げられた導電性材料の中から選択された材料を用いて、フォトリソグラフィー等の方法によって形成される。なお、図１４は、配線層３５００の上面図である。図１４に示すように、第１のパッド３５１０と第２のパッド３５３０とは接続部３５２０によって接続される。このときフォトリソグラフィー等に用いられるマスクによって接続部３５２０の形状を変更して任意の位置に第２のパッド３５３０を配置させることが可能となる。
次に、図１５及び図１６に示すように、第３の層間絶縁膜３４００上及び配線層３５００上に絶縁膜３６００を形成する。絶縁膜３６００は、ポリイミドなどの絶縁性材料を用いて塗布法によって形成される。第３の層間絶縁膜３４００上及び配線層３５００上に一面に絶縁性材料を形成した後に、絶縁性材料の一部をフォトリソグラフィーなどにより除去して、図１５に示すように第１のパッド３５１０を露出する絶縁膜３６００、又は、図１６に示すように第２のパッド３５３０を露出する絶縁膜３６００を形成する。このとき、図１５に示す絶縁膜３６００とするか図１６に示す絶縁層３６００とするかについては、実装形態によって判断され、ワイヤボンディングにて実装する場合には第１のパッド３５１０を露出する絶縁膜３６００を選択し、ＣＳＰにて実装する場合には第２のパッド３５３０を露出する絶縁膜３６００を選択する。図１５に示す絶縁膜３６００を形成するためのパターンが設けられているフォトマスクと図１６に示す絶縁膜３６００を形成するためのパターンが設けられているフォトマスクとの２通りを準備し、いずれかの実装形態を選択した後、それらフォトマスクのいずれかを選択して絶縁性材料の一部を除去することによって選択された実装形態に対応した半導体素子を製造することができる。このようにして、絶縁層３６００を適宜選択して形成することによってこの工程以前の部分までは実装形態によらず共通した半導体素子を設計することができる。言い換えれば、絶縁層３６００を形成する工程までは実装形態についての判断が保留されていても問題が無く、半導体素子の製造中であっても実装形態の変更を容易に行うことができる。また、絶縁性材料は半導体素子を保護するために設けられているものであることから絶縁性材料を形成するところまで工程を進めておいた状態で在庫を確保しておくことが可能となり、顧客が要求する実装形態に対応可能な半導体素子を短時間に供給することができる。なお、図１５に示す半導体素子１０００である場合には、絶縁層３６００を形成した後、レーザー又はダイシングによって個片化することで半導体素子１０００を得ることができる。図１６に示す半導体素子１０００である場合には、さらに以下に説明する工程を経てＣＳＰ形態の半導体装置２０００が形成される。
以下、図１７乃至図２０を用いて、図１６に示す半導体素子１０００からＣＳＰ形態の半導体装置２０００を製造する製造方法について説明する。なお、以降の工程においてはウェハ状態のままで処理を行うＷＣＳＰとして説明する。
図１７及び図１８に示すように、図１６に示す半導体素子１０００の絶縁層３６００上に再配線層３７００を形成する。再配線層３７００は、銅又は銅合金を材料としてメッキ法により形成される。再配線層３７００は、図１６に示す半導体素子１０００の第２のパッド３５３０と接続されるパッド接続領域３７１０と、パッド接続領域３７１０に接続される接続領域３７２０と、接続領域３７２０に接続されるポスト形成領域３７３０とにより構成される。なお、図１８は、再配線層３７００の上面図である。図１８に示すようにポスト形成領域３７３０はパッド接続領域３７１０より広い面積を有し、その形状は八角形となっている。これはポスト形成領域３７３０が後述するポストの径よりも広い領域を必要とするためであり、ポスト形成領域より大きい断面積のポストを形成することができないためである。また、接続領域３７２０とポスト形成領域３７３０との接続部分は、ポスト形成領域３７３０の一辺の中央近傍に接続領域３７２０が接続されていても良く、半導体装置の熱応力などの応力集中を緩和するために、ポスト形成領域３７３０に向かって徐々に接続領域３７２０の幅を広げ、接続部においてポスト領域３７３０の一辺と同じ幅となるように接続領域３７２０を形成しても良い。
次に、図１９に示すように、再配線層のポスト形成領域３７３０上にポスト３７４０を形成する。ポスト３７４０は、再配線層３７００にて挙げられた材料から選択され、メッキ法によって形成される。
次に、図２０に示すように、絶縁層３６００上及び再配線層３７００上に、ポスト３７４０の上面を露出させて封止層３７５０を形成し、ポスト３７４０の上面に外部接続端子３７６０を形成する。封止層３７５０は、ポリイミドなどの樹脂を用いて、塗布法や金型成型などの方法によって形成される。封止層３７５０は絶縁層３６００と、再配線層３７００と、ポスト３７４０の側面とを覆って形成される。なお、ここはポスト３７４０を形成した後に封止層３７５０を形成する方法を述べたが、封止層３７５０を形成した後にポスト３７４０を形成しても良い。この場合は、封止層３７５０を絶縁層３６００及び再配線層３７００上に形成した後に再配線層３７４０に至る開口部を形成し、導電性材料を埋め込むことによってポスト３７４０を形成することによって行うことが可能である。外部接続端子３７６０は、半田ボールやピンなどの材料によってポスト３７４０上に形成される。半田ボールである場合には、半田ボールを直接搭載する方法や半田ペーストを塗布した後に加熱することによってセルフアラインに形成する方法を用いて形成される。
このようにして、ウェハ状態にて以上の工程を行い、レーザー又はダイシングによって個片化することによって、半導体装置２０００を得ることができる。
第１の実施例における半導体素子の概略を示す断面図 第１の実施例における半導体素子の概略を示す上面図 第１の実施例における半導体素子の実装形態の概略を示す図 第１の実施例における半導体素子の概略を示す断面図 第１の実施例における半導体素子の概略を示す上面図 第１の実施例における半導体装置の概略を示す断面図 第１の実施例における半導体装置の概略を示す上面図 第１の実施例における半導体装置の実装形態の概略を示す図 第１の実施例における半導体素子の製造方法の概略を示す工程断面図 第１の実施例における半導体素子の製造方法の概略を示す工程断面図 第１の実施例における半導体素子の製造方法の概略を示す工程断面図 第１の実施例における半導体素子の製造方法の概略を示す工程断面図 第１の実施例における半導体素子の製造方法の概略を示す工程断面図 配線層の概略を示す上面図 第１の実施例における半導体素子の製造方法の概略を示す工程断面図 第１の実施例における半導体素子の製造方法の概略を示す工程断面図 第１の実施例における半導体装置の製造方法の概略を示す工程断面図 再配線層の概略を示す上面図 第１の実施例における半導体装置の製造方法の概略を示す工程断面図 第１の実施例における半導体装置の製造方法の概略を示す工程断面図
符号の説明
１００ 第１の半導体素子部分
１１０、３１００ 半導体層
１２０、３２００ 第１の層間絶縁膜
１２１、３２１０ 第１のコンタクトホール
１２２、３２２０ 第１のコンタクト電極
１３０、３３００ 第２の層間絶縁膜
１３１、３３１０ 第１の内部配線
１３２、３３２０ 第２のコンタクトホール
１３３、３３３０ 第２のコンタクト電極
１４０、３４００ 第３の層間絶縁膜
１４１、３４１０ 第２の内部配線
１４２、３４４０ 内部回路
１４３、３４２０ 第３のコンタクトホール
１４４、３４３０ 第３のコンタクト電極
２００ 第２の半導体素子部分
２１０、３５００ 配線層
２１１、３５１０ 第１のパッド
２１２、３５２０ 接続部
２１３、３５３０ 第２のパッド
２２０、３６００ 絶縁層
３００、７００ 搭載基板
３１０、７１０ 電極
４００ ボンディングワイヤ
５００ 半導体装置部分
５１０、３７００ 再配線層
５１１、３７１０ パッド接続領域
５１２、３７２０ 接続領域
５１３、３７３０ ポスト形成領域
５２０、３７４０ ポスト
５３０、３７５０ 封止層
６００、３７６０ 外部接続端子
１０００ 半導体素子
２０００ 半導体装置

Claims (13)

  1. 内部回路、該内部回路と電気的に接続された電極、及び該内部回路を覆い、該電極を露出して設けられた第１の絶縁層が設けられた第１の半導体素子部分と、
    前記電極と電気的に接続されるとともに前記第１の絶縁層上に形成され、第１のパッド及び第２のパッドを有する配線層、及び該第１のパッドと該第２のパッドのいずれか一方を覆い、他方を露出させる第２の絶縁層が設けられた第２の半導体素子部分と、
    を有することを特徴とする半導体素子。
  2. 請求項１に記載の半導体素子において、
    前記第１のパッド及び前記第２のパッドは前記第１の絶縁層の上面に形成され、
    前記第１のパッドよりも前記第２のパッドの方が前記半導体素子の内側に配置されていることを特徴とする半導体素子。
  3. 請求項１又は２のいずれか一つに記載の半導体素子において、
    前記第２のパッドは前記内部回路の上方に配置されることを特徴とする半導体素子。
  4. 請求項１乃至請求項３のいずれか一つに記載の半導体素子において、
    前記第１のパッドは前記半導体素子の少なくとも一つの端縁近傍に配列されることを特徴とする半導体装置。
  5. 内部回路、該内部回路と電気的に接続された電極、及び該内部回路を覆い、該電極を露出して設けられた第１の絶縁層が設けられた第１の半導体素子部分と、
    前記電極と電気的に接続されるとともに前記第１の絶縁層上に形成され、第１のパッド及び第２のパッドを有する配線層、及び該第１の電極パッドと該第２の電極パッドのいずれか一方を覆い、他方を露出させる第２の絶縁層が設けられた第２の半導体素子部分と、
    前記第２の絶縁層上に形成され、前記露出されたパッドと接続された再配線層、該再配線層上に形成され、該再配線層と電気的に接続されるポスト、及び該ポストの一部を露出して、該第２の絶縁膜上に形成される封止層からなる半導体装置部分と、
    を有することを特徴とする半導体装置。
  6. 請求項５に記載の半導体装置において、
    前記第１のパッド及び前記第２のパッドは前記第１の絶縁層の上面に形成され、
    前記第１のパッドよりも前記第２のパッドの方が前記半導体素子の内側に配置されていることを特徴とする半導体装置。
  7. 請求項５又は６に記載の半導体装置において、
    前記第２のパッドは前記内部回路の上方に配置されることを特徴とする半導体装置。
  8. 請求項５乃至請求項７のいずれか一つに記載の半導体装置において、
    前記第１のパッドは前記半導体装置の少なくとも一つの端縁近傍に配列されることを特徴とする半導体装置。
  9. 請求項５乃至請求項８のいずれか一つに記載の半導体装置において、
    前記配線層は前記第１のパッドと前記第２のパッドとを接続する接続部を有し、
    前記再配線層は前記パッドと接続するパッド接続領域、該パッド接続領域に接続される接続領域、該接続領域に接続されるポスト形成領域を有し、
    データ信号の入出力に用いられる前記第１のパッドに電気的に接続される前記配線層及び再配線層は、該配線層の接続部の長さよりも該再配線層の接続領域の長さが短いことを特徴とする半導体装置。
  10. 請求項５乃至請求項９のいずれか一つに記載の半導体装置において、
    前記配線層は前記第１のパッドと前記第２のパッドとを接続する接続部を有し、
    前記再配線層は前記パッドと接続するパッド接続領域、該パッド接続領域に接続される接続領域、該接続領域に接続されるポスト形成領域を有し、
    電源電圧又は接地電圧に用いられる前記第１のパッドに電気的に接続される前記配線層及び再配線層は、該配線層の接続部の長さよりも該再配線層の接続領域の長さが長いことを特徴とする半導体装置。
  11. 請求項５乃至請求項１０のいずれか一つに記載の半導体装置において、
    前記ポストは前記半導体装置の外周に沿って規則的に配列され、
    前記第１のパッド及び前記第２のパッドは、前記半導体装置の一つの辺に沿って配列されたポストの端部を結ぶ仮想直線上または該仮想直線よりも内側に配置されることを特徴とする半導体装置。
  12. （方法）
    内部回路、該内部回路と電気的に接続された電極、及び該内部回路を覆い、該電極を露出して設けられた第１の絶縁層が設けられた半導体基板を準備する工程と、
    前記電極と電気的に接続され、第１のパッド及び第２のパッドを有する配線層を前記第１の絶縁層上に形成する工程と、
    目的とする実装態様に応じて前記第１のパッド又は前記第２のパッドのいずれか一方を露出させて形成される第２の絶縁層を前記半導体基板上に形成する工程と、
    を有することを特徴とする半導体素子の製造方法。
  13. 請求項１２に記載の半導体素子を用いて半導体装置を製造する方法であって、
    前記第２の絶縁層上に前記パッドに接続する再配線層を形成する工程と、
    前記再配線層上にポストを形成する工程と、
    前記半導体素子上に封止樹脂を形成する工程と、
    前記封止樹脂から露出されたポスト上に外部端子を形成する工程と
    を有することを特徴とする半導体装置の製造方法。
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Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11114448B2 (en) * 2019-07-09 2021-09-07 Nanya Technology Corporation Semiconductor device and method for fabricating the same

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH1070150A (ja) * 1996-08-27 1998-03-10 Nec Corp Ｃｓｐ型半導体装置
JP2003174118A (ja) * 2001-12-07 2003-06-20 Hitachi Ltd 半導体装置の製造方法および半導体装置
JP2006128658A (ja) * 2004-09-29 2006-05-18 Rohm Co Ltd 半導体装置
JP2007035686A (ja) * 2005-07-22 2007-02-08 Oki Electric Ind Co Ltd 半導体装置
JP2007103539A (ja) * 2005-09-30 2007-04-19 Sharp Corp 半導体チップおよび半導体装置

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08293523A (ja) * 1995-02-21 1996-11-05 Seiko Epson Corp 半導体装置およびその製造方法
JP2974022B1 (ja) * 1998-10-01 1999-11-08 ヤマハ株式会社 半導体装置のボンディングパッド構造
JP3440070B2 (ja) * 2000-07-13 2003-08-25 沖電気工業株式会社 ウェハー及びウェハーの製造方法
US6534853B2 (en) * 2001-06-05 2003-03-18 Chipmos Technologies Inc. Semiconductor wafer designed to avoid probed marks while testing
TWI317548B (en) * 2003-05-27 2009-11-21 Megica Corp Chip structure and method for fabricating the same
JP3973624B2 (ja) * 2003-12-24 2007-09-12 富士通株式会社 高周波デバイス
TWI402929B (zh) 2006-06-02 2013-07-21 羅門哈斯電子材料有限公司 具有圓角半徑接合器之裝置

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH1070150A (ja) * 1996-08-27 1998-03-10 Nec Corp Ｃｓｐ型半導体装置
JP2003174118A (ja) * 2001-12-07 2003-06-20 Hitachi Ltd 半導体装置の製造方法および半導体装置
JP2006128658A (ja) * 2004-09-29 2006-05-18 Rohm Co Ltd 半導体装置
JP2007035686A (ja) * 2005-07-22 2007-02-08 Oki Electric Ind Co Ltd 半導体装置
JP2007103539A (ja) * 2005-09-30 2007-04-19 Sharp Corp 半導体チップおよび半導体装置

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