JP3440070B2 - ウェハー及びウェハーの製造方法 - Google Patents
ウェハー及びウェハーの製造方法Info
- Publication number
- JP3440070B2 JP3440070B2 JP2000316592A JP2000316592A JP3440070B2 JP 3440070 B2 JP3440070 B2 JP 3440070B2 JP 2000316592 A JP2000316592 A JP 2000316592A JP 2000316592 A JP2000316592 A JP 2000316592A JP 3440070 B2 JP3440070 B2 JP 3440070B2
- Authority
- JP
- Japan
- Prior art keywords
- region
- layer
- metal thin
- thin film
- film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76822—Modification of the material of dielectric layers, e.g. grading, after-treatment to improve the stability of the layers, to increase their density etc.
- H01L21/76826—Modification of the material of dielectric layers, e.g. grading, after-treatment to improve the stability of the layers, to increase their density etc. by contacting the layer with gases, liquids or plasmas
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/76885—By forming conductive members before deposition of protective insulating material, e.g. pillars, studs
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/528—Geometry or layout of the interconnection structure
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/10—Bump connectors ; Manufacturing methods related thereto
- H01L24/11—Manufacturing methods
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/10—Bump connectors ; Manufacturing methods related thereto
- H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
- H01L24/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/023—Redistribution layers [RDL] for bonding areas
- H01L2224/0237—Disposition of the redistribution layers
- H01L2224/02377—Fan-in arrangement
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/05001—Internal layers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/05001—Internal layers
- H01L2224/05005—Structure
- H01L2224/05008—Bonding area integrally formed with a redistribution layer on the semiconductor or solid-state body, e.g.
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/05001—Internal layers
- H01L2224/0502—Disposition
- H01L2224/05022—Disposition the internal layer being at least partially embedded in the surface
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/05001—Internal layers
- H01L2224/05099—Material
- H01L2224/051—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
- H01L2224/05163—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
- H01L2224/05166—Titanium [Ti] as principal constituent
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/05001—Internal layers
- H01L2224/05099—Material
- H01L2224/051—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
- H01L2224/05163—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
- H01L2224/05184—Tungsten [W] as principal constituent
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/0554—External layer
- H01L2224/0556—Disposition
- H01L2224/05569—Disposition the external layer being disposed on a redistribution layer on the semiconductor or solid-state body
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
- H01L2224/061—Disposition
- H01L2224/0612—Layout
- H01L2224/0613—Square or rectangular array
- H01L2224/06131—Square or rectangular array being uniform, i.e. having a uniform pitch across the array
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/11—Manufacturing methods
- H01L2224/1147—Manufacturing methods using a lift-off mask
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
- H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
- H01L2224/13001—Core members of the bump connector
- H01L2224/13099—Material
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/02—Bonding areas ; Manufacturing methods related thereto
- H01L24/03—Manufacturing methods
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/02—Bonding areas ; Manufacturing methods related thereto
- H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01004—Beryllium [Be]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01005—Boron [B]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01006—Carbon [C]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01013—Aluminum [Al]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01018—Argon [Ar]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01019—Potassium [K]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01022—Titanium [Ti]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01024—Chromium [Cr]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01029—Copper [Cu]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01033—Arsenic [As]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01074—Tungsten [W]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01078—Platinum [Pt]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01079—Gold [Au]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/013—Alloys
- H01L2924/014—Solder alloys
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/11—Device type
- H01L2924/14—Integrated circuits
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/30—Technical effects
- H01L2924/35—Mechanical effects
- H01L2924/351—Thermal stress
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Plasma & Fusion (AREA)
- Geometry (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Weting (AREA)
- Formation Of Insulating Films (AREA)
- Encapsulation Of And Coatings For Semiconductor Or Solid State Devices (AREA)
Description
【０００１】
【発明の属する技術分野】この発明は、ウェハーの製造
方法及びそのウェハーに関する。
方法及びそのウェハーに関する。
【０００２】
【従来の技術】近年、半導体装置及びその製造の分野に
おいて、ウェハー処理の工程でパッケージングを組み入
れるウェハーレベルチップサイズパッケージ（ｗａｆｅ
ｒ １ｅｂｅｌ ｃｈｉｐ ｓｉｚｅ ｐａｃｋａｇ
ｅ；以下「ＷＣＳＰ」という。）技術が、研究・開発さ
れている。このＷＣＳＰ技術の一例が、文献（日経マイ
クロデバイス、１９９８年４月号、日経ＢＰ社）に開示
されている。
おいて、ウェハー処理の工程でパッケージングを組み入
れるウェハーレベルチップサイズパッケージ（ｗａｆｅ
ｒ １ｅｂｅｌ ｃｈｉｐ ｓｉｚｅ ｐａｃｋａｇ
ｅ；以下「ＷＣＳＰ」という。）技術が、研究・開発さ
れている。このＷＣＳＰ技術の一例が、文献（日経マイ
クロデバイス、１９９８年４月号、日経ＢＰ社）に開示
されている。
【０００３】そこで、図１６〜図１８を参照して、この
文献に開示されているＷＣＳＰ技術を参考にして、従来
構成のＷＣＳＰ技術について、概略的に説明する。図１
６〜図１８は、ＷＳＣＰ技術によるウェハーの製造工程
図であって、ウェハーが製造されるまでに至る過程を、
断面図として示してある。図１７の工程は、図１６の工
程の続きである。又、図１８の工程は、図１７の工程の
続きである。
文献に開示されているＷＣＳＰ技術を参考にして、従来
構成のＷＣＳＰ技術について、概略的に説明する。図１
６〜図１８は、ＷＳＣＰ技術によるウェハーの製造工程
図であって、ウェハーが製造されるまでに至る過程を、
断面図として示してある。図１７の工程は、図１６の工
程の続きである。又、図１８の工程は、図１７の工程の
続きである。
【０００４】従来のウェハーの製造方法は、下記の第１
〜第１１工程を具える。各工程を、順次説明する。
〜第１１工程を具える。各工程を、順次説明する。
【０００５】（第１工程）：先ず、基板１００（例え
ば、材料をシリコンとする。）の主表面１００Ａ上に、
例えばスパッタ及びフォトリソエッチングによって、複
数個の電極パッド１０２（例えば、材料をアルミニウム
とする。）を形成する（図１６（Ａ））。各電極パッド
１０２は、中央の第１表面領域１０２Ａ、この第１表面
領域１０２Ａを囲む第２表面領域１０２Ｂ、及びこの第
２表面領域１０２Ｂを囲む第３表面領域１０２Ｃからな
る表面を有する。各電極パッド１０２には、基板１００
の内部で所定の関係によって互いに接続された、不図示
の配線が接続されている。
ば、材料をシリコンとする。）の主表面１００Ａ上に、
例えばスパッタ及びフォトリソエッチングによって、複
数個の電極パッド１０２（例えば、材料をアルミニウム
とする。）を形成する（図１６（Ａ））。各電極パッド
１０２は、中央の第１表面領域１０２Ａ、この第１表面
領域１０２Ａを囲む第２表面領域１０２Ｂ、及びこの第
２表面領域１０２Ｂを囲む第３表面領域１０２Ｃからな
る表面を有する。各電極パッド１０２には、基板１００
の内部で所定の関係によって互いに接続された、不図示
の配線が接続されている。
【０００６】（第２工程）：次に、主表面１００Ａの、
第３表面領域１０２Ｃ及び露出されている領域上に、例
えばＣＶＤ及びフォトリソエッチングによって、表面保
護膜１０４（例えば、材料を窒化シリコンとする。）を
形成する（図１６（Ｂ））。
第３表面領域１０２Ｃ及び露出されている領域上に、例
えばＣＶＤ及びフォトリソエッチングによって、表面保
護膜１０４（例えば、材料を窒化シリコンとする。）を
形成する（図１６（Ｂ））。
【０００７】（第３工程）：次に、第２表面領域１０２
Ｂ及び表面保護膜１０４上に、例えばスパッタ及びフォ
トリソエッチングによって、層間膜１０６（例えば、材
料をポリイミドとする。）を形成する（図１６
（Ｃ））。
Ｂ及び表面保護膜１０４上に、例えばスパッタ及びフォ
トリソエッチングによって、層間膜１０６（例えば、材
料をポリイミドとする。）を形成する（図１６
（Ｃ））。
【０００８】（第４工程）：次に、層間膜１０６の表層
１０６Ａを、例えばアルゴン雰囲気中でプラズマエッチ
ングによって、変質させる（図１６（Ｄ））。変質され
た表層１０６Ａを、太線で示す。表層１０６Ａを変質さ
せることによって、表層１０６Ａと、（第５工程）にて
後述する金属薄膜層１０８との密着性は、向上する。
１０６Ａを、例えばアルゴン雰囲気中でプラズマエッチ
ングによって、変質させる（図１６（Ｄ））。変質され
た表層１０６Ａを、太線で示す。表層１０６Ａを変質さ
せることによって、表層１０６Ａと、（第５工程）にて
後述する金属薄膜層１０８との密着性は、向上する。
【０００９】（第５工程）：次に、第１表面領域１０２
Ａ、及び層間膜１０６の変質済の表層１０６Ａ上に、例
えばスパッタによって、金属薄膜層１０８（例えば、材
料をチタン及び銅からなる複合層とする。）を形成する
（図１６（Ｅ））。
Ａ、及び層間膜１０６の変質済の表層１０６Ａ上に、例
えばスパッタによって、金属薄膜層１０８（例えば、材
料をチタン及び銅からなる複合層とする。）を形成する
（図１６（Ｅ））。
【００１０】（第６工程）：次に、金属薄膜層１０８
の、電極パッド１０２の直上から金属配線層１１０のバ
ンプ形成予定領域１１０Ａ（（第７工程）にて後述）の
直下に至る領域上に、例えばフォトリソ及び電解メッキ
によって、当該金属配線層１１０（例えば、材料を銅と
する。）を形成する（図１６（Ｆ））。
の、電極パッド１０２の直上から金属配線層１１０のバ
ンプ形成予定領域１１０Ａ（（第７工程）にて後述）の
直下に至る領域上に、例えばフォトリソ及び電解メッキ
によって、当該金属配線層１１０（例えば、材料を銅と
する。）を形成する（図１６（Ｆ））。
【００１１】（第７工程）：次に、バンプ形成予定領域
１１０Ａ上に、例えばフォトリソ及び電解メッキによっ
て、バンプ１１２（例えば、材料を銅とする。）を形成
する（図１７（Ａ））。
１１０Ａ上に、例えばフォトリソ及び電解メッキによっ
て、バンプ１１２（例えば、材料を銅とする。）を形成
する（図１７（Ａ））。
【００１２】（第８工程）：次に、金属薄膜層１０８の
露出されている領域を、酸素雰囲気中でプラズマエッチ
ングによって、除去する（図１７（Ｂ））。
露出されている領域を、酸素雰囲気中でプラズマエッチ
ングによって、除去する（図１７（Ｂ））。
【００１３】（第９工程）：次に、金属薄膜層１０８を
除去することによって露出された、層間膜１０６の表層
１０６Ａの領域を、酸素雰囲気中でプラズマエッチング
によって、除去する（図１７（Ｃ））。これは、金属薄
膜層１０８を流れる電流が表層１０６Ａを経由して他の
金属薄膜層１０８にリーク（例えば、外部端子１１６
（後述）に５Ｖ印加時、１〜１０μＡのリーク）しやす
いので、変質された当該表層１０６Ａを除去することに
よって、これら金属薄膜層１０８間におけるリークを防
止する為である。
除去することによって露出された、層間膜１０６の表層
１０６Ａの領域を、酸素雰囲気中でプラズマエッチング
によって、除去する（図１７（Ｃ））。これは、金属薄
膜層１０８を流れる電流が表層１０６Ａを経由して他の
金属薄膜層１０８にリーク（例えば、外部端子１１６
（後述）に５Ｖ印加時、１〜１０μＡのリーク）しやす
いので、変質された当該表層１０６Ａを除去することに
よって、これら金属薄膜層１０８間におけるリークを防
止する為である。
【００１４】（第１０工程）：次に、封止金型（上記文
献参照）内で、主表面１００Ａ側に封止樹脂層１１４を
形成した後、この封止樹脂層１１４の表面を研磨してバ
ンプ１１２の頂部１１２Ａを露出させる（図１７
（Ｄ））。
献参照）内で、主表面１００Ａ側に封止樹脂層１１４を
形成した後、この封止樹脂層１１４の表面を研磨してバ
ンプ１１２の頂部１１２Ａを露出させる（図１７
（Ｄ））。
【００１５】（第１１工程）：次に、この頂部１１２Ａ
に例えば半田製ボール状の外部端子１１６を形成して、
ウェハーが完成される（図１８）。このウェハーを切断
して個別化することにより、多数のチップが生産され
る。
に例えば半田製ボール状の外部端子１１６を形成して、
ウェハーが完成される（図１８）。このウェハーを切断
して個別化することにより、多数のチップが生産され
る。
【００１６】上述の工程によるウェハーの製造方法によ
れば、ウェハー処理工程でチップを一括して樹脂封止し
た後、チップのサイズに切り出すので、従来のチップの
サイズと同一の寸法まで小型化することができ、効率的
であり、かつ、大幅なコスト削減が可能になる。
れば、ウェハー処理工程でチップを一括して樹脂封止し
た後、チップのサイズに切り出すので、従来のチップの
サイズと同一の寸法まで小型化することができ、効率的
であり、かつ、大幅なコスト削減が可能になる。
【００１７】
【発明が解決しようとする課題】ところで、層間膜は、
封止樹脂層との密着性が良い。しかしながら、外部端子
数の増加及びチップの微細化に伴って、封止樹脂層と接
触する層間膜の面積が減少した。その結果、封止樹脂層
がウェハー（又はチップ）から剥がれやすくなる。
封止樹脂層との密着性が良い。しかしながら、外部端子
数の増加及びチップの微細化に伴って、封止樹脂層と接
触する層間膜の面積が減少した。その結果、封止樹脂層
がウェハー（又はチップ）から剥がれやすくなる。
【００１８】そこで、封止樹脂層がウェハー（又はチッ
プ）から剥がれにくいウェハーの製造方法、及びこの製
造方法によって製造されたウェハーの出現が求められて
いた。
プ）から剥がれにくいウェハーの製造方法、及びこの製
造方法によって製造されたウェハーの出現が求められて
いた。
【００１９】又、上述の（第９工程）で述べたように、
層間膜の変質された表層をエッチングによって除去する
工程が必要である為に、ウェハーの生産効率が向上しな
い。
層間膜の変質された表層をエッチングによって除去する
工程が必要である為に、ウェハーの生産効率が向上しな
い。
【００２０】そこで、層間膜の、変質された表層をエッ
チングによって除去する工程が不必要なウェハーの製造
方法、及びこの製造方法によって製造されたウェハーの
出現が求められていた。
チングによって除去する工程が不必要なウェハーの製造
方法、及びこの製造方法によって製造されたウェハーの
出現が求められていた。
【００２１】
【課題を解決するための手段】この目的を達成する為
に、この発明のウェハーの第１の製造方法は、下記の第
１〜第１１工程を具える。第１工程では、基板の主表面
上に、中央の第１表面領域、この第１表面領域を囲む第
２表面領域、及びこの第２表面領域を囲む第３表面領域
からなる表面を有する電極パッドを形成する。第２工程
では、第３表面領域、及び主表面の露出されている領域
上に、表面保護膜を形成する。第３工程では、第２表面
領域及び表面保護膜上に、層間膜を形成する。第４工程
では、層間膜の表層を変質させる。第５工程では、第１
表面領域及び層間膜上に、金属薄膜層を形成する。第６
工程では、金属薄膜層の、電極パッドの直上から金属配
線層のバンプ形成予定領域の直下に至る領域上に、当該
金属配線層を形成する。第７工程では、バンプ形成予定
領域上に、バンプを形成する。第８工程では、金属薄膜
層の露出されている領域を除去する。第９工程では、金
属薄膜層を除去することによって露出された、層間膜の
表層の領域を、ウェットエッチングによって除去する。
第１０工程では、主表面側で、バンプの頂部以外の部分
が被覆されるように、封止樹脂層を形成する。第１１工
程では、頂部に、外部端子を形成する。
に、この発明のウェハーの第１の製造方法は、下記の第
１〜第１１工程を具える。第１工程では、基板の主表面
上に、中央の第１表面領域、この第１表面領域を囲む第
２表面領域、及びこの第２表面領域を囲む第３表面領域
からなる表面を有する電極パッドを形成する。第２工程
では、第３表面領域、及び主表面の露出されている領域
上に、表面保護膜を形成する。第３工程では、第２表面
領域及び表面保護膜上に、層間膜を形成する。第４工程
では、層間膜の表層を変質させる。第５工程では、第１
表面領域及び層間膜上に、金属薄膜層を形成する。第６
工程では、金属薄膜層の、電極パッドの直上から金属配
線層のバンプ形成予定領域の直下に至る領域上に、当該
金属配線層を形成する。第７工程では、バンプ形成予定
領域上に、バンプを形成する。第８工程では、金属薄膜
層の露出されている領域を除去する。第９工程では、金
属薄膜層を除去することによって露出された、層間膜の
表層の領域を、ウェットエッチングによって除去する。
第１０工程では、主表面側で、バンプの頂部以外の部分
が被覆されるように、封止樹脂層を形成する。第１１工
程では、頂部に、外部端子を形成する。
【００２２】又、上述の方法により製造されるこの発明
のウェハーは、基板、電極パッド、表面保護膜間膜、金
属薄膜層、金属配線層、バンプ、封止樹脂層及び外部端
子を具える。電極パッドは、中央の第１表面領域、この
第１表面領域を囲む第２表面領域、及びこの第２表面領
域を囲む第３表面領域からなる表面を有し、かつ、基板
の主表面上に設けられている。表面保護膜は、第３表面
領域、及び主表面の、電極パッドが設けられていない領
域上に設けられている。層間膜は、第２表面領域及び表
面保護膜上に設けられている。金属薄膜層は、第１表面
領域、及び、層間膜の、電極パッドの直上から金属配線
層のバンプ形成予定領域の直下に至る領域上に設けられ
ている。金属配線層は、金属薄膜層上に設けられてい
る。バンプは、バンプ形成予定領域上に設けられてい
る。封止樹脂層は、主表面側で、バンプの頂部以外の部
分が被覆されるように設けられている。外部端子は、頂
部に設けられている。層間膜の表層の、金属薄膜層と接
触している領域は、変質している。層間膜の表層の、封
止樹脂層と接触している領域は、主表面に向かって、窪
んでいる。
のウェハーは、基板、電極パッド、表面保護膜間膜、金
属薄膜層、金属配線層、バンプ、封止樹脂層及び外部端
子を具える。電極パッドは、中央の第１表面領域、この
第１表面領域を囲む第２表面領域、及びこの第２表面領
域を囲む第３表面領域からなる表面を有し、かつ、基板
の主表面上に設けられている。表面保護膜は、第３表面
領域、及び主表面の、電極パッドが設けられていない領
域上に設けられている。層間膜は、第２表面領域及び表
面保護膜上に設けられている。金属薄膜層は、第１表面
領域、及び、層間膜の、電極パッドの直上から金属配線
層のバンプ形成予定領域の直下に至る領域上に設けられ
ている。金属配線層は、金属薄膜層上に設けられてい
る。バンプは、バンプ形成予定領域上に設けられてい
る。封止樹脂層は、主表面側で、バンプの頂部以外の部
分が被覆されるように設けられている。外部端子は、頂
部に設けられている。層間膜の表層の、金属薄膜層と接
触している領域は、変質している。層間膜の表層の、封
止樹脂層と接触している領域は、主表面に向かって、窪
んでいる。
【００２３】これらのような構成によれば、第９工程に
おいて、層間膜の表層を、ウェットエッチングによって
除去するから、この層間膜の表層は、主表面に向かって
窪んでいる。よって、層間膜と封止樹脂層の接触面積
は、増大する。層間膜は、封止樹脂層との密着性が良
い。よって、封止樹脂層がウェハー（又はチップ）から
剥がれにくい。従って、ウェハー（又はチップ）の信頼
性は、向上する。
おいて、層間膜の表層を、ウェットエッチングによって
除去するから、この層間膜の表層は、主表面に向かって
窪んでいる。よって、層間膜と封止樹脂層の接触面積
は、増大する。層間膜は、封止樹脂層との密着性が良
い。よって、封止樹脂層がウェハー（又はチップ）から
剥がれにくい。従って、ウェハー（又はチップ）の信頼
性は、向上する。
【００２４】又、上述の目的を達成する為に、この発明
のウェハーの第２製造方法は、下記の第１〜第１１工程
を具える。第１工程では、基板の主表面上に、中央の第
１表面領域、この第１表面領域を囲む第２表面領域、及
びこの第２表面領域を囲む第３表面領域からなる表面を
有する電極パッドを形成する。第２工程では、第３表面
領域、及び主表面の露出されている領域上に、表面保護
膜を形成する。第３工程では、第２表面領域及び表面保
護膜上に、層間膜を形成する。第４工程では、層間膜の
表層を変質させる。第５工程では、第１表面領域及び層
間膜上に、金属薄膜層を形成する。第６工程では、金属
薄膜層の、電極パッドの直上から金属配線層のバンプ形
成予定領域の直下に至る領域上に、当該金属配線層を形
成する。第７工程では、バンプ形成予定領域上に、バン
プを形成する。第８工程では、金属薄膜層の露出されて
いる領域を除去する。第９工程では、金属薄膜層を除去
することによって露出された、層間膜の表層の領域を、
酸素雰囲気中でプラズマエッチングによって、主表面に
対して鉛直方向に除去する。第１０工程では、主表面側
で、バンプの頂部以外の部分が被覆されるように、封止
樹脂層を形成する。第１１工程では、頂部に、外部端子
を形成する。
のウェハーの第２製造方法は、下記の第１〜第１１工程
を具える。第１工程では、基板の主表面上に、中央の第
１表面領域、この第１表面領域を囲む第２表面領域、及
びこの第２表面領域を囲む第３表面領域からなる表面を
有する電極パッドを形成する。第２工程では、第３表面
領域、及び主表面の露出されている領域上に、表面保護
膜を形成する。第３工程では、第２表面領域及び表面保
護膜上に、層間膜を形成する。第４工程では、層間膜の
表層を変質させる。第５工程では、第１表面領域及び層
間膜上に、金属薄膜層を形成する。第６工程では、金属
薄膜層の、電極パッドの直上から金属配線層のバンプ形
成予定領域の直下に至る領域上に、当該金属配線層を形
成する。第７工程では、バンプ形成予定領域上に、バン
プを形成する。第８工程では、金属薄膜層の露出されて
いる領域を除去する。第９工程では、金属薄膜層を除去
することによって露出された、層間膜の表層の領域を、
酸素雰囲気中でプラズマエッチングによって、主表面に
対して鉛直方向に除去する。第１０工程では、主表面側
で、バンプの頂部以外の部分が被覆されるように、封止
樹脂層を形成する。第１１工程では、頂部に、外部端子
を形成する。
【００２５】又、上述の方法により製造されるこの発明
のウェハーは、基板、電極パッド、表面保護膜間膜、金
属薄膜層、金属配線層、バンプ、封止樹脂層及び外部端
子を具える。電極パッドは、中央の第１表面領域、この
第１表面領域を囲む第２表面領域、及びこの第２表面領
域を囲む第３表面領域からなる表面を有し、かつ、基板
の主表面上に設けられている。表面保護膜は、第３表面
領域、及び主表面の、電極パッドが設けられていない領
域上に設けられている。層間膜は、第２表面領域及び表
面保護膜上に設けられている。金属薄膜層は、第１表面
領域、及び、層間膜の、電極パッドの直上から金属配線
層のバンプ形成予定領域の直下に至る領域上に設けられ
ている。金属配線層は、金属薄膜層上に設けられてい
る。バンプは、バンプ形成予定領域上に設けられてい
る。封止樹脂層は、主表面側で、バンプの頂部以外の部
分が被覆されるように設けられている。外部端子は、頂
部に設けられている。層間膜の表層の、金属薄膜層と接
触している領域は、変質している。層間膜の表層の、封
止樹脂層と接触している領域は、主表面に向かって、表
面保護膜に到達する直前の深さ程度まで、鉛直方向に窪
んでいる。
のウェハーは、基板、電極パッド、表面保護膜間膜、金
属薄膜層、金属配線層、バンプ、封止樹脂層及び外部端
子を具える。電極パッドは、中央の第１表面領域、この
第１表面領域を囲む第２表面領域、及びこの第２表面領
域を囲む第３表面領域からなる表面を有し、かつ、基板
の主表面上に設けられている。表面保護膜は、第３表面
領域、及び主表面の、電極パッドが設けられていない領
域上に設けられている。層間膜は、第２表面領域及び表
面保護膜上に設けられている。金属薄膜層は、第１表面
領域、及び、層間膜の、電極パッドの直上から金属配線
層のバンプ形成予定領域の直下に至る領域上に設けられ
ている。金属配線層は、金属薄膜層上に設けられてい
る。バンプは、バンプ形成予定領域上に設けられてい
る。封止樹脂層は、主表面側で、バンプの頂部以外の部
分が被覆されるように設けられている。外部端子は、頂
部に設けられている。層間膜の表層の、金属薄膜層と接
触している領域は、変質している。層間膜の表層の、封
止樹脂層と接触している領域は、主表面に向かって、表
面保護膜に到達する直前の深さ程度まで、鉛直方向に窪
んでいる。
【００２６】これらのような構成によれば、第９工程に
おいて、層間膜の表層を、酸素雰囲気中でプラズマエッ
チングによって、主表面に対して鉛直方向に除去する。
よって、層間膜の表層は、主表面に向かって、鉛直方向
に窪んでいる。よって、層間膜と封止樹脂層の接触面積
は、増大する。層間膜は、封止樹脂層との密着性が良
い。よって、封止樹脂層がウェハー（又はチップ）から
剥がれにくい。従って、ウェハー（チップ）の信頼性
は、向上する。更に、金属薄膜層の直下にある層間膜は
除去されていないので、金属薄膜層及び金属配線層にと
って、土台（層間膜に相当している。）が安定してい
る。よって、金属薄膜層及び金属配線層が、ぐらつくこ
とはない。従って、金属薄膜層及び金属配線層による配
線の信頼性は、保たれる。
おいて、層間膜の表層を、酸素雰囲気中でプラズマエッ
チングによって、主表面に対して鉛直方向に除去する。
よって、層間膜の表層は、主表面に向かって、鉛直方向
に窪んでいる。よって、層間膜と封止樹脂層の接触面積
は、増大する。層間膜は、封止樹脂層との密着性が良
い。よって、封止樹脂層がウェハー（又はチップ）から
剥がれにくい。従って、ウェハー（チップ）の信頼性
は、向上する。更に、金属薄膜層の直下にある層間膜は
除去されていないので、金属薄膜層及び金属配線層にと
って、土台（層間膜に相当している。）が安定してい
る。よって、金属薄膜層及び金属配線層が、ぐらつくこ
とはない。従って、金属薄膜層及び金属配線層による配
線の信頼性は、保たれる。
【００２７】又、上述の目的を達成する為に、この発明
のウェハーの第３の製造方法は、下記の第１〜第１０工
程を具える。第１工程では、基板の主表面上に、中央の
第１表面領域、この第１表面領域を囲む第２表面領域、
及びこの第２表面領域を囲む第３表面領域からなる表面
を有する電極パッドを形成する。第２工程では、第３表
面領域、及び主表面の露出されている領域上に、表面保
護膜を形成する。第３工程では、第２表面領域、及び、
表面保護膜の、第３表面領域の直上並びに電極パッドの
周辺部から金属配線層のバンプ形成予定領域の直下に至
る領域上に、層間膜を形成する。第４工程では、層間膜
の表層を変質させる。第５工程では、第１表面領域、層
間膜、及び表面保護膜の露出されている領域上に、金属
薄膜層を形成する。第６工程では、金属薄膜層の、第１
表面領域の直上及び層間膜の直上に形成された領域上
に、金属配線層を形成する。第７工程では、バンプ形成
予定領域上に、バンプを形成する。第８工程では、金属
薄膜層の露出されている領域を除去する。第９工程で
は、主表面側で、バンプの頂部以外の部分が被覆される
ように、封止樹脂層を形成する。第１０工程では、頂部
に、外部端子を形成する。
のウェハーの第３の製造方法は、下記の第１〜第１０工
程を具える。第１工程では、基板の主表面上に、中央の
第１表面領域、この第１表面領域を囲む第２表面領域、
及びこの第２表面領域を囲む第３表面領域からなる表面
を有する電極パッドを形成する。第２工程では、第３表
面領域、及び主表面の露出されている領域上に、表面保
護膜を形成する。第３工程では、第２表面領域、及び、
表面保護膜の、第３表面領域の直上並びに電極パッドの
周辺部から金属配線層のバンプ形成予定領域の直下に至
る領域上に、層間膜を形成する。第４工程では、層間膜
の表層を変質させる。第５工程では、第１表面領域、層
間膜、及び表面保護膜の露出されている領域上に、金属
薄膜層を形成する。第６工程では、金属薄膜層の、第１
表面領域の直上及び層間膜の直上に形成された領域上
に、金属配線層を形成する。第７工程では、バンプ形成
予定領域上に、バンプを形成する。第８工程では、金属
薄膜層の露出されている領域を除去する。第９工程で
は、主表面側で、バンプの頂部以外の部分が被覆される
ように、封止樹脂層を形成する。第１０工程では、頂部
に、外部端子を形成する。
【００２８】又、上述の方法により製造されるこの発明
のウェハーは、基板、電極パッド、表面保護膜間膜、金
属薄膜層、金属配線層、バンプ、封止樹脂層及び外部端
子を具える。電極パッドは、中央の第１表面領域、この
第１表面領域を囲む第２表面領域、及びこの第２表面領
域を囲む第３表面領域からなる表面を有し、かつ、基板
の主表面上に設けられている。表面保護膜は、第３表面
領域、及び主表面の、電極パッドが設けられていない領
域上に設けられている。層間膜は、第２表面領域、及
び、表面保護膜の、第３表面領域の直上並びに電極パッ
ドの周辺部から金属配線層のバンプ形成予定領域の直下
に至る領域上に設けられている。金属薄膜層は、第１表
面領域及び層間膜上に設けられている。金属配線層は、
金属薄膜層上に設けられている。バンプは、バンプ形成
予定領域上に設けられている。封止樹脂層は、主表面側
で、バンプの頂部以外の部分が被覆されるように設けら
れている。外部端子は、頂部に設けられている。層間膜
の表層の、金属薄膜層及び封止樹脂層と接触している領
域は、変質している。
のウェハーは、基板、電極パッド、表面保護膜間膜、金
属薄膜層、金属配線層、バンプ、封止樹脂層及び外部端
子を具える。電極パッドは、中央の第１表面領域、この
第１表面領域を囲む第２表面領域、及びこの第２表面領
域を囲む第３表面領域からなる表面を有し、かつ、基板
の主表面上に設けられている。表面保護膜は、第３表面
領域、及び主表面の、電極パッドが設けられていない領
域上に設けられている。層間膜は、第２表面領域、及
び、表面保護膜の、第３表面領域の直上並びに電極パッ
ドの周辺部から金属配線層のバンプ形成予定領域の直下
に至る領域上に設けられている。金属薄膜層は、第１表
面領域及び層間膜上に設けられている。金属配線層は、
金属薄膜層上に設けられている。バンプは、バンプ形成
予定領域上に設けられている。封止樹脂層は、主表面側
で、バンプの頂部以外の部分が被覆されるように設けら
れている。外部端子は、頂部に設けられている。層間膜
の表層の、金属薄膜層及び封止樹脂層と接触している領
域は、変質している。
【００２９】これらのような構成によれば、第３工程に
おいて、層間膜を、第２表面領域及び上述の表面保護膜
上にのみ、形成している。すなわち、金属薄膜層及び金
属配線層の直下以外の領域には、層間膜を形成していな
い。よって、互いに離間した層間膜間には層間膜が予め
ないので、この層間膜の変質された表層を除去する工程
を省略することができる。従って、ウェハーの生産効率
は、向上する。
おいて、層間膜を、第２表面領域及び上述の表面保護膜
上にのみ、形成している。すなわち、金属薄膜層及び金
属配線層の直下以外の領域には、層間膜を形成していな
い。よって、互いに離間した層間膜間には層間膜が予め
ないので、この層間膜の変質された表層を除去する工程
を省略することができる。従って、ウェハーの生産効率
は、向上する。
【００３０】又、上述の目的を達成する為に、この発明
のウェハーの製造方法は、下記の第１〜第１０工程を具
える。第１工程では、基板の主表面上に、中央の第１表
面領域、及びこの第１表面領域を囲む第２表面領域から
なる表面を有する電極パッドを形成する。第２工程で
は、第２表面領域、及び主表面の露出されている領域上
に、表面保護膜を形成する。第３工程では、表面保護膜
の、第２表面領域の直上から金属配線層のバンプ形成予
定領域の直下に至る領域上に、第１表面領域が開口する
ように、層間膜を形成する。第４工程では、層間膜の表
層を変質させる。第５工程では、第１表面領域、層間
膜、及び表面保護膜の露出されている領域上に、金属薄
膜層を形成する。第６工程では、金属薄膜層の、電極パ
ッドの直上から層間膜の直上に至る領域上に、金属配線
層を形成する。第７工程では、バンプ形成予定領域上
に、バンプを形成する。第８工程では、金属薄膜層の露
出されている領域を除去する。第９工程では、主表面側
で、バンプの頂部以外の部分が被覆されるように、封止
樹脂層を形成する。第１０工程では、頂部に、外部端子
を形成する。
のウェハーの製造方法は、下記の第１〜第１０工程を具
える。第１工程では、基板の主表面上に、中央の第１表
面領域、及びこの第１表面領域を囲む第２表面領域から
なる表面を有する電極パッドを形成する。第２工程で
は、第２表面領域、及び主表面の露出されている領域上
に、表面保護膜を形成する。第３工程では、表面保護膜
の、第２表面領域の直上から金属配線層のバンプ形成予
定領域の直下に至る領域上に、第１表面領域が開口する
ように、層間膜を形成する。第４工程では、層間膜の表
層を変質させる。第５工程では、第１表面領域、層間
膜、及び表面保護膜の露出されている領域上に、金属薄
膜層を形成する。第６工程では、金属薄膜層の、電極パ
ッドの直上から層間膜の直上に至る領域上に、金属配線
層を形成する。第７工程では、バンプ形成予定領域上
に、バンプを形成する。第８工程では、金属薄膜層の露
出されている領域を除去する。第９工程では、主表面側
で、バンプの頂部以外の部分が被覆されるように、封止
樹脂層を形成する。第１０工程では、頂部に、外部端子
を形成する。
【００３１】又、上述の方法により製造されるこの発明
のウェハーは、基板、電極パッド、表面保護膜間膜、金
属薄膜層、金属配線層、バンプ、封止樹脂層及び外部端
子を具える。電極パッドは、中央の第１表面領域、及び
この第１表面領域を囲む第２表面領域からなる表面を有
し、かつ、基板の主表面上に設けられている。表面保護
膜は、第２表面領域、及び主表面の、電極パッドが設け
られていない領域上に設けられている。層間膜は、表面
保護膜の、第２表面領域の直上から金属配線層のバンプ
形成予定領域の直下に至る領域上に、第１表面領域が開
口するように設けられている。金属薄膜層は、第１表面
領域、層間膜、及び表面保護膜の、第２表面領域の直上
の領域上に設けられている。金属配線層は、金属薄膜層
上に設けられている。バンプは、バンプ形成予定領域上
に設けられている。封止樹脂層は、主表面側で、バンプ
の頂部以外の部分が被覆されるように設けられている。
外部端子は、頂部に設けられている。層間膜の表層の、
金属薄膜層及び封止樹脂層と接触している領域は、変質
している。
のウェハーは、基板、電極パッド、表面保護膜間膜、金
属薄膜層、金属配線層、バンプ、封止樹脂層及び外部端
子を具える。電極パッドは、中央の第１表面領域、及び
この第１表面領域を囲む第２表面領域からなる表面を有
し、かつ、基板の主表面上に設けられている。表面保護
膜は、第２表面領域、及び主表面の、電極パッドが設け
られていない領域上に設けられている。層間膜は、表面
保護膜の、第２表面領域の直上から金属配線層のバンプ
形成予定領域の直下に至る領域上に、第１表面領域が開
口するように設けられている。金属薄膜層は、第１表面
領域、層間膜、及び表面保護膜の、第２表面領域の直上
の領域上に設けられている。金属配線層は、金属薄膜層
上に設けられている。バンプは、バンプ形成予定領域上
に設けられている。封止樹脂層は、主表面側で、バンプ
の頂部以外の部分が被覆されるように設けられている。
外部端子は、頂部に設けられている。層間膜の表層の、
金属薄膜層及び封止樹脂層と接触している領域は、変質
している。
【００３２】これらのような構成によれば、第３工程に
おいて、層間膜を、上述の表面保護膜上にのみ、形成し
ている。先ず、金属薄膜層及び金属配線層の直下以外の
領域には、層間膜を形成していない。よって、互いに離
間した層間膜間には層間膜が予めないので、この層間膜
の変質された表層を除去する工程を省略することができ
る。従って、ウェハーの生産効率は、向上する。更に、
第１表面領域が開口するように、層間膜を形成している
ので、電極パッド及び金属薄膜層間の接触面積は、増大
する。従って、電極パッド及び金属薄膜層間の電気的接
続の信頼性は、向上する。
おいて、層間膜を、上述の表面保護膜上にのみ、形成し
ている。先ず、金属薄膜層及び金属配線層の直下以外の
領域には、層間膜を形成していない。よって、互いに離
間した層間膜間には層間膜が予めないので、この層間膜
の変質された表層を除去する工程を省略することができ
る。従って、ウェハーの生産効率は、向上する。更に、
第１表面領域が開口するように、層間膜を形成している
ので、電極パッド及び金属薄膜層間の接触面積は、増大
する。従って、電極パッド及び金属薄膜層間の電気的接
続の信頼性は、向上する。
【００３３】
【発明の実施の形態】以下、図を参照して、この発明の
実施の形態について、説明する。尚、図中、各構成成分
の大きさ、形状及び配置関係は、この発明が理解できる
程度に概略的に示してあるにすぎず、従って、この発明
は、図示例に限定されるものではない。
実施の形態について、説明する。尚、図中、各構成成分
の大きさ、形状及び配置関係は、この発明が理解できる
程度に概略的に示してあるにすぎず、従って、この発明
は、図示例に限定されるものではない。
【００３４】「１．第１の実施の形態」
（１−１ 構成）先ず、図１及び図２を参照して、第１
の実施の形態におけるウェハー９０の構成の一例につい
て、説明する。
の実施の形態におけるウェハー９０の構成の一例につい
て、説明する。
【００３５】図１は、第１の実施の形態におけるウェハ
ーの部分的な構成図であって、当該ウェハーを切断して
後に１個のチップとなる部分を、当該ウェハーを構成す
る基板の主表面側から透視して見た場合の平面図として
示している。図２は、図１における一点鎖線ａ−ａで切
って取った断面図である。
ーの部分的な構成図であって、当該ウェハーを切断して
後に１個のチップとなる部分を、当該ウェハーを構成す
る基板の主表面側から透視して見た場合の平面図として
示している。図２は、図１における一点鎖線ａ−ａで切
って取った断面図である。
【００３６】このウェハー９０は、基板１０、電極パッ
ド１２、表面保護膜１４、層間膜１６、金属薄膜層１
８、金属配線層２０、バンプ２２、封止樹脂層２４及び
外部端子２６を具える。
ド１２、表面保護膜１４、層間膜１６、金属薄膜層１
８、金属配線層２０、バンプ２２、封止樹脂層２４及び
外部端子２６を具える。
【００３７】図１には、基板１０、電極パッド１２、金
属配線層２０及び外部端子２６のみが、示されている。
図１に示すように、この構成例では、チップの形状は、
四角形（例えば、８０μｍ×８０μｍ、又は９０μｍ×
９０μｍ等）である。この四角形の各辺に沿って、かつ
各辺の近傍に、４個の電極パッド１２が等間隔（例え
ば、１００μｍ）で設けられている。よって、チップ１
個当たり、合計１６個の電極パッド１２が含まれる。
属配線層２０及び外部端子２６のみが、示されている。
図１に示すように、この構成例では、チップの形状は、
四角形（例えば、８０μｍ×８０μｍ、又は９０μｍ×
９０μｍ等）である。この四角形の各辺に沿って、かつ
各辺の近傍に、４個の電極パッド１２が等間隔（例え
ば、１００μｍ）で設けられている。よって、チップ１
個当たり、合計１６個の電極パッド１２が含まれる。
【００３８】このチップの表面の中央寄りの内側領域に
は、１６個の外部端子２６が、４個×４個のマトリクス
状に配置されている。このマトリクス配列の行列方向
は、それぞれ、該四角形の互いに直交する２辺に沿って
平行である。各外部端子２６には、金属配線層２０が個
別に接続されている。又、各電極パッド１２には、金属
薄膜層１８を挟んで金属配線層２０が、個別にかつ所定
の関係で接続されている。よって、各外部端子２６は、
各電極パッド１２と、１対１の関係で対応している。
は、１６個の外部端子２６が、４個×４個のマトリクス
状に配置されている。このマトリクス配列の行列方向
は、それぞれ、該四角形の互いに直交する２辺に沿って
平行である。各外部端子２６には、金属配線層２０が個
別に接続されている。又、各電極パッド１２には、金属
薄膜層１８を挟んで金属配線層２０が、個別にかつ所定
の関係で接続されている。よって、各外部端子２６は、
各電極パッド１２と、１対１の関係で対応している。
【００３９】このように、金属配線層２０を利用して、
電極パッド１２が有する端子の機能を、外部端子２６と
して、チップの表面の内側領域にシフトすることができ
る。一般的に、このようなシフトは、「再配置」といわ
れる。外部端子２６を、チップの表面の内側領域に集中
して配置させることによって、このチップの外部端子２
６に接続させるべき装置（不図示。例えば、ＬＳＩ集積
回路を搭載している基板）の小型化が可能になる。
電極パッド１２が有する端子の機能を、外部端子２６と
して、チップの表面の内側領域にシフトすることができ
る。一般的に、このようなシフトは、「再配置」といわ
れる。外部端子２６を、チップの表面の内側領域に集中
して配置させることによって、このチップの外部端子２
６に接続させるべき装置（不図示。例えば、ＬＳＩ集積
回路を搭載している基板）の小型化が可能になる。
【００４０】次に、各部の構成について、順次説明す
る。
る。
【００４１】（１−１−１ 基板１０）基板１０は、例
えば、直径６インチ（約１５．２４ｃｍ）のシリコン基
板である。この基板１０の内部には、不図示の複数本の
導電性の配線（例えば、材料をアルミニウムとする。従
来文献参照。）が設けられていて、所定の関係によって
互いに接続されている。各配線の端部は、基板１０の主
表面１０Ａにある。
えば、直径６インチ（約１５．２４ｃｍ）のシリコン基
板である。この基板１０の内部には、不図示の複数本の
導電性の配線（例えば、材料をアルミニウムとする。従
来文献参照。）が設けられていて、所定の関係によって
互いに接続されている。各配線の端部は、基板１０の主
表面１０Ａにある。
【００４２】（１−１−２ 電極パッド１２）各電極パ
ッド１２は、主表面１０Ａにある配線の端部に個別に接
続されていて、かつ、図１に示したように、この主表面
１０Ａ上に互いに離間して設けられている。各電極パッ
ド１２は、基板１０内の配線及び基板１０外の金属薄膜
層１８間を接続している。各電極パッド１２は、例え
ば、アルミニウム、アルミニウム及び珪素の混合物、若
しくはアルミニウム、シリカ及び銅の混合物から構成さ
れる。電極パッド１２の厚さは、例えば、約１μｍであ
る。
ッド１２は、主表面１０Ａにある配線の端部に個別に接
続されていて、かつ、図１に示したように、この主表面
１０Ａ上に互いに離間して設けられている。各電極パッ
ド１２は、基板１０内の配線及び基板１０外の金属薄膜
層１８間を接続している。各電極パッド１２は、例え
ば、アルミニウム、アルミニウム及び珪素の混合物、若
しくはアルミニウム、シリカ及び銅の混合物から構成さ
れる。電極パッド１２の厚さは、例えば、約１μｍであ
る。
【００４３】図３は、ウェハーから電極パッドのみを取
り出して、ウェハーの主表面側から見た場合の平面図で
ある。
り出して、ウェハーの主表面側から見た場合の平面図で
ある。
【００４４】この例では、電極パッド１２は、電極パッ
ド１２の中央の領域である第１表面領域１２Ａ、この第
１表面領域１２Ａを囲む第２表面領域１２Ｂ、及びこの
第２表面領域１２Ｂを囲む第３表面領域１２Ｃからなる
表面を有する。第３表面領域１２Ｃは、この表面の最も
外側の周辺領域である。
ド１２の中央の領域である第１表面領域１２Ａ、この第
１表面領域１２Ａを囲む第２表面領域１２Ｂ、及びこの
第２表面領域１２Ｂを囲む第３表面領域１２Ｃからなる
表面を有する。第３表面領域１２Ｃは、この表面の最も
外側の周辺領域である。
【００４５】（１−１−３ 表面保護膜１４）表面保護
膜１４は、第３表面領域１２Ｃ、及び主表面１０Ａの、
電極パッド１２が設けられていない領域上に設けられて
いる。表面保護膜１４は、基板１０及び基板１０の内部
の配線を保護する。表面保護膜１４は、例えば、二酸化
珪素又は窒化シリコンから構成される。表面保護膜１４
の厚さは、例えば、約１μｍである。
膜１４は、第３表面領域１２Ｃ、及び主表面１０Ａの、
電極パッド１２が設けられていない領域上に設けられて
いる。表面保護膜１４は、基板１０及び基板１０の内部
の配線を保護する。表面保護膜１４は、例えば、二酸化
珪素又は窒化シリコンから構成される。表面保護膜１４
の厚さは、例えば、約１μｍである。
【００４６】（１−１−４ 層間膜１６）層間膜１６
は、第２表面領域１２Ｂ及び表面保護膜１４上に設けら
れている。層間膜１６は、基板１０に加わる、製品とし
て使用後における電気の流れによる発熱による応力を緩
和する。層間膜１６は、例えば、高分子感光性樹脂（ポ
リイミド）又は高分子非感光性樹脂から構成される。層
間膜１６の厚さは、例えば、約１μｍである。
は、第２表面領域１２Ｂ及び表面保護膜１４上に設けら
れている。層間膜１６は、基板１０に加わる、製品とし
て使用後における電気の流れによる発熱による応力を緩
和する。層間膜１６は、例えば、高分子感光性樹脂（ポ
リイミド）又は高分子非感光性樹脂から構成される。層
間膜１６の厚さは、例えば、約１μｍである。
【００４７】尚、層間膜１６の表層１６Ａの、金属薄膜
層１８Ｂと接触している領域は、変質している。変質さ
れた表層は、太線で示される。この変質された表層１６
Ａと金属薄膜層１８との密着性は、良好である。
層１８Ｂと接触している領域は、変質している。変質さ
れた表層は、太線で示される。この変質された表層１６
Ａと金属薄膜層１８との密着性は、良好である。
【００４８】又、層間膜１６の表層１６Ａの、封止樹脂
層２４と接触している領域は、従来構成と異なり、主表
面１０Ａに向かって、窪んでいて、変質されていない。
よって、層間膜１６と封止樹脂層２４の接触面積は、従
来構成と比較して増大する。層間膜１６は、封止樹脂層
２４との密着性が良い。よって、封止樹脂層２４がウェ
ハー９０（又はチップ）から剥がれにくい。従って、ウ
ェハー９０の信頼性は、向上する。
層２４と接触している領域は、従来構成と異なり、主表
面１０Ａに向かって、窪んでいて、変質されていない。
よって、層間膜１６と封止樹脂層２４の接触面積は、従
来構成と比較して増大する。層間膜１６は、封止樹脂層
２４との密着性が良い。よって、封止樹脂層２４がウェ
ハー９０（又はチップ）から剥がれにくい。従って、ウ
ェハー９０の信頼性は、向上する。
【００４９】（１−１−５ 金属薄膜層１８）金属薄膜
層１８は、第１表面領域１２Ａ、及び層間膜１６の、電
極パッド１２の直上から金属配線層２０のバンプ形成予
定領域２０Ａの直下に至る領域上に設けられている。金
属薄膜層１８は、単層構成でも複合層構成でも良いが、
好ましくは、複合層構成とするのが良い。この構成例で
は、金属薄膜層１８は、複合層である。この複合層は、
下層側（層間膜１６側）の金属薄膜層（不図示であるが
以下１８Ａとする。）、及び、この金属薄膜層１８Ａ上
の金属薄膜層（不図示であるが以下１８Ｂとする。）か
らなる。
層１８は、第１表面領域１２Ａ、及び層間膜１６の、電
極パッド１２の直上から金属配線層２０のバンプ形成予
定領域２０Ａの直下に至る領域上に設けられている。金
属薄膜層１８は、単層構成でも複合層構成でも良いが、
好ましくは、複合層構成とするのが良い。この構成例で
は、金属薄膜層１８は、複合層である。この複合層は、
下層側（層間膜１６側）の金属薄膜層（不図示であるが
以下１８Ａとする。）、及び、この金属薄膜層１８Ａ上
の金属薄膜層（不図示であるが以下１８Ｂとする。）か
らなる。
【００５０】金属薄膜層１８Ａは、金属薄膜層１８Ｂを
構成する物質が基板１０内に拡散するのを防止し、か
つ、電極パッド１２との密着性及び金属薄膜層１８Ｂと
の密着性を向上させる。一方、金属薄膜層１８Ｂは、こ
の金属薄膜層１８Ｂ上の金属配線層２０との密着性を向
上させる。
構成する物質が基板１０内に拡散するのを防止し、か
つ、電極パッド１２との密着性及び金属薄膜層１８Ｂと
の密着性を向上させる。一方、金属薄膜層１８Ｂは、こ
の金属薄膜層１８Ｂ上の金属配線層２０との密着性を向
上させる。
【００５１】金属薄膜層１８Ａ及び１８Ｂの組み合わせ
としては、例えば、クロム−銅、クロム−金、ニッケル
−銅、ニッケル−金、チタン及びタングステン−銅、若
しくはチタン及びタングステン−金等がある。金属薄膜
層１８Ａ及び１８Ｂの厚さは、例えば、それぞれ、１５
００Å及び６０００Åである。
としては、例えば、クロム−銅、クロム−金、ニッケル
−銅、ニッケル−金、チタン及びタングステン−銅、若
しくはチタン及びタングステン−金等がある。金属薄膜
層１８Ａ及び１８Ｂの厚さは、例えば、それぞれ、１５
００Å及び６０００Åである。
【００５２】（１−１−６ 金属配線層２０）金属配線
層２０は、金属薄膜層１８上に設けられていて、バンプ
２２を形成する為のバンプ形成予定領域２０Ａを具え
る。金属配線層２０は、金属薄膜層１８及びバンプ２２
を接続していて、好ましくは、電気抵抗の小さい成分
（銅、金若しくはアルミニウム等）から構成されるのが
望ましい。金属薄膜層２０の厚さは、例えば、５μｍで
ある。
層２０は、金属薄膜層１８上に設けられていて、バンプ
２２を形成する為のバンプ形成予定領域２０Ａを具え
る。金属配線層２０は、金属薄膜層１８及びバンプ２２
を接続していて、好ましくは、電気抵抗の小さい成分
（銅、金若しくはアルミニウム等）から構成されるのが
望ましい。金属薄膜層２０の厚さは、例えば、５μｍで
ある。
【００５３】（１−１−７ バンプ２２）バンプ２２
は、バンプ形成予定領域２０Ａ上に、この例ではほぼ垂
直に設けられている。バンプ２２の形状は、例えば、円
柱状である。この円柱の底部２２Ａが、バンプ形成予定
領域２０Ａ上にある。一方、この円柱の頂部２２Ｂに
は、後述するように、外部端子２６が設けられている。
バンプ２２は、金属配線層２０及び外部端子２６間を接
続している。バンプ２２は、通常、金属配線層２０を構
成する材料と同一の材料から構成されている。バンプ２
２の厚さは、例えば、約１００μｍである。
は、バンプ形成予定領域２０Ａ上に、この例ではほぼ垂
直に設けられている。バンプ２２の形状は、例えば、円
柱状である。この円柱の底部２２Ａが、バンプ形成予定
領域２０Ａ上にある。一方、この円柱の頂部２２Ｂに
は、後述するように、外部端子２６が設けられている。
バンプ２２は、金属配線層２０及び外部端子２６間を接
続している。バンプ２２は、通常、金属配線層２０を構
成する材料と同一の材料から構成されている。バンプ２
２の厚さは、例えば、約１００μｍである。
【００５４】（１−１−８ 封止樹脂層２４）封止樹脂
層２４は、主表面１０Ａ側で、バンプ２２の頂部２２Ｂ
以外の部分が被覆されるように設けられている。すなわ
ち、封止樹脂層２４は、層間膜１６、金属薄膜層１８、
金属配線層２０、及び、頂部２２Ｂを除くバンプ２２を
覆っている。封止樹脂層２４の表面２４Ａは、頂部２２
Ｂと同一平面を形成していて、かつ主表面１０Ａと平行
である。封止樹脂層２４は、例えば、エポキシ樹脂から
構成される。
層２４は、主表面１０Ａ側で、バンプ２２の頂部２２Ｂ
以外の部分が被覆されるように設けられている。すなわ
ち、封止樹脂層２４は、層間膜１６、金属薄膜層１８、
金属配線層２０、及び、頂部２２Ｂを除くバンプ２２を
覆っている。封止樹脂層２４の表面２４Ａは、頂部２２
Ｂと同一平面を形成していて、かつ主表面１０Ａと平行
である。封止樹脂層２４は、例えば、エポキシ樹脂から
構成される。
【００５５】（１−１−９ 外部端子２６）外部端子２
６は、頂部２２Ｂに設けられている。ウェハー９０が切
断されてチップに個別化された後、外部端子２６は、外
部の配線（不図示）と接続される。よって、基板１０内
の配線（不図示）は、電極パッド１２、金属薄膜層１
８、金属配線層２０、バンプ２２及び外部端子２６を経
由して、外部の装置（例えば、ＬＳＩ集積回路を搭載し
ている基板）と接続される。外部端子２６は、半田から
構成されている。外部端子２６の形状は、半円球状（直
径は、例えば５００μｍ）である。球面側に、不図示の
外部の装置（例えば、ＬＳＩ集積回路を搭載している基
板）が接続される。
６は、頂部２２Ｂに設けられている。ウェハー９０が切
断されてチップに個別化された後、外部端子２６は、外
部の配線（不図示）と接続される。よって、基板１０内
の配線（不図示）は、電極パッド１２、金属薄膜層１
８、金属配線層２０、バンプ２２及び外部端子２６を経
由して、外部の装置（例えば、ＬＳＩ集積回路を搭載し
ている基板）と接続される。外部端子２６は、半田から
構成されている。外部端子２６の形状は、半円球状（直
径は、例えば５００μｍ）である。球面側に、不図示の
外部の装置（例えば、ＬＳＩ集積回路を搭載している基
板）が接続される。
【００５６】（１−２ 製造方法）次に、図４〜図７を
参照して、第１の実施の形態におけるウェハー９０の製
造方法について、説明する。
参照して、第１の実施の形態におけるウェハー９０の製
造方法について、説明する。
【００５７】図４〜図７は、第１の実施の形態における
ウェハーの製造工程図であって、図１における一点鎖線
ａ−ａで切って取った断面図として示している。図５の
工程は、図４の工程の続きである。又、図６の工程は、
図５の工程の続きである。又、図７の工程は、図６の工
程の続きである。
ウェハーの製造工程図であって、図１における一点鎖線
ａ−ａで切って取った断面図として示している。図５の
工程は、図４の工程の続きである。又、図６の工程は、
図５の工程の続きである。又、図７の工程は、図６の工
程の続きである。
【００５８】この発明のウェハー９０の製造方法は、下
記の（第１工程）〜（第１１工程）を具える。各工程
を、順次説明する。
記の（第１工程）〜（第１１工程）を具える。各工程
を、順次説明する。
【００５９】（第１工程）：先ず、基板１０の主表面１
０Ａ（より詳細には、基板１０内の配線（不図示）が露
出されている部分）上に、例えばスパッタ及びフォトリ
ソエッチングによって、複数個の電極パッド１２を形成
する（図１及び図４（Ａ））。これにより、電極パッド
１２は、基板１０内の配線と接続される。図３に示した
ように、電極パッド１２は、第１表面領域１２Ａ、第２
表面領域１２Ｂ及び第３表面領域１２Ｃを有する。
０Ａ（より詳細には、基板１０内の配線（不図示）が露
出されている部分）上に、例えばスパッタ及びフォトリ
ソエッチングによって、複数個の電極パッド１２を形成
する（図１及び図４（Ａ））。これにより、電極パッド
１２は、基板１０内の配線と接続される。図３に示した
ように、電極パッド１２は、第１表面領域１２Ａ、第２
表面領域１２Ｂ及び第３表面領域１２Ｃを有する。
【００６０】（第２工程）：次に、第３表面領域１２
Ｃ、及び主表面１０Ａの露出されている領域上に、例え
ばＣＶＤ及びフォトリソエッチングによって、表面保護
膜１４を形成する（図４（Ｂ））。この時点において、
第１表面領域１２Ａ及び第２表面領域１２Ｂは、それぞ
れ、開口している。
Ｃ、及び主表面１０Ａの露出されている領域上に、例え
ばＣＶＤ及びフォトリソエッチングによって、表面保護
膜１４を形成する（図４（Ｂ））。この時点において、
第１表面領域１２Ａ及び第２表面領域１２Ｂは、それぞ
れ、開口している。
【００６１】（第３工程）：次に、第２表面領域１２Ｂ
及び表面保護膜１４上に、層間膜１６を形成する。
及び表面保護膜１４上に、層間膜１６を形成する。
【００６２】この工程では、層間膜１６の材料として、
例えばポリイミドを使用する場合、先ず、ポリイミド前
駆体２８を、スパッタによって、第１表面領域１２Ａ、
第２表面領域１２Ｂ及び表面保護膜１４上に形成する
（図４（Ｃ））。
例えばポリイミドを使用する場合、先ず、ポリイミド前
駆体２８を、スパッタによって、第１表面領域１２Ａ、
第２表面領域１２Ｂ及び表面保護膜１４上に形成する
（図４（Ｃ））。
【００６３】次に、第１表面領域１２Ａのみを、フォト
リソエッチングによって、開口させる（図４（Ｄ））。
リソエッチングによって、開口させる（図４（Ｄ））。
【００６４】次に、ポリイミド前駆体２８を熱硬化させ
て、ポリイミド（層間膜１６）を形成する（図４
（Ｅ））。この熱硬化の為に、層間膜１６の上層に向か
うにつれて、層間膜１６は圧縮変形する。
て、ポリイミド（層間膜１６）を形成する（図４
（Ｅ））。この熱硬化の為に、層間膜１６の上層に向か
うにつれて、層間膜１６は圧縮変形する。
【００６５】次に、第１表面領域１２Ａ上にポリイミド
が残っている場合は、例えば、酸素雰囲気中でプラズマ
エッチングによって、この層間膜１６を除去する。
が残っている場合は、例えば、酸素雰囲気中でプラズマ
エッチングによって、この層間膜１６を除去する。
【００６６】（第４工程）：次に、層間膜１６の表層１
６Ａを、不活性ガス（例えば、アルゴンガスとする。）
雰囲気中でプラズマエッチングによって、変質させる
（図４（Ｆ））。表層１６Ａを変質させることによっ
て、表層１６Ａと金属薄膜層１との密着性は、向上す
る。変質された表層１６Ａを、太線で示す。
６Ａを、不活性ガス（例えば、アルゴンガスとする。）
雰囲気中でプラズマエッチングによって、変質させる
（図４（Ｆ））。表層１６Ａを変質させることによっ
て、表層１６Ａと金属薄膜層１との密着性は、向上す
る。変質された表層１６Ａを、太線で示す。
【００６７】（第５工程）：次に、第１表面領域１２Ａ
及び層間膜１６上に、例えばスパッタによって、金属薄
膜層１８を形成する（図４（Ｇ））。
及び層間膜１６上に、例えばスパッタによって、金属薄
膜層１８を形成する（図４（Ｇ））。
【００６８】（第６工程）：次に、金属薄膜層１８の、
電極パッド１２の直上（又は直上付近）から金属配線層
２０のバンプ形成予定領域２０Ａの直下（又は直下付
近）に至る領域上に、当該金属配線層２０を形成する。
電極パッド１２の直上（又は直上付近）から金属配線層
２０のバンプ形成予定領域２０Ａの直下（又は直下付
近）に至る領域上に、当該金属配線層２０を形成する。
【００６９】この工程では、先ず、金属配線層２０の非
形成領域に、スパッタ及びフォトリソによって、レジス
ト３０（例えば、材料をノボラック系レジスト、厚さを
１０μｍとする。）を形成する（図５（Ａ））。
形成領域に、スパッタ及びフォトリソによって、レジス
ト３０（例えば、材料をノボラック系レジスト、厚さを
１０μｍとする。）を形成する（図５（Ａ））。
【００７０】次に、電解メッキによって、露出された領
域の金属薄膜層１８上に、金属配線層２０を形成する
（図５（Ｂ））。
域の金属薄膜層１８上に、金属配線層２０を形成する
（図５（Ｂ））。
【００７１】尚、金属配線層２０の厚さは、レジスト３
０の厚さより小さく、この構成例では、上述のように、
例えば５μｍである。金属配線層２０を金から構成する
場合は、電解メッキのメッキ液として、例えば、シアン
系メッキ液又はノンシアン系メッキ液を使用する。又、
金属配線層２０を銅から構成する場合は、電解メッキの
メッキ液として、例えば、硫酸溶液を用いる。
０の厚さより小さく、この構成例では、上述のように、
例えば５μｍである。金属配線層２０を金から構成する
場合は、電解メッキのメッキ液として、例えば、シアン
系メッキ液又はノンシアン系メッキ液を使用する。又、
金属配線層２０を銅から構成する場合は、電解メッキの
メッキ液として、例えば、硫酸溶液を用いる。
【００７２】次に、剥離剤（例えば、アセトンとす
る。）によって、レジスト３０を除去する（図５
（Ｃ））。
る。）によって、レジスト３０を除去する（図５
（Ｃ））。
【００７３】（第７工程）：次に、バンプ形成予定領域
２０Ａ上に、バンプ２２を形成する。
２０Ａ上に、バンプ２２を形成する。
【００７４】この工程では、先ず、露出されている領域
の金属薄膜層１８、及び金属配線層２０のバンプ非形成
領域（バンプ形成予定領域２０Ａ以外の領域）に、スパ
ッタ及びフォトリソによって、レジスト３２（例えば、
アクリルエステル又はアクリル樹脂系ドライフィルムと
し、かつ、金属配線層２０の表面から厚さを１２０μｍ
とする。）を形成する（図５（Ｄ））。
の金属薄膜層１８、及び金属配線層２０のバンプ非形成
領域（バンプ形成予定領域２０Ａ以外の領域）に、スパ
ッタ及びフォトリソによって、レジスト３２（例えば、
アクリルエステル又はアクリル樹脂系ドライフィルムと
し、かつ、金属配線層２０の表面から厚さを１２０μｍ
とする。）を形成する（図５（Ｄ））。
【００７５】次に、電解メッキによって、バンプ形成予
定領域２０Ａ上に、バンプ２２を形成する（図５
（Ｅ））。
定領域２０Ａ上に、バンプ２２を形成する（図５
（Ｅ））。
【００７６】尚、バンプ２２の厚さは、レジスト３２の
厚さより小さく、この構成例では、上述のように、例え
ば１００μｍである。又、バンプ２２は、通常、金属配
線層２０と同一の物質から構成される。よって、この場
合も、（第６工程）で述べたメッキ液を使用すれば良
い。
厚さより小さく、この構成例では、上述のように、例え
ば１００μｍである。又、バンプ２２は、通常、金属配
線層２０と同一の物質から構成される。よって、この場
合も、（第６工程）で述べたメッキ液を使用すれば良
い。
【００７７】次に、剥離剤（例えば、水酸化カリウム水
溶液、ジエチレングリコールモノプチルエーテル、若し
くはモノエタノールアミンとする。）によって、レジス
ト３２を除去する（図６（Ａ））。
溶液、ジエチレングリコールモノプチルエーテル、若し
くはモノエタノールアミンとする。）によって、レジス
ト３２を除去する（図６（Ａ））。
【００７８】（第８工程）：次に、露出されている領域
の金属薄膜層１８を、酸素雰囲気中でプラズマエッチン
グによって、除去する（図６（Ｂ））。
の金属薄膜層１８を、酸素雰囲気中でプラズマエッチン
グによって、除去する（図６（Ｂ））。
【００７９】（第９工程）：次に、金属薄膜層１８を除
去することによって露出された、層間膜１６の表層１６
Ａの領域を、ウェットエッチングによって除去する（図
６（Ｃ））。
去することによって露出された、層間膜１６の表層１６
Ａの領域を、ウェットエッチングによって除去する（図
６（Ｃ））。
【００８０】これは、金属薄膜層１８を流れる電流が表
層１６Ａを経由して他の金属薄膜層１８にリークしやす
い、変質された表層１６Ａを除去することによって、こ
れら金属薄膜層１８間におけるリークを防止する為であ
る。
層１６Ａを経由して他の金属薄膜層１８にリークしやす
い、変質された表層１６Ａを除去することによって、こ
れら金属薄膜層１８間におけるリークを防止する為であ
る。
【００８１】この場合、好ましくは、表面保護膜１４に
到達する直前の深さ程度まで、層間膜１６を除去するの
が良い。
到達する直前の深さ程度まで、層間膜１６を除去するの
が良い。
【００８２】エッチング溶液としては、例えば、過マン
ガン酸、ヒドラジン、若しくは硫酸がある。エッチング
に要する時間は、数分〜数十分である。
ガン酸、ヒドラジン、若しくは硫酸がある。エッチング
に要する時間は、数分〜数十分である。
【００８３】（第１０工程）：次に、主表面１０Ａ側
で、バンプ２２の頂部２２Ｂ以外の部分が被覆されるよ
うに、封止樹脂層２４を形成する。
で、バンプ２２の頂部２２Ｂ以外の部分が被覆されるよ
うに、封止樹脂層２４を形成する。
【００８４】この工程では、先ず、従来の封止金型（従
来文献参照）内で、主表面１０Ａ側に封止樹脂層２４を
形成する（図６（Ｄ））。封止樹脂層２４は、層間膜１
６、金属薄膜層１８、金属配線層２０、及び頂部２２Ｂ
を除くバンプ２２を覆っている。
来文献参照）内で、主表面１０Ａ側に封止樹脂層２４を
形成する（図６（Ｄ））。封止樹脂層２４は、層間膜１
６、金属薄膜層１８、金属配線層２０、及び頂部２２Ｂ
を除くバンプ２２を覆っている。
【００８５】次に、封止樹脂層２４の表面２４Ａを研磨
して、バンプ２２の頂部２２Ｂを露出させる（図７
（Ａ））。表面２４Ａは、頂部２２Ｂと同一平面を形成
していて、かつ主表面１０Ａと平行である。
して、バンプ２２の頂部２２Ｂを露出させる（図７
（Ａ））。表面２４Ａは、頂部２２Ｂと同一平面を形成
していて、かつ主表面１０Ａと平行である。
【００８６】（第１１工程）：次に、頂部２２Ｂに、外
部端子２６を形成する（図２）。この構成例では、外部
端子２６を半田製とし、かつ、その形状を半球状とす
る。球面側に、不図示の外部の装置（例えば、ＬＳＩ集
積回路を搭載している基板）が接続される。
部端子２６を形成する（図２）。この構成例では、外部
端子２６を半田製とし、かつ、その形状を半球状とす
る。球面側に、不図示の外部の装置（例えば、ＬＳＩ集
積回路を搭載している基板）が接続される。
【００８７】以上の工程を以って、ウェハー９０が完成
される。このウェハー９０を切断して個別化することに
より、多数のチップが生産される。
される。このウェハー９０を切断して個別化することに
より、多数のチップが生産される。
【００８８】（１−３ 効果）
第１の実施の形態における構成によれば、（第９工程）
において、層間膜１６の表層１６Ａを、ウェットエッチ
ングによって除去するから、層間膜１６の表層１６Ａ
は、主表面１０Ａに向かって窪んでいる。
において、層間膜１６の表層１６Ａを、ウェットエッチ
ングによって除去するから、層間膜１６の表層１６Ａ
は、主表面１０Ａに向かって窪んでいる。
【００８９】よって、層間膜１６と封止樹脂層２４の接
触面積は、増大する。層間膜１６は、封止樹脂層２４と
の密着性が良い。よって、封止樹脂層２４がウェハー９
０（又はチップ）から剥がれにくい。従って、ウェハー
９０（又はチップ）の信頼性は、向上する。
触面積は、増大する。層間膜１６は、封止樹脂層２４と
の密着性が良い。よって、封止樹脂層２４がウェハー９
０（又はチップ）から剥がれにくい。従って、ウェハー
９０（又はチップ）の信頼性は、向上する。
【００９０】「２．第２の実施の形態」
（２−１ 構成）次に、図８を参照して、第２の実施の
形態におけるウェハー９０の構成の一例について、説明
する。
形態におけるウェハー９０の構成の一例について、説明
する。
【００９１】図８は、図１における一点鎖線ａ−ａで切
って取った断面図である。
って取った断面図である。
【００９２】第２の実施の形態では、層間膜１６の表層
１６Ａの、封止樹脂層２４と接触している領域は、主表
面１０Ａに向かって、表面保護膜１４に到達する直前の
深さ程度まで、鉛直方向に窪んでいる。この点が、第１
の実施の形態と異なる。
１６Ａの、封止樹脂層２４と接触している領域は、主表
面１０Ａに向かって、表面保護膜１４に到達する直前の
深さ程度まで、鉛直方向に窪んでいる。この点が、第１
の実施の形態と異なる。
【００９３】（２−２ 製造方法）次に、図９を参照し
て、第１の実施の形態と異なり、かつ第２の実施の形態
におけるウェハー９０の製造方法の特徴部分である（第
９工程）についてのみ、説明する。第２の実施の形態に
おける（第１工程）〜（第８工程）は、それぞれ、第１
の実施の形態における（第１工程）〜（第８工程）と同
一であるから、その説明を省略する。
て、第１の実施の形態と異なり、かつ第２の実施の形態
におけるウェハー９０の製造方法の特徴部分である（第
９工程）についてのみ、説明する。第２の実施の形態に
おける（第１工程）〜（第８工程）は、それぞれ、第１
の実施の形態における（第１工程）〜（第８工程）と同
一であるから、その説明を省略する。
【００９４】図９は、第２の実施の形態におけるウェハ
ーの製造工程図であって、図１における一点鎖線ａ−ａ
で切って取った断面図として示している。。
ーの製造工程図であって、図１における一点鎖線ａ−ａ
で切って取った断面図として示している。。
【００９５】（第９工程）：次に、金属薄膜層１８を除
去することによって露出された、層間膜１６の表層１６
Ａの領域を、酸素雰囲気中でプラズマエッチングによっ
て、表面保護膜１４が露出される直前の深さ程度まで、
主表面１０Ａに対して鉛直方向に除去する（図９
（Ａ））。
去することによって露出された、層間膜１６の表層１６
Ａの領域を、酸素雰囲気中でプラズマエッチングによっ
て、表面保護膜１４が露出される直前の深さ程度まで、
主表面１０Ａに対して鉛直方向に除去する（図９
（Ａ））。
【００９６】このプラズマエッチングは、例えば、非加
熱状態及び圧力０．０５〜０．１５Ｔｏｒｒの条件下に
おいて、数分間行う。
熱状態及び圧力０．０５〜０．１５Ｔｏｒｒの条件下に
おいて、数分間行う。
【００９７】（第１０工程）：第１の実施の形態におけ
る（第１０工程）と同一である（図９（Ｂ）及び図９
（Ｃ））。
る（第１０工程）と同一である（図９（Ｂ）及び図９
（Ｃ））。
【００９８】（第１１工程）：第１の実施の形態におけ
る（第１１工程）と同一である（図８）。
る（第１１工程）と同一である（図８）。
【００９９】（２−３ 効果）第２の実施の形態におけ
る構成によれば、（第９工程）において、層間膜１６
を、酸素雰囲気中でプラズマエッチングによって、表面
保護膜１４が露出される直前の深さ程度まで、主表面１
０Ａに対して鉛直方向に除去する。よって、層間膜１６
の表層は、主表面１０Ａに向かって、表面保護膜１４が
露出される直前の深さ程度まで、鉛直方向に窪んでい
る。
る構成によれば、（第９工程）において、層間膜１６
を、酸素雰囲気中でプラズマエッチングによって、表面
保護膜１４が露出される直前の深さ程度まで、主表面１
０Ａに対して鉛直方向に除去する。よって、層間膜１６
の表層は、主表面１０Ａに向かって、表面保護膜１４が
露出される直前の深さ程度まで、鉛直方向に窪んでい
る。
【０１００】よって、層間膜１６と封止樹脂層２４の接
触面積は、増大する。層間膜１６は、封止樹脂層２４と
の密着性が良い。よって、封止樹脂層２４がウェハー９
０（又はチップ）から剥がれにくい。従って、ウェハー
９０（チップ）の信頼性は、向上する。
触面積は、増大する。層間膜１６は、封止樹脂層２４と
の密着性が良い。よって、封止樹脂層２４がウェハー９
０（又はチップ）から剥がれにくい。従って、ウェハー
９０（チップ）の信頼性は、向上する。
【０１０１】更に、金属薄膜層１８の直下にある層間膜
１６は除去されていないので、金属薄膜層１８及び金属
配線層２０にとって、土台（層間膜１６に相当してい
る。）が安定している。よって、金属薄膜層１８及び金
属配線層２０が、ぐらつくことはない。従って、金属薄
膜層１８及び金属配線層２０による配線の信頼性μは、
保たれる。
１６は除去されていないので、金属薄膜層１８及び金属
配線層２０にとって、土台（層間膜１６に相当してい
る。）が安定している。よって、金属薄膜層１８及び金
属配線層２０が、ぐらつくことはない。従って、金属薄
膜層１８及び金属配線層２０による配線の信頼性μは、
保たれる。
【０１０２】「３．第３の実施の形態」
（３−１ 構成）次に、図１０を参照して、第３の実施
の形態におけるウェハー９０の構成の一例について、説
明する。
の形態におけるウェハー９０の構成の一例について、説
明する。
【０１０３】図１０は、図１における一点鎖線ａ−ａで
切って取った断面図である。
切って取った断面図である。
【０１０４】第３の実施の形態では、特に、層間膜１６
の構成が、第１及び第２の実施の形態の場合と異なる。
そこで、第１及び第２の実施の形態と異なる構成部分に
ついて、説明する。
の構成が、第１及び第２の実施の形態の場合と異なる。
そこで、第１及び第２の実施の形態と異なる構成部分に
ついて、説明する。
【０１０５】（３−１−１ 層間膜１６）層間膜１６
は、第２表面領域１２Ｂ、及び、表面保護膜１４の、第
３表面領域１２Ｃの直上並びに電極パッド１２の周辺部
３４から金属配線層２０のバンプ形成予定領域２０Ａの
直下に至る領域上に設けられている。
は、第２表面領域１２Ｂ、及び、表面保護膜１４の、第
３表面領域１２Ｃの直上並びに電極パッド１２の周辺部
３４から金属配線層２０のバンプ形成予定領域２０Ａの
直下に至る領域上に設けられている。
【０１０６】（３−１−２ 金属薄膜層１８）金属薄膜
層１８は、第１表面領域１２Ａ及び層間膜１６上に設け
られている。
層１８は、第１表面領域１２Ａ及び層間膜１６上に設け
られている。
【０１０７】（３−２ 製造方法）次に、図４に加え
て、図１１及び図１２を参照して、第３の実施の形態に
おけるウェハー９０の製造方法について、説明する。
て、図１１及び図１２を参照して、第３の実施の形態に
おけるウェハー９０の製造方法について、説明する。
【０１０８】図１１及び図１２は、第３の実施の形態に
おけるウェハーの製造工程図であって、図１における一
点鎖線ａ−ａで切って取った断面図として示している。
図１２の工程は、図１１の工程の続きである。
おけるウェハーの製造工程図であって、図１における一
点鎖線ａ−ａで切って取った断面図として示している。
図１２の工程は、図１１の工程の続きである。
【０１０９】この発明のウェハー９０の製造方法は、下
記の第１〜第１０工程を具える。各工程を、順次説明す
る。
記の第１〜第１０工程を具える。各工程を、順次説明す
る。
【０１１０】（第１工程）：第１の実施の形態における
（第１工程）と同一である（図４（Ａ））。
（第１工程）と同一である（図４（Ａ））。
【０１１１】（第２工程）：第１の実施の形態における
（第２工程）と同一である（図４（Ｂ））。
（第２工程）と同一である（図４（Ｂ））。
【０１１２】（第３工程）：次に、第２表面領域１２
Ｂ、及び、表面保護膜１４の、第３表面領域１２Ｃの直
上並びに電極パッド１２の周辺部から金属配線層２０の
バンプ形成予定領域２０Ａの直下に至る領域上に、層間
膜１６を形成する。
Ｂ、及び、表面保護膜１４の、第３表面領域１２Ｃの直
上並びに電極パッド１２の周辺部から金属配線層２０の
バンプ形成予定領域２０Ａの直下に至る領域上に、層間
膜１６を形成する。
【０１１３】この工程では、層間膜１６の材料として、
例えばポリイミドを使用する場合、第１の実施の形態に
おける（第３工程）と同様に、先ず、ポリイミド前駆体
２８を、スパッタによって、第１表面領域１２Ａ、第２
表面領域１２Ｂ及び表面保護膜１４上に形成する（図４
（Ｃ））。
例えばポリイミドを使用する場合、第１の実施の形態に
おける（第３工程）と同様に、先ず、ポリイミド前駆体
２８を、スパッタによって、第１表面領域１２Ａ、第２
表面領域１２Ｂ及び表面保護膜１４上に形成する（図４
（Ｃ））。
【０１１４】次に、第２表面領域１２Ｂ、及び、ポリイ
ミド前駆体２８の、第３表面領域１２Ｃの直上（又は直
上付近）並びに電極パッド１２の周辺部から金属配線層
２０のバンプ形成予定領域２０Ａの直下（又は直下付
近）に至る領域以外の領域を、フォトリソエッチングに
よって、削除する（図１１（Ａ））。
ミド前駆体２８の、第３表面領域１２Ｃの直上（又は直
上付近）並びに電極パッド１２の周辺部から金属配線層
２０のバンプ形成予定領域２０Ａの直下（又は直下付
近）に至る領域以外の領域を、フォトリソエッチングに
よって、削除する（図１１（Ａ））。
【０１１５】次に、ポリイミド前駆体２８を熱硬化させ
て、ポリイミド（層間膜１６）を形成する（図１１
（Ｂ））。この熱硬化の為に、層間膜１６の上層に向か
うにつれて、層間膜１６は圧縮変形する。
て、ポリイミド（層間膜１６）を形成する（図１１
（Ｂ））。この熱硬化の為に、層間膜１６の上層に向か
うにつれて、層間膜１６は圧縮変形する。
【０１１６】次に、第１表面領域１２Ａ上にポリイミド
が残っている場合は、例えば、酸素雰囲気中でプラズマ
エッチングによって、この層間膜１６を除去する。
が残っている場合は、例えば、酸素雰囲気中でプラズマ
エッチングによって、この層間膜１６を除去する。
【０１１７】（第４工程）：第１の実施の形態における
（第４工程）と同一である（図１１（Ｃ））。
（第４工程）と同一である（図１１（Ｃ））。
【０１１８】（第５工程）：次に、第１表面領域１２
Ａ、層間膜１６、及び表面保護膜１４の露出されている
領域上に、第１の実施の形態における（第５工程）と同
様にして、金属薄膜層１８を形成する（図１１
（Ｄ））。
Ａ、層間膜１６、及び表面保護膜１４の露出されている
領域上に、第１の実施の形態における（第５工程）と同
様にして、金属薄膜層１８を形成する（図１１
（Ｄ））。
【０１１９】（第６工程）：次に、金属薄膜層１８の、
第１表面領域１２Ａの直上及び層間膜１６の直上に形成
された領域上に、第１の実施の形態における（第６工
程）と同様にして、金属配線層２０を形成する（図１１
（Ｅ））。
第１表面領域１２Ａの直上及び層間膜１６の直上に形成
された領域上に、第１の実施の形態における（第６工
程）と同様にして、金属配線層２０を形成する（図１１
（Ｅ））。
【０１２０】（第７工程）：第１の実施の形態における
（第７工程）と同一である（図１１（Ｆ））。
（第７工程）と同一である（図１１（Ｆ））。
【０１２１】（第８工程）：第１の実施の形態における
（第８工程）と同一である（図１２（Ａ））。これによ
り、表面保護膜１４が露出される領域が現れる。
（第８工程）と同一である（図１２（Ａ））。これによ
り、表面保護膜１４が露出される領域が現れる。
【０１２２】（第９工程）：第１の実施の形態における
（第１０工程）と同一である（図１２（Ｂ））。
（第１０工程）と同一である（図１２（Ｂ））。
【０１２３】（第１０工程）：第１の実施の形態におけ
る（第１１工程）と同一である（図１０）。
る（第１１工程）と同一である（図１０）。
【０１２４】（３−３ 効果）第３の実施の形態におけ
る構成によれば、（第３工程）において、層間膜１６
を、第２表面領域１２Ｂ及び上述の表面保護膜１４上に
のみ、形成している。すなわち、金属薄膜層１８及び金
属配線層２０の直下以外の領域には、層間膜１６を形成
していない。よって、互いに離間した層間膜１６間には
層間膜１６が予めないので、この層間膜１６の変質され
た表層１６Ａを除去する工程を省略することができる。
従って、ウェハー９０の生産効率は、向上する。
る構成によれば、（第３工程）において、層間膜１６
を、第２表面領域１２Ｂ及び上述の表面保護膜１４上に
のみ、形成している。すなわち、金属薄膜層１８及び金
属配線層２０の直下以外の領域には、層間膜１６を形成
していない。よって、互いに離間した層間膜１６間には
層間膜１６が予めないので、この層間膜１６の変質され
た表層１６Ａを除去する工程を省略することができる。
従って、ウェハー９０の生産効率は、向上する。
【０１２５】「第４の実施の形態」
（４−１ 構成）次に、図１３を参照して、第４の実施
の形態におけるウェハー９０の構成の一例について、説
明する。
の形態におけるウェハー９０の構成の一例について、説
明する。
【０１２６】図１３は、図１における一点鎖線ａ−ａで
切って取った断面図である。
切って取った断面図である。
【０１２７】第４の実施の形態では、層間膜１６が電極
パッド１２の表面上に設けられていない点が、第３の実
施の形態における構成と異なる。そこで、第３の実施の
形態と異なる構成部分について、説明する。
パッド１２の表面上に設けられていない点が、第３の実
施の形態における構成と異なる。そこで、第３の実施の
形態と異なる構成部分について、説明する。
【０１２８】尚、第４の実施の形態における第１表面領
域１２Ａは、第３の実施の形態における第１表面領域１
２Ａ及び第２表面領域１２Ｂを合わせた領域に相当して
いる。又、第４の実施の形態における第２表面領域１２
Ｂは、第３の実施の形態における第３表面領域１２Ｃに
相当している。
域１２Ａは、第３の実施の形態における第１表面領域１
２Ａ及び第２表面領域１２Ｂを合わせた領域に相当して
いる。又、第４の実施の形態における第２表面領域１２
Ｂは、第３の実施の形態における第３表面領域１２Ｃに
相当している。
【０１２９】（４−１−１ 層間膜１６）層間膜１６
は、第２表面領域１２Ｂの直上（又は直上付近）から金
属配線層２０のバンプ形成予定領域２０Ａの直下（又は
直下付近）に至る表面保護膜１４上に、第１表面領域１
２Ａが開口するように設けられている。
は、第２表面領域１２Ｂの直上（又は直上付近）から金
属配線層２０のバンプ形成予定領域２０Ａの直下（又は
直下付近）に至る表面保護膜１４上に、第１表面領域１
２Ａが開口するように設けられている。
【０１３０】この場合、好ましくは、層間膜１６は、第
２表面領域１２Ｂの直上全体ではなくて、第２表面領域
１２Ｂの一部分の直上に設けられているのが良い。
２表面領域１２Ｂの直上全体ではなくて、第２表面領域
１２Ｂの一部分の直上に設けられているのが良い。
【０１３１】（４−１−２ 金属薄膜層１８）金属薄膜
層１８は、第１表面領域１２Ａ、層間膜１６、及び表面
保護膜１４の、第２表面領域１２Ｂの直上の領域上に設
けられている。このように、第１表面領域１２Ａ（第３
の実施の形態における第１表面領域１２Ａ及び第２表面
領域１２Ｂを合わせた領域）上全体に、金属薄膜層１８
が設けられている点が、第４の実施の形態の特色であ
る。
層１８は、第１表面領域１２Ａ、層間膜１６、及び表面
保護膜１４の、第２表面領域１２Ｂの直上の領域上に設
けられている。このように、第１表面領域１２Ａ（第３
の実施の形態における第１表面領域１２Ａ及び第２表面
領域１２Ｂを合わせた領域）上全体に、金属薄膜層１８
が設けられている点が、第４の実施の形態の特色であ
る。
【０１３２】（４−２ 製造方法）次に、図４に加え
て、図１４及び図１５を参照して、第４の実施の形態に
おけるウェハー９０の製造方法について、説明する。
て、図１４及び図１５を参照して、第４の実施の形態に
おけるウェハー９０の製造方法について、説明する。
【０１３３】図１４及び図１５は、第４の実施の形態に
おけるウェハーの製造工程図であって、図１における一
点鎖線ａ−ａで切って取った断面図として示している。
図１５の工程は、図１４の工程の続きである。
おけるウェハーの製造工程図であって、図１における一
点鎖線ａ−ａで切って取った断面図として示している。
図１５の工程は、図１４の工程の続きである。
【０１３４】この発明のウェハー９０の製造方法は、下
記の第１〜第１０工程を具える。各工程を、順次説明す
る。
記の第１〜第１０工程を具える。各工程を、順次説明す
る。
【０１３５】（第１工程）：第３の実施の形態における
（第１工程）と同一である（図４（Ａ））。
（第１工程）と同一である（図４（Ａ））。
【０１３６】（第２工程）：第３の実施の形態における
（第２工程）と同一である（図４（Ｂ））。
（第２工程）と同一である（図４（Ｂ））。
【０１３７】（第３工程）：次に、表面保護膜１４の、
第２表面領域１２Ｂの直上（又は直上付近）から金属配
線層２０のバンプ形成予定領域２０Ａの直下（又は直下
付近）に至る領域上に、第１表面領域１２Ａが開口する
ように、層間膜１６を形成する。
第２表面領域１２Ｂの直上（又は直上付近）から金属配
線層２０のバンプ形成予定領域２０Ａの直下（又は直下
付近）に至る領域上に、第１表面領域１２Ａが開口する
ように、層間膜１６を形成する。
【０１３８】この場合、好ましくは、層間膜１６は、第
２表面領域１２Ｂの直上全体ではなくて、第２表面領域
１２Ｂの一部分の直上にかかるように形成するのが良
い。
２表面領域１２Ｂの直上全体ではなくて、第２表面領域
１２Ｂの一部分の直上にかかるように形成するのが良
い。
【０１３９】この工程では、層間膜１６の材料として、
例えばポリイミドを使用する場合、第３の実施の形態に
おける（第３工程）と同様に、先ず、ポリイミド前駆体
２８を、スパッタによって、第１表面領域１２Ａ、第２
表面領域１２Ｂ及び表面保護膜１４上に形成する（図４
（Ｃ））。
例えばポリイミドを使用する場合、第３の実施の形態に
おける（第３工程）と同様に、先ず、ポリイミド前駆体
２８を、スパッタによって、第１表面領域１２Ａ、第２
表面領域１２Ｂ及び表面保護膜１４上に形成する（図４
（Ｃ））。
【０１４０】次に、ポリイミド前駆体２８の、第２表面
領域１２Ｂの直上（又は直上付近）から金属配線層２０
のバンプ形成予定領域２０Ａの直下（又は直下付近）に
至る領域以外の領域を、フォトリソエッチングによっ
て、削除する（図１４（Ａ））。
領域１２Ｂの直上（又は直上付近）から金属配線層２０
のバンプ形成予定領域２０Ａの直下（又は直下付近）に
至る領域以外の領域を、フォトリソエッチングによっ
て、削除する（図１４（Ａ））。
【０１４１】次に、ポリイミド前駆体２８を熱硬化させ
て、ポリイミド（層間膜１６）を形成する（図１４
（Ｂ））。この熱硬化の為に、層間膜１６の上層に向か
うにつれて、層間膜１６は圧縮変形する。
て、ポリイミド（層間膜１６）を形成する（図１４
（Ｂ））。この熱硬化の為に、層間膜１６の上層に向か
うにつれて、層間膜１６は圧縮変形する。
【０１４２】次に、第１表面領域１２Ａ上にポリイミド
が残っている場合は、例えば、酸素雰囲気中でプラズマ
エッチングによって、この層間膜１６を除去する。
が残っている場合は、例えば、酸素雰囲気中でプラズマ
エッチングによって、この層間膜１６を除去する。
【０１４３】（第４工程）：第３の実施の形態における
（第４工程）と同一である（図１４（Ｃ））。
（第４工程）と同一である（図１４（Ｃ））。
【０１４４】（第５工程）：次に、第１表面領域１２
Ａ、層間膜１６、及び表面保護膜１４の露出されている
領域上に、第３の実施の形態における（第５工程）と同
様に、金属薄膜層１８を形成する（図１４（Ｄ））。
Ａ、層間膜１６、及び表面保護膜１４の露出されている
領域上に、第３の実施の形態における（第５工程）と同
様に、金属薄膜層１８を形成する（図１４（Ｄ））。
【０１４５】（第６工程）：次に、金属薄膜層１８の、
電極パッド１２の直上（又は直上付近）から層間膜１６
の直上（又は直上付近）に至る領域上に、第３の実施の
形態における（第６工程）と同様にして、金属配線層２
０を形成する（図１４（Ｅ））。
電極パッド１２の直上（又は直上付近）から層間膜１６
の直上（又は直上付近）に至る領域上に、第３の実施の
形態における（第６工程）と同様にして、金属配線層２
０を形成する（図１４（Ｅ））。
【０１４６】（第７工程）：第３の実施の形態における
（第７工程）と同一である（図１４（Ｆ））。
（第７工程）と同一である（図１４（Ｆ））。
【０１４７】（第８工程）：第３の実施の形態における
（第８工程）と同一である（図１５（Ａ））。
（第８工程）と同一である（図１５（Ａ））。
【０１４８】（第９工程）：第３の実施の形態における
（第１０工程）と同一である（図１５（Ｂ））。
（第１０工程）と同一である（図１５（Ｂ））。
【０１４９】（第１０工程）：第３の実施の形態におけ
る（第１１工程）と同一である（図１３）。
る（第１１工程）と同一である（図１３）。
【０１５０】（４−３ 効果）第４の実施の形態におけ
る構成によれば、（第３工程）において、層間膜１６
を、上述の表面保護膜１４上に形成しているが、金属薄
膜層１８及び金属配線層２０の直下以外の領域には、こ
の層間膜１６を形成していない。すなわち、この構成例
では、層間膜１６は、互いに離間した２つの島状領域と
して、形成される。
る構成によれば、（第３工程）において、層間膜１６
を、上述の表面保護膜１４上に形成しているが、金属薄
膜層１８及び金属配線層２０の直下以外の領域には、こ
の層間膜１６を形成していない。すなわち、この構成例
では、層間膜１６は、互いに離間した２つの島状領域と
して、形成される。
【０１５１】よって、互いに離間した島状の層間膜１６
間には最初から変質された表層１６Ａが形成されないの
で、この表層１６Ａを除去する工程を省略することがで
きる。従って、ウェハーの生産効率は、向上する。
間には最初から変質された表層１６Ａが形成されないの
で、この表層１６Ａを除去する工程を省略することがで
きる。従って、ウェハーの生産効率は、向上する。
【０１５２】更に、第１表面領域１２Ａが開口するよう
に、層間膜１６を形成しているので、電極パッド１２及
び金属薄膜層１８間の接触面積は、増大する。従って、
電極パッド１２及び金属薄膜層１８間の電気的接続の信
頼性は、向上する。
に、層間膜１６を形成しているので、電極パッド１２及
び金属薄膜層１８間の接触面積は、増大する。従って、
電極パッド１２及び金属薄膜層１８間の電気的接続の信
頼性は、向上する。
【０１５３】「変形例の説明」この発明は、上述の実施
の形態にのみ限定されるものではなく、設計に応じて種
々の変更を加えることができる。
の形態にのみ限定されるものではなく、設計に応じて種
々の変更を加えることができる。
【０１５４】例えば、上述の各実施の形態では、金属薄
膜層１８の構成を２層としているが、単層でも、又は３
層以上の複合層としても良い。
膜層１８の構成を２層としているが、単層でも、又は３
層以上の複合層としても良い。
【０１５５】
【発明の効果】上述の説明から明らかなように、この発
明のウェハーの製造方法によれば、封止樹脂層がウェハ
ー（又はチップ）から剥がれにくい当該ウェハーの製造
が可能になり、この製造方法によって生産された、この
発明のウェハーが得られる。
明のウェハーの製造方法によれば、封止樹脂層がウェハ
ー（又はチップ）から剥がれにくい当該ウェハーの製造
が可能になり、この製造方法によって生産された、この
発明のウェハーが得られる。
【０１５６】又、この発明のウェハーの製造方法によれ
ば、層間膜の、変質された表層をエッチングによって除
去する工程が不必要になり、この製造方法によって生産
された、この発明のウェハーが得られる。
ば、層間膜の、変質された表層をエッチングによって除
去する工程が不必要になり、この製造方法によって生産
された、この発明のウェハーが得られる。
【図１】第１の実施の形態におけるウェハーの部分的な
平面図である。
平面図である。
【図２】第１の実施の形態におけるウェハーの部分的な
断面図である。
断面図である。
【図３】電極パッドの平面図である。
【図４】第１の実施の形態におけるウェハーの製造工程
図（１）である。
図（１）である。
【図５】第１の実施の形態におけるウェハーの製造工程
図（２）である。
図（２）である。
【図６】第１の実施の形態におけるウェハーの製造工程
図（３）である。
図（３）である。
【図７】第１の実施の形態におけるウェハーの製造工程
図（４）である。
図（４）である。
【図８】第２の実施の形態におけるウェハーの部分的な
断面図である。
断面図である。
【図９】第２の実施の形態におけるウェハーの製造工程
図である。
図である。
【図１０】第３の実施の形態におけるウェハーの部分的
な断面図である。
な断面図である。
【図１１】第３の実施の形態におけるウェハーの製造工
程図（１）である。
程図（１）である。
【図１２】第３の実施の形態におけるウェハーの製造工
程図（２）である。
程図（２）である。
【図１３】第４の実施の形態におけるウェハーの部分的
な断面図である。
な断面図である。
【図１４】第４の実施の形態におけるウェハーの製造工
程図（１）である。
程図（１）である。
【図１５】第４の実施の形態におけるウェハーの製造工
程図（２）である。
程図（２）である。
【図１６】従来のウェハーの製造工程図（１）である。
【図１７】従来のウェハーの製造工程図（２）である。
【図１８】従来のウェハーの製造工程図（３）である。
１０：基板
１０Ａ：主表面
１２：電極パッド
１２Ａ：第１表面領域
１２Ｂ：第２表面領域
１２Ｃ：第３表面領域
１４：表面保護膜
１６：層間膜
１６Ａ：表層
１８：金属薄膜層
２０：金属配線層
２０Ａ：バンプ形成予定領域
２２：バンプ
２２Ａ：底部
２２Ｂ：頂部
２４：封止樹脂層
２４Ａ：表面
２６：外部端子
２８：ポリイミド前駆体
３０、３２：レジスト
３４：周辺部
─────────────────────────────────────────────────────
フロントページの続き
(51)Int.Cl.7 識別記号 ＦＩ
Ｈ０１Ｌ 21/56 Ｈ０１Ｌ 21/88 Ｔ
21/60 21/92 ６０４Ｂ
Claims (8)
- 【請求項１】 基板の主表面上に、中央の第１表面領
域、該第１表面領域を囲む第２表面領域、及び該第２表
面領域を囲む第３表面領域からなる表面を有する電極パ
ッドを形成する第１工程と、 前記第３表面領域、及び前記主表面の露出されている領
域上に、表面保護膜を形成する第２工程と、 前記第２表面領域及び前記表面保護膜上に、層間膜を形
成する第３工程と、 前記層間膜の表層を変質させる第４工程と、 前記第１表面領域及び前記層間膜上に、金属薄膜層を形
成する第５工程と、 前記金属薄膜層の、前記電極パッドの直上から金属配線
層のバンプ形成予定領域の直下に至る領域上に、当該金
属配線層を形成する第６工程と、 前記バンプ形成予定領域上に、バンプを形成する第７工
程と、 前記金属薄膜層の露出されている領域を除去する第８工
程と、 前記金属薄膜層を除去することによって露出された、前
記層間膜の前記表層の領域を、ウェットエッチングによ
って除去する第９工程と、 前記主表面側で、前記バンプの頂部以外の部分が被覆さ
れるように、封止樹脂層を形成する第１０工程と、 前記頂部に、外部端子を形成する第１１工程とを具える
ことを特徴とするウェハーの製造方法。 - 【請求項２】 基板の主表面上に、中央の第１表面領
域、該第１表面領域を囲む第２表面領域、及び該第２表
面領域を囲む第３表面領域からなる表面を有する電極パ
ッドを形成する第１工程と、 前記第３表面領域、及び前記主表面の露出されている領
域上に、表面保護膜を形成する第２工程と、 前記第２表面領域及び前記表面保護膜上に、層間膜を形
成する第３工程と、 前記層間膜の表層を変質させる第４工程と、 前記第１表面領域及び前記層間膜上に、金属薄膜層を形
成する第５工程と、 前記金属薄膜層の、前記電極パッドの直上から金属配線
層のバンプ形成予定領域の直下に至る領域上に、当該金
属配線層を形成する第６工程と、 前記バンプ形成予定領域上に、バンプを形成する第７工
程と、 前記金属薄膜層の露出されている領域を除去する第８工
程と、 前記金属薄膜層を除去することによって露出された、前
記層間膜の表層の領域を、酸素雰囲気中でプラズマエッ
チングによって、前記主表面に対して鉛直方向に除去す
る第９工程と、 前記主表面側で、前記バンプの頂部以外の部分が被覆さ
れるように、封止樹脂層を形成する第１０工程と、 前記頂部に、外部端子を形成する第１１工程とを具える
ことを特徴とするウェハーの製造方法。 - 【請求項３】 基板の主表面上に、中央の第１表面領
域、該第１表面領域を囲む第２表面領域、及び該第２表
面領域を囲む第３表面領域からなる表面を有する電極パ
ッドを形成する第１工程と、 前記第３表面領域、及び前記主表面の露出されている領
域上に、表面保護膜を形成する第２工程と、 前記第２表面領域、及び、前記表面保護膜の、前記第３
表面領域の直上並びに前記電極パッドの周辺部から金属
配線層のバンプ形成予定領域の直下に至る領域上に、層
間膜を形成する第３工程と、 前記層間膜の表層を変質させる第４工程と、 前記第１表面領域、前記層間膜、及び前記表面保護膜の
露出されている領域上に、金属薄膜層を形成する第５工
程と、 前記金属薄膜層の、前記第１表面領域の直上及び前記層
間膜の直上に形成された領域上に、前記金属配線層を形
成する第６工程と、 前記バンプ形成予定領域上に、バンプを形成する第７工
程と、 前記金属薄膜層の露出されている領域を除去する第８工
程と、 前記主表面側で、前記バンプの頂部以外の部分が被覆さ
れるように、封止樹脂層を形成する第９工程と、 前記頂部に、外部端子を形成する第１０工程とを具える
ことを特徴とするウェハーの製造方法。 - 【請求項４】 基板の主表面上に、中央の第１表面領
域、及び該第１表面領域を囲む第２表面領域からなる表
面を有する電極パッドを形成する第１工程と、 前記第２表面領域、及び前記主表面の露出されている領
域上に、表面保護膜を形成する第２工程と、 前記表面保護膜の、前記第２表面領域の直上から金属配
線層のバンプ形成予定領域の直下に至る領域上に、前記
第１表面領域が開口するように、層間膜を形成する第３
工程と、 前記層間膜の表層を変質させる第４工程と、 前記第１表面領域、前記層間膜、及び前記表面保護膜の
露出されている領域上に、金属薄膜層を形成する第５工
程と、 前記金属薄膜層の、前記電極パッドの直上から前記層間
膜の直上に至る領域上に、前記金属配線層を形成する第
６工程と、 前記バンプ形成予定領域上に、バンプを形成する第７工
程と、 前記金属薄膜層の露出されている領域を除去する第８工
程と、 前記主表面側で、前記バンプの頂部以外の部分が被覆さ
れるように、封止樹脂層を形成する第９工程と、 前記頂部に、外部端子を形成する第１０工程とを具える
ことを特徴とするウェハーの製造方法。 - 【請求項５】 基板、電極パッド、表面保護膜、層間
膜、金属薄膜層、金属配線層、バンプ、封止樹脂層及び
外部端子を具え、 前記電極パッドは、中央の第１表面領域、該第１表面領
域を囲む第２表面領域、及び該第２表面領域を囲む第３
表面領域からなる表面を有し、かつ、前記基板の主表面
上に設けられていて、 前記表面保護膜は、前記第３表面領域、及び前記主表面
の、前記電極パッドが設けられていない領域上に設けら
れていて、 前記層間膜は、前記第２表面領域及び前記表面保護膜上
に設けられていて、 前記金属薄膜層は、前記第１表面領域、及び、前記層間
膜の、前記電極パッドの直上から前記金属配線層のバン
プ形成予定領域の直下に至る領域上に設けられていて、 前記金属配線層は、前記金属薄膜層上に設けられてい
て、 前記バンプは、前記バンプ形成予定領域上に設けられて
いて、 前記封止樹脂層は、前記主表面側で、前記バンプの頂部
以外の部分が被覆されるように設けられていて、 前記外部端子は、前記頂部に設けられていて、 前記層間膜の表層の、前記金属薄膜層と接触している領
域は、変質していて、 前記層間膜の表層の、前記封止樹脂層と接触している領
域は、前記主表面に向かって、窪んでいることを特徴と
するウェハー。 - 【請求項６】 基板、電極パッド、表面保護膜、層間
膜、金属薄膜層、金属配線層、バンプ、封止樹脂層及び
外部端子を具え、 前記電極パッドは、中央の第１表面領域、該第１表面領
域を囲む第２表面領域、及び該第２表面領域を囲む第３
表面領域からなる表面を有し、かつ、前記基板の主表面
上に設けられていて、 前記表面保護膜は、前記第３表面領域、及び前記主表面
の、前記電極パッドが設けられていない領域上に設けら
れていて、 前記層間膜は、前記第２表面領域及び前記表面保護膜上
に設けられていて、 前記金属薄膜層は、前記第１表面領域、及び、前記層間
膜の、前記電極パッドの直上から前記金属配線層のバン
プ形成予定領域の直下に至る領域上に設けられていて、 前記金属配線層は、前記金属薄膜層上に設けられてい
て、 前記バンプは、前記バンプ形成予定領域上に設けられて
いて、 前記封止樹脂層は、前記主表面側で、前記バンプの頂部
以外の部分が被覆されるように設けられていて、 前記外部端子は、前記頂部に設けられていて、 前記層間膜の表層の、前記金属薄膜層と接触している領
域は、変質していて、 前記層間膜の表層の、前記封止樹脂層と接触している領
域は、前記主表面に向かって、鉛直方向に窪んでいるこ
とを特徴とするウェハー。 - 【請求項７】 基板、電極パッド、表面保護膜、層間
膜、金属薄膜層、金属配線層、バンプ、封止樹脂層及び
外部端子を具え、 前記電極パッドは、中央の第１表面領域、該第１表面領
域を囲む第２表面領域、及び該第２表面領域を囲む第３
表面領域からなる表面を有し、かつ、前記基板の主表面
上に設けられていて、 前記表面保護膜は、前記第３表面領域、及び前記主表面
の、前記電極パッドが設けられていない領域上に設けら
れていて、 前記層間膜は、前記第２表面領域、及び、前記表面保護
膜の、前記第３表面領域の直上並びに前記電極パッドの
周辺部から前記金属配線層のバンプ形成予定領域の直下
に至る領域上に設けられていて、 前記金属薄膜層は、前記第１表面領域及び層間膜上に設
けられていて、 前記金属配線層は、前記金属薄膜層上に設けられてい
て、 前記バンプは、前記バンプ形成予定領域上に設けられて
いて、 前記封止樹脂層は、前記主表面側で、前記バンプの頂部
以外の部分が被覆されるように設けられていて、 前記外部端子は、前記頂部に設けられていて、 前記層間膜の表層の、前記金属薄膜層及び前記封止樹脂
層と接触している領域は、変質していることを特徴とす
るウェハー。 - 【請求項８】 基板、電極パッド、表面保護膜、層間
膜、金属薄膜層、金属配線層、バンプ、封止樹脂層及び
外部端子を具え、 前記電極パッドは、中央の第１表面領域、及び該第１表
面領域を囲む第２表面領域からなる表面を有し、かつ、
前記基板の主表面上に設けられていて、 前記表面保護膜は、前記第２表面領域、及び前記主表面
の、前記電極パッドが設けられていない領域上に設けら
れていて、 前記層間膜は、前記表面保護膜の、前記第２表面領域の
直上から前記金属配線層のバンプ形成予定領域の直下に
至る領域上に、前記第１表面領域が開口するように設け
られていて、 前記金属薄膜層は、前記第１表面領域、前記層間膜、及
び前記表面保護膜の、前記第２表面領域の直上の領域上
に設けられていて、 前記金属配線層は、前記金属薄膜層上に設けられてい
て、 前記バンプは、前記バンプ形成予定領域上に設けられて
いて、 前記封止樹脂層は、前記主表面側で、前記バンプの頂部
以外の部分が被覆されるように設けられていて、 前記外部端子は、前記頂部に設けられていて、 前記層間膜の表層の、前記金属薄膜層及び前記封止樹脂
層と接触している領域は、変質していることを特徴とす
るウェハー。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000316592A JP3440070B2 (ja) | 2000-07-13 | 2000-10-17 | ウェハー及びウェハーの製造方法 |
| US09/794,108 US6518092B2 (en) | 2000-07-13 | 2001-02-28 | Semiconductor device and method for manufacturing |
| US10/331,480 US7586181B2 (en) | 2000-07-13 | 2002-12-31 | Semiconductor device and method for manufacturing |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000213174 | 2000-07-13 | ||
| JP2000-213174 | 2000-07-13 | ||
| JP2000316592A JP3440070B2 (ja) | 2000-07-13 | 2000-10-17 | ウェハー及びウェハーの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2002093948A JP2002093948A (ja) | 2002-03-29 |
| JP3440070B2 true JP3440070B2 (ja) | 2003-08-25 |
Family
ID=26595991
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000316592A Expired - Fee Related JP3440070B2 (ja) | 2000-07-13 | 2000-10-17 | ウェハー及びウェハーの製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (2) | US6518092B2 (ja) |
| JP (1) | JP3440070B2 (ja) |
Families Citing this family (67)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6642136B1 (en) * | 2001-09-17 | 2003-11-04 | Megic Corporation | Method of making a low fabrication cost, high performance, high reliability chip scale package |
| US7531417B2 (en) * | 1998-12-21 | 2009-05-12 | Megica Corporation | High performance system-on-chip passive device using post passivation process |
| US7416971B2 (en) * | 2004-09-23 | 2008-08-26 | Megica Corporation | Top layers of metal for integrated circuits |
| US7381642B2 (en) * | 2004-09-23 | 2008-06-03 | Megica Corporation | Top layers of metal for integrated circuits |
| US7405149B1 (en) * | 1998-12-21 | 2008-07-29 | Megica Corporation | Post passivation method for semiconductor chip or wafer |
| US6495442B1 (en) | 2000-10-18 | 2002-12-17 | Magic Corporation | Post passivation interconnection schemes on top of the IC chips |
| US6936531B2 (en) * | 1998-12-21 | 2005-08-30 | Megic Corporation | Process of fabricating a chip structure |
| US8178435B2 (en) * | 1998-12-21 | 2012-05-15 | Megica Corporation | High performance system-on-chip inductor using post passivation process |
| US6965165B2 (en) * | 1998-12-21 | 2005-11-15 | Mou-Shiung Lin | Top layers of metal for high performance IC's |
| US6303423B1 (en) * | 1998-12-21 | 2001-10-16 | Megic Corporation | Method for forming high performance system-on-chip using post passivation process |
| US7372161B2 (en) * | 2000-10-18 | 2008-05-13 | Megica Corporation | Post passivation interconnection schemes on top of the IC chips |
| US7271489B2 (en) | 2003-10-15 | 2007-09-18 | Megica Corporation | Post passivation interconnection schemes on top of the IC chips |
| US6815324B2 (en) * | 2001-02-15 | 2004-11-09 | Megic Corporation | Reliable metal bumps on top of I/O pads after removal of test probe marks |
| US8158508B2 (en) * | 2001-03-05 | 2012-04-17 | Megica Corporation | Structure and manufacturing method of a chip scale package |
| US6818545B2 (en) | 2001-03-05 | 2004-11-16 | Megic Corporation | Low fabrication cost, fine pitch and high reliability solder bump |
| US20020160597A1 (en) * | 2001-04-30 | 2002-10-31 | Wen-Kun Yang | Wafer level package and the process of the same |
| US6759275B1 (en) * | 2001-09-04 | 2004-07-06 | Megic Corporation | Method for making high-performance RF integrated circuits |
| US7099293B2 (en) * | 2002-05-01 | 2006-08-29 | Stmicroelectronics, Inc. | Buffer-less de-skewing for symbol combination in a CDMA demodulator |
| US7932603B2 (en) * | 2001-12-13 | 2011-04-26 | Megica Corporation | Chip structure and process for forming the same |
| US6798073B2 (en) | 2001-12-13 | 2004-09-28 | Megic Corporation | Chip structure and process for forming the same |
| TWI245402B (en) * | 2002-01-07 | 2005-12-11 | Megic Corp | Rod soldering structure and manufacturing process thereof |
| JP3542350B2 (ja) * | 2002-05-31 | 2004-07-14 | 沖電気工業株式会社 | 半導体装置及びその製造方法 |
| US6803303B1 (en) * | 2002-07-11 | 2004-10-12 | Micron Technology, Inc. | Method of fabricating semiconductor component having encapsulated, bonded, interconnect contacts |
| JP3611561B2 (ja) * | 2002-11-18 | 2005-01-19 | 沖電気工業株式会社 | 半導体装置 |
| US6802945B2 (en) * | 2003-01-06 | 2004-10-12 | Megic Corporation | Method of metal sputtering for integrated circuit metal routing |
| JP3945415B2 (ja) * | 2003-02-14 | 2007-07-18 | セイコーエプソン株式会社 | 半導体装置の製造方法 |
| US6919770B2 (en) * | 2003-03-11 | 2005-07-19 | Princeton University | Method and system for operating an atomic clock with reduced spin-exchange broadening of atomic clock resonances |
| JP2004288816A (ja) * | 2003-03-20 | 2004-10-14 | Seiko Epson Corp | 半導体ウエハ、半導体装置及びその製造方法、回路基板並びに電子機器 |
| US7319277B2 (en) * | 2003-05-08 | 2008-01-15 | Megica Corporation | Chip structure with redistribution traces |
| TWI236763B (en) * | 2003-05-27 | 2005-07-21 | Megic Corp | High performance system-on-chip inductor using post passivation process |
| US7358608B2 (en) | 2003-06-13 | 2008-04-15 | Oki Electric Industry Co., Ltd. | Semiconductor device having chip size package with improved strength |
| JP2005032903A (ja) | 2003-07-10 | 2005-02-03 | Oki Electric Ind Co Ltd | 半導体装置及びその製造方法 |
| US7459790B2 (en) * | 2003-10-15 | 2008-12-02 | Megica Corporation | Post passivation interconnection schemes on top of the IC chips |
| US7465654B2 (en) * | 2004-07-09 | 2008-12-16 | Megica Corporation | Structure of gold bumps and gold conductors on one IC die and methods of manufacturing the structures |
| US8022544B2 (en) | 2004-07-09 | 2011-09-20 | Megica Corporation | Chip structure |
| US7452803B2 (en) * | 2004-08-12 | 2008-11-18 | Megica Corporation | Method for fabricating chip structure |
| US7355282B2 (en) * | 2004-09-09 | 2008-04-08 | Megica Corporation | Post passivation interconnection process and structures |
| US8008775B2 (en) | 2004-09-09 | 2011-08-30 | Megica Corporation | Post passivation interconnection structures |
| US7423346B2 (en) * | 2004-09-09 | 2008-09-09 | Megica Corporation | Post passivation interconnection process and structures |
| US7521805B2 (en) * | 2004-10-12 | 2009-04-21 | Megica Corp. | Post passivation interconnection schemes on top of the IC chips |
| JP2006270031A (ja) * | 2005-02-25 | 2006-10-05 | Casio Comput Co Ltd | 半導体装置およびその製造方法 |
| KR101357765B1 (ko) * | 2005-02-25 | 2014-02-11 | 테세라, 인코포레이티드 | 유연성을 갖는 마이크로 전자회로 조립체 |
| US8384189B2 (en) * | 2005-03-29 | 2013-02-26 | Megica Corporation | High performance system-on-chip using post passivation process |
| US7468545B2 (en) * | 2005-05-06 | 2008-12-23 | Megica Corporation | Post passivation structure for a semiconductor device and packaging process for same |
| TWI330863B (en) | 2005-05-18 | 2010-09-21 | Megica Corp | Semiconductor chip with coil element over passivation layer |
| US7582556B2 (en) | 2005-06-24 | 2009-09-01 | Megica Corporation | Circuitry component and method for forming the same |
| TWI320219B (en) | 2005-07-22 | 2010-02-01 | Method for forming a double embossing structure | |
| US20070085224A1 (en) * | 2005-09-22 | 2007-04-19 | Casio Computer Co., Ltd. | Semiconductor device having strong adhesion between wiring and protective film, and manufacturing method therefor |
| US7397121B2 (en) * | 2005-10-28 | 2008-07-08 | Megica Corporation | Semiconductor chip with post-passivation scheme formed over passivation layer |
| US7528069B2 (en) * | 2005-11-07 | 2009-05-05 | Freescale Semiconductor, Inc. | Fine pitch interconnect and method of making |
| TWI370515B (en) * | 2006-09-29 | 2012-08-11 | Megica Corp | Circuit component |
| TWI378540B (en) * | 2006-10-14 | 2012-12-01 | Advanpack Solutions Pte Ltd | Chip and manufacturing method thereof |
| US8749021B2 (en) * | 2006-12-26 | 2014-06-10 | Megit Acquisition Corp. | Voltage regulator integrated with semiconductor chip |
| US7855452B2 (en) | 2007-01-31 | 2010-12-21 | Sanyo Electric Co., Ltd. | Semiconductor module, method of manufacturing semiconductor module, and mobile device |
| US20090127695A1 (en) * | 2007-11-19 | 2009-05-21 | Patrick Kim | Surface mount package with enhanced strength solder joint |
| JP5430848B2 (ja) * | 2007-12-21 | 2014-03-05 | ラピスセミコンダクタ株式会社 | 半導体素子、半導体装置、及びそれらの製造方法 |
| JP2010062175A (ja) * | 2008-09-01 | 2010-03-18 | Casio Comput Co Ltd | 半導体装置の製造方法 |
| JP5335931B2 (ja) | 2008-12-26 | 2013-11-06 | メギカ・コーポレイション | 電力管理集積回路を有するチップ・パッケージおよび関連技術 |
| US8304919B2 (en) * | 2010-03-26 | 2012-11-06 | Stats Chippac Ltd. | Integrated circuit system with stress redistribution layer and method of manufacture thereof |
| US8536044B2 (en) * | 2010-07-08 | 2013-09-17 | Intersil Americas Inc. | Protecting bond pad for subsequent processing |
| US8492892B2 (en) * | 2010-12-08 | 2013-07-23 | International Business Machines Corporation | Solder bump connections |
| CN106252315B (zh) * | 2015-06-13 | 2019-07-02 | 中芯国际集成电路制造(上海)有限公司 | 封装结构及其制造方法 |
| US10163661B2 (en) | 2015-06-30 | 2018-12-25 | Taiwan Semiconductor Manufacturing Company, Ltd. | Stacked semiconductor devices and methods of forming same |
| CN106783637A (zh) * | 2016-12-30 | 2017-05-31 | 通富微电子股份有限公司 | 一种芯片及其制造方法 |
| US10510634B2 (en) * | 2017-11-30 | 2019-12-17 | Taiwan Semiconductor Manufacturing Company, Ltd. | Package structure and method |
| US10361122B1 (en) * | 2018-04-20 | 2019-07-23 | Taiwan Semiconductor Manufacturing Company, Ltd. | Processes for reducing leakage and improving adhesion |
| US11024581B2 (en) * | 2019-02-25 | 2021-06-01 | Taiwan Semiconductor Manufacturing Company, Ltd. | Semiconductor packages and methods of manufacturing the same |
Family Cites Families (24)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5414297A (en) * | 1989-04-13 | 1995-05-09 | Seiko Epson Corporation | Semiconductor device chip with interlayer insulating film covering the scribe lines |
| JPH04196552A (ja) * | 1990-11-28 | 1992-07-16 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
| JP3057130B2 (ja) * | 1993-02-18 | 2000-06-26 | 三菱電機株式会社 | 樹脂封止型半導体パッケージおよびその製造方法 |
| TW347149U (en) * | 1993-02-26 | 1998-12-01 | Dow Corning | Integrated circuits protected from the environment by ceramic and barrier metal layers |
| EP0734059B1 (en) * | 1995-03-24 | 2005-11-09 | Shinko Electric Industries Co., Ltd. | Chip sized semiconductor device and a process for making it |
| KR100218996B1 (ko) * | 1995-03-24 | 1999-09-01 | 모기 쥰이찌 | 반도체장치 |
| US6211572B1 (en) * | 1995-10-31 | 2001-04-03 | Tessera, Inc. | Semiconductor chip package with fan-in leads |
| US6111317A (en) * | 1996-01-18 | 2000-08-29 | Kabushiki Kaisha Toshiba | Flip-chip connection type semiconductor integrated circuit device |
| US5851911A (en) * | 1996-03-07 | 1998-12-22 | Micron Technology, Inc. | Mask repattern process |
| TW571373B (en) * | 1996-12-04 | 2004-01-11 | Seiko Epson Corp | Semiconductor device, circuit substrate, and electronic machine |
| TW480636B (en) * | 1996-12-04 | 2002-03-21 | Seiko Epson Corp | Electronic component and semiconductor device, method for manufacturing and mounting thereof, and circuit board and electronic equipment |
| US6028347A (en) * | 1996-12-10 | 2000-02-22 | Digital Equipment Corporation | Semiconductor structures and packaging methods |
| KR100222299B1 (ko) * | 1996-12-16 | 1999-10-01 | 윤종용 | 웨이퍼 레벨 칩 스케일 패키지 및 그의 제조 방법 |
| TW448524B (en) * | 1997-01-17 | 2001-08-01 | Seiko Epson Corp | Electronic component, semiconductor device, manufacturing method therefor, circuit board and electronic equipment |
| JP3335575B2 (ja) * | 1997-06-06 | 2002-10-21 | 松下電器産業株式会社 | 半導体装置およびその製造方法 |
| US6441473B1 (en) * | 1997-09-12 | 2002-08-27 | Agere Systems Guardian Corp. | Flip chip semiconductor device |
| US6028773A (en) * | 1997-11-14 | 2000-02-22 | Stmicroelectronics, Inc. | Packaging for silicon sensors |
| US6075290A (en) * | 1998-02-26 | 2000-06-13 | National Semiconductor Corporation | Surface mount die: wafer level chip-scale package and process for making the same |
| KR100266698B1 (ko) * | 1998-06-12 | 2000-09-15 | 김영환 | 반도체 칩 패키지 및 그 제조방법 |
| US6396145B1 (en) * | 1998-06-12 | 2002-05-28 | Hitachi, Ltd. | Semiconductor device and method for manufacturing the same technical field |
| US6479900B1 (en) * | 1998-12-22 | 2002-11-12 | Sanyo Electric Co., Ltd. | Semiconductor device and method of manufacturing the same |
| JP3530761B2 (ja) * | 1999-01-18 | 2004-05-24 | 新光電気工業株式会社 | 半導体装置 |
| US6194249B1 (en) * | 1999-11-01 | 2001-02-27 | Taiwan Semiconductor Manufacturing Company | Method of assembly stress protection |
| US6396148B1 (en) * | 2000-02-10 | 2002-05-28 | Epic Technologies, Inc. | Electroless metal connection structures and methods |
-
2000
- 2000-10-17 JP JP2000316592A patent/JP3440070B2/ja not_active Expired - Fee Related
-
2001
- 2001-02-28 US US09/794,108 patent/US6518092B2/en not_active Expired - Lifetime
-
2002
- 2002-12-31 US US10/331,480 patent/US7586181B2/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US6518092B2 (en) | 2003-02-11 |
| JP2002093948A (ja) | 2002-03-29 |
| US7586181B2 (en) | 2009-09-08 |
| US20030102551A1 (en) | 2003-06-05 |
| US20020005568A1 (en) | 2002-01-17 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3440070B2 (ja) | ウェハー及びウェハーの製造方法 | |
| US7265440B2 (en) | Methods and apparatus for packaging integrated circuit devices | |
| US6559528B2 (en) | Semiconductor device and method for the fabrication thereof | |
| TWI735702B (zh) | 積體扇出型封裝及其製造方法 | |
| TW202021073A (zh) | 封裝體 | |
| US9355934B2 (en) | Method and apparatus providing integrated circuit having redistribution layer with recessed connectors | |
| KR101831036B1 (ko) | 반도체 소자 및 그 제조 방법 | |
| JP2001284381A (ja) | 半導体装置及びその製造方法 | |
| US11699597B2 (en) | Package structure and manufacturing method thereof | |
| KR20200068958A (ko) | 배선 구조체 및 이의 형성 방법 | |
| CN112447642A (zh) | 半导体封装及其制造方法 | |
| TW200818445A (en) | Semiconductor packaging structure having electromagnetic shielding function and method for manufacturing the same | |
| TW202114121A (zh) | 半導體封裝及其製造方法 | |
| US7704792B2 (en) | Semiconductor device and method of manufacturing the same | |
| CN110957284A (zh) | 芯片的三维封装结构及其封装方法 | |
| US20100155937A1 (en) | Wafer structure with conductive bumps and fabrication method thereof | |
| US6876077B2 (en) | Semiconductor device and its manufacturing method | |
| CN115101424A (zh) | 一种有机中介层封装结构及制作方法 | |
| CN210182380U (zh) | 半导体封装结构 | |
| CN209804638U (zh) | 扇出型天线封装结构 | |
| KR100927749B1 (ko) | 반도체 디바이스 및 그 제조 방법 | |
| CN112563229A (zh) | 半导体封装及其制造方法 | |
| JP2007095894A (ja) | 半導体装置及びその製造方法 | |
| WO2022052072A1 (zh) | 一种扇出型封装结构及其制备方法 | |
| CN220021087U (zh) | 半导体封装体 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20030603 |
|
| R150 | Certificate of patent or registration of utility model |
Ref document number: 3440070 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080613 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090613 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090613 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100613 Year of fee payment: 7 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100613 Year of fee payment: 7 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110613 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110613 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120613 Year of fee payment: 9 |
|
| S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120613 Year of fee payment: 9 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130613 Year of fee payment: 10 |
|
| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| LAPS | Cancellation because of no payment of annual fees |