CN112447642A - 半导体封装及其制造方法 - Google Patents

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CN112447642A
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CN
China
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dielectric layer
conductive
semiconductor
semiconductor die
package
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陈威宇
苏安治
黄立贤
杨天中
叶名世
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Taiwan Semiconductor Manufacturing Co TSMC Ltd
Original Assignee
Taiwan Semiconductor Manufacturing Co TSMC Ltd
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Abstract

提供一种半导体封装及其制造方法。半导体封装包含半导体管芯及横向地覆盖半导体管芯的绝缘密封体。半导体管芯包含半导体衬底、分布在半导体衬底上方的多个导电衬垫、设置于导电衬垫上且电连接到导电衬垫的多个导通孔，以及设置于半导体衬底上方且使导通孔彼此间隔开的介电层。介电层的侧壁沿着导通孔的侧壁延伸，导通孔从介电层的顶表面凹陷且介电层的倾斜表面连接到介电层的顶表面及介电层的侧壁。

Description

半导体封装及其制造方法
技术领域
本发明的实施例是涉及一种半导体封装及其制造方法，特别是涉及一种 包含凹陷导通孔的半导体封装及其制造方法。
背景技术
半导体行业已经由于多种电子组件(例如晶体管、二极管、电阻器、电 容器等)的集成密度的持续改进而经历快速增长。主要来说，最小特征大小 的不断减小已经带来集成密度的改进，这允许将更多组件集成到给定区域中。 集成电路(integrated circuit，IC)设计方面的技术进步产生了许多代IC，其 中每一代的电路都比前一代更小并且更复杂。用于半导体的这类型的装置封 装的实例包含三维集成电路(three-dimensionalintegrated circuit，3DIC)、晶 片级封装(wafer level package，WLP)以及叠层封装(package on package， PoP)装置等。然而，这些进步已增加处理及制造的复杂度。因此，需要更小、 更可靠以及更具创造性的半导体封装技术。
发明内容
根据一些实施例，半导体封装包含半导体管芯及横向地覆盖半导体管芯 的绝缘密封体。半导体管芯包含半导体衬底、分布在半导体衬底上方的多个 导电衬垫、设置于导电衬垫上且电连接到导电衬垫的多个导通孔，以及设置 于半导体衬底上方且使导通孔彼此间隔开的介电层。介电层的侧壁沿着导通 孔的侧壁延伸，导通孔从介电层的顶表面凹陷且介电层的倾斜表面连接到介 电层的顶表面及介电层的侧壁。
根据一些替代性实施例，半导体封装包含半导体管芯、横向地覆盖半导 体管芯的绝缘密封体以及重布线结构。半导体管芯包含：半导体衬底，其包 含彼此相对的第一表面及第二表面；多个导通孔，其分布在半导体衬底的第 一表面上方；以及介电层，其设置于半导体衬底的第一表面上方且使导通孔 彼此分开。导通孔的第一表面位于介电层的第一表面与半导体衬底的第二表 面之间。半导体衬底的第一表面及导通孔的第一表面以及介电层的第一表面 面向相同方向。重布线结构设置于导通孔的第一表面及半导体管芯的介电层 的第一表面上且延伸到绝缘密封体。
根据一些替代性实施例，半导体封装的制造方法包含至少以下步骤。利 用绝缘材料覆盖半导体管芯。平坦化绝缘材料及半导体管芯，其中在平坦化 期间，半导体管芯的多个导电柱的顶部变形。去除半导体管芯的导电柱的顶 部。在去除之后在半导体管芯上形成重布线结构。
附图说明
当结合附图阅读时从以下详细描述最好地理解本公开的方面。应注意， 根据业界中的标准惯例，各个特征未按比例绘制。实际上，为了论述清楚起 见，可任意增大或减小各个特征的尺寸。
图1为根据一些实施例的示出设置于临时载体上的多个半导体管芯的示 意性俯视图。
图2到图5A、图6A、图7A以及图8到图11为根据一些实施例的制造 半导体封装的各个阶段的示意性剖视图。
图5B为根据一些实施例的图5A的示意性俯视图。
图6B为根据一些实施例的图6A的示意性俯视图。
图7B为根据一些实施例的图7A的示意性俯视图。
图12为示出根据一些实施例的半导体封装的变型的剖视图。
图13A到图13C为根据各种实施例的图6A中勾勒的虚线区域A中的结 构的示意性放大剖视图。
图14A到图14D为根据一些实施例的制造半导体封装的变型的部分阶段 的示意性放大剖视图。
图15到图21为根据一些实施例的制造半导体封装的各个阶段的示意性 剖视图。
图22到图26为示出根据一些实施例的半导体封装的变型及应用的剖视 图。
附图标号说明
10：临时载体；
11：离形层；
20：平坦化工具；
22：切割带；
24：切割框；
110、110-1、110-2、110-3、110A、110A3：半导体管芯；
110At：整体厚度；
112：半导体衬底；
112a：前表面；
112b：背面；
113：集成电路组件；
114：内连线结构；
115：导电衬垫；
115P3、117p、117P3：间距；
115w：最大宽度；
116：钝化层；
117、117-1、117-2、117-3：导通孔；
117A：导电柱；
117A'、117A3'：平坦化导电柱；
117mt、118mt、118TH、120At：最大厚度；
117ss、118ss、132ss：倾斜表面；
117t、117t1、117t2、117t3：可触及的顶表面；
117t'、118t'、120t'、132at：顶表面；
117t”、117t3”、118t、120t、210t：平坦化顶表面；
117vs、118vs：竖直侧壁；
117w、117w'、117w3、117w3'：顶宽；
118、118-1、118-2：介电层；
118A：介电材料；
118B：基底部分；
118i：交叉点；
118R：脊状部分；
118s1：上部部分；
118s2：下部部分；
120：绝缘密封体；
120A：绝缘材料；
120b：背面；
130、130'：重布线结构；
132a、132b、132c：图案化介电层；
132O：开口；
132O1：第一开口；
132O2：第二开口；
134a、134b、134c、134c'：图案化导电层；
140：导电端子；
210：穿孔；
210b：底表面；
210A：穿孔材料；
310：导电衬垫；
320：导电连接件；
410：核心层；
420：核心穿孔；
432：第一接合衬垫；
434：第二接合衬垫；
440：外部连接件；
1341：第一部分；
1342：第二部分；
A、B：虚线区域；
BG、BG'：点线框；
DP、DP3：变形部分；
DP1、UP1：牺牲部分；
DP2、UP2：剩余部分；
DPt：厚度；
Dw：变形宽度；
Dw'、Dw”：宽度；
G：间隙；
GV：凹槽；
IF：倾斜界面；
PC1、PC1'、PC1”：第一封装组件；
PC2：第二封装组件；
PC3：封装组件；
PS1、PS2、PS3、PS4、PS5：封装结构；
R、R1、R2、R3：凹陷；
Rd1、Rd2、Rd3：最大深度；
SL：切割线；
SP：半导体装置；
SP1、SP1'、SP2、SP3、SP3'：半导体封装；
UF：底胶层；
UP、UP3：下伏部分；
θ1、θ2、θ3：角度。
具体实施方式
以下公开内容提供用于实施所提供主题的不同特征的许多不同实施例或 实例。下文描述组件和布置的特定实例来简化本公开。当然，这些仅是实例 且并不希望为限制性的。举例来说，在以下描述中，第一特征在第二特征上 方或第二特征上形成可包含第一特征与第二特征直接接触地形成的实施例且 还可包含可在第一特征与第二特征之间形成额外特征从而使得第一特征与第 二特征可以不直接接触的实施例。另外，本公开内容可在各种实例中重复附 图标号和/或字母。此重复是出于简单和清晰的目的且本身并不指示所论述的 各种实施例和/或配置之间的关系。
此外，为易于描述，可使用例如“在…下方”、“低于”、“下部”、“高于”、 “上部”等的空间相对术语，以描述如图中所说明的一个元件或特征相对于另 一元件或特征的关系。除图中所描绘的定向以外，空间相关术语意欲涵盖在 使用或操作中的装置的不同定向。设备可以其它方式定向(旋转90度或处于 其它定向)且本文中所使用的空间相关描述词也可相应地进行解释。
还可包含其它特征和工艺。举例来说，可包含测试结构以辅助对3D封 装或3DIC装置的校验测试。测试结构可包含例如形成于重布线层中或衬底 上的测试衬垫，所述衬底允许对3D封装或3DIC的测试、探针和/或探针卡 的使用等等。可对中间结构以及最终结构进行校验测试。另外，本文中所公 开的结构和方法可与并有已知良好管芯的中间校验的测试方法结合使用以增 加良率并降低成本。
根据各种实施例提供包含凹陷导通孔的半导体封装及其制造方法。根据 一些实施例示出形成半导体封装的中间阶段。论述一些实施例的一些变化。 应了解，贯穿图式的说明为示意性的且并未按比例调整。贯穿各种视图及说 明性实施例，相同或类似标号指代相同或类似元件。
图1为示出根据一些实施例的设置于临时载体上的多个半导体管芯的示 意性俯视图且图2到图5A、图6A、图7A以及图8到图10为根据一些实施 例的制造半导体封装的各个阶段的示意性剖视图，其中图2到图5A、图6A、 图7A以及图8到图10的剖视图是沿着图1中绘示的C-C'线截取。另外，图 5B、图6B以及图7B分别为根据一些实施例的图5A、图6A以及图7B的示 意性俯视图。
参考图1及图2，多个半导体管芯110A设置于临时载体10上。临时载 体10可以是玻璃载体、陶瓷载体、金属载体等。应注意，临时载体10示出 为晶片形式，然而，临时载体10可取决于工艺要求采用各种形式(例如芯片 形式、面板形式等)。在一些实施例中，半导体管芯110A经由离形层11设置 于临时载体10上。离形层11通过例如旋转涂布工艺或其它合适的沉积方法 形成于临时载体10上。在一些实施例中，离形层11由粘合剂(例如紫外线 (UV)胶、光热转换(Light-to-Heat Conversion，LTHC)胶或其它类型的粘 合剂)形成。在一些实施例中，离形层11可在光热下分解以从将在后续步骤 中形成的上覆结构剥离临时载体10。
举例来说，半导体管芯110A从装置晶片(未绘示)单体化且随后已知良 好的管芯经选择且通过例如取放工艺附接到临时载体10上。半导体管芯110A 可以是或可包含逻辑管芯，例如中央处理单元(central processing unit，CPU) 管芯、图形处理单元(graphicprocessing unit，GPU)管芯、微型控制单元(micro control unit，MCU)管芯、输入/输出(I/O)管芯、存储器管芯、基频(baseband， BB)管芯、应用程序处理器(applicationprocessor，AP)管芯等等。应了解， 待封装的半导体管芯的数目及功能可视产品要求而定。相同类型的半导体管 芯或不同类型的半导体管芯可放置在临时载体10上。在一些实施例中，如图 1中所示，半导体管芯110A以阵列分开地设置于临时载体10上。间隙G形 成于半导体管芯110A中的相邻两个半导体管芯之间。应注意，图1中绘示的 配置仅为实例且其它配置是可能的。
继续参考图2，相应半导体管芯110A可包含半导体衬底112、设置于半 导体衬底112上方的多个导电衬垫115、设置于半导体衬底112上方且部分地 覆盖导电衬垫115的钝化层116、设置于钝化层116上且电连接到导电衬垫 115的多个导电柱117A，以及设置于钝化层116上且覆盖导电柱117A以供 保护的介电材料118A。在一些实施例中，半导体衬底112具有彼此相对的前 表面112a及背面112b，其中半导体衬底112的背面112b面向临时载体10且 导电衬垫115及导电柱117A形成于半导体衬底112的前表面112a上方。在 一些实施例中，半导体衬底112是或包含块状硅衬底或其它半导体材料(例 如包含第III族、第IV族、第V族元素等等)。在其它实施例中，半导体衬 底112是或包含绝缘体上硅衬底、绝缘体上锗衬底等等。
在一些实施例中，导电衬垫115分布在半导体衬底112的前表面112a上 方。导电衬垫115的材料可包含铝，但可使用其它合适的导电材料(例如铜、 金属合金等)。在一些实施例中，钝化层116包含可触及地暴露导电衬垫115 的至少一部分的多个开口(未标记)。在一些实施例中，钝化层116为非低k 介电层。举例来说，钝化层116的材料包含氧化硅、氮化硅、未掺杂硅酸盐 玻璃、聚酰亚胺等等。在其它实施例中，省略钝化层116。
在一些实施例中，导电柱117A形成于钝化层116上且相应导电柱117A 的一部分延伸到钝化层116的开口中以与下伏的导电衬垫115电接触及物理 接触。举例来说，导电柱117A中的每一个形成于钝化层116的开口中的一个 中。尽管导电柱117A的材料可包含铜或铜合金，但可使用其它金属(例如铝、 银、金及其组合等)。在一些实施例中，相应导电柱117A的顶宽117w(或直 径)大于钝化层116的对应的开口的宽度(或直径)。在一些实施例中，相应 导电柱117A的顶宽117w大于下伏的导电衬垫115的最大宽度115w。在其 它实施例中，相应导电柱117A的顶宽117w实质上等于或小于下伏的导电衬 垫115的最大宽度115w。
在一些实施例中，导电柱117A的阵列以精细间距布置形成以实现高密度 电连接。举例来说，相邻导电柱117A中的两个之间的间距117p在约3微米 到5微米范围内，其中间距117p可以是从导电柱117A中的一个导电柱的竖 直侧壁117vs到导电柱117A中的相邻导电柱的竖直侧壁117vs的最短横向距 离。在其它实施例中，相邻导电柱117A中的两个之间的间距117p大于或小 于5微米。应理解，在整个描述中叙述的值仅仅是实例并且可以变为不同值。 应注意，为易于描述且并不意图将本文中所公开的结构限于任何特定定向， 垂直于半导体衬底112的背面112b的平面的方向被称为竖直方向且平行于半 导体衬底112的背面112b的平面的方向被称为横向方向。
应注意，以简化方式示出半导体管芯。举例来说，相应半导体管芯110A 包含多个集成电路组件113及内连线结构114。集成电路组件113可形成于半 导体衬底112的前表面112a上且内连线结构114可形成于半导体衬底112的 前表面112a上且可将导电衬垫115电连接到集成电路组件113。集成电路组 件113可以是或可包含有源组件(例如晶体管等等)及任选地无源组件(例 如电阻器、电容器、电感器等等)以产生半导体管芯110A的所需的功能性要 求。在一些实施例中，集成电路组件113在前段工艺(front-end-of-line，FEOL) 中形成且内连线结构114可在后段工艺(back-end-of-line，BEOL)中形成。 内连线结构114可电连接到各种集成电路组件113以形成每一半导体管芯 110A内的功能性电路。在一些实施例中，内连线结构114包含含有导电特征 (例如导线、通孔、衬垫等)的层间介电(inter-layer dielectric，ILD)及/或金 属间介电(inter-metal dielectric，IMD)层，其中ILD层形成于半导体衬底112 上方且覆盖集成电路组件113且IMD层形成于ILD层上方。在一些实施例中， ILD层及IMD层由低k介电材料形成，所述低k介电材料例如磷硅酸盐玻璃(phosphosilicate glass，PSG)、硼磷硅玻璃(borophosphosilicate glass，BPSG)、SiOxCy、旋涂玻璃、旋涂聚合物、硅碳材料、其组合等。ILD层和IMD层可 包含不限于此的任何合适数目个介电材料层。
仍参考图2，在此阶段，将导电柱117A埋入介电材料118A中。在一些 实施例中，导电柱117A的顶表面117t'位于介电材料118A的顶表面118t'与 半导体衬底112的背面112b(或上方设置有导电衬垫115的前表面112a)之 间。举例来说，相对于半导体衬底112的背面112b(或上方设置有导电衬垫 115的前表面112a)，介电材料118A的顶表面118t'高于导电柱117A的顶表 面117t'。应注意，为易于描述，如本文中所提到的顶表面是在制造期间待处理的结构的可触及地暴露的表面且顶表面(例如朝外的表面)包含可随连续 步骤改变且随结构的层处理进化的材料和结构。
在一些实施例中，介电材料118A的最大厚度118mt大于相应导电柱117A 的最大厚度117mt。举例来说，在执行从装置晶片单体化的步骤时，介电材 料118A防止导电柱117A损坏，防止其放置在临时载体10上等。介电材料 118A可使用化学气相沉积(chemical vapordeposition，CVD)、等离子体增强 CVD(PECVD)、旋涂式涂布法、其组合等形成。在一些实施例中，介电材 料118A的材料包含聚苯并恶唑(polybenzoxazole，PBO)、聚酰亚胺(polyimide，PI)、苯并环丁烯(benzocyclobutene，BCB)或为电绝缘的其它 介电材料。
参考图3，绝缘材料120A形成于临时载体10上方以包封半导体管芯 110A。绝缘材料120A可以是或可包含模制化合物、模制底胶、环氧树脂等 且可藉由压缩模制、转移模制等形成。视情况，执行固化工艺以硬化绝缘材 料120A以优化保护。在一些实施例中，半导体管芯110A通过绝缘材料120A 包覆模制。举例来说，在此阶段，绝缘材料120A的最大厚度120At大于半 导体管芯110A的整体厚度110At，其中绝缘材料120A的最大厚度120At是 从底表面120b测量到顶表面120t'且半导体管芯110A的整体厚度110At可从 半导体衬底112的背面112b测量到介电材料118A的顶表面118t'。在一些实 施例中，半导体管芯110A通过绝缘材料120A彼此间隔开。举例来说，半导 体管芯110A之间的间隙G(图1中所绘示)由绝缘材料120A填充且绝缘材 料120A沿着相应半导体管芯110A的侧壁延伸。
参考图4、图5A及图5B，对绝缘材料120A执行平坦化工艺以去除绝缘 材料120A的一部分，直到可触及地显露半导体管芯110A的导电柱117A的 至少一部分为止。在一些实施例中，在平坦化工艺期间，去除在导电柱117A 上方的介电材料118A及绝缘材料120A的部分。绝缘材料120A及介电材料 118A的去除部分的部分在图4中以虚线绘示。归因于平坦化，绝缘材料120A 及介电材料118A的厚度可缩小以分别形成绝缘密封体120及介电层118。在一些实施例中，归因于平坦化，导电柱117A经平坦化且呈现平坦化顶表面 117t”。可通过介电层118的平坦化顶表面118t暴露平坦化导电柱117A'的平 坦化顶表面117t”。在一些实施例中，如图5A中所示，平坦化导电柱117A' 的平坦化顶表面117t”实质上与介电层118的平坦化顶表面118t齐平(例如共 面)且可实质上与绝缘密封体120的平坦化顶表面120t齐平(例如共面)。 平坦化工艺可包含研磨工艺、化学机械抛光(chemical mechanicalpolishing， CMP)工艺及/或其它合适的去除工艺。
继续参考图4，通过平坦化工具20来平坦化所述结构。在一些实施例中， 平坦化工具20包含用于研磨结构的研磨轮。应了解，用于研磨不同材料(例 如绝缘材料120A、介电材料118A以及导电柱117A)的轮载(wheel loading) 可不同。在一些实施例中，经受研磨的导电柱117A的顶部可出现变形。如图 4中所示，已经平坦化的平坦化导电柱117A'及尚未研磨的导电柱117A具有 不同剖面。举例来说，平坦化导电柱117A'的平坦化顶表面117t”扩展得比尚 未研磨的对应导电柱117A的顶表面117t'更宽。在一些实施例中，平坦化顶 表面117t”的顶宽(或直径)117w'大于顶表面117t'(图2中绘出)的顶宽117w。 举例来说，在平坦化期间，相应导电柱117A的顶部经受由平坦化工具20产 生的力，从而产生变形部分DP(由虚线分隔开)。举例来说，相应导电柱117A 包含变形部分DP及连接到变形部分DP且位在变形部分DP下方的下伏部分 UP。
继续参考图5A及图5B，平坦化导电柱117A'的平坦化顶表面117t”的顶 宽117w'可为顶宽117w与变形宽度Dw的组合，其中变形宽度Dw是在平坦 化之后形成且包含在顶宽117w的两个相对侧处延伸的宽度(宽度Dw'及宽度 Dw”)。在一些实施例中，变形部分DP的宽度在顶部处最大且朝下减小。举 例来说，在剖面中，导电柱117A的顶部为矩形且在平坦化之后，平坦化导电 柱117A'的顶部为倒梯形。在一些实施例中，在对导电柱117A执行平坦化工 艺之后，导电柱117A的顶部变形以使变形部分DP的形状为倒截锥形。举例 来说，变形部分DP在从平坦化顶表面117t”朝向下伏部分UP的方向上逐渐 变细。
继续参考图5A及图5B，倾斜界面IF可形成于平坦化导电柱117A'的变 形部分DP与介电层118之间。在一些实施例中，平坦化导电柱117A'中的每 一个的变形部分DP包含连接到平坦化顶表面117t”及竖直侧壁117vs的倾斜 表面117ss。举例来说，竖直侧壁117vs及倾斜表面117ss关于彼此成角度。 在一些实施例中，竖直侧壁117vs与倾斜表面117ss形成角度θ1，其中其间 的角度θ1为钝角(即大于90度)。在一些实施例中，角度θ1为约135度。 介电层118对应地包含连接到平坦化顶表面118t及竖直侧壁118vs的倾斜表 面118ss，其中倾斜界面IF位于介电层118的倾斜表面118ss与平坦化导电柱 117A'的倾斜表面117ss之间。在一些实施例中，变形部分DP的厚度DPt在 约0.1微米到2微米范围内，其中变形部分DP的厚度DPt是从相交处(例 如竖直侧壁117vs与倾斜表面117ss之间)测量且沿竖直方向上延伸到平坦化 顶表面117t”。在其它实施例中，变形部分DP的厚度DPt小于或大于2微米。 应理解，本文中叙述的值仅仅是实例并且可以变为不同值。
仍然参考图5A及图5B，在俯视图中，平坦化顶表面117t”包含环形形状、 椭圆形形状、矩形形状、多边形形状、不规则形状等等。应注意，平坦化导 电柱117A'的变形部分DP的形状及大小充当实例且本公开不限于此。举例来 说，相应导电柱117A'的变形程度可类似或可不同。在一些实施例中，平坦化 导电柱117A'在平坦化之后以均匀的方式变形。在其它实施例中，平坦化导电 柱117A'的变形并不均匀。在一些实施例中，平坦化导电柱117A'的一部分略 微变形。举例来说，邻近平坦化导电柱117A'的边界并不彼此接触且介电层 118的至少一部分在其间间隔开。举例来说，变形宽度Dw(即宽度Dw'及宽 度Dw”的组合)小于邻近平坦化导电柱117A'的竖直侧壁117s之间的间距 117p。举例来说，变形宽度Dw小于约5微米。在一些实施例中，宽度(宽 度Dw'及宽度Dw”)中的至少一个为约2微米。
在一些实施例中，平坦化导电柱117A'的一部分变形且彼此桥接(bridge)。 举例来说，在俯视图中，邻近平坦化导电柱117A'的边界的至少一部分彼此连 接。举例来说，由于导电柱117A以精细间距布置分布，在平坦化导电柱117A' 中的相邻平坦化导电柱的变形大于或实质上等于间距117p时，桥接发生。在 一些情况下，桥接可使集成电路短接。举例来说，点线框B中的平坦化导电 柱117A'桥接在一起。应注意，图5B中所示出的半导体管芯110A的配置为 实例且在本公开中并不理解为限制。
参考图6A和图6B，在平坦化之后，去除相应平坦化导电柱117A'的一 部分以形成导通孔117。在此阶段，形成包含凹陷导通孔的半导体管芯110。 在一些实施例中，执行刻蚀工艺以选择性地去除平坦化导电柱117A'。在刻蚀 期间，可不去除绝缘密封体120及介电层118(或可去除可忽视量的绝缘密 封体120及介电层118)。举例来说，使用时间模式来干式刻蚀平坦化导电柱 117A'。可通过实验或模拟确定最佳操作时间。其它合适的技术可用于减小相 应平坦化导电柱117A'的厚度，只要消除平坦化导电柱117A'的桥接即可。在 一些实施例中，执行清洗工艺以去除导电材料的残余物。在一些实施例中， 去除相应平坦化导电柱117A'的变形部分DP且仅保留下伏部分UP。在其它 实施例中，在去除变形部分DP时，略微去除下伏部分UP。替代地，部分地 去除变形部分DP。将结合图13A到图13C更详细地解释变型。
举例来说，在去除平坦化导电柱117A'的部分之后，导通孔117的可触及 的顶表面117t并不与介电层118的平坦化顶表面118t及绝缘密封体120的平 坦化顶表面120t共面。举例来说，相应导通孔117的可触及的顶表面117t 相对于绝缘密封体120的背面120b低于绝缘密封体120的平坦化顶表面120t。 介电层118的平坦化顶表面118t相对于半导体衬底112的背面112b可高于相 应导通孔117的可触及的顶表面117t。举例来说，导通孔117的可触及的顶 表面117t位于介电层118的平坦化顶表面118t与半导体衬底112的背面112b 之间。
在一些实施例中，介电层118的最大厚度118mt大于相应导通孔117的 最大厚度117mt。在一些实施例中，在形成导通孔117之后，可触及地显露 介电层118的倾斜表面118ss的至少一部分。举例来说，介电层118的倾斜表 面118ss与相应导通孔117的可触及的顶表面117t形成角度θ2，其中其间的 角度θ2为钝角(即大于90度)。导通孔117与包围导通孔117的介电层118 的界面可取决于工艺参数而不同且变型将结合图13A到图13C来更详细地解 释。
继续参考图6A和图6B，在去除平坦化导电柱117A'的部分之后，导通 孔117从介电层118的平坦化顶表面118t凹陷。举例来说，凹陷R对应于相 应导通孔117的可触及的顶表面117t而形成。在一些实施例中，凹陷R具有 在朝向相应导通孔117的可触及的顶表面117t的厚度方向上为锥形的轮廓。 在平坦化导电柱117A'的一部分桥接在一起的一些实施例中(例如其在图5B 的点线框BG中)，在去除平坦化导电柱117A'的部分之后，平坦化导电柱117A' 彼此物理上断开且如图6B的点线框BG'中所示可在介电层118上形成凹槽 GV。
举例来说，介电层118的一部分使邻近导通孔117彼此空间上分开。在 一些实施例中，设置在邻近导通孔117之间的介电层118的部分包含基底部 分118B及连接到基底部分118B的脊状部分118R，其中基底部分118B及脊 状部分118R在图6A中分别以虚线示出。基底部分118B可沿着相邻导通孔 117的竖直侧壁117vs延伸且可与相邻导通孔117物理接触。导通孔117可相 对于介电层118的脊状部分118R凹陷。举例来说，设置于基底部分118B上 的脊状部分118R高于相邻导通孔117且可不与导通孔117接触。
在一些实施例中，脊状部分118R具有以梯形成形的剖面。在脊状部分 118R包含梯形剖面的这类实施例中，脊状部分118R的剖面具有一对侧边(即 倾斜表面118ss)及一对平行边(即平坦化顶表面118t及基底部分118B与脊 状部分118R之间的虚线表面)。替代地，脊状部分118R的剖面可以三角形 成形。在脊状部分118R包含三角形剖面的这类实施例中，脊状部分118R的 剖面具有在(例如基底部分118B与脊状部分118R之间的)虚线表面上的侧边及在与虚线表面相对的顶点处形成锐角的其它两个侧边(即倾斜表面 118ss)。在一些实施例中，脊状部分118R的最大厚度118TH可被视为凹陷R 的最大深度。在其它实施例中，凹陷R的最大深度大于或小于脊状部分118R 的最大厚度118TH。举例来说，凹陷R的最大深度在约0.1微米到2微米范 围内。脊状部分118R的最大厚度118TH及顶宽可不同且可视(图5A到图 5B中所示出的)平坦化导电柱117A'的变形部分DP而定。
参考图7A、图7B以及图8，在半导体管芯110及绝缘密封体120上形 成重布线结构130。举例来说，重布线结构130包含至少一个图案化介电层 132a及至少一个图案化导电层134a。在一些实施例中，在形成图案化导电层 134a之前形成图案化介电层132a。如图7A中所示，在绝缘密封体120的平 坦化顶表面120t及介电层118的平坦化顶表面118t上形成图案化介电层132a。图案化介电层132a的一部分可延伸到介电层118的凹陷R中且沿着介 电层118的倾斜表面118ss覆盖以到达导通孔117的可触及的顶表面117t。举 例来说，图案化介电层132a的部分覆盖介电层118的倾斜表面118ss并且还 覆盖相应导通孔117的外围部分。图案化介电层132a可包含对应于凹陷R的 多个开口132O。在一些实施例中，图案化介电层132a的每一开口132O对应 于介电层118的凹陷R中的一个，使得相应导通孔117的至少一部分可触及 地显露以供进一步电连接。
继续参考图7A及图7B，图案化介电层132a的开口132O可具有锥形轮 廓。举例来说，图案化介电层132a包含顶表面132at及倾斜表面132ss，其中 倾斜表面132ss连接到顶表面132at且可与相应导通孔117的可触及的顶表面 117t物理接触。在一些实施例中，图案化介电层132a的倾斜表面132ss与相 应导通孔117的可触及的顶表面117t形成角度θ3，其中其间的角度θ3可以 是钝角(即大于90度)。在一些实施例中，图案化介电层132a共形地覆盖介 电层118。举例来说，介电层118与导通孔117之间的角度θ2实质上相同或 类似于图案化介电层132a与导通孔117之间的角度θ3。在一些实施例中，角 度θ3小于角度θ2。在其它实施例中，角度θ3大于角度θ2。替代地，图案化 介电层132包含界定开口132O的实质上竖直的内侧壁。
仍然参考图7A及图7B，图案化介电层132a的形成方法可包含至少以下 步骤。使用沉积工艺(例如旋涂式涂布法、溅镀等等)在半导体管芯110及 绝缘密封体120上形成介电材料(例如聚酰亚胺(PI)、聚苯并恶唑(PBO)、 苯并环丁烯(BCB)或其它合适的聚合物材料)。随后，可去除介电材料的一 部分以使用光刻(即曝光及显影)及/或刻蚀工艺形成开口132O。应注意， 其它合适的技术可用于形成图案化介电层132a。在一些实施例中，在形成图案化介电层132a之后，通过图案化介电层132a填充介电层118的凹槽GV。 应注意，图7B中所示的图案化介电层的开口的形状、大小、数目以及配置仅 为实例且在本公开中并不理解为限制。
继续参考图8，图案化导电层134a形成于图案化介电层132a上以电连接 到半导体管芯110的导通孔117。举例来说，图案化导电层134a包含第一部 分1341及连接到第一部分1341的第二部分1342。第一部分1341可包含在 图案化介电层132a的顶表面132at上延伸的导线及/或导电衬垫。举例来说， 第一部分1341扩展得比由半导体管芯110的侧壁界定的区域更宽。第二部分 1342可为形成于图案化介电层132a的开口132O中且位于导通孔117上的通 孔。举例来说，由图案化介电层132a横向地覆盖的第二部分1342与上覆导 电材料(例如第一部分1341)及下伏导电材料(例如导通孔117)物理接触 及电接触。举例来说，使用图案化及金属化技术(例如光刻、刻蚀、平坦化、 薄膜沉积、在沉积晶种层上镀覆、镶嵌处理等等)来形成图案化导电层134a。 在一些实施例中，上述步骤可执行多次以视需要通过电路设计获得多层重布 线结构(例如绘示于图9中)。
在其它实施例中，在图案化介电层之前形成图案化导电层。在这类实施 例中，图案化导电层的第一部分在介电层118的平坦化顶表面118t及/或绝缘 密封体120的平坦化顶表面120t上延伸且图案化导电层的第二部分将介电层 118的凹陷R填充为与导通孔117物理接触及电接触。随后在绝缘密封体120 及半导体管芯110上形成图案化介电层以覆盖图案化导电层的第一部分，其 中图案化介电层的开口可触及地显露图案化导电层的第一部分的至少一部分 以供进一步电连接。上述步骤可执行多次以获得多层重布线结构。应注意， 图案化介电层及图案化导电层的形成顺序在本公开中并不理解为限制。
参考图9，在形成重布线结构130之后，在重布线结构130上形成多个 导电端子140。在形成多层重布线结构的一些实施例中，重布线结构130包 含多个图案化介电层(例如图案化介电层132a、图案化介电层132b以及图案 化介电层132c)及替代地堆叠于图案化介电层上的多个图案化导电层(例如 图案化导电层134a、图案化导电层134b以及图案化导电层134c)，其中图案 化导电层(例如图案化导电层134a、图案化导电层134b以及图案化导电层 134c)彼此电连接。应注意，本文中示出的重布线结构130为实例且图案化 介电层及图案化导电层的数目可基于需求选择为一个或多于一个。在一些实 施例中，图案化导电层134c中的最顶部图案化导电层包含用于与稍后形成的 组件电连接的一部分(例如凸块下金属(under-ball metallurgy，UBM)图案)。 在一些实施例中，通过植球工艺、镀覆工艺或其它合适的工艺在图案化导电 层134c中的最顶部图案化导电层的UBM图案上形成导电端子140。
在一些实施例中，导电端子140通过重布线结构130电耦合到半导体管 芯110。举例来说，导电端子140包含受控塌陷芯片连接(controlled collapse chip connection，C4)凸块、微型＝凸块、焊球、球栅阵列(BGA)球或用于 提供到半导体管芯110的外部连接的其它合适的端子。可根据设计要求利用 导电端子140的其它可能的形式及形状。在一些实施例中，视情况执行焊接 工艺及回焊工艺以用于增强导电端子140与重布线结构130之间的粘合性。
参考图10及图11，在形成导电端子140之后，临时载体10从所得结构 去接合或去除。在一些实施例中，将例如UV激光、可见光或热的外部能量 施加到离形层11以失去其粘附性，使得临时载体10可从绝缘密封体120及 半导体管芯110脱离。随后，可执行单体化工艺以形成多个半导体封装SP1。 举例来说，通过切割框24固定的切割带22被附接到所得结构以在单体化期 间提供机械及结构支撑。举例来说，切割锯(未绘示)沿着切割线SL切割以使半导体封装SP1彼此分开。在一些实施例中，在单体化期间，绝缘密封体 120及重布线结构130通过切割锯切割。随后从切割带22去除单体化结构。 至此，实质上完成半导体封装SP1的制造。
如图11中所示，半导体封装SP1包含由绝缘密封体120横向地覆盖的至 少一个半导体管芯110，其中半导体管芯110包含凹陷于介电层118中的导通 孔117。举例来说，导通孔117的可触及的顶表面117t位于介电层118的平 坦化顶表面118t与半导体衬底112的背面112b之间，其中半导体衬底112 的前表面、导通孔117的可触及的顶表面117t以及介电层118的平坦化顶表 面118t面向同一方向(例如在图11中朝下)。重布线结构130设置于半导体 管芯110及绝缘密封体120上，重布线结构130的图案化介电层132a的一部 分延伸到半导体管芯110中以部分地覆盖半导体管芯110的导通孔117且由 图案化介电层132a横向地覆盖的重布线结构130的图案化导电层134a的一 部分延伸为与半导体管芯110的导通孔117物理接触及电接触。
在一些实施例中，由于连接到半导体管芯110的重布线结构130路由半 导体管芯110的电信号且扩展得比由半导体管芯110界定的区域更宽，重布 线结构130被称为扇出型重布线结构。在一些实施例中，半导体装置SP被称 为集成扇出型(integrated fan-out，InFO)半导体封装。举例来说，凹陷于介 电层118中的导通孔117的配置可防止桥接出现并允许精细间距设计。
图12为示出根据一些实施例的半导体封装的变型的剖视图。参考图12， 提供半导体封装SP2。半导体封装SP2与图11中所描述的半导体封装SP1可 为类似的，因此出于简洁起见并未重复详细描述。在一些实施例中，半导体 封装SP2为包含多个半导体管芯(例如半导体管芯110-1及半导体管芯110-2) 的InFO半导体封装且绝缘密封体120沿着半导体管芯(例如半导体管芯110-1 及半导体管芯110-2)的侧壁延伸且可使半导体管芯(例如半导体管芯110-1 及半导体管芯110-2)彼此空间上分开。
在一些实施例中，半导体管芯(例如半导体管芯110-1及半导体管芯 110-2)包含实质上相同大小、形状且可具有实质上相同功能。在其它实施例 中，半导体管芯(例如半导体管芯110-1及半导体管芯110-2)具有不同大小、 形状以及功能。举例来说，半导体管芯(例如半导体管芯110-1及半导体管 芯110-2)包含逻辑、存储器或其它类型的管芯。替代地，半导体管芯(例如 半导体管芯110-1及半导体管芯110-2)包含其它类型的功能及电路。半导体 管芯(例如半导体管芯110-1及半导体管芯110-2)中的至少一个包含凹陷于 介电层(例如介电层118-1及介电层118-2)中的导通孔(例如导通孔117-1 及导通孔117-2)。形成于半导体管芯(例如半导体管芯110-1及半导体管芯 110-2)及绝缘密封体120上的重布线结构130可包含图案化介电层132a及 图案化导电层134a，其中图案化介电层132a的一部分可延伸为与凹陷于介电 层(例如介电层118-1及介电层118-2)中的导通孔(例如导通孔117-1及导 通孔117-2)的至少一部分直接接触且由图案化介电层132a的部分横向地覆 盖的图案化导电层134a的一部分可与凹陷于介电层(例如介电层118-1及介 电层118-2)中的导通孔(例如导通孔117-1及导通孔117-2)物理接触及电 接触。
图13A到图13C为根据各种实施例的图6A中勾勒的虚线区域A中的结 构的示意性放大剖视图。举例来说，执行刻蚀工艺以去除平坦化导电柱117A' 的一部分(如图6A中所示)。可通过例如刻蚀速率确定平坦化导电柱117A' 的刻蚀深度，因此，总刻蚀时间决定平坦化导电柱117A'的刻蚀深度。应了解， 刻蚀深度的变化可产生不同剖面。
参考图13A，在一些实施例中，去除平坦化导电柱117A'的变形部分DP (绘示于图5A中)以形成凹陷R1(以虚线绘示)。凹陷R1可显露导通孔117-1 的可触及的顶表面117t1。在一些实施例中，凹陷R1包含在朝向导通孔117-1 的可触及的顶表面117t1的厚度方向上成逐渐变细的轮廓。举例来说，导通 孔117-1的最大厚度实质上等于介电层118的基底部分118B的最大厚度。在 一些实施例中，凹陷R1的最大深度Rd1实质上等于介电层118的脊状部分 118R的最大厚度118TH。举例来说，在去除平坦化导电柱117A'的一部分之 后，导通孔117-1与包围导通孔117-1的介电层118之间的界面沿着介电层 118的竖直侧壁118vs(或导通孔117-1的竖直侧壁117vs)延伸且在介电层 118的倾斜表面118ss与介电层118的竖直侧壁118vs的交叉点118i处终止。
参考图13B，在一些实施例中，部分地去除平坦化导电柱117A'的变形部 分DP(绘示于图5A中)以形成导通孔117-2。举例来说，平坦化导电柱117A' 的变形部分DP包含牺牲部分DP1及连接到牺牲部分DP1的剩余部分DP2。 在一些实施例中，在去除期间，以虚线绘示的牺牲部分DP1被刻蚀且下伏部 分UP及下伏部分UP上剩余的剩余部分DP2(以点线绘示)被视为导通孔 117-2。在一些实施例中，导通孔117-2的可触及的顶表面117t2及介电层118的倾斜表面118ss彼此相交。
举例来说，去除牺牲部分DP1以形成凹陷R2，所述凹陷R2暴露导通孔 117-2的可触及的顶表面117t2及介电层118的倾斜表面118ss的上部部分 118s1。在一些实施例中，凹陷R2包含在朝向导通孔117-2的可触及的顶表 面117t2的厚度方向上成逐渐变细的轮廓。举例来说，导通孔117-2的最大厚 度大于介电层118的基底部分118B的最大厚度。在一些实施例中，凹陷R2 的最大深度Rd2小于介电层118的脊状部分118R的最大厚度118TH。在一 些实施例中，连接到上部部分118s1的倾斜表面118ss的下部部分118s2与导 通孔117-2的剩余部分DP2物理接触。举例来说，在导通孔117-2形成之后， 导通孔117-2与包围导通孔117-2的介电层118之间的界面是沿着介电层118 的竖直侧壁118vs(或沿着导通孔117-2的竖直侧壁117vs)且延伸超出介电 层118的交叉点118i到倾斜表面118ss的下部部分118s2。
参考图13C，在一些实施例中，去除平坦化导电柱117A'的变形部分DP (绘示于图5A中)且随着去除继续进行，还去除下伏部分UP的一部分(绘 示于图5A中)。举例来说，下伏部分UP包含牺牲部分UP1及连接到牺牲部 分UP1的剩余部分UP2。在一些实施例中，在去除期间，变形部分DP及牺 牲部分UP1(以虚线分开)被刻蚀且下伏部分UP的剩余部分UP2被视为导 通孔117-3。举例来说，在去除之后，去除变形部分DP及牺牲部分UP1以形 成凹陷R3，其中导通孔117-3的可触及的顶表面117t3、介电层118的倾斜表 面118ss以及介电层118的竖直侧壁118vs的一部分由凹陷R3显露。在一些 实施例中，凹陷R3包含复合轮廓。举例来说，凹陷R3包含顶部的锥形轮廓 及底部的柱状轮廓。凹陷R3可采用各种形式且本文中的说明为实例。举例来 说，导通孔117-3的最大厚度小于介电层118的基底部分118B的最大厚度。 在一些实施例中，凹陷R3的最大深度Rd3大于介电层118的脊状部分118R 的最大厚度118TH。
在一些实施例中，导通孔117-3的可触及的顶表面117t3及介电层118的 竖直侧壁118vs彼此相交。导通孔117-3的可触及的顶表面117t3与介电层118 的竖直侧壁118vs的交点在介电层118的交叉点118i下方。举例来说，在导 通孔117-3形成之后，导通孔117-3与包围导通孔117-3的介电层118之间的 界面沿着介电层118的竖直侧壁118vs(或沿着导通孔117-3的竖直侧壁 117vs)延伸且未穿过介电层118的倾斜表面118ss与介电层118的竖直侧壁 118vs的交叉点118i。
图14A到图14D为根据一些实施例的制造半导体封装的变型的部分阶段 的示意性放大剖视图。举例来说，下文描述的半导体封装的制造方法类似于 图2到图5A、图6A、图7A以及图8到图11中所描述的制造方法且出于简 洁起见可简化或省略详细描述。图14A到图14D绘示制造期间的各个阶段且 对应于在图5A、图6A、图7A以及图8的虚线区域B中分别勾勒的放大剖 视图。
参考图14A，在执行平坦化工艺(例如图4、图5A以及图5B中所描述) 之后，半导体管芯110A3与沿着半导体管芯110A3的侧壁延伸的绝缘密封体 120实质上齐平。举例来说，半导体管芯110A3与上文所描述的半导体管芯 110A之间的差异包含平坦化导电柱117A3'及对应导电衬垫115的相对大小。 举例来说，平坦化导电柱117A3'的下伏部分UP3的最大宽度(或直径)117w 小于下伏导电衬垫115的最大宽度115w。在一些实施例中，平坦化导电柱117A3'的下伏部分UP3的最大宽度117w大于钝化层116的对应开口，但小 于下伏导电衬垫115的最大宽度115w。在一些实施例中，相邻平坦化导电柱 117A3'之间的间距117P3大于对应于相邻平坦化导电柱117A3'的相邻导电衬 垫115之间的间距115P3。
在一些实施例中，在执行平坦化工艺之后，变形部分DP3的平坦化顶表 面117t3”的顶宽(或直径)117w3'大于下伏部分UP3的最大宽度117w。在一 些实施例中，变形部分DP3的平坦化顶表面117t3”的顶宽117w3'大于下伏导 电衬垫115的最大宽度115w。替代地，变形部分DP3的平坦化顶表面117t3” 的顶宽117w3'实质上等于或小于下伏导电衬垫115的最大宽度115w。
参考图14B，在平坦化之后，去除相应平坦化导电柱117A3'的一部分以 形成包含导通孔117-3的半导体管芯110-3，所述导通孔117-3凹陷于介电层 118中。去除工艺可类似于图6A和图6B中所描述的工艺。在一些实施例中， 在去除之后，形成导通孔117-3的可触及的顶表面117t3，所述可触及的顶表 面117t3由介电层118的凹陷R显露。举例来说，导通孔117-3的可触及的顶 表面117t3的顶宽117w3小于下伏导电衬垫115的最大宽度115w。去除桥接 在一起或变形的导电柱的一部分可准许相邻导通孔117-3之间的更精细间距 及/或可靠间距。
参考图14C及图14D，在形成导通孔117-3之后，在绝缘密封体120的 平坦化顶表面120t及介电层118的平坦化顶表面118t上形成重布线结构130 的图案化介电层132a及图案化导电层134a。图案化介电层132a的一部分可 沿着介电层118的倾斜表面118ss延伸到凹陷R中，以便与相应导通孔117-3 的一部分物理接触。举例来说，图案化介电层132a的部分覆盖相应导通孔 117-3的可触及的顶表面117t3的周边。图案化介电层132a的开口132O可对 应于介电层118的凹陷R且与所述凹陷R连通，使得相应导通孔117-3的可 触及的顶表面117t3的至少一部分由介电层118及图案化介电层132a可触及 地显露。图案化导电层134a随后可形成于图案化介电层132a上且图案化导 电层134a的一部分可形成于图案化介电层132a的开口132O中以与导通孔 117-3物理接触及电接触。形成工艺可类似于图7A、图7B以及图8中所描述 的工艺。
图15到图21为根据一些实施例的制造半导体封装的各个阶段的示意性 剖视图。参考图15，至少一个穿孔材料210A形成于临时载体10上方且半导 体管芯110A设置于临时载体10上方及穿孔材料210A旁边。在一些实施例 中，多个穿孔材料210A形成且包围半导体管芯110A。
举例来说，穿孔材料210A的制造方法包含至少以下步骤。可在沉积于 临时载体10上方的晶种层(未绘示)上形成具有开口(未绘示)的图案化光 刻胶。举例来说，可形成光刻胶材料且随后可使用光掩模(未绘示)曝光光 刻胶材料的部分。随后根据使用的是负型光刻胶还是正型光刻胶，去除光刻 胶材料的曝光部分或未曝光部分。所得图案化光刻胶可包含开口，晶种层的 部分通过所述开口暴露。随后，通过例如镀覆、溅镀等等在图案化光刻胶的 开口中形成导电材料(例如铜、铝、银、金、钨、其组合等等)。在一些实施 例中，导电材料过度填充(overfill)图案化光刻胶的开口且可执行CMP工艺 以去除图案化光刻胶上方的导电材料的多余部分。随后通过例如灰化、剥离 等等去除图案化光刻胶。在去除图案化光刻胶之后，暴露由图案化光刻胶覆 盖的晶种层的部分。接下来，通过例如各向异性或各向同性刻蚀等等去除晶 种层的暴露部分。剩余晶种层及上覆导电材料可被视为穿孔材料210A。应了 解，其它合适的技术可用于形成穿孔材料210A。
在一些实施例中，在形成穿孔材料210A之后将半导体管芯110A设置于 临时载体10上方。举例来说，半导体管芯110A可从装置晶片单体化，随后 执行取放工艺以将相应半导体管芯110放置在临时载体10上。在一些实施例 中，半导体衬底112的背面112b通过管芯贴合膜(未绘示)贴合到临时载体。 在此阶段，将导电柱117A埋入介电材料118A中。半导体管芯110A类似于 图2中所描述的半导体管芯110A，因此出于简洁起见省略详细描述。
参考图16，绝缘材料120A形成于临时载体10上方以包封半导体管芯 110A及穿孔材料210A。在一些实施例中，半导体管芯110A及穿孔材料210A 通过绝缘材料120A包覆模制。举例来说，绝缘材料120A覆盖半导体管芯 110A的顶表面及穿孔材料210A的顶表面。绝缘材料120A的材料及形成工 艺可类似于图3中所描述的绝缘材料120A的材料及形成工艺，因此出于简 洁起见省略详细描述。
参考图17，执行平坦化工艺以去除绝缘材料120A的一部分。在一些实 施例中，半导体管芯110A的导电柱117A的至少一部分及穿孔材料210A的 至少一部分因此作为平坦化的结果而可触及地显露。在一些实施例中，在平 坦化期间，去除介电材料118A及绝缘材料120A的在导电柱117A上方的部 分且去除绝缘材料120A的在穿孔210A的顶表面上方的部分。在平坦化之后， 形成绝缘密封体120、介电层118、平坦化导电柱117A'以及穿孔210，其中 绝缘密封体120沿着穿孔210的侧壁及半导体管芯110A的侧壁延伸。举例来 说，平坦化导电柱117A'的平坦化顶表面117t”与介电层118的平坦化顶表面 118t实质上齐平(例如共面)且可与绝缘密封体120的平坦化顶表面120t及 穿孔210的平坦化顶表面210t实质上齐平(例如共面)。
在一些实施例中，经受平坦化工艺的导电柱117A在顶部处变形。举例来 说，平坦化导电柱117A'中的一些由于精细间距布置而合并在一起，使得出现 桥接问题。在一些实施例中，穿孔210的顶部在平坦化之后也发生变形，但 邻近穿孔210之间的间距大于导电柱117A的间距，使得穿孔210可不出现不 必要的桥接问题。平坦化工艺可类似于图4及图5A到图5B中所描述的工艺， 因此出于简洁起见省略详细描述。
参考图18，在平坦化之后，去除相应平坦化导电柱117A'的一部分以形 成包含可触及的顶表面117t的导通孔117。在此阶段，形成包含凹陷导通孔 的半导体管芯110。相应平坦化导电柱117A'的待去除的部分可包含相应平坦 化导电柱117A'的变形部分的至少一部分。平坦化导电柱117A'的去除工艺可 类似于图6A到图6B中所描述的工艺，因此出于简洁起见省略详细描述。在 去除之后，消除平坦化导电柱117A'的不必要的桥接问题。举例来说，导通孔 117的可触及的顶表面117t并不与介电层118的平坦化顶表面118t、绝缘密 封体120的平坦化顶表面120t以及穿孔210的平坦化顶表面210t共面。在一 些实施例中，导通孔117的可触及的顶表面117t位于介电层118的平坦化顶 表面118t与半导体衬底112的背面112b之间。在一些实施例中，导通孔117 的可触及的顶表面117t相对于穿孔210的背面210b及半导体衬底112的背面 112b低于穿孔210的平坦化顶表面210t。
参考图19，在半导体管芯110、绝缘密封体120以及穿孔210上形成图 案化介电层132a及图案化导电层134a。举例来说，图案化介电层132a包含 多个第一开口132O1及多个第二开口132O2，其中导通孔117的可触及的顶 表面117t的至少一部分由第一开口132O1显露且穿孔210的平坦化顶表面 210t的至少一部分由第二开口132O2显露。在一些实施例中，第一开口132O1 中的每一个对应于导通孔117中的一个且第二开口132O2中的每一个对应于 穿孔210中的一个。应注意，图19中所示的第一开口132O1及第二开口132O2 的形状、大小、数目以及配置仅为实例且在本公开中并不理解为限制。
图案化导电层134a随后可形成于图案化介电层132a上且导电层134a的 部分延伸到第一开口132O1及第二开口132O2中以分别与穿孔210及导通孔 117物理接触及电接触。图案化介电层132a及图案化导电层134a的形成工艺 可类似于图7A到图7B以及图8中所描述的工艺，因此出于简洁起见省略详 细描述。上述步骤可执行多次以获得包含交替堆叠的若干图案化介电层及图 案化导电层的重布线结构130。
参考图20，导电端子140在重布线结构130上形成以电耦合到穿孔210 及半导体管芯110。举例来说，重布线结构130形成为多层结构且导电端子 140形成于图案化导电层134c中的最顶部图案化导电层上。导电端子140的 材料及形成工艺可类似于图9中所描述的工艺，因此出于简洁起见省略详细 描述。
参考图21，在形成导电端子140之后，临时载体10可去接合以暴露穿 孔210的底表面210b。临时载体10的去接合工艺可类似于图10中所描述的 工艺，因此出于简洁起见省略详细描述。在一些实施例中，执行单体化工艺 以切割绝缘密封体120及重布线结构130从而形成个别半导体封装SP3。在 其它实施例中，对所得结构执行额外工艺(例如堆叠)且可在额外工艺完成 之后执行单体化。
图22到图26为示出根据一些实施例的半导体封装的变型及应用的剖视 图。应理解，本文中描述及示出的结构仅为实例且其变型可执行同时仍保持 在本公开的范围内。
参考图22，提供包含彼此电耦合的第一封装组件PC1及第二封装组件 PC2的封装结构PS1。在一些实施例中，第二封装组件PC2堆叠于第一封装 组件PC1上且封装结构PS1被称为叠层封装(PoP)结构。在一些实施例中， 两个或多于两个封装组件依次堆叠以扩展半导体封装的集成能力。在一些实 施例中，第一封装组件PC1为图21中描述的半导体封装SP3。举例来说，在 去除临时载体10(描述于图20中)之后，所得结构被切开成多个半导体封装SP3，各自包含至少一个半导体管芯110及穿孔210。半导体封装SP3随后 可接合到其它封装组件以形成PoP封装结构。
第二封装组件PC2可包含以绝缘密封体(未绘示)封装的至少一个半导 体管芯。在一些实施例中，第二封装组件PC2类似于上文描述的半导体封装SP1(或半导体封装SP2)。在一些实施例中，第二封装组件PC2包含呈堆叠 布置的多个半导体管芯。第二封装组件PC2可包含多个导电衬垫310及连接 到导电衬垫310以用于外部连接的导电连接件320。在一些实施例中，导电 连接件320包含焊料凸块、铜凸块或柱或其它连接件且可至少通过导电衬垫310电耦合到第二封装组件PC2的半导体管芯。在将第二封装组件PC2接合 到第一封装组件PC1时，将第二封装组件PC2的导电连接件320设置于穿孔 210的背面210b上。视情况对第二封装组件PC2的导电连接件320执行回焊 工艺，以使导电连接件320再成形且接合到穿孔210。
在一些实施例中，第二封装组件PC2包含一或多个高容量/带宽存储器管 芯(例如DRAM、FLASH或SRAM、宽输入/输出(WIO)管芯、各类型的 组合等等)，第一封装组件PC1包含一或多个逻辑管芯(例如应用程序处理 器(AP)管芯等等)。第二封装组件PC2及/或第一封装组件PC1可包含其它 异质管芯(例如感测管芯、微机电(micro-electro-mechanical，MEM)管芯、 联网管芯等等)。在高度集成的情况下，封装结构PS1的电气性能可受益于封 装组件(例如封装组件PC1及封装组件PC2)之间的缩短连接路径而改进。 在一些实施例中，封装结构PS1安装于其它封装组件(例如另一装置管芯、 中介层、封装衬底、印刷电路板、母板、系统板等等)上以增强电气性能， 其中半导体封装SP3(即第一封装组件PC1)的导电端子140设置于另一封 装组件上。
在一些实施例中，在将第二封装组件PC2设置在第一封装组件PC1上之 后，底胶层UF形成于第一封装组件PC1与第二封装组件PC2之间。导电连 接件320可由底胶层UF包围，使得底胶层UF可向导电连接件320提供应力 消除。在一些实施例中，足够量的底胶层UF填充第二封装组件PC2与第一 封装组件PC1之间的空间且进一步升爬升以至少部分地覆盖第二封装组件 PC2的侧壁。举例来说，在第二封装组件PC2接合到第一封装组件PC1之后， 通过毛细流动工艺形成底胶层UF。其它合适的技术可用于形成底胶层UF。 通过形成底胶层UF，可增强封装结构PS1的机械强度。
参考图23，提供包含彼此电耦合的第一封装组件PC1'及第二封装组件 PC2的封装结构PS2。封装结构PS2可类似于图22中所描述的封装结构PS1 且其间的差异包含第一封装组件PC1'包含并列设置且由绝缘密封体120横向 地覆盖的多个半导体管芯(例如半导体管芯110-1及半导体管芯110-2)。在 一些实施例中，半导体管芯(例如半导体管芯110-1及半导体管芯110-2)为 异质管芯。在其它实施例中，半导体管芯(例如半导体管芯110-1及半导体 管芯110-2)为同质管芯。在一些实施例中，除了第一封装组件PC1'包含包围 半导体管芯(半导体管芯110-1及半导体管芯110-2)的穿孔210之外，第一 封装组件PC1'类似于图12中所描述的半导体封装SP2。通过多管芯配置，封 装设计变得更灵活且较不复杂。
参考图24，提供包含半导体封装SP1'及形成于半导体封装SP1'上的半导 体封装SP3的封装结构PS3。举例来说，半导体封装SP1'的制造方法类似于 图2到图8中所描述的制造方法，因此出于简洁起见省略详细描述。在一些 实施例中，在形成半导体封装SP1'的重布线结构130'时，图案化介电层(例 如图案化介电层132a、图案化介电层132b以及图案化介电层132c)及图案 化导电层(例如图案化导电层134a及图案化导电层134b)交替地形成且彼此 堆叠。举例来说，在形成图案化导电层134c'中的最顶部图案化导电层时，通 孔部分形成于图案化介电层132c中的最顶部图案化介电层的开口中。在一些 实施例中，半导体封装SP1'的图案化导电层134c'中的最顶部图案化导电层及 半导体封装SP3的上覆穿孔210是在同一工艺期间形成。
在一些实施例中，在重布线结构130'的图案化导电层134c'中的最顶部图 案化导电层上形成穿孔210之后，将半导体封装SP3的至少一个半导体管芯 110设置于图案化介电层132c中的最顶部图案化介电层上。半导体封装SP3 的半导体管芯110及半导体封装SP1'的半导体管芯110可为异质管芯或同质 管芯。在一些实施例中，半导体封装SP1'的半导体管芯110包含存储器装置 且半导体封装SP3的半导体管芯110包含逻辑装置。接下来，半导体封装SP3 的绝缘密封体120形成于图案化介电层132c中的最顶部图案化介电层上以至少横向地覆盖穿孔210及半导体管芯110。随后可形成半导体封装SP3的重 布线结构130及导电端子140。绝缘密封体120、重布线结构130、穿孔210 以及半导体管芯110的形成工艺可类似于图15到图20中所描述的工艺，因 此出于简洁起见省略详细描述。在一些实施例中，在半导体封装SP3形成于 半导体封装SP1'上之后，执行单体化工艺以切割半导体封装SP1'及半导体封 装SP3以便形成封装结构PS3。
参考图25，提供包含彼此电耦合的第一封装组件PC1”及第二封装组件 PC2的封装结构PS4。举例来说，第一封装组件PC1”包含半导体封装SP3'及 半导体封装SP3。除了将半导体封装SP1'的形成替换成半导体封装SP3'的形 成之外，第一封装组件PC1”的形成工艺可类似于图24中所描述的封装结构 PS3。举例来说，半导体封装SP1'及半导体封装SP3'的形成工艺的差异包含半 导体封装SP3'的穿孔210在形成半导体封装SP3'的绝缘密封体210之前形成。
在一些实施例中，在包含半导体封装SP1'及半导体封装SP3'的结构可以 晶片形式形成之后，随后可执行单体化工艺以形成多个第一封装组件PC1”。 第二封装组件PC2随后可设置于第一封装组件PC1”的半导体封装SP3'上。通 过形成半导体封装SP3'的穿孔210，第二封装组件PC2的导电连接件320可 设置于半导体封装SP3'的穿孔210上，由此在第二封装组件PC2与第一封装 组件PC1”之间提供电连接。替代地，第二封装组件PC2设置于第一封装组件 PC1”的半导体封装SP3'上且随后执行单体化工艺以形成封装结构PS4。在一些实施例中，底胶层UF设置在第一封装组件PC1”与第二封装组件PC2之间。 底胶层UF可类似于图22中所描述的底胶层UF，因此出于简洁起见未重复 详细描述。
参考图26，提供包含彼此电耦合的半导体封装SP2及封装组件PC3的封 装结构PS5。举例来说，封装组件PC3包含中介层、封装衬底、印刷电路板、 母板等等。在一些实施例中，封装组件PC3为包含核心层410、多个核心穿 孔420、第一接合衬垫432以及第二接合衬垫434以及外部连接件440的中 介层。举例来说，核心层410的材料包含硅基材料、电路板材料(例如双马 来酰亚胺-三嗪(bismaleinide-triazine，BT)树脂、FR-4)、陶瓷、玻璃或其它合适材料。在一些实施例中，第一接合衬垫432及第二接合衬垫434分别设 置于核心层410的两个相对侧上且核心穿孔420可穿过核心层410以电连接 第一接合衬垫432及第二接合衬垫434。在一些实施例中，外部连接件440 (例如焊球、球栅阵列(BGA)球、受控塌陷芯片连接(C4)凸块等等)形 成于第二接合衬垫434上。在一些实施例中，封装组件PC3的外部连接件440 充当用于将封装结构PS5接合及电耦合到其它封装组件的电连接件。
半导体封装SP2的导电端子140可设置于封装组件PC3的第一接合衬垫 432上。在一些实施例中，封装组件PC3比半导体封装SP2更具刚性(或更 厚)，由此向封装结构PS5提供机械加强。应了解，半导体封装SP2可由本 文中描述的任何其它半导体封装替换同时仍保持在本公开的范围内。
根据一些实施例，半导体封装包含半导体管芯及横向地覆盖半导体管芯 的绝缘密封体。半导体管芯包含半导体衬底、分布在半导体衬底上方的多个 导电衬垫、设置于导电衬垫上且电连接到导电衬垫的多个导通孔，以及设置 于半导体衬底上方且使导通孔彼此间隔开的介电层。介电层的侧壁沿着导通 孔的侧壁延伸，导通孔从介电层的顶表面凹陷且介电层的倾斜表面连接到介 电层的顶表面及介电层的侧壁。
在一些实施例中，所述半导体管芯的所述导通孔中的一个的顶表面位 于所述半导体管芯的所述介电层的所述倾斜表面与所述侧壁的相交处。 在一些实施例中，所述导通孔中的一个包括背对所述半导体衬底且与所 述介电层的所述倾斜表面相交的顶表面。在一些实施例中，所述导通孔中 的一个包括背对所述半导体衬底且与所述介电层的所述侧壁相交的顶 表面。在一些实施例中，半导体封装更包括重布线结构，重布线结构设置 于所述绝缘密封体及所述半导体管芯上且所述重布线结构的一部分延 伸超出所述半导体管芯的所述介电层的所述顶表面而与所述半导体管 芯的所述导通孔接触。在一些实施例中，所述重布线结构的图案化介电层 覆盖所述半导体管芯的所述介电层的所述顶表面及所述倾斜表面而与 所述半导体管芯的所述导通孔的第一部分接触。在一些实施例中，所述重 布线结构的图案化导电层的一部分由所述重布线结构的所述图案化介 电层横向地覆盖且延伸而与由所述第一部分包围的所述半导体管芯的 所述导通孔的第二部分接触。
根据一些替代性实施例，半导体封装包含半导体管芯、横向地覆盖半导 体管芯的绝缘密封体以及重布线结构。半导体管芯包含：半导体衬底，其包 含彼此相对的第一表面及第二表面；多个导通孔，其分布在半导体衬底的第 一表面上方；以及介电层，其设置于半导体衬底的第一表面上方且使导通孔 彼此分开。导通孔的第一表面位于介电层的第一表面与半导体衬底的第二表 面之间。半导体衬底的第一表面及导通孔的第一表面以及介电层的第一表面 面向相同方向。重布线结构设置于导通孔的第一表面及半导体管芯的介电层 的第一表面上且延伸到绝缘密封体。
在一些实施例中，连接到所述介电层的所述第一表面的所述半导体管 芯的所述介电层的第二表面朝向所述半导体管芯的所述导通孔的所述 第一表面倾斜。在一些实施例中，所述半导体管芯的所述介电层的所述第 二表面与所述导通孔的所述第一表面之间的角度为钝角。在一些实施例 中，所述半导体管芯的所述介电层的所述第二表面与所述半导体管芯的 所述导通孔的所述第一表面中的至少一个相交。在一些实施例中，所述半 导体管芯的所述介电层的所述第二表面将所述介电层的所述第一表面 连接到所述介电层的第三表面且所述介电层的所述第三表面与所述半 导体管芯的所述导通孔的所述第一表面中的至少一个相交。在一些实施 例中，所述导通孔中的相邻导通孔之间的介电层的所述第一表面的宽度 小于所述导通孔中的所述相邻导通孔之间的最短横向距离。
根据一些替代性实施例，半导体封装的制造方法包含至少以下步骤。利 用绝缘材料覆盖半导体管芯。平坦化绝缘材料及半导体管芯，其中在平坦化 期间，半导体管芯的多个导电柱的顶部变形。去除半导体管芯的导电柱的顶 部。在去除之后在半导体管芯上形成重布线结构。
在一些实施例中，在所述平坦化之前，提供所述半导体管芯，所述半 导体管芯包括覆盖所述导电柱的介电材料，以及在平坦化所述绝缘材料 时去除所述介电材料的一部分以形成介电层。在一些实施例中，去除所述 半导体管芯的所述导电柱的所述顶部包括选择性地刻蚀所述导电柱的 所述顶部以形成多个导通孔，其中在选择性地刻蚀之后，所述导通孔从 所述介电层的顶表面凹陷。在一些实施例中，形成所述重布线结构包括在 所述半导体管芯上形成图案化介电层，其中所述图案化介电层的一部分 形成于所述介电层的所述顶表面上且延伸而与所述导通孔接触。在一些 实施例中，在所述平坦化期间，所述半导体管芯的所述导电柱的所述顶 部的一部分桥接，以及在去除期间，刻蚀所述导电柱的所述顶部的所述 部分以形成使所述导电柱彼此断开连接的凹槽。在一些实施例中，半导体 封装的制造方法更包括在平坦化之前，用所述绝缘材料覆盖所述半导体 管芯及在所述半导体管芯旁边的穿孔，其中在形成所述重布线结构时， 所述重布线结构的一部分形成于所述穿孔及所述绝缘密封体上。在一些 实施例中，半导体封装的制造方法更包括与所述重布线结构相对地将封 装组件堆叠在所述穿孔上以经由所述穿孔及所述重布线结构电耦合到所述半导体管芯。
前文概述若干实施例的特征使得本领域的技术人员可更好地理解本公开 的各方面。本领域的技术人员应了解，他们可轻易地将本公开用作设计或修 改用于实现本文中所引入的实施例的相同目的和/或达成相同优势的其它工 艺和结构的基础。本领域的技术人员还应认识到，此类等效构造并不脱离本 发明的精神和范围且其可在不脱离本发明的精神和范围的情况下在本文中进 行各种改变、替代和更改。

Claims (1)

1.一种半导体封装，包括：
半导体管芯，包括：
半导体衬底；
多个导电衬垫，分布在所述半导体衬底上方；
多个导通孔，设置于所述导电衬垫上且电连接到所述导电衬垫；以及
介电层，设置于所述半导体衬底上方且使所述导通孔彼此间隔开，所述介电层的侧壁沿着所述导通孔的侧壁延伸，所述导通孔从所述介电层的顶表面凹陷且所述介电层的倾斜表面连接到所述介电层的所述顶表面及所述介电层的所述侧壁；以及
绝缘密封体，横向地覆盖所述半导体管芯。
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Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11195771B2 (en) * 2019-12-05 2021-12-07 Advanced Semiconductor Engineering, Inc. Substrate structure of semiconductor device package and method of manufacturing the same
TWI760212B (zh) * 2021-05-06 2022-04-01 強茂股份有限公司 半導體封裝元件
US11664345B2 (en) 2021-06-22 2023-05-30 Panjit International Inc. Semiconductor package element
US20230140738A1 (en) * 2021-10-30 2023-05-04 Raymond Won Bae Microelectronic test and package interface substrates, devices, and methods of manufacture thereof alignment improvement of interconnect on buildup redistribution layers
US20230411333A1 (en) 2022-05-31 2023-12-21 Deca Technologies Usa, Inc. Molded direct contact interconnect structure without capture pads and method for the same
US20240030174A1 (en) * 2022-07-21 2024-01-25 Deca Technologies Usa, Inc. Quad flat no-lead (qfn) package with backside conductive material and direct contact interconnect build-up structure and method for making the same
US20240030113A1 (en) * 2022-07-21 2024-01-25 Deca Technologies Usa, Inc. Quad flat no-lead (qfn) package without leadframe and direct contact interconnect build-up structure

Family Cites Families (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6833613B1 (en) * 1997-12-18 2004-12-21 Micron Technology, Inc. Stacked semiconductor package having laser machined contacts
US20040259325A1 (en) * 2003-06-19 2004-12-23 Qing Gan Wafer level chip scale hermetic package
US8378476B2 (en) * 2010-03-25 2013-02-19 Stats Chippac Ltd. Integrated circuit packaging system with stacking option and method of manufacture thereof
US8797057B2 (en) 2011-02-11 2014-08-05 Taiwan Semiconductor Manufacturing Company, Ltd. Testing of semiconductor chips with microbumps
US9406580B2 (en) * 2011-03-16 2016-08-02 Synaptics Incorporated Packaging for fingerprint sensors and methods of manufacture
US8710640B2 (en) * 2011-12-14 2014-04-29 Stats Chippac Ltd. Integrated circuit packaging system with heat slug and method of manufacture thereof
US10049964B2 (en) * 2012-03-23 2018-08-14 STATS ChipPAC Pte. Ltd. Semiconductor device and method of forming a fan-out PoP device with PWB vertical interconnect units
US9443783B2 (en) 2012-06-27 2016-09-13 Taiwan Semiconductor Manufacturing Company, Ltd. 3DIC stacking device and method of manufacture
US9299649B2 (en) 2013-02-08 2016-03-29 Taiwan Semiconductor Manufacturing Company, Ltd. 3D packages and methods for forming the same
US8993380B2 (en) 2013-03-08 2015-03-31 Taiwan Semiconductor Manufacturing Company, Ltd. Structure and method for 3D IC package
US8669140B1 (en) * 2013-04-04 2014-03-11 Freescale Semiconductor, Inc. Method of forming stacked die package using redistributed chip packaging
KR101673649B1 (ko) * 2013-07-16 2016-11-08 앰코 테크놀로지 코리아 주식회사 반도체 디바이스 및 그 제조 방법
US9281254B2 (en) 2014-02-13 2016-03-08 Taiwan Semiconductor Manufacturing Company, Ltd. Methods of forming integrated circuit package
US9425126B2 (en) 2014-05-29 2016-08-23 Taiwan Semiconductor Manufacturing Company, Ltd. Dummy structure for chip-on-wafer-on-substrate
US9496189B2 (en) 2014-06-13 2016-11-15 Taiwan Semiconductor Manufacturing Company, Ltd. Stacked semiconductor devices and methods of forming same
US9502344B2 (en) * 2014-10-06 2016-11-22 Viagan Ltd. Wafer level packaging of electronic device
US9461018B1 (en) 2015-04-17 2016-10-04 Taiwan Semiconductor Manufacturing Company, Ltd. Fan-out PoP structure with inconsecutive polymer layer
US9666502B2 (en) 2015-04-17 2017-05-30 Taiwan Semiconductor Manufacturing Company, Ltd. Discrete polymer in fan-out packages
US9735131B2 (en) 2015-11-10 2017-08-15 Taiwan Semiconductor Manufacturing Company, Ltd. Multi-stack package-on-package structures
US20170338128A1 (en) * 2016-05-17 2017-11-23 Powertech Technology Inc. Manufacturing method of package structure
JP6738718B2 (ja) * 2016-11-30 2020-08-12 新光電気工業株式会社 配線基板の製造方法
US10276481B2 (en) * 2017-06-26 2019-04-30 Taiwan Semiconductor Manufacturing Co., Ltd. Package structure having a plurality of conductive balls having narrow width for the ball waist
US10522476B2 (en) * 2017-07-18 2019-12-31 Taiwan Semiconductor Manufacturing Co., Ltd. Package structure, integrated fan-out package and method of fabricating the same
US10796976B2 (en) * 2018-10-31 2020-10-06 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and method of forming the same
US11257747B2 (en) * 2019-04-12 2022-02-22 Powertech Technology Inc. Semiconductor package with conductive via in encapsulation connecting to conductive element

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