CN108231601B - 半导体装置及其制造方法 - Google Patents

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Abstract

一种半导体装置及其形成方法包括：在载体上的第一半导体管芯及第一虚拟管芯、在载体上的第一模塑化合物层以及在第一模塑化合物层上的第一内连结构。第一半导体管芯的厚度大于第一虚拟管芯的厚度。第一模塑化合物层沿第一半导体管芯的侧壁及第一虚拟管芯的侧壁延伸。第一内连结构包括第一金属特征，第一金属特征电耦合到第一半导体管芯，且第一模塑化合物层形成在第一虚拟管芯与第一金属特征之间。

Description

半导体装置及其制造方法
技术领域
本发明实施例涉及一种半导体装置及其制造方法，且特别是涉及一种具有虚拟管芯的半导体装置及其制造方法。
背景技术
由于各种电子部件(例如，晶体管、二极管、电阻器、电容器等)的集成密度的持续提高，半导体行业已经历快速发展。在很大程度上，集成密度的此种提高来自于最小特征大小(minimum feature size)的重复减小，以使得更多部件能够集成到给定区域中。然而，较小的特征大小可能造成更多泄漏电流(leakage current)。随着近来对微型化、较高的速度、较大的频宽、较低的功率损耗及较少的延迟的需求的增加，对更小且更具创造性的半导体管芯封装技术的需要也随着增加。
随着半导体技术的进一步进步，具有扇出型封装的半导体元件已成为用于进一步提高半导体元件的性能的有效替代形式。在具有扇出型封装的半导体元件中，可在半导体管芯周围形成模塑化合物层(molding compound layer)以提供额外的表面积来支撑扇出型内连结构。举例而言，可在模塑化合物层的顶表面上形成多个重布线层(redistributionlayer)。此外，重布线层电连接到半导体管芯的有源电路。可接着形成例如位于凸块下金属(under-bump metallization，UBM)结构上的焊料球(solderball)等外部输入/输出接垫，以经由重布线层电连接到半导体管芯。
发明内容
一种半导体装置的制造方法至少包括：将第一半导体管芯及第一虚拟管芯贴合到载体，其中所述第一半导体管芯的厚度大于所述第一虚拟管芯的厚度；在所述载体上形成第一模塑化合物层，所述第一模塑化合物层沿所述第一半导体管芯的侧壁及所述第一虚拟管芯的侧壁延伸；以及在所述第一模塑化合物层上形成第一内连结构，其中所述第一内连结构包括第一金属特征，所述第一金属特征电耦合到所述第一半导体管芯，且所述第一模塑化合物层形成在所述第一虚拟管芯与所述第一金属特征之间。
附图说明
结合附图阅读以下详细说明，会最好地理解本发明的各个方面。应注意，根据本行业中的标准惯例，各种特征并非按比例绘制。事实上，为论述清晰起见，可任意增大或减小各种特征的尺寸。
图1示出根据本发明各种实施例的半导体元件的剖视图。
图2至图19示出根据本发明各种实施例在制造图1中所示的半导体元件的各中间步骤。
图20示出根据本发明各种实施例的用于形成图1中所示的半导体元件的方法的流程图。
图21示出根据本发明各种实施例的堆叠管芯半导体元件(stacked-diesemiconductor device)的剖视图。
图22至图29示出根据本发明各种实施例在制造图21中所示的堆叠管芯半导体元件的各中间步骤。
图30示出根据本发明各种实施例的用于形成图21中所示的半导体元件的方法的流程图。
图31示出根据本发明各种实施例的另一堆叠管芯半导体元件的剖视图。
图32示出根据本发明各种实施例的又一堆叠管芯半导体元件的剖视图。
图33示出根据本发明各种实施例的叠层封装(package-on-package)半导体元件的剖视图。
图34示出根据本发明各种实施例的另一叠层封装半导体元件的剖视图。
图35示出根据本发明各种实施例的另一半导体元件的剖视图。
图36示出根据本发明各种实施例的图35中所示的半导体元件的俯视图。
图37示出根据本发明各种实施例的图35中所示的半导体元件的另一俯视图。
图38示出根据本发明各种实施例的图35中所示的半导体元件的另一俯视图。
附图标号说明
100、700：半导体元件
103：释放层
108、132、140、148、156：绝缘层
110：底部封装
112：第一穿孔
114：第二穿孔
122：第三穿孔
124：第四穿孔
133、135、137、139：凸块
138、146、154：金属化图案
160：内连结构
162：接垫
166：导电连接件
190：顶部封装
197：第一封装
198：第二封装
200、300、400：堆叠管芯半导体元件
201：载体
301：内连部分
302：衬底部分
303、323：半导体管芯
304、305、324、306、307：虚拟管芯
317、501、901：第一侧
319、503、903：第二侧
402、562：模塑化合物层
500、600：叠层封装半导体元件
502：第一内连结构
532：接触接垫
533：绝缘材料
552：第二内连结构
571、572、581、582：接垫
596：底部填充层
612：凸块
2002、2004、2006、2008、2010、2012、3002、3004、3006、3008、3010、3012、3014、3016、3018、3020、3022：步骤
A、B、C、D：虚线
D：距离
H：厚度差
具体实施方式
以下公开内容提供用于实作本发明的不同特征的许多不同的实施例或实例。以下阐述部件及排列的具体实例以简化本公开内容。当然，这些仅为实例且不旨在进行限制。举例来说，以下说明中将第一特征形成在第二特征“之上”或第二特征“上”可包括其中第一特征及第二特征被形成为直接接触的实施例，且也可包括其中第一特征与第二特征之间可形成有附加特征、进而使得所述第一特征与所述第二特征可能不直接接触的实施例。另外，本公开内容可能在各种实例中重复使用参考编号及/或字母。这种重复使用是出于简洁及清晰的目的，而不是自身表示所论述的各种实施例及/或配置之间的关系。
此外，为易于说明，本文中可能使用例如“之下(beneath)”、“下面(below)”、“下部的(lower)”、“上方(above)”、“上部的(upper)”等空间相对性用语来阐述图中所示的一个组件或特征与另一(其他)组件或特征的关系。所述空间相对性用语旨在除图中所绘示的取向外还囊括元件在使用或操作中的不同取向。装置可具有其他取向(旋转90度或其他取向)，且本文中所用的空间相对性描述语可同样相应地进行解释。
将参照具体上下文中的实施例而将本发明阐述为一种具有虚拟管芯的扇出型封装及其形成方法。然而本发明的实施例也可应用于各种各样的半导体结构。在下文中，将参照附图来详细阐释各种实施例。
图1示出根据本发明各种实施例的半导体元件的剖视图。半导体元件100包括内连结构160、位于内连结构160的第一侧501上的模塑化合物层402及形成于内连结构160的第二侧503上的多个导电连接件(凸块)166。
模塑化合物层402中嵌置有半导体管芯303及虚拟管芯304。半导体管芯303包括衬底部分302及内连部分301。半导体管芯303的衬底部分302可包括多个有源电路(例如，晶体管)。半导体管芯303的内连部分301可包括例如接触接垫等多个金属特征。以下将参照图3阐述半导体管芯303的详细结构。
在一些实施例中，虚拟管芯304是由硅形成且不包含任何有源电路。在一些实施例中，虚拟管芯304包含例如玻璃、多晶硅等其他适合的材料。
如图1中所示，半导体管芯303延伸穿过模塑化合物层402。虚拟管芯304部分地延伸穿过模塑化合物层402。虚拟管芯304的顶表面与半导体管芯303的顶表面及模塑化合物层402的顶表面实质上齐平。在一些实施例中，如图1中所示，半导体管芯303的顶表面及虚拟管芯304的顶表面暴露在模塑化合物层402外。
在一些实施例中，在与内连结构160的第一侧501的顶表面相邻之处可形成有金属化图案(金属特征)138。半导体管芯303的内连部分301接触对应的金属化图案(金属特征)138且电耦合到所述对应的金属化图案(金属特征)138。更具体来说，半导体管芯303的输入/输出端子(例如，管芯连接件或接触接垫)接触对应的金属化图案(金属特征)138。虚拟管芯304不电接触金属化图案(金属特征)138。如图1中所示，虚拟管芯304与金属化图案(金属特征)138通过模塑化合物层402隔开。以下将参照图6至图8阐述形成金属化图案(金属特征)138的详细工艺。
在内连结构160的第二侧503上形成多个导电连接件(凸块)166。在凸块166下可形成有多个接垫(凸块下金属(underbump metallization，UBM)结构)162。以下将参照图17至图18阐述导电连接件(凸块)166及接垫(UBM结构)162的详细制造工艺。
应注意的是，图1中所示的半导体管芯(例如，半导体管芯303)及虚拟管芯(例如，虚拟管芯304)的数目仅为实例。可存在许多变型、润饰、及替代形式。举例来说，半导体元件100可容置任何数目的半导体管芯及虚拟管芯。
更应注意的是，图1中所示模塑化合物层402仅为实例。可存在许多变型、润饰、及替代形式。举例来说，模塑化合物层402可包括多个子层且所述多个子层中的每一个可由各种各样的适合材料形成。另外，模塑化合物层402的高度可依据各种各样的应用及不同的设计需要来变化。
图2至图19示出根据本发明各种实施例在制造图1中所示的半导体元件的各中间步骤。应注意的是，图2至图19中所示的制造步骤及封装结构仅为实例。可存在许多替代形式、变型、及润饰。
图2示出根据本发明各种实施例的具有释放层(release layer)103的载体的剖视图。如图2中所示，在载体201上形成释放层103。载体201可由硅、玻璃、氧化铝陶瓷(ceramicaluminum oxide)、氧化硅、其组合等形成。在一些实施例中，释放层103是由环氧树脂系热释放材料(epoxy-based thermal-release material)形成。在一些实施例中，释放层103可由紫外(ultra-violet，UV)胶形成，所述UV胶在被暴露至紫外光(UV light)时会丧失其粘着性质。
可通过任何适合的半导体制造技术在载体201上形成释放层103。在一些实施例中，可以液体形式分配(dispense)释放层103并随后将释放层103固化。在一些实施例中，可将释放层103叠层到载体201上。
图3示出根据本发明各种实施例的在载体201上安装半导体管芯303及虚拟管芯304之后图2中所示元件的剖视图。如图3中所示，通过拾取及放置在载体201上安装半导体管芯303及虚拟管芯304。
可通过粘合层(未示出)将半导体管芯303及虚拟管芯304固定到载体201。粘合层位于半导体管芯303的背侧及虚拟管芯304的背侧。粘合层可为任何适合的粘合剂、环氧树脂、管芯贴合膜(die attach film，DAF)等。
半导体管芯303包括衬底部分302及内连部分301。内连部分301位于衬底部分302的第一侧317上且接触衬底部分302的第一侧317。衬底部分302的第二侧319接触释放层103。在本说明通篇中，作为另外一种选择，可将衬底部分302的第一侧317称作衬底部分302的前侧，且作为另外一种选择，可将衬底部分302的第二侧319称作衬底部分302的背侧。
在一些实施例中，半导体管芯303的内连部分301包括多个接触接垫532。应注意的是，尽管图3示出在内连部分301中存在四个接触接垫(例如，接触接垫532)，然而依据不同的设计需要及应用，可在内连部分301中形成例如通孔、金属线、重布线等其他适合的内连组件。
可通过例如镀覆(plating)等来形成接触接垫532。接触接垫532电耦合半导体管芯303的相应集成电路。绝缘材料533位于半导体管芯303的有源侧上。绝缘材料533在侧向上包封接触接垫532。
绝缘材料533可为聚合物(例如，聚苯并恶唑(polybenzoxazole，PBO)、聚酰亚胺、苯并环丁烯(benzocyclobutene，BCB)等)、氮化物(例如，氮化硅等)，氧化物(例如，氧化硅、磷硅酸盐玻璃(PhosphoSilicate Glass，PSG)、硼硅酸盐玻璃(BoroSilicate Glass，BSG)、掺杂硼的磷硅酸盐玻璃(Boron-doped PhosphoSilicate Glass，BPSG)等)、类似材料、或其组合，且可例如通过旋转涂布(spin coating)、叠层、化学气相沉积(chemical vapordeposition，CVD)等来形成绝缘材料533。
如图3中所示，半导体管芯303与虚拟管芯304之间存在厚度差。所述厚度差定义为H。在一些实施例中，H大于10微米(μm)，例如介于约10μm到约20μm之间。虚拟管芯的厚度大于40μm，例如介于约40μm到约50μm之间。此外，在一些实施例中，如图3中所示，虚拟管芯304的厚度实质上等于半导体管芯303的衬底部分302的厚度。
如图3中所示，半导体管芯303与虚拟管芯304之间存在间隙。半导体管芯303与虚拟管芯304之间的距离定义为D。在一些实施例中，D大于预定值。依据设计需要，预定值介于约90μm到约100μm范围内或大于100μm。
图4示出根据本发明各种实施例的在载体201上形成模塑化合物层402之后图3中所示半导体元件的剖视图。在载体201上形成模塑化合物层402之后，如图4中所示，半导体管芯303及虚拟管芯304嵌置在模塑化合物层402中。
在一些实施例中，模塑化合物层402可为分配在上述间隙处的环氧树脂。可以液体形式来涂覆环氧树脂且所述环氧树脂可在固化工艺(curing process)之后硬化。在一些实施例中，模塑化合物层402可由例如聚合物系材料、树脂系材料、聚酰亚胺、环氧树脂及其任何组合等可固化材料形成。可通过任何适合的分配技术来形成模塑化合物层402。
当通过以液体形式涂覆环氧树脂并在固化工艺之后将其固化以形成模塑化合物层402来形成模塑化合物层402时，半导体管芯303与虚拟管芯304之间的距离D(例如，约100μm)容许环氧树脂完全穿透并填充半导体管芯303与虚拟管芯304之间的间隙。
图5示出根据本发明各种实施例的在对模塑化合物层402的顶表面进行薄化工艺之后图4中所示半导体元件的剖视图。薄化工艺可采用机械研磨工艺(mechanicalgrinding process)、化学抛光工艺(chemical polishing process)、刻蚀工艺(etchingprocess)、其任何组合等。
如图5中所示，对模塑化合物层402的顶表面进行研磨工艺，直到暴露出半导体管芯303的内连部分的顶表面。具体来说，如图5中所示，可暴露出半导体管芯303的顶表面。作为执行薄化工艺的结果，在工艺变动(process variation)内，接触接垫532的顶表面与模塑化合物层402的顶表面实质上齐平。
通过图6至图17，形成内连结构160(参见图1)。如将在图17中说明，内连结构160包括绝缘层132、140、148及156、以及金属化图案138、146及154。
首先参照图6，其示出根据本发明各种实施例的在模塑化合物层402的顶表面上形成绝缘层132之后图5中所示半导体元件的剖视图。在模塑化合物层402上沉积绝缘层132。在一些实施例中，绝缘层132是由可使用光刻掩模(lithography mask)进行图案化的聚合物形成，所述聚合物可例如是PBO、聚酰亚胺、BCB等感光性材料。在其他实施例中，绝缘层132是由以下材料形成：氮化物，例如氮化硅；氧化物，例如氧化硅、PSG、BSG、BPSG；或者类似材料。可通过旋转涂布、叠层、CVD等或其组合来形成绝缘层132。在一些实施例中，绝缘层132是由介电材料形成。
图7示出根据本发明各种实施例的在已对绝缘层132进行图案化工艺之后图6中所示半导体元件的剖视图。接着将绝缘层132图案化。所述图案化工艺可为可接受的工艺，例如当绝缘层132是感光性材料时通过将绝缘层132暴露至光而实现的工艺，或者通过使用例如各向异性刻蚀工艺(anisotropic etching process)进行刻蚀而实现的工艺。如果绝缘层132为感光性材料，则绝缘层132可在曝光之后显影。
图8示出根据本发明各种实施例的在绝缘层132上形成金属化图案138之后图7中所示半导体元件的剖视图。作为形成金属化图案138的实例，在绝缘层132上以及在穿过绝缘层132的开口中形成晶种层(未示出)。在一些实施例中，晶种层为金属层，所述金属层可为单一层或包括由不同材料形成的多个子层的复合层。在一些实施例中，晶种层包括钛层及位于所述钛层上的铜层。可使用例如等离子体气相沈积(plasma vapor deposition，PVD)等来形成晶种层。接着形成光刻胶(photo resist)并将所述光刻胶图案化在晶种层上。可通过旋转涂布等来形成光刻胶并可将所述光刻胶暴露至光以进行图案化。光刻胶的图案对应于金属化图案138。所述图案化会形成穿过光刻胶以暴露出晶种层的开口。在光刻胶的开口中且在晶种层暴露出的部分上形成导电材料。可通过镀覆(例如，电镀(electroplating)或无电镀覆(electroless plating)等)来形成导电材料。导电材料可包括金属，如铜、钛、钨、铝等。接着，移除光刻胶以及上面未形成有导电材料的部分晶种层。可通过例如使用氧等离子体等的可接受的灰化工艺(ashing process)或剥除工艺(stripping process)来移除光刻胶。一旦光刻胶被移除，则例如使用可接受的刻蚀工艺(例如，通过湿刻蚀或干刻蚀)来移除晶种层暴露出的部分。晶种层的剩余部分与导电材料形成金属化图案138及通孔。通孔形成在绝缘层132中的开口中。在本说明通篇中，作为另外一种选择，可将金属化图案138称作金属特征。
可将以上参照图6至图8所述的工艺重复进行多次，以形成多层金属化图案。举例来说，图9至图16示出形成后续的绝缘层140、148及156、以及金属化图案146及154的各种中间阶段。可以与如针对绝缘层132所述的方式相似的方式来执行形成后续的绝缘层140、148及156的材料及工艺，且可以与如针对金属化图案138所述的方式相似的方式来执行形成后续的金属化图案146及154的材料及工艺。
应注意的是，内连结构160仅示出为实例，但可在内连结构160中形成更多或更少的介电层及金属化图案。如果形成更少的介电层及金属化图案，则可省略以上论述的步骤及工艺。如果形成更多的介电层及金属化图案，则可重复进行以上论述的步骤及工艺。所属领域中的普通技术人员将理解哪些步骤及工艺可被省略或重复进行。
图17示出根据本发明各种实施例的已在内连结构160上形成接垫162之后图16中所示半导体元件的剖视图。在图17中，接垫162形成在内连结构160的外侧(exterior side)上。接垫162用于耦合到导电连接件166(参见图18)且可被称作UBM。在所示实施例中，接垫162形成为穿过绝缘层156中的开口并到达金属化图案154。作为形成接垫162的实例，在绝缘层156上形成晶种层(未示出)。在一些实施例中，晶种层为金属层，所述金属层可为单一层或包括由不同材料形成的多个子层的复合层。在一些实施例中，晶种层包括钛层及位于所述钛层上的铜层。可使用例如PVD等来形成晶种层。接着形成光刻胶并将所述光刻胶图案化在晶种层上。可通过旋转涂布等来形成光刻胶并可将所述光刻胶暴露于光以进行图案化。光刻胶的图案对应于接垫162。所述图案化会形成穿过光刻胶以暴露出晶种层的开口。在光刻胶的开口中且在晶种层暴露出的部分上形成导电材料。可通过镀覆(例如，电镀或无电镀覆等)来形成导电材料。导电材料可包括金属，如铜、钛、钨、铝等。接着，移除光刻胶以及上面未形成有导电材料的部分晶种层。可通过例如使用氧等离子体等的可接受的灰化工艺或剥除工艺来移除光刻胶。一旦光刻胶被移除，则例如使用可接受的刻蚀工艺(例如，通过湿刻蚀或干刻蚀)来移除晶种层暴露出的部分。晶种层的剩余部分与导电材料形成接垫162。
图18示出根据本发明各种实施例的已在接垫162上形成导电连接件166之后图17中所示半导体元件的剖视图。在图18中，导电连接件166形成在接垫162上。导电连接件166可为球栅阵列封装(ball grid array，BGA)连接件、焊料球、金属柱、受控塌陷芯片连接(controlled collapse chip connection，C4)凸块、微凸块、无电镀镍钯浸金技术(electroless nickel-electroless palladium-immersion gold technique，ENEPIG)形成的凸块等。导电连接件166可包含例如焊料、铜、铝、金、镍、银、钯、锡、类似材料或其组合等导电材料。在一些实施例中，通过使用例如蒸镀(evaporation)、电镀、印刷、焊料转移(soldertransfer)、植球(ball placement)等常用方法初始地形成焊料层来形成导电连接件166。一旦已在结构上形成焊料层，则可执行回焊(reflow)以便将所述材料造型成所需凸块形状。在另一实施例中，导电连接件166为通过溅镀(sputtering)、印刷、电镀、无电镀覆、CVD等而形成的金属柱(例如，铜柱)。所述金属柱可不含有焊料且具有实质上垂直的侧壁。在一些实施例中，在导电连接件166的顶部上形成金属顶盖层(metal cap layer)(未示出)。金属顶盖层可包含镍、锡、锡-铅、金、银、钯、铟、镍-钯-金、镍-金、类似材料或其组合，且可通过镀覆工艺来形成所述金属顶盖层。在本说明通篇中，作为另外一种选择，可将导电连接件166称作凸块。
图19示出根据本发明各种实施例的已从半导体元件移除载体201之后图18中所示半导体元件的剖视图。可采用各种各样的分离工艺(detaching process)使半导体元件100从载体201分离。所述各种各样的分离工艺可包括化学溶剂、紫外曝光(UV exposure)等。可利用适合的刻蚀工艺从半导体元件100移除剩余的释放层103。
具有图19中所示半导体管芯及虚拟管芯配置的一个有益特征是所述虚拟管芯可有助于提高半导体元件100的扇出比(fan-outratio)(管芯面积对封装面积的比)，由此减少晶片翘曲(waferwarpage)。举例而言，在图19中所示实施例中，管芯面积包括半导体管芯303的面积及虚拟管芯304的面积。这样一来，管芯面积(例如，半导体管芯303的面积及虚拟管芯304的面积)对封装面积(例如，半导体管芯303的面积、虚拟管芯304的面积、及沿底表面的模塑化合物层402的面积)的比增大。此外，虚拟管芯304与金属化图案138之间的间隙有助于提高内连结构160的路由灵活性(routing flexibility)。具体来说，如图19中所示，虚拟管芯304不接触金属化图案138。虚拟管芯304与金属化图案138之间的模塑化合物层402充当缓冲件(buffer)。此种缓冲件会减小由虚拟管芯304引发的应力，由此减小虚拟管芯304周围的设计排除区(design keep-out zone)。此种减小的排除区有助于提高内连结构160的路由灵活性。
图20示出根据本发明各种实施例的用于形成图1中所示的半导体元件的方法的流程图。此流程图仅为实例，其不应过分限制权利要求书的范围。所属领域中的普通技术人员将意识到存在许多变型、替代形式、及润饰。举例来说，可增添、移除、取代、重新排列、及重复图20中所示各种步骤。
在步骤2002处，例如图2至图3中所示，通过释放层将半导体管芯及虚拟管芯贴合到载体。半导体管芯的厚度大于虚拟管芯的厚度。半导体管芯包括衬底部分及内连部分。衬底部分的背侧接触释放层。
在步骤2004处，例如图4中所示，在载体上形成模塑化合物层。半导体管芯及虚拟管芯嵌置在模塑化合物层中。在步骤2006处，例如图5中所示，对模塑化合物层进行薄化工艺，直到暴露出半导体管芯的顶表面。在研磨工艺完成之后，虚拟管芯的顶表面与模塑化合物层的顶表面之间存在间隙。
在步骤2008之后，例如图6至图16中所示，在模塑化合物层上形成包括多个金属化图案的内连结构。在步骤2010处，例如图17中所示，在内连结构上形成多个接垫(例如，UBM结构)。例如图18中所示，将多个凸块形成在所述多个凸块的相应UBM结构上。在步骤2012处，例如图19中所示，采用适合的载体移除技术使载体从半导体元件分离。
图21至图29示出在根据一些实施例的其他半导体封装中可采用虚拟管芯。图21示出具有第一虚拟管芯304及第二虚拟管芯324的堆叠管芯半导体元件。图22至图29示出制造图21中所示堆叠管芯半导体元件的各中间步骤。图21至图29示出与以上参照图1至图19论述的工艺及结构相似的工艺及结构，其中相同的附图标号指相同的组件，且不再对所述相同的组件予以赘述。
图21示出根据本发明各种实施例的堆叠管芯半导体元件的剖视图。堆叠管芯半导体元件200包括底部封装110及顶部封装190。具体来说，顶部封装190堆叠在底部封装110的第一侧901上。如图21中所示，多个凸块612形成在底部封装110的第二侧903上。
顶部封装190包括第一半导体管芯303及第一虚拟管芯304。第一半导体管芯303及第一虚拟管芯304与分别在图1中示出的半导体管芯303及虚拟管芯304相似，因此本文中不再对其予以赘述。
将第一半导体管芯303及第一虚拟管芯304嵌置在第一模塑化合物层402中。第一内连结构502沿第一模塑化合物层402的第一表面延伸。第一内连结构502与图1中所示的内连结构160相似，因此不再对其予以赘述以避免重复。如图21中所示，通过第一模塑化合物层402将第一虚拟管芯304与第一内连结构502隔开。第一虚拟管芯304不接触第一内连结构502的金属化图案。
底部封装110包括第二半导体管芯323及第二虚拟管芯324。第二半导体管芯323及第二虚拟管芯324与分别在图1中示出的半导体管芯303及虚拟管芯304相似，因此本文中不再对其予以赘述以避免重复。
第二半导体管芯323及第二虚拟管芯324嵌置在第二模塑化合物层562中。第二模塑化合物层562形成在第二内连结构552上。第二内连结构552与图1中所示内连结构160相似，因此本文中不再对其予以赘述。
第二模塑化合物层562更包括多个穿孔(via)，即第一至第四穿孔111、114、122、124。如图21中所示，第一穿孔112及第二穿孔114与第二半导体管芯323相邻。第三穿孔122及第四穿孔124与第二虚拟管芯324相邻。第一至第四穿孔112、114、122、124延伸穿过第二模塑化合物层562。
如图21中所示，通过第二模塑化合物层562将第二虚拟管芯324与第二内连结构552隔开。第二虚拟管芯324不接触第二内连结构552的金属化图案。
图21中所示堆叠管芯半导体元件200的一个有益特征是虚拟管芯304及324有助于提高扇出比，由此减少扇出型封装翘曲。此外，虚拟管芯(例如，虚拟管芯304)与其相应内连结构(例如，第一内连结构502)之间的间隙有助于提高第一内连结构502及第二内连结构552的路由灵活性。具体来说，如图21中所示，第一及第二虚拟管芯304、324不接触其相应的内连线结构。第一及第二模塑化合物层402、562充当缓冲件以分别减小由第一及第二虚拟管芯304、324引发的应力，由此减少第一及第二虚拟管芯304、324周围的排除区。所述减小的排除区有助于提高第一及第二内连结构502、552的路由灵活性。
图22至图29示出根据本发明各种实施例在制造图21中所示堆叠管芯半导体元件的各中间步骤。应注意的是，图22至图29中所示的制造步骤及堆叠管芯半导体元件仅为实例。所属领域中的技术人员应意识到可存在许多替代形式、变型、及润饰。
图22示出与图15中所示半导体元件相似的半导体元件。因此，本文中不再对形成图22中所示的半导体元件的工艺予以赘述。
图23示出根据本发明各种实施例的已在第一内连结构502上形成接垫571、572、581、及582之后图22中所示半导体元件的剖视图。作为形成接垫571、572、581、及582的实例，在已将最上面的绝缘层图案化之后，在第一内连结构502上形成晶种层(未示出)。在一些实施例中，晶种层为金属层，所述金属层可为单一层或包括由不同材料形成的多个子层的复合层。在一些实施例中，晶种层包括钛层及位于所述钛层上的铜层。可使用例如PVD等来形成晶种层。接着形成光刻胶并将所述光刻胶图案化在晶种层上。可通过旋转涂布等来形成光刻胶并可将所述光刻胶暴露至光以进行图案化。光刻胶的图案对应于接垫571、572、581、及582。所述图案化会形成穿过光刻胶以暴露出晶种层的开口。在光刻胶的开口中且在晶种层暴露出的部分上形成导电材料。可通过镀覆(例如，电镀或无电镀覆等)来形成导电材料。导电材料可包括金属，如铜、钛、钨、铝等。接着，移除光刻胶以及上面未形成有导电材料的部分晶种层。可通过可接受的灰化工艺或剥除工艺来移除光刻胶，例如使用氧等离子体等。一旦光刻胶被移除，则例如使用可接受的刻蚀工艺(例如，通过湿刻蚀或干刻蚀)来移除晶种层暴露出的部分。晶种层的剩余部分与导电材料形成接垫571、572、581、及582。
图24示出根据本发明各种实施例的已在第一内连结构502上形成多个穿孔(第一至第四穿孔112、114、122、124)之后图23中所示半导体元件的剖视图。在图24中，在第一内连结构502上形成绝缘层108。在一些实施例中，绝缘层108是由可使用光刻掩模进行图案化的聚合物形成，所述聚合物可为例如PBO、聚酰亚胺、BCB等感光性材料。在其他实施例中，绝缘层108是由以下材料形成：氮化物，例如氮化硅；氧化物，例如氧化硅、PSG、BSG、BPSG；或者类似材料。可通过旋转涂布、叠层、CVD、类似工艺或其组合来形成绝缘层108。接着将绝缘层108图案化以形成暴露出接垫571、572、581、及582的一些部分的开口。可通过可接受的工艺来实现所述图案化，例如当介电层为感光性材料时通过将绝缘层108暴露至光来实现所述图案化，或者通过使用例如各向异性刻蚀工艺进行刻蚀来实现所述图案化。
此外，在图24中，形成第一至第四穿孔112、114、122、124。作为形成第一至第四穿孔112、114、122、124的实例，在绝缘层108以及接垫571、572、581、及582的暴露出的部分上形成晶种层。在一些实施例中，晶种层为金属层，所述金属层可为单一层或包括由不同材料形成的多个子层的复合层。在一些实施例中，晶种层包括钛层及位于所述钛层上的铜层。可使用例如PVD等来形成晶种层。形成光刻胶并将所述光刻胶图案化在晶种层上。可通过旋转涂布等来形成光刻胶并可将所述光刻胶暴露至光以进行图案化。光刻胶的图案对应于穿孔。所述图案化会形成穿过光刻胶以暴露出晶种层的开口。在光刻胶的开口中且在晶种层暴露出的部分上形成导电材料。可通过镀覆(例如，电镀或无电镀覆等)来形成导电材料。导电材料可包括金属，如铜、钛、钨、铝等。移除光刻胶以及上面未形成有导电材料的部分晶种层。可通过可接受的灰化工艺或剥除工艺来移除光刻胶，例如使用氧等离子体等。一旦光刻胶被移除，则例如使用可接受的刻蚀工艺(例如，通过湿刻蚀或干刻蚀)来移除晶种层暴露出的部分。晶种层的剩余部分与导电材料形成第一至第四穿孔112、114、122、124。
图25示出根据本发明各种实施例的在第一内连结构502上安装第二半导体管芯232及第二虚拟管芯324之后图24中所示半导体元件的剖视图。第二半导体管芯323及第二虚拟管芯324与图1中示出的半导体管芯303及虚拟管芯304相似，因此本文中不再对其予以赘述。
如图25中所示，通过拾取及放置在绝缘层108上安装第二半导体管芯323及第二虚拟管芯324。在一些实施例中，通过粘合层(未示出)将第二半导体管芯323的衬底侧及第二虚拟管芯324的衬底侧接合在绝缘层108上。在一些实施例中，第二半导体管芯323的衬底侧直接接触绝缘层108的顶表面。
应注意的是，尽管图25示出接合在绝缘层108上的两个半导体管芯(第二半导体管芯323及第二虚拟管芯324)，然而依据不同的应用及设计需要，绝缘层108可容置更多半导体管芯。
更应注意的是，图25示出第二半导体管芯323的顶表面低于通孔(例如，第一穿孔112)的顶表面。然而，图25中所示的半导体管芯323的厚度仅为实例，其不应过分限制权利要求书的范围。所属领域中的普通技术人员将意识到存在许多变型、替代形式、及润饰。举例来说，通孔(例如，第一穿孔112)的顶表面可与第二半导体管芯323的顶表面实质上齐平。
图26示出根据本发明各种实施例的在第一模塑化合物层402上形成第二模塑化合物层562之后图25中所示半导体元件的剖视图。第二模塑化合物层562可填充半导体管芯与相邻穿孔之间的间隙(例如，第四穿孔124与第二半导体管芯323之间的间隙)及两个相邻通孔之间的间隙(例如，第三穿孔122与第四穿孔124之间的间隙)。如图26中所示，第一至第四穿孔112、114、122、124、第二半导体管芯323及第二虚拟管芯324嵌置在第二模塑化合物层562中。
在一些实施例中，第二模塑化合物层562可为分配在上述间隙处的环氧树脂。可以液体形式来涂覆环氧树脂且所述环氧树脂可在固化工艺之后硬化。在一些实施例中，第二模塑化合物层562可由例如聚合物系材料、树脂系材料、聚酰亚胺、环氧树脂及其任何组合等可固化材料形成。可通过任何适合的分配技术来形成第二模塑化合物层562。
图27示出根据本发明各种实施例的在对第二模塑化合物层562的顶表面进行薄化工艺之后图26中所示半导体元件的剖视图。薄化工艺可采用机械研磨工艺、化学抛光工艺、刻蚀工艺、其任何组合等。
如图27中所示，对第二模塑化合物层562的顶表面应用研磨工艺，直到第二半导体管芯323的顶表面暴露出。具体来说，如图27中所示，可经由第二模塑化合物层562暴露出第二半导体管芯323的内连侧的顶表面。作为执行研磨工艺的结果，第一至第四穿孔112、114、122、124的顶表面与第二半导体管芯323的顶表面实质上齐平。
图28至图29中所示步骤与图5至图19中所示步骤相似，因此本文中不再对其予以赘述以避免重复。
图30示出根据本发明各种实施例的用于形成图21中所示的半导体元件的方法的流程图。此流程图仅为实例，其不应过分限制权利要求书的范围。可存在许多变型、替代形式、及润饰。举例来说，可增添、移除、取代、重新排列、及重复图30中所示各种步骤。
在步骤3002处，例如图2至图3中所示，通过释放层将第一半导体管芯及第一虚拟管芯贴合到载体。第一半导体管芯的厚度大于第一虚拟管芯的厚度。第一半导体管芯包括衬底部分及内连部分。第一半导体管芯的衬底部分的背侧直接接触释放层。
在步骤3004处，例如图4中所示，在载体上形成第一模塑化合物层。第一半导体管芯及第一虚拟管芯嵌置在第一模塑化合物层中。在步骤3006处，例如图5中所示，对第一模塑化合物层进行第一薄化工艺，直到暴露出第一半导体管芯的顶表面。
在步骤3008处，例如图6至图16中所示，在第一模塑化合物层上形成第一内连结构。在步骤3010处，例如图22至图24中所示，在第一内连结构上形成多个穿孔。
在步骤3012处，例如图25中所示，将第二半导体管芯及第二虚拟管芯贴合到第一内连结构。第二半导体管芯的厚度大于第二虚拟管芯的厚度。通过粘合层将第二半导体管芯与第二虚拟管芯二者固定到位于第一内连结构上的介电层。
在步骤3014处，例如图26中所示，在第一模塑化合物层上形成第二模塑化合物层。所述多个通孔、第二半导体管芯、及第二虚拟管芯嵌置在第二模塑化合物层中。
在步骤3016处，例如图27中所示，对第二模塑化合物层进行第二薄化工艺，直到第二半导体管芯的顶表面与通孔的顶表面实质上齐平。在步骤3018处，例如图28中所示，在第二模塑化合物层的顶表面上形成第二内连结构。
在步骤3020处，例如图28中所示，在第二内连结构上形成多个UBM结构。例如图28中所示，将多个凸块形成在所述多个凸块的相应UBM结构上。在步骤3022处，例如图29中所示，采用适合的载体移除技术使载体从半导体元件分离。
图31示出具有多个虚拟管芯的堆叠管芯半导体元件300。图31示出与以上参照图21论述的结构相似的结构，其中相同的附图标号指相同的组件，且不再对所述相同的组件予以赘述。
图31示出根据本发明各种实施例的堆叠管芯半导体元件300的剖视图。除第一虚拟管芯304位于第二半导体管芯323上且第二虚拟管芯324位于第一半导体管芯303下以外，堆叠管芯半导体元件300与图21中所示的堆叠管芯半导体元件200相似。在一些实施例中，第一虚拟管芯304的中心与第二半导体管芯323的中心垂直对齐。同样地，第二虚拟管芯324的中心与第一半导体管芯303的中心垂直对齐。
图32示出具有多个虚拟管芯的另一堆叠管芯半导体元件400。图32示出与以上参照图21论述的结构相似的结构，其中相同的附图标号指相同的组件，且不再对所述相同的组件予以赘述。
图32示出根据本发明各种实施例的堆叠管芯半导体元件400的剖视图。除如由虚线A及B所指示第一虚拟管芯304的边缘与其相应的第二半导体管芯323的边缘垂直对齐以外，堆叠管芯半导体元件400与图31中所示堆叠管芯半导体元件300相似。相同地，如由虚线C及D所指示，第二虚拟管芯324的边缘与其相应的第一半导体管芯303的边缘垂直对齐。
图33示出具有虚拟管芯的叠层封装半导体元件500。图33示出与以上参照图21论述的底部封装110相似的底部封装110，其中相同的附图标号指相同的组件，且不再对所述相同的组件予以赘述。
图33示出根据本发明各种实施例的叠层封装半导体元件500的剖视图。叠层封装半导体元件500包括底部封装及顶部封装。图33中所示的底部封装110与图21中所示的底部封装110相似，因此不再对其予以赘述。
顶部封装190可包括多个堆叠管芯(未示出)，所述多个堆叠管芯可以打线接合的方式接合到顶部封装190的输入端子及输出端子。输入端子及输出端子为凸块133、135、137、及139。在一些实施例中，凸块133、135、137、及139是焊料球。顶部封装190的堆叠管芯可包括存储器管芯、逻辑管芯、处理器管芯、其任何组合等。在一些实施例中，顶部封装190包括多个动态随机存取存储器(dynamic random-access memory，DRAM)半导体元件。
顶部封装190可通过回焊工艺接合到底部封装110。接合工艺包括将顶部封装190的凸块(焊料球)133、135、137、及139放置成面对相应接垫571、572、581、及582。接着执行回焊工艺以熔化凸块(焊料球)133、135、137、及139，由此在顶部封装190与底部封装110之间形成接头结构(joint structure)。如图33中所示，可在顶部封装190与底部封装110之间形成底部填充层(underfill)596。
图34示出具有至少虚拟管芯的另一叠层封装半导体元件600。图34示出与以上参照图21论述的结构相似的结构，其中相同的附图标号指相同的组件，且不再对所述相同的组件予以赘述。
图34示出根据本发明各种实施例的叠层封装半导体元件600的剖视图。除底部封装是由两个封装形成以外，叠层封装半导体元件600与叠层封装半导体元件500相似。第一封装197及第二封装198与图33中所示的底部封装相似，因此不再对其予以赘述以避免重复。
图35示出具有多个虚拟管芯的半导体元件700。图35示出与以上参照图1论述的结构相似的结构，其中相同的附图标号指相同的组件，且不再对所述相同的组件予以赘述。
图35示出根据本发明各种实施例的半导体元件700的剖视图。除可存在两个虚拟管芯(即，第一虚拟管芯304及第二虚拟管芯305)以外，半导体元件700与图1中所示的半导体元件100相似。
半导体管芯303的厚度大于第一虚拟管芯304及第二虚拟管芯305的厚度。如图35中所示，第一虚拟管芯304及第二虚拟管芯305放置在半导体管芯303的相对两侧上。第一虚拟管芯304及第二虚拟管芯305的底表面不接触内连结构160。
应注意的是，尽管图35示出两个虚拟管芯(第一虚拟管芯304及第二虚拟管芯305)，然而半导体元件700可容置任何数目的虚拟管芯。举例来说，半导体元件700可包括四个虚拟管芯。以下将参照图36至图38阐述具有四个虚拟管芯的半导体元件700的俯视图。
图36示出根据本发明各种实施例的图35中所示半导体元件700的俯视图。可存在相邻于半导体管芯303放置的四个虚拟管芯。具体来说，第一虚拟管芯304沿半导体管芯303的第一侧壁放置。第二虚拟管芯305沿半导体管芯303的第二侧壁放置。第一虚拟管芯304及第二虚拟管芯305放置在半导体管芯303的相对两侧上。
第三虚拟管芯306沿半导体管芯303的第三侧壁放置。第四虚拟管芯307沿半导体管芯303的第四侧壁放置。第三虚拟管芯306及第四虚拟管芯307放置在半导体管芯303的相对两侧上。
在一些实施例中，如图36中所示，虚拟管芯的长度实质上等于半导体管芯303的对应侧的长度。另外，如由虚线A及B所指示，虚拟管芯(例如，第二虚拟管芯305)的边缘与半导体管芯303的边缘对齐。
此外，在一些实施例中，虚拟管芯(例如，第二虚拟管芯305)的长宽比(aspectratio)小于10。换句话说，第二虚拟管芯305的长度对第二虚拟管芯305的宽度的比小于10。
另外，虚拟管芯的大小被选择成使得在平面图中封装的主表面(major surface)的面积(例如，D1×D2)对半导体管芯303的面积与第一至第四虚拟管芯304至307的面积之和的比小于3。
图37示出根据本发明各种实施例的图35中所示半导体元件700的另一俯视图。除两个虚拟管芯(例如，第一虚拟管芯304及第二虚拟管芯305)的长度大于半导体管芯303的长度以外，图37中所示的俯视图与图36中所示的俯视图相似。在一些实施例中，如由图29中所示的虚线A及B所指示，所述虚拟管芯(例如，第二虚拟管芯305)的边缘与第三虚拟管芯306及第四虚拟管芯307的外边缘对齐。
另外，图37中的虚拟管芯的大小被选择成使得在平面图中封装的主表面的面积(例如，D3×D4)对半导体管芯303的面积与第一至第四虚拟管芯304至307的面积之和的比小于3。
图38示出根据本发明各种实施例的图35中所示半导体元件的另一俯视图。除半导体管芯303的对应侧的长度大于相应虚拟管芯的长度以外，图38中所示的俯视图与图36中所示的俯视图相似。
另外，图38中的虚拟管芯的大小被选择成使得在平面图中封装的主表面的面积(例如，D5×D6)对半导体管芯303的面积与第一至第四虚拟管芯304至307的面积之和的比小于3。
根据一些实施例，一种半导体装置的制造方法至少包括：将第一半导体管芯及第一虚拟管芯贴合到载体，其中所述第一半导体管芯的厚度大于所述第一虚拟管芯的厚度；在所述载体上形成第一模塑化合物层，所述第一模塑化合物层沿所述第一半导体管芯的侧壁及所述第一虚拟管芯的侧壁延伸；以及在所述第一模塑化合物层上形成第一内连结构，其中所述第一内连结构包括第一金属特征，所述第一金属特征电耦合到所述第一半导体管芯，且所述第一模塑化合物层形成在所述第一虚拟管芯与所述第一金属特征之间。
在一些实施例中，在所述载体上形成所述第一模塑化合物层包括对所述第一模塑化合物层执行薄化工艺，直到暴露出所述第一半导体管芯的顶表面。
在一些实施例中，所述半导体装置的制造方法进一步包括将第二虚拟管芯贴合到所述载体。所述第一半导体管芯的所述厚度大于所述第二虚拟管芯的厚度。所述第二虚拟管芯与所述第一虚拟管芯位于所述第一半导体管芯的相对两侧上。
在一些实施例中，所述半导体装置的制造方法进一步包括将第二虚拟管芯、第三虚拟管芯及第四虚拟管芯贴合到所述载体。所述第一半导体管芯的所述厚度大于所述第二虚拟管芯的厚度、所述第三虚拟管芯的厚度及所述第四虚拟管芯的厚度。所述第一虚拟管芯及所述第二虚拟管芯以第一方向为基准位于所述第一半导体管芯的相对两侧上。所述第三虚拟管芯及所述第四虚拟管芯以第二方向为基准位于所述第一半导体管芯的相对两侧上，其中所述第一方向与所述第二方向正交。
在一些实施例中，所述第一半导体管芯的长度实质上等于所述第一虚拟管芯的长度。
在一些实施例中，所述半导体装置的制造方法进一步包括：将第二半导体管芯及第二虚拟管芯安装到所述第一内连结构上，其中所述第二半导体管芯的厚度大于所述第二虚拟管芯的厚度；在所述第一内连结构上形成第二模塑化合物层，所述第二模塑化合物层沿所述第二半导体管芯的侧壁及所述第二虚拟管芯的侧壁延伸；以及在所述第二模塑化合物层上形成第二内连结构，其中所述第二模塑化合物层使所述第二内连结构的第二金属特征与所述第二虚拟管芯电绝缘。
在一些实施例中，所述第二虚拟管芯的中心与所述第一虚拟管芯的中心垂直对齐。
在一些实施例中，所述第二虚拟管芯的中心与所述第一半导体管芯的中心垂直对齐。
在一些实施例中，所述半导体装置的制造方法进一步包括：在所述第一模塑化合物层中形成第一通孔及第二通孔，其中所述第一半导体管芯及所述第一虚拟管芯位于所述第一通孔与所述第二通孔之间；以及在所述第一模塑化合物层上安装顶部封装，其中所述顶部封装的第一凸块与所述第一通孔形成接头结构(joint structure)。
在一些实施例中，所述第一半导体管芯包括多个有源电路，且所述第一虚拟管芯不包含任何有源电路。
根据一些实施例，一种半导体装置的制造方法包括：将第一半导体管芯的第一侧及第一虚拟管芯的第一侧贴合到载体，其中所述第一半导体管芯的厚度大于所述第一虚拟管芯的厚度。所述半导体装置的制造方法更包括：在载体上形成第一模塑化合物层，其中所述第一半导体管芯的第二侧及所述第一虚拟管芯的第二侧被所述第一模塑化合物层覆盖；对所述第一模塑化合物层执行薄化工艺，直到暴露出所述第一半导体管芯的所述第二侧的表面，其中在所述薄化工艺之后，所述第一虚拟管芯保持被所述第一模塑化合物层覆盖；以及在所述第一模塑化合物层上形成第一内连结构，其中所述第一虚拟管芯的所述第二侧与所述第一内连结构通过所述第一模塑化合物层隔开。
在一些实施例中，所述半导体装置的制造方法进一步包括：在所述第一内连结构上安装第二半导体管芯及第二虚拟管芯，其中所述第二半导体管芯的厚度大于所述第二虚拟管芯的厚度；在所述第一内连结构上形成第二模塑化合物层，所述第二模塑化合物层沿所述第二半导体管芯的侧壁及所述第二虚拟管芯的侧壁延伸；以及在所述第二模塑化合物层上形成第二内连结构，其中所述第二虚拟管芯与所述第二内连结构通过所述第二模塑化合物层隔开。
在一些实施例中，所述第二虚拟管芯的中心与所述第一半导体管芯的中心垂直对齐。
在一些实施例中，所述第二虚拟管芯的边缘与所述第一半导体管芯的边缘垂直对齐。
在一些实施例中，所述半导体装置的制造方法进一步包括：将所述载体从所述第一半导体管芯及所述第一虚拟管芯分离，其中在将所述载体分离的步骤之后，所述第一半导体管芯的所述第二侧的表面与所述第一虚拟管芯的所述第二侧的表面实质上齐平。
根据一些实施例，一种半导体装置包括：位于第一模塑化合物层中的第一半导体管芯及第一虚拟管芯，其中所述第一半导体管芯的厚度大于所述第一虚拟管芯的厚度且所述第一半导体管芯的第一侧与所述第一虚拟管芯的第一侧实质上齐平；位于第一模塑化合物层上的第一内连结构，其中所述第一半导体管芯的第二侧接触所述第一内连结构且所述第一虚拟管芯的第二侧与所述第一内连结构通过所述第一模塑化合物层隔开；以及位于第一内连结构上的多个凸块。
在一些实施例中，所述半导体装置进一步包括位于所述第一模塑化合物层中的第二虚拟管芯。所述第一虚拟管芯与所述第二虚拟管芯位于所述第一半导体管芯的相对两侧上。所述第一半导体管芯的所述厚度大于所述第二虚拟管芯的厚度。所述第一虚拟管芯及所述第二虚拟管芯不包含任何有源电路。
在一些实施例中，所述半导体装置进一步包括位于所述第一模塑化合物层中的第二虚拟管芯、第三虚拟管芯及第四虚拟管芯。所述第一半导体管芯的所述厚度大于所述第二虚拟管芯的厚度、所述第三虚拟管芯的厚度及所述第四虚拟管芯的厚度。所述第一虚拟管芯沿所述第一半导体管芯的第一侧壁放置。所述第二虚拟管芯沿所述第一半导体管芯的第二侧壁放置。所述第三虚拟管芯沿所述第一半导体管芯的第三侧壁放置。所述第四虚拟管芯沿所述第一半导体管芯的第四侧壁放置。
在一些实施例中，所述半导体装置进一步包括：第二内连结构，沿所述第一模塑化合物层的表面延伸；第二模塑化合物层，沿所述第二内连结构的表面延伸；以及位于所述第二模塑化合物层中的第二半导体管芯及第五虚拟管芯。
在一些实施例中，所述第五虚拟管芯的中心与所述第一半导体管芯的中心垂直对齐。
以上概述了若干实施例的特征，以使所属领域中的技术人员可更好地理解本发明的各个方面。所属领域中的技术人员应知，其可容易地使用本发明作为设计或修改其他工艺及结构的基础来施行与本文中所介绍的实施例相同的目的及/或实现与本文中所介绍的实施例相同的优点。所属领域中的技术人员还应认识到，这些等效构造并不背离本发明的精神及范围，而且他们可在不背离本发明的精神及范围的条件下对其作出各种改变、代替、及变更。

Claims (20)

1.一种半导体装置的制造方法，其特征在于，包括：
将第一半导体管芯及第一虚拟管芯贴合到载体，其中所述第一半导体管芯的厚度大于所述第一虚拟管芯的厚度，所述第一虚拟管芯的第一侧壁与所述第一半导体管芯相邻，所述第一虚拟管芯的第二侧壁与所述第一侧壁平行，且所述第二侧壁为相对于第一半导体管芯最远的侧壁；
在所述载体上形成第一模塑化合物层，所述第一模塑化合物层沿所述第一半导体管芯的侧壁及所述第一虚拟管芯的侧壁延伸；以及
在所述第一模塑化合物层上形成第一内连结构，其中：
所述第一内连结构包括第一金属特征，所述第一金属特征电耦合到所述第一半导体管芯；
所述第一内连结构包括直接位于第一虚拟管芯上的第二金属特征，所述第二金属特征延伸超出所述第一虚拟管芯的所述第二侧壁且与所述第一虚拟管芯的所述第二侧壁横向重叠；且
所述第一模塑化合物层形成在所述第一虚拟管芯与所述第一金属特征之间，且所述第一内连结构的所述第二金属特征以及所述第一虚拟管芯仅通过介电材料隔开。
2.根据权利要求1所述的方法，其中在所述载体上形成所述第一模塑化合物层包括对所述第一模塑化合物层执行薄化工艺，直到暴露出所述第一半导体管芯的顶表面。
3.根据权利要求1所述的方法，进一步包括：
将第二虚拟管芯贴合到所述载体，其中：
所述第一半导体管芯的所述厚度大于所述第二虚拟管芯的厚度；且
所述第二虚拟管芯与所述第一虚拟管芯位于所述第一半导体管芯的相对两侧上。
4.根据权利要求1所述的方法，进一步包括：
将第二虚拟管芯、第三虚拟管芯及第四虚拟管芯贴合到所述载体，其中：
所述第一半导体管芯的所述厚度大于所述第二虚拟管芯的厚度、所述第三虚拟管芯的厚度及所述第四虚拟管芯的厚度；
所述第一虚拟管芯及所述第二虚拟管芯以第一方向为基准位于所述第一半导体管芯的相对两侧上；且
所述第三虚拟管芯及所述第四虚拟管芯以第二方向为基准位于所述第一半导体管芯的相对两侧上，其中所述第一方向与所述第二方向正交。
5.根据权利要求4所述的方法，其中所述第一半导体管芯的长度实质上等于所述第一虚拟管芯的长度。
6.根据权利要求1所述的方法，进一步包括：
将第二半导体管芯及第二虚拟管芯安装到所述第一内连结构上，其中所述第二半导体管芯的厚度大于所述第二虚拟管芯的厚度；
在所述第一内连结构上形成第二模塑化合物层，所述第二模塑化合物层沿所述第二半导体管芯的侧壁及所述第二虚拟管芯的侧壁延伸；以及
在所述第二模塑化合物层上形成第二内连结构，其中所述第二模塑化合物层使所述第二内连结构的第三金属特征与所述第二虚拟管芯电绝缘。
7.根据权利要求6所述的方法，其中所述第二虚拟管芯的中心与所述第一虚拟管芯的中心垂直对齐。
8.根据权利要求6所述的方法，其中所述第二虚拟管芯的中心与所述第一半导体管芯的中心垂直对齐。
9.根据权利要求1所述的方法，进一步包括：
在所述第一模塑化合物层中形成第一通孔及第二通孔，其中所述第一半导体管芯及所述第一虚拟管芯位于所述第一通孔与所述第二通孔之间；以及
在所述第一模塑化合物层上安装顶部封装，其中所述顶部封装的第一凸块与所述第一通孔形成接头结构。
10.根据权利要求1所述的方法，其中所述第一半导体管芯包括多个有源电路，且所述第一虚拟管芯不包含任何有源电路。
11.一种半导体装置的制造方法，其特征在于，包括：
将第一半导体管芯的第一侧及第一虚拟管芯的第一侧贴合到载体，其中所述第一虚拟管芯的第一侧壁与所述第一半导体管芯相邻，所述第一虚拟管芯的第二侧壁与所述第一侧壁平行，所述第二侧壁为相对于第一半导体管芯最远的侧壁，且所述第一半导体管芯的厚度大于所述第一虚拟管芯的厚度；
在所述载体上形成第一模塑化合物层，其中所述第一半导体管芯的第二侧及所述第一虚拟管芯的第二侧被所述第一模塑化合物层覆盖；
对所述第一模塑化合物层执行薄化工艺，直到暴露出所述第一半导体管芯的所述第二侧的表面，其中在所述薄化工艺之后，所述第一虚拟管芯保持被所述第一模塑化合物层覆盖；
在所述第一模塑化合物层上沉积与所述第一模塑化合物层接触的介电层；以及
在沉积所述介电层的步骤之后，在所述第一模塑化合物层上形成与所述介电层接触的第一内连结构，其中所述第一内连结构的金属特征延伸超出所述第一虚拟管芯的所述第二侧壁且与所述第一虚拟管芯的所述第二侧壁横向重叠，且所述第一虚拟管芯的所述第二侧与所述第一内连结构的所述金属特征通过所述第一模塑化合物层隔开。
12.根据权利要求11所述的方法，进一步包括：
在所述第一内连结构上安装第二半导体管芯及第二虚拟管芯，其中所述第二半导体管芯的厚度大于所述第二虚拟管芯的厚度；
在所述第一内连结构上形成第二模塑化合物层，所述第二模塑化合物层沿所述第二半导体管芯的侧壁及所述第二虚拟管芯的侧壁延伸；以及
在所述第二模塑化合物层上形成第二内连结构，其中所述第二虚拟管芯与所述第二内连结构通过所述第二模塑化合物层隔开。
13.根据权利要求12所述的方法，其中所述第二虚拟管芯的中心与所述第一半导体管芯的中心垂直对齐。
14.根据权利要求12所述的方法，其中所述第二虚拟管芯的边缘与所述第一半导体管芯的边缘垂直对齐。
15.根据权利要求11所述的方法，进一步包括将所述载体从所述第一半导体管芯及所述第一虚拟管芯分离，其中在将所述载体分离的步骤之后，所述第一半导体管芯的所述第一侧的表面与所述第一虚拟管芯的所述第一侧的表面实质上齐平。
16.一种半导体装置，其特征在于，包括：
第一半导体管芯及第一虚拟管芯，位于第一模塑化合物层中，其中所述第一虚拟管芯的第一侧壁与所述第一半导体管芯相邻，所述第一虚拟管芯的第二侧壁与所述第一侧壁平行，所述第二侧壁为相对于第一半导体管芯最远的侧壁，所述第一半导体管芯的厚度大于所述第一虚拟管芯的厚度，且所述第一半导体管芯的第一侧与所述第一虚拟管芯的第一侧实质上齐平；
第一内连结构，位于所述第一模塑化合物层上，其中：
所述第一内连结构包括位于第一半导体管芯上的第一金属特征以及直接位于第一虚拟管芯上的第二金属特征；
所述第二金属特征与所述第一虚拟管芯的所述第二侧壁横向重叠；
所述第一半导体管芯的第二侧接触所述第一内连结构的所述第一金属特征；
所述第一虚拟管芯的第二侧与所述第一内连结构的所述第二金属特征仅通过介电材料隔开；以及
多个凸块，位于所述第一内连结构上。
17.根据权利要求16所述的半导体装置，进一步包括：
第二虚拟管芯，位于所述第一模塑化合物层中，其中：
所述第一虚拟管芯与所述第二虚拟管芯位于所述第一半导体管芯的相对两侧上；
所述第一半导体管芯的所述厚度大于所述第二虚拟管芯的厚度；以及
所述第一虚拟管芯及所述第二虚拟管芯不包含任何有源电路。
18.根据权利要求16所述的半导体装置，进一步包括：
第二虚拟管芯、第三虚拟管芯及第四虚拟管芯，位于所述第一模塑化合物层中，其中：
所述第一半导体管芯的所述厚度大于所述第二虚拟管芯的厚度、所述第三虚拟管芯的厚度及所述第四虚拟管芯的厚度；
所述第一虚拟管芯沿所述第一半导体管芯的第一侧壁放置；
所述第二虚拟管芯沿所述第一半导体管芯的第二侧壁放置；
所述第三虚拟管芯沿所述第一半导体管芯的第三侧壁放置；且
所述第四虚拟管芯沿所述第一半导体管芯的第四侧壁放置。
19.根据权利要求16所述的半导体装置，进一步包括：
第二内连结构，沿所述第一模塑化合物层的表面延伸；
第二模塑化合物层，沿所述第二内连结构的表面延伸；以及
第二半导体管芯及第二层虚拟管芯，位于所述第二模塑化合物层中。
20.根据权利要求19所述的半导体装置，其中所述第二层虚拟管芯的中心与所述第一半导体管芯的中心垂直对齐。
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