CN108831866A - 一种控制形变的扇出封装结构及其制造方法 - Google Patents

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Abstract

本发明公开了一种控制形变的扇出封装结构,包括:芯片;塑封层,所述芯片设置在所述塑封层的中间部位,且所述塑封层覆盖于所述芯片第一面及侧面;空芯片,所述空芯片设置在所述塑封层内,且关于所述芯片成基本对称布局;重新布局布线,所述重新布局布线设置在所述芯片与第一面相对的第二面,且电连接至所述芯片的焊盘;基板焊盘,所述基板焊盘通过所述重新布局布线与所述芯片焊盘形成电连接;以及外接焊球。

Description

一种控制形变的扇出封装结构及其制造方法
技术领域
本发明涉及半导体封装技术领域,尤其涉及一种控制形变的扇出封装结构及其制造方法。
背景技术
随着电子产品轻、小型化的要求,IC芯片封装趋于薄型、小型化。图1示出一种传统扇出型(Fan-Out)封装结构100的剖面示意图,其中,101为IC芯片,102为塑封层。由于IC芯片含有塑封材料、硅及金属材料,而硅与塑封材料之间的体积边的热膨胀系数在X、Y、Z各个方向上的不同,因此IC芯片在加工工艺中会受到热涨冷缩效应的影响,造成封装产生表面翘曲。
过度翘曲不仅使塑封之后的后续制程(如切筋、成形等)难度加大,还会使成品塑封IC芯片在SMT组装时制程不良率增高,造成芯片及封装裂纹等严重器件失效问题。
因此,现在亟待一种解决方法来克服上述扇出型封装体的封装翘曲问题。
发明内容
针对现有技术中存在的塑封材料与芯片的热膨胀系数不匹配导致的封装翘曲等问题,根据本发明的一个实施例,提供一种控制形变的扇出封装结构,包括:芯片;塑封层,所述芯片设置在所述塑封层的中间部位,且所述塑封层覆盖于所述芯片的第一面及侧面;空芯片,所述空芯片设置在所述塑封层内,且关于所述芯片成基本对称布局;重新布局布线,所述重新布局布线设置在所述芯片的第二面,且电连接至所述芯片的焊盘,所述第二面与所述第一面相对;基板焊盘,所述基板焊盘通过所述重新布局布线与所述芯片焊盘形成电连接;以及外接焊球。
在本发明的一个实施例中,所述空芯片位于所述塑封层的边缘,且所述空芯片的一个侧边从所述塑封层裸露出来。
在本发明的一个实施例中,所述空芯片位于所述塑封层的边缘,且所述空芯片的侧边被所述塑封层包裹。
在本发明的一个实施例中,所述重新布局布线为一层或多层。
在本发明的一个实施例中,该控制形变的扇出封装结构还包括电连接所述芯片至所述重新布局布线的导电通孔和/或电连接相邻层所述重新布局布线的导电通孔。
在本发明的一个实施例中,所述外接焊球为锡铅焊球、锡银焊球、锡银铜焊球、铜柱。
根据本发明的另一个实施例,提供一种控制形变的扇出封装结构的制造方法,包括:在载板上贴装芯片和空芯片;通过塑封材料塑封所述芯片和所述空芯片,重构形成有芯封装基板;将所述有芯封装基板与所述载板分离;形成电镀种子层;在所述电镀种子层上图形化电镀掩膜层并电镀形成重新布局布线及焊盘;去除所述电镀掩膜层及所述电镀种子层;在所述焊盘上形成外接焊球;以及划片形成单颗封装结构。
在本发明的另一个实施例中,所述在载板上贴装芯片和空芯片时通过键合胶将所述芯片和所述空芯片临时键合到临时键合载板上,所述键合胶通过热拆、机械、激光或UV照射拆键合分离。
在本发明的另一个实施例中,所述在所述电镀种子层上图形化电镀掩膜层并电镀形成重新布局布线及焊盘进一步包括:涂胶、光刻、显影形成电镀窗口和光刻胶电镀掩膜;电镀填充所述电镀窗口形成所述重新布局布线及所述焊盘。
在本发明的另一个实施例中,所述在所述焊盘上形成外接焊球的方法为植球后进行回流,或电镀焊球材料后进行回流。
本发明提供一种控制形变的扇出封装结构及其制造方法,利用载片塑封重构含有芯片和空芯片(Dummy Die)基板,再结合重新布局布线等工艺形成扇出型封装结构,提高整体扇出型封装结构中的硅材质占比以平衡塑封材料热膨胀系数的影响,减小封装体的等效热膨胀系数,从而降低了封装体翘曲。
附图说明
为了进一步阐明本发明的各实施例的以上和其它优点和特征,将参考附图来呈现本发明的各实施例的更具体的描述。可以理解,这些附图只描绘本发明的典型实施例,因此将不被认为是对其范围的限制。在附图中,为了清楚明了,相同或相应的部件将用相同或类似的标记表示。
图1示出一种传统扇出型封装结构100的剖面示意图。
图2A示出根据本发明的一个实施例的一种控制形变的扇出封装结构200的剖面示意图。
图2B示出根据本发明的一个实施例的一种控制形变的扇出封装结构200的芯片布局俯视示意图。
图3A至图3H示出根据本发明的一个实施例形成一种控制形变的扇出封装结构200的过程剖面示意图。
图4示出的是根据本发明的一个实施例形成一种控制形变的扇出封装结构200的流程图400。
图5示出根据本发明又一个施例的一种控制形变的扇出封装结构500的剖面和布局俯视示意图。
具体实施方式
在以下的描述中,参考各实施例对本发明进行描述。然而,本领域的技术人员将认识到可在没有一个或多个特定细节的情况下或者与其它替换和/或附加方法、材料或组件一起实施各实施例。在其它情形中,未示出或未详细描述公知的结构、材料或操作以免使本发明的各实施例的诸方面晦涩。类似地,为了解释的目的,阐述了特定数量、材料和配置,以便提供对本发明的实施例的全面理解。然而,本发明可在没有特定细节的情况下实施。此外,应理解附图中示出的各实施例是说明性表示且不一定按比例绘制。
在本说明书中,对“一个实施例”或“该实施例”的引用意味着结合该实施例描述的特定特征、结构或特性被包括在本发明的至少一个实施例中。在本说明书各处中出现的短语“在一个实施例中”并不一定全部指代同一实施例。
需要说明的是,本发明的实施例以特定顺序对工艺步骤进行描述,然而这只是为了方便区分各步骤,而并不是限定各步骤的先后顺序,在本发明的不同实施例中,可根据工艺的调节来调整各步骤的先后顺序。
本发明提供一种控制形变的扇出封装结构及其制造方法,利用载片塑封重构含有芯片和空芯片(Dummy Die)基板,再结合重新布局布线等工艺形成扇出型封装结构,提高整体扇出型封装结构中的硅材质占比以平衡塑封材料热膨胀系数的影响,减小封装体的等效热膨胀系数,从而降低了封装体翘曲。
下面结合图2A和图2B来详细介绍根据本发明的一个实施例的一种控制形变的扇出封装结构。图2A示出根据本发明的一个实施例的一种控制形变的扇出封装结构200的剖面示意图;图2B示出根据本发明的一个实施例的一种控制形变的扇出封装结构200的芯片布局俯视示意图。如图2A和图2B所示,该控制形变的扇出封装结构200进一步包括芯片210、空芯片(Dummy Die)220、塑封层230、重新布局布线层(Re-Distribution Layout,RDL)240以及外接焊球250。
芯片210位于该控制形变的扇出封装结构200中间位置,如图2A、图2B所示,芯片210的正面具有芯片焊盘,与重新布局布线层(Re-Distribution Layout,RDL)240形成电和或信号连接,与正面相对的背面及侧面被塑封层230包围。
空芯片(Dummy Die)220位于该控制形变的扇出封装结构200边缘位置,具有多个,且基本布局成关于芯片210对称。空芯片(Dummy Die)主要起到提高整体封装结构的硅材质占比的作用,从而平衡塑封材料的热膨胀系数影响,降低整体封装结构的等效热膨胀系数。
塑封层230从芯片210和空芯片(Dummy Die)220的背面和侧面方向包封住芯片210和空芯片(Dummy Die)220。塑封层230一方面起到对芯片的保护作用,另一方面也起到重构芯片210和空芯片(Dummy Die)220为一个封装体的作用。
重新布局布线层(Re-Distribution Layout,RDL)240位于芯片210的正面,其与现有的扇出型封装结构的重新布局布线层的形成方法类似,结构和功能也类似。在本发明的一个实施例中,重新布局布线层240可以为单层或多层,具体根据设计的需要。重新布局布线层的材料一般为铜,其形成方式一般通过图形化电镀形成。此外,在最外层的重新布局布线层中,还同时设计形成外接焊盘,外接焊盘用于与外接系统形成电和/或信号连接。
外接焊球250形成在上述的外接焊盘上,用于与外接系统形成电和或信号连接。外接焊球可以为锡铅焊球、锡银焊球、锡银铜焊球以及铜柱等,其形成方式可以通过电镀、植球、回流焊等工艺实现。
下面结合图3A至图3H以及图4来详细描述形成控制形变的扇出封装结构200的过程。图3A至图3H示出根据本发明的一个实施例形成一种控制形变的扇出封装结构200的过程剖面示意图;图4示出的是根据本发明的一个实施例形成一种控制形变的扇出封装结构200的流程图400。
首先,在步骤401,如图3A所示,在载板310上贴装芯片320和空芯片330。在本发明的一个实施例中,芯片320正面(器件、焊盘321所在面)与载板310临近,且位于载板的中心位置;空芯片330位于载板的边缘位置且关于芯片320形成基本对称关系。在本发明的又一实施例中,在载板310上贴装芯片320和空芯片330是通过临时键合实现,载板310为临时键合基板,芯片320和空芯片330通过键合胶层键合到临时键合基板上,该键合胶层可以为激光或UV照射可剥离材料。
接下来,在步骤402,如图3B所示,通过塑封层340塑封芯片320和空芯片330,重新构建形成有芯封装基板。在本发明的一个实施例中,塑封层340需要覆盖住整个芯片320和空芯片330,并具有一定盈余厚度,在固化后具有一定的结构强度,从而满足后续的工艺要求。
然后,在步骤403,如图3C所示,将重构形成的有芯封装基板与载板310拆键合。在本发明的一个实施例中,载板为透光材料,键合层为激光可剥离材料,拆键合的方法是通过在载板透光面照射激光来进行拆键合。此外,在拆键合后如果存在键合残留物等,可以采用清洗等工艺予以去除。
接下来,在步骤404,如图3D所示,在有芯封装基板上的芯片焊盘所在面形成电镀种子层350。形成电镀种子层的方法可以通过溅射、化学镀等,在本发明的一个具体实施例中,通过溅射约200埃的铬与约2000埃的铜形成铜电镀种子层。
然后,在步骤405,如图3E所示,在电镀种子层350上形成光刻胶电镀掩膜360,图形化电镀形成重新布局布线(RDL)及焊盘370。在本发明的一个实施例中,重新布局布线层可以有多层,可根据具体设计需要制作,其中焊盘位于最外层,可以和最外层重新布局布线层同时形成,也可以独自形成。重新布局布线(RDL)及焊盘370的材料通常为铜。
接下来,在步骤406,如图3F所示,去除光刻胶电镀掩膜层360及电镀种子层350。在本发明的一个实施例中,先通过去胶工艺去除光刻胶掩膜层360并清洗,再通过刻蚀工艺去除电镀种子层350。在去除电镀种子层350的工艺过程中,需要控制刻蚀时间、参数等工艺,以防止过刻问题导致重新布局布线层结合力弱甚至脱离的风险。
然后,在步骤407,如图3G所示,在形成的有芯封装基板的焊盘上形成外接焊球380。外接焊球380用于与外接系统形成电和/或信号连接。外接焊球380可以为锡铅焊球、锡银焊球、锡银铜焊球以及铜柱等,其形成方式具体可以通过电镀、植球、回流焊等工艺实现。
最后,在步骤408,如图3H所示,划片形成单颗封装结构。在本发明的一个实施例中,划片的位置按照图3G所示的AA’、BB’进行。在划片后的封装结构中,空芯片330从封装体边缘部分漏出,具有较好的导热效果。
除了上述介绍的实施例之外,下面结合图5在介绍基于本发明的又一种控制形变的扇出封装结构。图5示出根据本发明又一个施例的一种控制形变的扇出封装结构500的剖面和布局俯视示意图。如图5所示,该种控制形变的扇出封装结构500包括芯片510、塑封层520和空芯片530,与前述种控制形变的扇出封装结构200的主要区别是,空芯片530只是接近封装体的边缘,并未裸露出来。
基于本发明提供的该种控制形变的扇出封装结构及其制造方法,利用载片塑封重构含有芯片和空芯片(Dummy Die)基板,再结合重新布局布线等工艺形成扇出型封装结构,提高整体扇出型封装结构中的硅材质占比以平衡塑封材料热膨胀系数的影响,减小封装体的等效热膨胀系数,从而降低了封装体翘曲。
尽管上文描述了本发明的各实施例,但是,应该理解,它们只是作为示例来呈现的,而不作为限制。对于相关领域的技术人员显而易见的是,可以对其做出各种组合、变型和改变而不背离本发明的精神和范围。因此,此处所公开的本发明的宽度和范围不应被上述所公开的示例性实施例所限制,而应当仅根据所附权利要求书及其等同替换来定义。

Claims (10)

1.一种控制形变的扇出封装结构,包括:
芯片;
塑封层,所述芯片设置在所述塑封层的中间部位,且所述塑封层覆盖于所述芯片的第一面及侧面;
空芯片,所述空芯片设置在所述塑封层内,且关于所述芯片成基本对称布局;
重新布局布线,所述重新布局布线设置在所述芯片的第二面,且电连接至所述芯片的焊盘,所述第二面与所述第一面相对;
基板焊盘,所述基板焊盘通过所述重新布局布线与所述芯片焊盘形成电连接;以及
外接焊球。
2.如权利要求1所述的控制形变的扇出封装结构,其特征在于,所述空芯片位于所述塑封层的边缘,且所述空芯片的一个侧边从所述塑封层裸露出来。
3.如权利要求1所述的控制形变的扇出封装结构,其特征在于,所述空芯片位于所述塑封层的边缘,且所述空芯片的侧边被所述塑封层包裹。
4.如权利要求1所述的控制形变的扇出封装结构,其特征在于,所述重新布局布线为一层或多层。
5.如权利要求1所述的控制形变的扇出封装结构,其特征在于,还包括电连接所述芯片至所述重新布局布线的导电通孔和/或电连接相邻层所述重新布局布线的导电通孔。
6.如权利要求1所述的控制形变的扇出封装结构,其特征在于,所述外接焊球为锡铅焊球、锡银焊球、锡银铜焊球、铜柱。
7.一种控制形变的扇出封装结构的制造方法,包括:
在载板上贴装芯片和空芯片;
通过塑封材料塑封所述芯片和所述空芯片,重构形成有芯封装基板;
将所述有芯封装基板与所述载板分离;
形成电镀种子层;
在所述电镀种子层上图形化电镀掩膜层并电镀形成重新布局布线及焊盘;
去除所述电镀掩膜层及所述电镀种子层;
在所述焊盘上形成外接焊球;以及
划片形成单颗封装结构。
8.如权利要求7所述的方法,其特征在于,所述在载板上贴装芯片和空芯片时通过键合胶将所述芯片和所述空芯片临时键合到临时键合载板上,所述键合胶通过热拆、机械、激光或UV照射拆键合分离。
9.如权利要求7所述的方法,其特征在于,所述在所述电镀种子层上图形化电镀掩膜层并电镀形成重新布局布线及焊盘进一步包括:
涂胶、光刻、显影形成电镀窗口和光刻胶电镀掩膜;
电镀填充所述电镀窗口形成所述重新布局布线及所述焊盘。
10.如权利要求7所述的方法,其特征在于,所述在所述焊盘上形成外接焊球的方法为植球后进行回流,或电镀焊球材料后进行回流。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2020000933A1 (zh) * 2018-06-25 2020-01-02 华进半导体封装先导技术研发中心有限公司 一种控制形变的扇出封装结构及其制造方法
CN112054036A (zh) * 2020-09-25 2020-12-08 上海先方半导体有限公司 图像传感芯片集成结构及其制造方法
CN117334639A (zh) * 2023-12-01 2024-01-02 长电集成电路(绍兴)有限公司 芯片封装结构及芯片封装方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20090224401A1 (en) * 2008-03-04 2009-09-10 Elpida Memory Inc. Semiconductor device and manufacturing method thereof
CN104733402A (zh) * 2013-12-19 2015-06-24 矽品精密工业股份有限公司 半导体封装结构及其制法
US20180082987A1 (en) * 2016-09-19 2018-03-22 Taiwan Semiconductor Manufacturing Co., Ltd. Package structure with dummy die

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8779599B2 (en) * 2011-11-16 2014-07-15 Taiwan Semiconductor Manufacturing Company, Ltd. Packages including active dies and dummy dies and methods for forming the same
US10163802B2 (en) * 2016-11-29 2018-12-25 Taiwan Semicondcutor Manufacturing Company, Ltd. Fan-out package having a main die and a dummy die, and method of forming
US10297471B2 (en) * 2016-12-15 2019-05-21 Taiwan Semiconductor Manufacturing Company, Ltd. Fan-out structure and method of fabricating the same
CN108831866A (zh) * 2018-06-25 2018-11-16 华进半导体封装先导技术研发中心有限公司 一种控制形变的扇出封装结构及其制造方法

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20090224401A1 (en) * 2008-03-04 2009-09-10 Elpida Memory Inc. Semiconductor device and manufacturing method thereof
CN104733402A (zh) * 2013-12-19 2015-06-24 矽品精密工业股份有限公司 半导体封装结构及其制法
US20180082987A1 (en) * 2016-09-19 2018-03-22 Taiwan Semiconductor Manufacturing Co., Ltd. Package structure with dummy die

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2020000933A1 (zh) * 2018-06-25 2020-01-02 华进半导体封装先导技术研发中心有限公司 一种控制形变的扇出封装结构及其制造方法
CN112054036A (zh) * 2020-09-25 2020-12-08 上海先方半导体有限公司 图像传感芯片集成结构及其制造方法
CN112054036B (zh) * 2020-09-25 2024-02-09 上海先方半导体有限公司 图像传感芯片集成结构及其制造方法
CN117334639A (zh) * 2023-12-01 2024-01-02 长电集成电路(绍兴)有限公司 芯片封装结构及芯片封装方法
CN117334639B (zh) * 2023-12-01 2024-06-25 长电集成电路(绍兴)有限公司 芯片封装结构及芯片封装方法

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