CN208904014U - 一种多芯片层叠扇出型封装结构 - Google Patents

一种多芯片层叠扇出型封装结构 Download PDF

Info

Publication number
CN208904014U
CN208904014U CN201821906749.2U CN201821906749U CN208904014U CN 208904014 U CN208904014 U CN 208904014U CN 201821906749 U CN201821906749 U CN 201821906749U CN 208904014 U CN208904014 U CN 208904014U
Authority
CN
China
Prior art keywords
chip
layer
metal column
dielectric layer
package structure
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201821906749.2U
Other languages
English (en)
Inventor
朱强
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
National Center for Advanced Packaging Co Ltd
Original Assignee
National Center for Advanced Packaging Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by National Center for Advanced Packaging Co Ltd filed Critical National Center for Advanced Packaging Co Ltd
Priority to CN201821906749.2U priority Critical patent/CN208904014U/zh
Application granted granted Critical
Publication of CN208904014U publication Critical patent/CN208904014U/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32135—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/32145—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/922—Connecting different surfaces of the semiconductor or solid-state body with connectors of different types
    • H01L2224/9222—Sequential connecting processes
    • H01L2224/92242—Sequential connecting processes the first connecting process involving a layer connector
    • H01L2224/92247—Sequential connecting processes the first connecting process involving a layer connector the second connecting process involving a wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation

Landscapes

  • Cooling Or The Like Of Semiconductors Or Solid State Devices (AREA)

Abstract

本实用新型公开了一种多芯片层叠扇出型封装结构，包括：第一介质层；第一金属柱，第一金属柱设置在第一介质层内，且贯穿第一介质层上下表面；第二金属柱，第二金属柱设置在第一介质层内，且贯穿第一介质层上下表面；第一芯片，第一芯片嵌入在第一介质层内，且贯穿第一介质层上下表面；第二芯片，第二芯片设置在第一芯片的背面；引线，引线电连接第二芯片焊盘至第一金属柱；第二介质层，第二介质层覆盖第二芯片、引线和第一金属柱表面；第三芯片，第三芯片倒装焊至第二金属柱；第三介质层，第三介质层位于第一介质层底面；金属互连层，金属互连层电连接至第一金属柱、第二金属柱和第一芯片的焊盘；第四介质层，第四介质层位于第三介质层底面；以及外接焊球，外接焊球电连接至金属互连层。

Description

一种多芯片层叠扇出型封装结构
技术领域
本实用新型涉及半导体封装技术领域，尤其涉及一种多芯片层叠扇出型封装结构及其制造方法。
背景技术
移动设备厂商对产品的小型化、低成本和高集成的需求，衍生出对相关芯片的晶圆级封装的成本、性能、系统级封装解决方案的集成度和功能性的要求，Fan-out(扇出型)封装技术作为新一代封装技术，是目前公认的先进封装技术之一，具有IO数量多，体积小，可多芯片封装、功能强等优点，恰好能满足上述需求。
现有扇出封装技术中有早期的eWLB方案，由Infineon提出，是将芯片重构，并正面向下贴在晶圆上，然后整体塑封，此方案成本高、生产效率低；同时由于使用塑封材料，其较大的热膨胀系数使工艺过程翘曲较大，设备加工能力低，芯片位置对准精度不高，难以实现细线宽线距。另外一种是利用晶圆光刻技术的高精度，使用光敏性材料覆盖晶圆表面再利用RDL等技术实现引脚扇出，但光敏性厚胶材料选择、较高的成本以及大晶圆的翘曲是阻碍该方案发展的不可忽视因素。还有一种方案是使用基板埋入，但基板的高成本及其工艺中钻孔精度问题难以实现多芯片堆叠。
针对现有多芯片扇出封装结构及制造方法存在的生产效率低、工艺成本高，较大的晶圆翘曲和钻孔精度问题导致难以实现多芯片堆叠等问题，本实用新型提出一种新型的多芯片层叠扇出型封装结构及其制造方法，无需埋入、钻孔或圆片塑封，简化了工艺步骤，降低了生产成本；同时能够获取尺寸更小，厚度更薄的封装体，并提高了扇出型封装结构的可靠性。进而拓宽了多层扇出封装的使用场景。
实用新型内容
针对现有多芯片扇出封装结构及制造方法存在的生产效率低、工艺成本高，较大的晶圆翘曲和钻孔精度问题导致难以实现多芯片堆叠等问题，根据本实用新型的一个实施例，提供一种多芯片层叠扇出型封装结构，包括：
第一介质层；
第一金属柱，所述第一金属柱设置在所述第一介质层内，且贯穿所述第一介质层上下表面；
第二金属柱，所述第二金属柱设置在所述第一介质层内，且贯穿所述第一介质层上下表面；
第一芯片，所述第一芯片嵌入在所述第一介质层内，且贯穿所述第一介质层上下表面；
第二芯片，所述第二芯片设置在所述第一芯片的背面；
引线，所述引线电连接所述第二芯片焊盘至所述第一金属柱；
第二介质层，所述第二介质层覆盖所述第二芯片、引线和第一金属柱表面；
第三芯片，所述第三芯片倒装焊至所述第二金属柱；
第三介质层，所述第三介质层位于所述第一介质层底面；
金属互连层，所述金属互连层电连接至所述第一金属柱、第二金属柱和所述第一芯片的焊盘；
第四介质层，所述第四介质层位于所述第三介质层底面；以及
外接焊球，所述外接焊球电连接至所述金属互连层。
在本实用新型的一个实施例中，所述第一介质层和/或第二介质层和/或第三介质层合作第四介质层的材料为绝缘树脂。
在本实用新型的一个实施例中，多芯片层叠扇出型封装结构还包括贴片层，所述贴片层位于所述第三介质层与第一芯片之间，覆盖第一芯片正面除焊盘之外区域。
在本实用新型的一个实施例中，第一金属柱位于所述第二金属柱内侧，且第一金属柱与第二金属柱高度相同。
在本实用新型的一个实施例中，多芯片层叠扇出型封装结构还包括粘接层，所述粘接层将所述第二芯片背面粘接至所述第一芯片背面。
在本实用新型的一个实施例中，第二介质层未覆盖所述第二金属柱。
在本实用新型的一个实施例中，金属互连层进一步包括层间导电通孔、重新布局布线层和外接焊盘。
在本实用新型的一个实施例中，重新布局布线层具有N层，其中N≥2。
在本实用新型的一个实施例中，第三芯片是通过导电铜柱倒装焊至所述第二金属柱。
本实用新型提供一种多芯片层叠扇出型封装结构及其制造方法，基于一次临时键合载板，在载板正面形成至少两类金属柱，再通过贴片、引线键合、填充绝缘树脂等工艺实现第一芯片和第二芯片的紧密封装结构；然后拆键合后形成重新布局布线(RDL)层和外接焊球；最后再采用倒装焊实现第三芯片与金属柱以及重新布局布线层的互连，从而实现多芯片层叠扇出。该多芯片层叠扇出型封装结构及其制造方法无需埋入、钻孔或圆片塑封，简化了工艺步骤，降低了生产成本；同时能够获取尺寸更小，厚度更薄的封装体，并提高了扇出型封装结构的可靠性。进而拓宽了多层扇出封装的使用场景。
附图说明
为了进一步阐明本实用新型的各实施例的以上和其它优点和特征，将参考附图来呈现本实用新型的各实施例的更具体的描述。可以理解，这些附图只描绘本实用新型的典型实施例，因此将不被认为是对其范围的限制。在附图中，为了清楚明了，相同或相应的部件将用相同或类似的标记表示。
图1示出一种多芯片层叠扇出型封装结构100的剖面示意图。
图2A至图2O示出根据本实用新型的一个实施例形成该种多芯片层叠扇出型封装结构100的过程剖面示意图。
图3示出的是根据本实用新型的一个实施例形成该种多芯片层叠扇出型封装结构100的流程图300。
具体实施方式
在以下的描述中，参考各实施例对本实用新型进行描述。然而，本领域的技术人员将认识到可在没有一个或多个特定细节的情况下或者与其它替换和/或附加方法、材料或组件一起实施各实施例。在其它情形中，未示出或未详细描述公知的结构、材料或操作以免使本实用新型的各实施例的诸方面晦涩。类似地，为了解释的目的，阐述了特定数量、材料和配置，以便提供对本实用新型的实施例的全面理解。然而，本实用新型可在没有特定细节的情况下实施。此外，应理解附图中示出的各实施例是说明性表示且不一定按比例绘制。
在本说明书中，对“一个实施例”或“该实施例”的引用意味着结合该实施例描述的特定特征、结构或特性被包括在本实用新型的至少一个实施例中。在本说明书各处中出现的短语“在一个实施例中”并不一定全部指代同一实施例。
需要说明的是，本实用新型的实施例以特定顺序对工艺步骤进行描述，然而这只是为了方便区分各步骤，而并不是限定各步骤的先后顺序，在本实用新型的不同实施例中，可根据工艺的调节来调整各步骤的先后顺序。
本实用新型提供一种多芯片层叠扇出型封装结构及其制造方法，基于一次临时键合载板，在载板正面形成至少两类金属柱，再通过贴片、引线键合、填充绝缘树脂等工艺实现第一芯片和第二芯片的紧密封装结构；然后拆键合后形成重新布局布线(RDL)层和外接焊球；最后再采用倒装焊实现第三芯片与金属柱以及重新布局布线层的互连，从而实现多芯片层叠扇出。该多芯片层叠扇出型封装结构及其制造方法无需埋入、钻孔或圆片塑封，简化了工艺步骤，降低了生产成本；同时能够获取尺寸更小，厚度更薄的封装体，并提高了扇出型封装结构的可靠性。进而拓宽了多层扇出封装的使用场景。
下面结合图1来详细介绍根据本实用新型的一个实施例的一种多芯片层叠扇出型封装结构。图1示出一种多芯片层叠扇出型封装结构100的剖面示意图。如图1所示，该多芯片层叠扇出型封装结构100进一步包括第一介质层101、第一金属柱102、第二金属柱103、第一芯片104、贴片层105、第二芯片106、粘接层107、第二芯片焊盘108、引线109、第二介质层110、第三芯片111、焊接结构112、第三介质层113、重新布局布线层114、第四介质层115以及外接焊球116。
第一介质层101为绝缘介质材料。在本实用新型的一个实施例中第一介质层101为绝缘树脂。在本实用新型的又一实施例中，第一介质层101还可以为半固化材料等。
第一金属柱102设置在第一介质层101内部，成嵌入状，并贯通第一介质层101的上下表面。在本实用新型的一个实施例中第一金属柱102为铜金属柱，通过电镀工艺形成。
第二金属柱103设置在第一介质层101内部，成嵌入状，并贯通第一介质层101的上下表面，并位于第一金属柱102的外侧。在本实用新型的一个实施例中，第二金属柱103与第一金属柱102一样，也为铜金属柱，通过电镀工艺形成。
第一芯片104的正面(器件与芯片焊盘面)朝下，位于贴片层105之上，贴片层105覆盖第一芯片104除焊盘之外的全部或部分正面。同时第一芯片104和贴片层105一起嵌入第一介质层101中，并贯穿第一介质层101的上下表面。
第二芯片106的背面通过粘接层107对准、粘贴至第一芯片104的背面，形成紧贴结构。第二芯片106的正面朝上。
第二芯片106的第二芯片焊盘108通过引线109电连接至第一铜柱102。在本实用新型的一个实施例中，通过常规的引线键合工艺实现从第二芯片焊盘108到第一铜柱102之间的互连，其中引线可以为金线和/或铜线等金属以及金属合金线。
第二介质层110包覆第二芯片106和引线109，起到对第二芯片106和引线键合互连结构的保护作用。在本实用新型的一个实施例中，第二介质层110为绝缘树脂。
第三芯片111通过焊接结构112倒装焊接至第二铜柱103。其中第三芯片111位于第一芯片104、第二芯片106的上方以及第二介质层110的上方。在本实用新型的一个实施例中，焊接结构112为尺寸较高的导电铜柱。在本实用新型的又一实施例中，第三芯片111与第二介质层110的上方接触。
第三介质层113位于第一介质层101的下方，并与第一介质层101接触。在本实用新型的一个实施例中，第三介质层113与第二介质层110以及第一介质层101类似，为绝缘树脂介质层。
重新布局布线层114设置在第三介质层113的内部和/或表面，重新布局布线层114进一步包括层间导电通孔、导电线路以及外接焊盘，以实现焊盘扇出功能。在本实用新型的一个实施例中，导电线路可以根据设计需要具有一层或多层。
第四介质层115位于第三介质层113的下方，并与第三介质层113接触，在本实用新型的一个实施例中，第四介质层115与第三介质层113、第二介质层110以及第一介质层101类似，为绝缘树脂介质层。
外接焊球116贯穿第四介质层115上下表面并电连接至重新布局布线层114中的外接焊盘，并向下漏出第四介质层115。在本实用新型的一个实施例中，外接焊球116为电镀形成的无铅焊球或导电铜柱。
下面结合图2A至图2O以及图3来详细描述形成该种多芯片层叠扇出型封装结构100的过程。图2A至图2O示出根据本实用新型的一个实施例形成该种多芯片层叠扇出型封装结构100的过程剖面示意图；图3示出的是根据本实用新型的一个实施例形成该种多芯片层叠扇出型封装结构100的流程图300。
首先，在步骤301，如图2A所示，在载片201上粘贴临时键合层202。载片201可以为玻璃、有机基板、硅片等材质，起到后续加工工艺过程中的刚性机械支撑作用。临时键合层202可以是具有拆键合功能的材料，如加热、激光照射等可剥离的材料。
接下来，在步骤302，如图2B所示，在临时键合层202上形成电镀种子层203。在本实用新型的一个实施例中，可以通过化学镀或者PVD沉积形成电镀种子层203。在本实用新型的一个具体实施中，通过PVD沉积500埃左右的铬和800埃至2000埃的铜形成电镀种子层203。
然后，在步骤303，如图2C所示，图形化电镀，形成第一金属柱204和第二金属柱205。其中第一金属柱204位于第二金属柱205的内侧。在本实用新型的一个实施例中，形成第一金属柱204和第二金属柱205的方法包括形成涂胶、光刻、显影形成电镀窗口和掩膜，电镀形成金属柱，然后在去除光刻胶掩膜层。
接下来，在步骤304，如图2D所示，去除外漏的电镀种子层203。去除电镀种子层203的方法通常为湿法刻蚀，为了防止刻蚀过程中对金属柱的侧蚀，需要控制刻蚀工艺，例如采用闪蚀工艺等，以达到更好的工艺效果。
然后，在步骤305，如图2E所示，通过贴片层208第一芯片206贴装至临时键合层202的对应区域。第一芯片206的背面贴片后低于第一金属柱204和第二金属柱205的高度；第一芯片206的正面(焊盘207面)朝下(朝向临时键合层)，背面朝上。
接下来，在步骤306，如图2F所示，在临时键合层202及第一芯片206上形成第一介质层209。第一介质层209覆盖临时键合层202的上表面，并包覆第一芯片206。在本实用新型的一个实施例中，第一介质层209包裹第一芯片206，漏出第一金属柱204和第二金属柱205。在本实用新型的又一实施例中，第一介质层209包裹第一芯片206，同时完整第一金属柱204和第二金属柱205。在本实用新型的一个实施例中，第一介质层209为绝缘树脂。
然后，在步骤307，如图2G所示，掩膜第一介质层209、第一金属柱204和第二金属柱205。研磨后漏出第一芯片206的背面，同时使得第一金属柱204、第二金属柱205的表面与第一芯片206的背面处于同一水平面上。具体研磨工艺可以是机械掩膜、化学掩膜、化学机械抛光(CMP)及其组合等。
接下来，在步骤308，如图2H所示，将第二芯片210贴装至第一芯片206的背面。其中第二芯片210正面朝上，漏出第二芯片焊盘211。在本实用新型的一个实施例中，通过粘接材料212完成第二芯片210至第一芯片206背面的贴片。
然后，在步骤309，如图2I、2J所示，通过引线212引线键合第二芯片焊盘211至第一金属柱204，并形成第二介质层213。在本实用新型的一个实施例中，引线212可以为金线和/或铜线等金属以及金属合金。第二介质层213与第一介质层209类似，也是绝缘树脂。其中第二介质层包覆第二芯210和引线212，起到对第二芯片210和引线键合互连结构的保护作用。
接下来，在步骤310，如图2K所示，拆键合，去除载板201和临时键合层202。在本实用新型的一个实施例中，临时键合层202为激光照射可拆键合材料，载板201为透光材料，通过激光照射工艺，拆除载板201和临时键合层202。
然后，在步骤311，如图2L所示，在第一介质层209的背面制作第三介质层214，并形成第一芯片焊盘207、第一金属柱204和第二金属柱205的外漏开口215。在本实用新型的一个实施例中，第三介质层214同样为绝缘树脂材料。
接下来，在步骤312，如图2M所示，电镀形成金属层216，金属层216电连接第一芯片焊盘207、第一金属柱204和第二金属柱205。在本实用新型的一个实施例中，金属层216进一步包括层间导电通孔、重新布局布线以及外接焊盘，以实现焊盘扇出功能。在本实用新型的一个实施例中，重新布局布线可以根据设计需要具有一层或多层。
然后，在步骤313，如图2N所示，在第三介质层214上形成第四介质层217以及外接焊球218。具体形成工艺进一步包括涂覆第四介质层217，光刻形成开口，电镀形成焊球218，以及可选的进行回流焊。
接下来，在步骤314，倒装焊第三芯片219至第二金属柱205上。在本实用新型的一个实施例中，第三芯片219通过焊接结构220倒装焊接到第二金属柱205上，焊接结构220可以为通过电镀形成的特定高度的导电铜柱。
最后，对封装进行切割，形成单个封装结构。
基于本实用新型提供的该种多芯片层叠扇出型封装结构及其制造方法，基于一次临时键合载板，在载板正面形成至少两类金属柱，再通过贴片、引线键合、填充绝缘树脂等工艺实现第一芯片和第二芯片的紧密封装结构；然后拆键合后形成重新布局布线(RDL)层和外接焊球；最后再采用倒装焊实现第三芯片与金属柱以及重新布局布线层的互连，从而实现多芯片层叠扇出。该多芯片层叠扇出型封装结构及其制造方法无需埋入、钻孔或圆片塑封，简化了工艺步骤，降低了生产成本；同时能够获取尺寸更小，厚度更薄的封装体，并提高了扇出型封装结构的可靠性。进而拓宽了多层扇出封装的使用场景。
尽管上文描述了本实用新型的各实施例，但是，应该理解，它们只是作为示例来呈现的，而不作为限制。对于相关领域的技术人员显而易见的是，可以对其做出各种组合、变型和改变而不背离本实用新型的精神和范围。因此，此处所公开的本实用新型的宽度和范围不应被上述所公开的示例性实施例所限制，而应当仅根据所附权利要求书及其等同替换来定义。

Claims (9)

1.一种多芯片层叠扇出型封装结构，包括：
第一介质层；
第一金属柱，所述第一金属柱设置在所述第一介质层内，且贯穿所述第一介质层上下表面；
第二金属柱，所述第二金属柱设置在所述第一介质层内，且贯穿所述第一介质层上下表面；
第一芯片，所述第一芯片嵌入在所述第一介质层内，且贯穿所述第一介质层上下表面；
第二芯片，所述第二芯片设置在所述第一芯片的背面；
引线，所述引线电连接所述第二芯片焊盘至所述第一金属柱；
第二介质层，所述第二介质层覆盖所述第二芯片、引线和第一金属柱表面；
第三芯片，所述第三芯片倒装焊至所述第二金属柱；
第三介质层，所述第三介质层位于所述第一介质层底面；
金属互连层，所述金属互连层电连接至所述第一金属柱、第二金属柱和所述第一芯片的焊盘；
第四介质层，所述第四介质层位于所述第三介质层底面；以及
外接焊球，所述外接焊球电连接至所述金属互连层。
2.如权利要求1所述的多芯片层叠扇出型封装结构，其特征在于，所述第一介质层和/或第二介质层和/或第三介质层和/或第四介质层的材料为绝缘树脂。
3.如权利要求1所述的多芯片层叠扇出型封装结构，其特征在于，还包括贴片层，所述贴片层位于所述第三介质层与第一芯片之间，覆盖第一芯片正面除焊盘之外区域。
4.如权利要求1所述的多芯片层叠扇出型封装结构，其特征在于，所述第一金属柱位于所述第二金属柱内侧，且第一金属柱与第二金属柱高度相同。
5.如权利要求1所述的多芯片层叠扇出型封装结构，其特征在于，还包括粘接层，所述粘接层将所述第二芯片背面粘接至所述第一芯片背面。
6.如权利要求1所述的多芯片层叠扇出型封装结构，其特征在于，所述第二介质层未覆盖所述第二金属柱。
7.如权利要求1所述的多芯片层叠扇出型封装结构，其特征在于，所述金属互连层进一步包括层间导电通孔、重新布局布线层和外接焊盘。
8.如权利要求7所述的多芯片层叠扇出型封装结构，其特征在于，所述重新布局布线层具有N层，其中N≥2。
9.如权利要求7所述的多芯片层叠扇出型封装结构，其特征在于，所述第三芯片是通过导电铜柱倒装焊至所述第二金属柱。
CN201821906749.2U 2018-11-19 2018-11-19 一种多芯片层叠扇出型封装结构 Active CN208904014U (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201821906749.2U CN208904014U (zh) 2018-11-19 2018-11-19 一种多芯片层叠扇出型封装结构

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201821906749.2U CN208904014U (zh) 2018-11-19 2018-11-19 一种多芯片层叠扇出型封装结构

Publications (1)

Publication Number Publication Date
CN208904014U true CN208904014U (zh) 2019-05-24

Family

ID=66577991

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201821906749.2U Active CN208904014U (zh) 2018-11-19 2018-11-19 一种多芯片层叠扇出型封装结构

Country Status (1)

Country Link
CN (1) CN208904014U (zh)

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110444535A (zh) * 2019-07-29 2019-11-12 上海先方半导体有限公司 一种扇出形多芯片封装结构及其制备方法
CN111128903A (zh) * 2019-12-30 2020-05-08 上海先方半导体有限公司 一种芯片封装结构及其制作方法
CN113192854A (zh) * 2021-06-07 2021-07-30 季华实验室 一种低封装厚度的板级扇出型mosfet器件及其制作方法
CN114975333A (zh) * 2022-07-29 2022-08-30 广东大普通信技术股份有限公司 芯片结构
CN115050654A (zh) * 2022-08-17 2022-09-13 甬矽电子(宁波)股份有限公司 扇入型封装结构的制备方法和扇入型封装结构

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110444535A (zh) * 2019-07-29 2019-11-12 上海先方半导体有限公司 一种扇出形多芯片封装结构及其制备方法
CN111128903A (zh) * 2019-12-30 2020-05-08 上海先方半导体有限公司 一种芯片封装结构及其制作方法
CN111128903B (zh) * 2019-12-30 2021-08-03 上海先方半导体有限公司 一种芯片封装结构及其制作方法
CN113192854A (zh) * 2021-06-07 2021-07-30 季华实验室 一种低封装厚度的板级扇出型mosfet器件及其制作方法
CN114975333A (zh) * 2022-07-29 2022-08-30 广东大普通信技术股份有限公司 芯片结构
CN115050654A (zh) * 2022-08-17 2022-09-13 甬矽电子(宁波)股份有限公司 扇入型封装结构的制备方法和扇入型封装结构
CN115050654B (zh) * 2022-08-17 2022-11-08 甬矽电子(宁波)股份有限公司 扇入型封装结构的制备方法和扇入型封装结构

Similar Documents

Publication Publication Date Title
CN208904014U (zh) 一种多芯片层叠扇出型封装结构
US10559525B2 (en) Embedded silicon substrate fan-out type 3D packaging structure
CN105206592B (zh) 扇出型封装的结构和制作方法
CN104538318B (zh) 一种扇出型圆片级芯片封装方法
TW201041103A (en) Substrate having embedded single patterned metal layer, and package applied with the same, and methods of manufacturing the substrate and package
CN105621345B (zh) Mems芯片集成的封装结构及封装方法
CN106449547A (zh) 晶圆级半导体封装件及其制造方法
TW201209991A (en) Stackable molded microelectronic packages with area array unit connectors
CN105655320B (zh) 低成本芯片背部硅通孔互连结构及其制备方法
CN109637985A (zh) 一种芯片扇出的封装结构及其制造方法
TWI233188B (en) Quad flat no-lead package structure and manufacturing method thereof
CN109003959B (zh) 一种焊线预成型的高导热封装结构及其制造方法
CN102915995B (zh) 半导体封装件、基板及其制造方法
CN110211946A (zh) 一种芯片封装结构及其制造方法
CN101567355B (zh) 半导体封装基板及其制法
CN107622996A (zh) 三维高密度扇出型封装结构及其制造方法
CN102693955A (zh) 封装载板及其制造方法
US7518211B2 (en) Chip and package structure
CN104396008B (zh) 半导体封装衬底、使用半导体封装衬底的封装系统及用于制造封装系统的方法
CN108831866A (zh) 一种控制形变的扇出封装结构及其制造方法
CN209029376U (zh) 一种基于基板的ipd集成封装结构
CN107195617A (zh) 基于不同高度铜柱的三维封装结构及其制造方法
CN111403354A (zh) 一种完全塑封天线的封装结构的倒装工艺
CN109037080A (zh) 一种集成ipd封装结构及其制造方法
CN209276148U (zh) 一种基于扇出型封装结构的混合封装系统

Legal Events

Date Code Title Description
GR01 Patent grant
GR01 Patent grant