CN108538803A - 一种芯片后组装扇出型封装结构及制作方法 - Google Patents

一种芯片后组装扇出型封装结构及制作方法 Download PDF

Info

Publication number
CN108538803A
CN108538803A CN201810233811.4A CN201810233811A CN108538803A CN 108538803 A CN108538803 A CN 108538803A CN 201810233811 A CN201810233811 A CN 201810233811A CN 108538803 A CN108538803 A CN 108538803A
Authority
CN
China
Prior art keywords
chip
copper foil
pad
dielectric layer
removable
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN201810233811.4A
Other languages
English (en)
Inventor
郭学平
林挺宇
曹立强
于中尧
吴鹏珍
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
National Center for Advanced Packaging Co Ltd
Original Assignee
National Center for Advanced Packaging Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by National Center for Advanced Packaging Co Ltd filed Critical National Center for Advanced Packaging Co Ltd
Priority to CN201810233811.4A priority Critical patent/CN108538803A/zh
Publication of CN108538803A publication Critical patent/CN108538803A/zh
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/683—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L21/6835—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76895—Local interconnects; Local pads, as exemplified by patent document EP0896365
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49838—Geometry or layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5386—Geometry or layout of the interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68359—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used as a support during manufacture of interconnect decals or build up layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68372—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used to support a device or wafer when forming electrical connections thereto
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation

Abstract

本发明公开了一种芯片后组装扇出型封装结构，包括：载板；位于载板第一面的第一可拆铜箔；附连在所述第一可拆铜箔上的第一外接焊盘；覆盖于所述第一外接焊盘及第一可拆卸铜箔的第一基板介质层；位于所述第一基板介质层且电连接至所述第一外接焊盘的第一导电通孔；位于所述第一基板介质层上或内且电连接至所述第一导电通孔的第一互连线路；位于所述第一基板介质层上且电连接至所述第一互连线路的第一芯片焊盘；覆盖所述第一互连线路的第一阻焊绿油层；电连接至所述第一芯片焊盘的第一芯片；以及覆盖于所述第一芯片上的第一塑封层，载板的第二面具有类似结构。

Description

一种芯片后组装扇出型封装结构及制作方法
技术领域
本发明涉及集成电路封装技术领域，尤其涉及一种芯片后组装扇出型封装结构及制作方法。
背景技术
移动设备厂商对产品的小型化、低成本和高集成的需求，衍生出对相关芯片的晶圆级封装的成本、性能、系统级封装解决方案的集成度和功能性的要求，Fan-out(扇出型)封装技术作为新一代封装技术，是目前公认的先进封装技术之一，具有IO数量多，体积小，可多芯片封装、功能强等优点，恰好能满足上述需求。
目前后组装扇出型封装是基于(Coreless)基板的后组装扇出型封装工艺，在实际应用中存在较多问题，其中主要的问题包括需要采用临时键合和加工工艺完成后基板存在翘曲两个方面的问题。在现有的后组装扇出型封装工艺中，先进行无芯基板的制作加工，接下来再利用临时键合胶体将制作加工完成的基板键合到载板上，然后进行后续倒装焊以及塑封等制造工艺，完成工艺流程后再进行拆键合工艺。由于临时键合胶体需要耐260℃的回流温度，目前该类材料属于非常规工艺材料，其成本较高，加工工艺也较复杂；另外采用单面的加工工艺流程，在塑封工艺后易出现翘曲等问题，从而导致后续的工艺流程不易开展，甚至会导致良率问题。
因此，急需一种芯片后组装扇出型封装结构及制作方法至少部分的解决上述现有技术中存在的问题。
发明内容
针对现有技术中存在的问题，根据本发明的一个实施例，提供一种芯片后组装扇出型封装结构，包括：
载板；
位于所述载板第一面的第一可拆铜箔，位于所述载板第二面的第二可拆铜箔；
附连在所述第一可拆铜箔上的第一外接焊盘，附连在所述第二可拆铜箔上的第二外接焊盘；
覆盖于所述第一外接焊盘及第一可拆卸铜箔的第一基板介质层和覆盖于所述第二外接焊盘及第二可拆卸铜箔的第二基板介质层；
位于所述第一基板介质层且电连接至所述第一外接焊盘的第一导电通孔，位于所述第二基板介质层且电连接至所述第二外接焊盘的第二导电通孔；
位于所述第一基板介质层上或内且电连接至所述第一导电通孔的第一互连线路，位于所述第二基板介质层上或内且电连接至所述第一导电通孔的第二互连线路；
位于所述第一基板介质层上且电连接至所述第一互连线路的第一芯片焊盘，位于所述第二基板介质层上且电连接至所述第二互连线路的第二芯片焊盘；
覆盖所述第一互连线路的第一阻焊绿油层，覆盖所述第二互连线路的第二阻焊绿油层；
电连接至所述第一芯片焊盘的第一芯片，电连接至所述第二芯片焊盘的第二芯片；以及
覆盖于所述第一芯片上的第一塑封层，覆盖于所述第二芯片上的第二塑封层。
在本发明的一个实施例中，所述第一可拆铜箔和或所述第二可拆铜箔通过铜箔压合介质层与所述载板附连。
在本发明的一个实施例中，所述第一可拆铜箔和/或所述第二可拆铜箔由超薄铜箔和临时键合铜箔结合而成，其中所述临时键合铜箔与所述载板相邻，所述超薄铜箔与所述外接焊盘相连。
在本发明的一个实施例中，所述第一可拆铜箔和/或所述第二可拆铜箔的尺寸小于所述载板的尺寸。
在本发明的一个实施例中，所述第一基板介质层、所述第一导电通孔以及所述第一互连线路为M层，M≥2。
在本发明的一个实施例中，所述第二基板介质层、所述第二导电通孔以及所述第二互连线路为N层，N≥2。
在本发明的一个实施例中，所述第一芯片通过焊球或铜柱倒装焊接在所述第一芯片焊盘上，所述第二芯片通过焊球或铜柱倒装焊接在所述第二芯片焊盘上。
根据本发明的一个实施例，提供一种芯片后组装扇出型封装结构的制造方法，包括：
提供双面覆铜的芯板(Core板)作为载板材料；
去除芯板表面的覆铜层形成载板；
在载板上双面压合第一可拆铜箔和第二可拆铜箔；
在所述第一可拆铜箔的对应位置图形化形成第一外接焊盘，在所述第二可拆铜箔的对应位置图形化形成第二外接焊盘；
在所述第一外接焊盘上压合第一基板介质层，在所述第二外接焊盘上压合第二基板介质层；
在所述第一外接焊盘位置的所述第一基板介质层中形成第一导电通孔，在所述第二外接焊盘位置的所述第二基板介质层中形成第二导电通孔；
在所述第一基板介质层上图形化形成第一互连线路和第一芯片焊盘，在所述第二基板介质层上图形化形成第二互连线路和第二芯片焊盘；
在所述第一互连线路上形成第一阻焊绿油层，在所述第二互连线路上形成第二阻焊绿油层；
在所述第一芯片焊盘上倒装焊接第一芯片；
在所述第二芯片焊盘上倒装焊接第二芯片；以及
对第一芯片进行塑封，对第二芯片进行塑封。
在本发明的另一个实施例中，所述第一可拆铜箔和所述第二可拆铜箔的尺寸小于所述载板的尺寸。
在本发明的另一个实施例中，该方法，还包括：进行所述第一可拆铜箔和所述第二可拆铜箔的分离，获得带超薄铜箔的第一扇出封装板和第二扇出封装板；
去除所述第一扇出封装板的超薄铜箔，露出第一外接焊盘；
去除所述第二扇出封装板的超薄铜箔，露出第二外接焊盘；
在所述第一外接焊盘形成焊球或铜柱；
在所述第二外接焊盘形成焊球或铜柱；以及
将第一扇出封装板和或第二扇出封装板分切成封装单元。
本发明提供一种芯片后组装扇出型封装结构及制作方法，结合目前超薄铜箔可拆的特点，在临时芯(Core)板载板的双面同时压合可拆铜箔，接下来在其双面进行对称的焊盘、通孔以及互连线路的加工制作，然后双面进行后续绿油层、芯片倒装焊以及塑封等工艺，接下来直接将超薄铜箔和临时键合铜箔拆分，从而分离出已经完成封装的两个板(Penel)。通过该工艺既解决了临时键合成本高工艺复杂的问题，又基于双面工艺解决了基板翘曲问题，此外，基于此工艺还进一步提高了效率，更适用于规模化生产。
附图说明
为了进一步阐明本发明的各实施例的以上和其它优点和特征，将参考附图来呈现本发明的各实施例的更具体的描述。可以理解，这些附图只描绘本发明的典型实施例，因此将不被认为是对其范围的限制。在附图中，为了清楚明了，相同或相应的部件将用相同或类似的标记表示。
图1示出根据本发明的一个实施例的一种芯片后组装扇出型封装结构100的剖面示意图。
图2示出根据本发明的一个实施例的一种芯片后组装扇出型封装结构100的局部剖面示意图。
图3A至图3N示出根据本发明的一个实施例形成一种芯片后组装扇出型封装结构的过程剖面投影示意图。
图4示出的是根据本发明的一个实施例形成一种芯片后组装扇出型封装结构的流程图。
具体实施方式
在以下的描述中，参考各实施例对本发明进行描述。然而，本领域的技术人员将认识到可在没有一个或多个特定细节的情况下或者与其它替换和/或附加方法、材料或组件一起实施各实施例。在其它情形中，未示出或未详细描述公知的结构、材料或操作以免使本发明的各实施例的诸方面晦涩。类似地，为了解释的目的，阐述了特定数量、材料和配置，以便提供对本发明的实施例的全面理解。然而，本发明可在没有特定细节的情况下实施。此外，应理解附图中示出的各实施例是说明性表示且不一定按比例绘制。
在本说明书中，对“一个实施例”或“该实施例”的引用意味着结合该实施例描述的特定特征、结构或特性被包括在本发明的至少一个实施例中。在本说明书各处中出现的短语“在一个实施例中”并不一定全部指代同一实施例。
需要说明的是，本发明的实施例以特定顺序对工艺步骤进行描述，然而这只是为了方便区分各步骤，而并不是限定各步骤的先后顺序，在本发明的不同实施例中，可根据工艺的调节来调整各步骤的先后顺序。
本发明提供一种芯片后组装扇出型封装结构及制作方法，结合目前超薄铜箔可拆的特点，在临时芯(Core)板载板的双面同时压合可拆铜箔，接下来在其双面进行对称的焊盘、通孔以及互连线路的加工制作，然后双面进行后续绿油层、芯片倒装焊以及塑封等工艺，接下来直接将超薄铜箔和临时键合铜箔拆分，从而分离出已经完成封装的两个Penel。通过该工艺既解决了临时键合成本高工艺复杂的问题，又基于双面工艺解决了基板翘曲问题，此外，基于此工艺还进一步提高了效率，更适用于规模化生产。
下面结合图1和图2来详细描述根据本发明的一种芯片后组装扇出型封装结构。图1示出根据本发明的一个实施例的一种芯片后组装扇出型封装结构100的剖面示意图；图2示出根据本发明的一个实施例的一种芯片后组装扇出型封装结构100的局部剖面示意图200。如图1、图2所示，该芯片后组装扇出型封装结构100进一步包括载板101、铜箔压合介质层102、可拆铜箔103、外接焊盘104、基板介质层105、导电通孔106、互连线路107及芯片焊盘108、阻焊绿油层109、芯片焊球110、芯片111以及塑封层112。
在本发明的一个实施例中，载板101由双面覆铜的芯板(Core板)制成，具体形成方法为将双面覆铜芯板进行双面覆铜的刻蚀，从而去除双面的覆铜。其本身的覆铜一般是不可拆卸，为了后续能附连可拆卸铜箔，同时为了增加可拆卸铜箔与载板(芯板)间的结合力，需要将芯片原有的双面覆铜层去除。
铜箔压合介质层102附连于载板101的上下两面，其目的用于连接可拆卸铜箔103和载板101，一般为固化片或半固化片通过高温压合形成。
可拆卸铜箔103通过铜箔压合介质层102覆盖于载板101的上下两面(后续工艺中，所有结构都基于载板101两面对称形成，为了方便起见，以一面详细描述其结构关系，另一面为对称分布的相同结构)。在本发明的一个实施例中，可拆卸铜箔103的尺寸稍小于载板101的尺寸，这种设计可以通过后续的半固化片进行压合和边缘包封处理，从而防止后续加工的液体渗入。该可拆卸铜箔103一般由超薄铜箔和临时键合铜箔结合而成，在需要拆卸时，通过外力作用，可以将超薄铜箔与临时键合铜箔分开。
外接焊盘104与可拆卸铜箔103相连。在本发明的一个实施例中，外接焊盘104通过加成法在可拆卸铜箔103上进行图形化制作而成，如通过光刻掩膜及电镀工艺实现，可拆卸铜箔103起到电镀种子层的作用。当然，也可以采用大马士革工艺进行电镀形成焊盘。外接焊盘104用于封装后的芯片与外接主板间的电连接，后续工艺中可在该外接焊盘104的位置进行植球或进行铜柱制作，从而形成进一步的外接电连接结构。
基板介质层105覆盖于可拆卸铜箔103及外接焊盘104上。基板介质层105用于多层封装基板内互连电路的点绝缘和结构支撑，根据具体封装设计要求，基板介质层105可以由一层封装基板或者多层封装基板构成，从而可以对应在其内形成一层或者多层互连电路。
导电通孔106设置在基板介质层105内，与基板介质层105相对应，导电通孔106也可以为一层或多层，用于基板介质层105间的电或信号互连。在本发明的一个实施例中，导电通孔106设置在前述外接焊盘104的位置，实现外接焊盘104与后续互连电路间的电连接，具体的制作方式为首先通过激光通孔在外接焊盘104上的基板介质层105中形成通孔，然后通过电镀工艺实现通孔的金属填充，从而形成导电通孔106。
互连线路107及芯片焊盘108设置在基板介质层105的表面，可以根据设计的需要制作一层互连线路107或多层互连线路107。在本发明的一个实施例中，互连线路107及芯片焊盘108通过在基板介质层105表面通过沉积电镀种子层、图形化光刻、电镀、去除光刻胶、去除种子层等工艺制作形成。
阻焊绿油层109覆盖在基板介质层105及互连线路107表面，但在芯片焊盘108位置会漏出芯片焊盘108，从而对互连线路107进行电绝缘保护，但不影响芯片焊盘108与芯片间的电连接。
芯片111通过芯片焊球110电连接至芯片焊盘108。在本发明的一个实施例中，芯片焊球110已经预设在芯片111上，然后通过倒装焊将芯片焊球110电连接至芯片焊盘108上，从而实现芯片与基板电路间的电和信号的连接。
塑封层112包裹型覆盖于芯片与绿油层109上，对芯片、基板电路等形成保护。
在上述结构中，基板介质层105之上的互连线路107可以根据设计为相同的线路设计也可以为不同的线路设计。
在上述结构中，两侧的基板介质层105之上的芯片焊盘108可以焊接一类或多类芯片。在本发明的一个实施例中，可在芯片焊盘108上焊接处理器、存储器、基带芯片、传感器等多种芯片或器件。
下面结合图3A至图3N以及图4来详细描述形成一种芯片后组装扇出型封装结构的过程。图3A至图3N示出根据本发明的一个实施例形成一种芯片后组装扇出型封装结构的过程剖面投影示意图；图4示出的是根据本发明的一个实施例形成一种芯片后组装扇出型封装结构的流程图400。
首先，在步骤401，如图3A所示，进行载板(Core板)准备，使用双面覆铜的芯板(Core板)作为载板材料，具体包括中间的载板301，以及位于载板301上下两面的覆铜302。同时，根据工艺需要进行相关工艺使用标识(Mark)图形或孔的加工。
接下来，在步骤402，如图3B所示，去除载板301表面的覆铜302，具体的去除方法可采用湿法刻蚀工艺进行。将双面铜通过蚀刻工艺全部蚀刻干净，主要是为了能够在后面压合铜箔时候提供良好结合力。
然后，在步骤403，如图3C所示，在已经去除表面覆铜302的载板301的上下两面，使用铜箔压合介质层303双面压合可拆铜箔304。在载板301的两面压合尺寸比载板301略小可拆铜箔304，同时使可拆铜箔304的超薄铜箔面朝上，临时键合铜箔靠近载板301面；铜箔压合介质层303为半固化片，其尺寸与芯板尺寸的相同，目的是为了能够利用半固化片在压合后可以将可拆铜箔304边缘进行完全包覆，从而防止后续加工工艺中液体的进入。
接下来，在步骤404，如图3D所示，依次在上下两面的可拆铜箔304的对应位置图形化形成外接焊盘305。外接焊盘305通过加成法在可拆卸铜箔304上进行图形化电镀形成，可拆卸铜箔304起到电镀种子层的作用。外接焊盘305用于封装后的芯片与外接主板间的电连接，后续工艺中可在该外接焊盘305的位置进行植球或进行铜柱制作，从而形成进一步的外接电连接结构。
然后，在步骤405，如图3E所示，依次在上下两面层压形成基板介质层306。在外接焊盘305上进行压合基板介质层306，并将外接焊盘305进行完全包覆，埋置在基板介质层306内。
接下来，在步骤406，如图3F所示，依次在上下两面焊盘位置的基板介质层形成通孔307。一般激光盲孔加工工艺，在对应位置进行激光钻孔，并进行除胶化铜金属化等处理。
然后，在步骤407，如图3G所示，依次在上下两面形成通孔导电填充308和互连线路309。具体形成工艺为根据设计图形进行的双面互连线路层的加工，通孔导电填充308和互连线路309实现芯片与外接焊盘305直接电互连以及芯片本身的不同I/O之间的电互连。
接下来，在步骤408，如图3H所示，依次在上下两面形成覆盖互连线路309和基板介质层306表面的阻焊绿油层310。在互连线路309上制作一层阻焊绿油层，主要为了倒装焊接扇出的芯片。
然后，在步骤409，如图3I所示，在已做好阻焊绿油层310的基板第一面，通过芯片焊球311倒装焊接第一面的芯片312。通常的工艺是通过贴片机进行贴装倒装芯片，然后进行回流焊接工艺，将芯片焊接至加工的基板上。第一面的芯片312可以为一个芯片，也可以为多个或者多类芯片，如可以为处理器、存储器、基带芯片、传感器等各类芯片或器件。
接下来，在步骤410，如图3J所示，在与基板第一面相对的第二面，通过芯片焊球313倒装焊第二面的芯片314。和第一面的芯片类似，第二面的芯片314也可以为一个芯片，或者也可以为多个或者多类芯片，如可以为处理器、存储器、基带芯片、传感器等各类芯片或器件。此外，芯片314与芯片312可以为相同的设置，也可以为不同的设置。
然后，在步骤411，如图3K所示，在已经倒装焊好芯片的基板两面，采用双面塑封工艺进行倒装芯片塑封，从而将芯片埋置嵌入到塑封料内。
至此，该种芯片后组装扇出型封装结构制作完成。接下来为了芯片封装的分隔以及与外部连接的焊球制作，可继续进行以下步骤：
接下来，在步骤412，如图3L所示，进行可拆铜箔304的分离。首先，将最外圈没有可拆铜箔区域通过雕铣工艺或划片工艺去除，然后，通过分离工艺将超薄铜箔与临时结合铜箔进行分离，从而得到两个带有超薄铜箔的扇出封装板(Panel)。
然后，在步骤413，如图3M所示，去除超薄铜箔，露出外接焊盘305。一般通过湿法蚀刻工艺将带有超薄铜箔进行蚀刻干净，从而露出外接焊盘305。
最后，在步骤414，如图3N所示，在封装板外接焊盘305的位置进行植球，形成焊球316，并将的封装板分切成封装单元，从而完成整个封装工艺。
通过上述工艺方法制作形成的芯片后组装扇出型封装结构具有如下优点：
1、效率高：该工艺方式能够同时对称进行两层的封装，另外结合大尺寸封装板，提高了封装工艺效率并适用规模化生产。
2、工艺简单、成熟：工艺过程中，基于现有成熟的有机基板的工艺流程，具有工艺成熟度高，良率高等特点，另外利用了可拆铜箔特点和优势，避免了临时键合和拆键合工艺流程。
3、成本低：基于通用有机基板材料的工艺流程，其基板材料成本低，能够有效降低封装成本，结合较好的制造效率和大尺寸封装板的工艺，能够显著降低封装成本。
4、翘曲小：采用双面工艺制作的工艺流程，能够有效避免工艺过程中的翘曲等问题，适用大尺寸的封装板的工艺。避免翘曲又进一步提升了后续工艺过程中精度。
尽管上文描述了本发明的各实施例，但是，应该理解，它们只是作为示例来呈现的，而不作为限制。对于相关领域的技术人员显而易见的是，可以对其做出各种组合、变型和改变而不背离本发明的精神和范围。因此，此处所公开的本发明的宽度和范围不应被上述所公开的示例性实施例所限制，而应当仅根据所附权利要求书及其等同替换来定义。

Claims (10)

1.一种芯片后组装扇出型封装结构，包括：
载板；
位于所述载板第一面的第一可拆铜箔，位于所述载板第二面的第二可拆铜箔；
附连在所述第一可拆铜箔上的第一外接焊盘，附连在所述第二可拆铜箔上的第二外接焊盘；
覆盖于所述第一外接焊盘及第一可拆卸铜箔的第一基板介质层和覆盖于所述第二外接焊盘及第二可拆卸铜箔的第二基板介质层；
位于所述第一基板介质层且电连接至所述第一外接焊盘的第一导电通孔，位于所述第二基板介质层且电连接至所述第二外接焊盘的第二导电通孔；
位于所述第一基板介质层上或内且电连接至所述第一导电通孔的第一互连线路，位于所述第二基板介质层上或内且电连接至所述第一导电通孔的第二互连线路；
位于所述第一基板介质层上且电连接至所述第一互连线路的第一芯片焊盘，位于所述第二基板介质层上且电连接至所述第二互连线路的第二芯片焊盘；
覆盖所述第一互连线路的第一阻焊绿油层，覆盖所述第二互连线路的第二阻焊绿油层；
电连接至所述第一芯片焊盘的第一芯片，电连接至所述第二芯片焊盘的第二芯片；以及
覆盖于所述第一芯片上的第一塑封层，覆盖于所述第二芯片上的第二塑封层。
2.如权利要求1所述的芯片后组装扇出型封装结构，其特征在于，所述第一可拆铜箔和或所述第二可拆铜箔通过铜箔压合介质层与所述载板附连。
3.如权利要求1所述的芯片后组装扇出型封装结构，其特征在于，所述第一可拆铜箔和/或所述第二可拆铜箔由超薄铜箔和临时键合铜箔结合而成，其中所述临时键合铜箔与所述载板相邻，所述超薄铜箔与所述外接焊盘相连。
4.如权利要求1所述的芯片后组装扇出型封装结构，其特征在于，所述第一可拆铜箔和/或所述第二可拆铜箔的尺寸小于所述载板的尺寸。
5.如权利要求1所述的芯片后组装扇出型封装结构，其特征在于，所述第一基板介质层、所述第一导电通孔以及所述第一互连线路为M层，M≥2。
6.如权利要求1所述的芯片后组装扇出型封装结构，其特征在于，所述第二基板介质层、所述第二导电通孔以及所述第二互连线路为N层，N≥2。
7.如权利要求1所述的芯片后组装扇出型封装结构，其特征在于，所述第一芯片通过焊球或铜柱倒装焊接在所述第一芯片焊盘上，所述第二芯片通过焊球或铜柱倒装焊接在所述第二芯片焊盘上。
8.一种芯片后组装扇出型封装结构的制造方法，包括：
提供双面覆铜的芯板(Core板)作为载板材料；
去除芯板表面的覆铜层形成载板；
在载板上双面压合第一可拆铜箔和第二可拆铜箔；
在所述第一可拆铜箔的对应位置图形化形成第一外接焊盘，在所述第二可拆铜箔的对应位置图形化形成第二外接焊盘；
在所述第一外接焊盘上压合第一基板介质层，在所述第二外接焊盘上压合第二基板介质层；
在所述第一外接焊盘位置的所述第一基板介质层中形成第一导电通孔，在所述第二外接焊盘位置的所述第二基板介质层中形成第二导电通孔；
在所述第一基板介质层上图形化形成第一互连线路和第一芯片焊盘，在所述第二基板介质层上图形化形成第二互连线路和第二芯片焊盘；
在所述第一互连线路上形成第一阻焊绿油层，在所述第二互连线路上形成第二阻焊绿油层；
在所述第一芯片焊盘上倒装焊接第一芯片；
在所述第二芯片焊盘上倒装焊接第二芯片；以及
对第一芯片进行塑封，对第二芯片进行塑封。
9.如权利要求8所述的方法，其特征在于，所述第一可拆铜箔和所述第二可拆铜箔的尺寸小于所述载板的尺寸。
10.如权利要求8所述的方法，还包括：
进行所述第一可拆铜箔和所述第二可拆铜箔的分离，获得带超薄铜箔的第一扇出封装板和第二扇出封装板；
去除所述第一扇出封装板的超薄铜箔，露出第一外接焊盘；
去除所述第二扇出封装板的超薄铜箔，露出第二外接焊盘；
在所述第一外接焊盘形成焊球或铜柱；
在所述第二外接焊盘形成焊球或铜柱；以及
将第一扇出封装板和或第二扇出封装板分切成封装单元。
CN201810233811.4A 2018-03-21 2018-03-21 一种芯片后组装扇出型封装结构及制作方法 Pending CN108538803A (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201810233811.4A CN108538803A (zh) 2018-03-21 2018-03-21 一种芯片后组装扇出型封装结构及制作方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201810233811.4A CN108538803A (zh) 2018-03-21 2018-03-21 一种芯片后组装扇出型封装结构及制作方法

Publications (1)

Publication Number Publication Date
CN108538803A true CN108538803A (zh) 2018-09-14

Family

ID=63484494

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201810233811.4A Pending CN108538803A (zh) 2018-03-21 2018-03-21 一种芯片后组装扇出型封装结构及制作方法

Country Status (1)

Country Link
CN (1) CN108538803A (zh)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109637981A (zh) * 2018-11-20 2019-04-16 奥特斯科技(重庆)有限公司 制造部件承载件的方法、部件承载件以及半制成产品
CN110783254A (zh) * 2019-11-08 2020-02-11 京东方科技集团股份有限公司 一种芯片转移方法及半导体器件
CN111599702A (zh) * 2019-04-24 2020-08-28 矽磐微电子(重庆)有限公司 扇出型芯片封装结构的制作方法

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104952738A (zh) * 2015-07-15 2015-09-30 华进半导体封装先导技术研发中心有限公司 有机转接板的制作方法及基于转接板的封装结构
CN106531642A (zh) * 2016-12-07 2017-03-22 华进半导体封装先导技术研发中心有限公司 一种芯片封装结构及其制备方法

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104952738A (zh) * 2015-07-15 2015-09-30 华进半导体封装先导技术研发中心有限公司 有机转接板的制作方法及基于转接板的封装结构
CN106531642A (zh) * 2016-12-07 2017-03-22 华进半导体封装先导技术研发中心有限公司 一种芯片封装结构及其制备方法

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109637981A (zh) * 2018-11-20 2019-04-16 奥特斯科技(重庆)有限公司 制造部件承载件的方法、部件承载件以及半制成产品
CN109637981B (zh) * 2018-11-20 2021-10-12 奥特斯科技(重庆)有限公司 制造部件承载件的方法、部件承载件以及半制成产品
CN111599702A (zh) * 2019-04-24 2020-08-28 矽磐微电子(重庆)有限公司 扇出型芯片封装结构的制作方法
CN110783254A (zh) * 2019-11-08 2020-02-11 京东方科技集团股份有限公司 一种芯片转移方法及半导体器件

Similar Documents

Publication Publication Date Title
CN101355850B (zh) 集合基板及其制造方法
JP2005216935A (ja) 半導体装置およびその製造方法
JP2004071898A (ja) 回路装置およびその製造方法
TWI463928B (zh) 晶片封裝基板和結構及其製作方法
CN108538803A (zh) 一种芯片后组装扇出型封装结构及制作方法
JP2002110717A (ja) 回路装置の製造方法
CN109618509B (zh) 一种pcb的制造方法
CN103579171B (zh) 半导体封装件及其制造方法
CN110364496A (zh) 一种芯片封装结构及其封装方法
TWI506758B (zh) 層疊封裝結構及其製作方法
JPH0922963A (ja) 半導体回路素子搭載基板フレームの製造方法
TW202211414A (zh) 一種實現多面互連的連接器及其製造方法
KR100346899B1 (ko) 반도체장치 및 그 제조방법
CN105304580A (zh) 半导体装置及其制造方法
CN217825568U (zh) 一种双层柔性线路板
JP4679000B2 (ja) 板状体
JP2003086735A (ja) 位置情報付配線基板及びその製造方法並びに半導体装置の製造方法
CN104112673B (zh) 芯片封装基板及其制作方法
JP4663172B2 (ja) 半導体装置の製造方法
JP2005158999A (ja) 半導体装置
WO2023116595A1 (zh) 一种双层柔性线路板及其制作方法
JP2002343927A (ja) 半導体モジュール及びその製造方法
KR101502428B1 (ko) 반도체 패키지 및 이의 제조 방법
JP3643764B2 (ja) 回路装置の製造方法
JP2005191157A (ja) 半導体装置およびその製造方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
RJ01 Rejection of invention patent application after publication

Application publication date: 20180914

RJ01 Rejection of invention patent application after publication