KR101502428B1 - 반도체 패키지 및 이의 제조 방법 - Google Patents
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Abstract
본 발명은 반도체 패키지 및 이의 제조 방법에 관한 것으로서, 더욱 상세하게는 웨이퍼 또는 패널 스케일 상태에서 제조되는 POP(package on package) 타입의 반도체 패키지 및 이의 제조 방법에 관한 것이다.
즉, 본 발명은 기판을 배제한 채 웨이퍼 또는 패널 스케일 상태에서 재배선 및 몰딩 등과 같은 일련의 공정을 직접 실시하여, 전체적인 크기 및 두께를 기존 패키지에 비하여 크게 줄일 수 있고, POP 반도체 패키지의 하부 패키지에 상부 패키지와의 전기적 접속을 위하여 형성되는 관통 몰드 비아의 구조를 재배선 패터닝을 이용하여 상부 패키지와의 전기적 접속 위치를 가변시킬 수 있는 구조로 제조하는 동시에 파인 피치가 가능한 구조로 개선시킨 반도체 패키지 및 이의 제조 방법을 제공하고자 한 것이다.
즉, 본 발명은 기판을 배제한 채 웨이퍼 또는 패널 스케일 상태에서 재배선 및 몰딩 등과 같은 일련의 공정을 직접 실시하여, 전체적인 크기 및 두께를 기존 패키지에 비하여 크게 줄일 수 있고, POP 반도체 패키지의 하부 패키지에 상부 패키지와의 전기적 접속을 위하여 형성되는 관통 몰드 비아의 구조를 재배선 패터닝을 이용하여 상부 패키지와의 전기적 접속 위치를 가변시킬 수 있는 구조로 제조하는 동시에 파인 피치가 가능한 구조로 개선시킨 반도체 패키지 및 이의 제조 방법을 제공하고자 한 것이다.
Description
본 발명은 반도체 패키지 및 이의 제조 방법에 관한 것으로서, 더욱 상세하게는 웨이퍼 또는 패널 스케일 상태에서 제조되는 POP(package on package) 타입의 반도체 패키지 및 이의 제조 방법에 관한 것이다.
최근 각종 전자기기의 고성능화 및 소형화 추세에 따라, 전자기기에 탑재되는 반도체 패키지도 고집적화 및 경박단소화된 구조를 요구하고 있으며, 이러한 요구를 충족시키기 위하여 두 개 이상의 반도체 패키지를 적층한 POP(package-on-package) 타입의 반도체 패키지, 여러 개의 칩을 적층 구성한 멀티-칩 패키지(MCP; Multi-chip package) 등이 제조되고 있다.
상기 POP 타입의 반도체 패키지는 하부 패키지 위에 상부 패키지를 적층하되, 솔더볼과 같은 도전성 연결수단을 매개로 전기적 신호 교환 가능하게 적층시킨 구조를 갖는다.
첨부한 도 3을 참조로 종래의 POP 타입 반도체 패키지를 살펴보면 다음과 같다.
도 3에서, 도면부호 100은 하부 패키지를, 200은 상부 패키지를 나타낸다.
상기 하부 패키지(100)는 기판(102, PCB: Printed Circuit Board)과, 기판(102) 위에 범프(103)를 매개로 전기적 신호 교환 가능하게 부착된 반도체 칩(104)과, 반도체 칩(104)을 봉지시키며 기판(102) 위에 몰딩된 몰딩 컴파운드 수지(106)와, 기판(102)의 저부에 형성된 볼랜드에 부착되는 솔더볼(108) 등을 포함하여 구성된다.
특히, 상기 하부 패키지(100)의 몰딩 컴파운드 수지(106)에는 상부 패키지(200)를 도전 가능하게 적층하기 위한 관통 몰드 비아(110)가 형성된다.
상기 관통 몰드 비아(110)는 몰딩 컴파운드 수지(106)의 상면에서 기판(102)의 전도성패턴까지 레이저 가공에 의한 비아홀을 형성하고, 이 비아홀내에 전도성 충진물질을 충진시킨 구조로 제작된다.
따라서, 상기 관통 몰드 비아(110)의 상면에 상부 패키지(200)의 솔더볼과 같은 도전성 연결수단(202)이 융착됨으로써, 하부 패키지(100) 위에 상부 패키지(200)가 전기적 신호 교환 가능하게 적층되는 상태가 된다.
그러나, 상기한 종래의 POP 반도체 패키지는 다수의 패키징 영역이 매트릭스 배열을 이루는 기판을 이용하여 제조됨에 따라, 전체적인 패키지 두께가 클 뿐만 아니라, 한꺼번에 많은 패키지를 제조할 수 없어 생산성이 떨어지는 단점이 있다.
또한, 하부 패키지의 관통 몰드 비아가 한정된 위치에만 상하로 관통 형성되므로, 상부 패키지와의 전기적 접속을 위한 위치 변경이 불가능한 단점이 있다.
본 발명은 상기와 같은 점을 감안하여 안출한 것으로서, 기판을 배제한 채 웨이퍼 또는 패널 스케일 상태에서 재배선 및 몰딩 등과 같은 일련의 공정을 직접 실시하여, 전체적인 크기 및 두께를 기존 패키지에 비하여 크게 줄일 수 있도록 한 POP 타입의 반도체 패키지 및 이의 제조 방법을 제공하는데 그 목적이 있다.
또한, 본 발명의 다른 목적은 POP 반도체 패키지의 하부 패키지에 상부 패키지와의 전기적 접속을 위하여 형성되는 관통 몰드 비아의 구조를 재배선 패터닝을 이용하여 상부 패키지와의 전기적 접속 위치를 가변시킬 수 있는 구조로 제조하는 동시에 파인 피치가 가능한 구조로 개선시킨 점을 제공하는데 있다.
상기한 목적을 달성하기 위한 본 발명의 반도체 패키지는: 다수의 반도체 칩과; 상기 반도체 칩들을 한꺼번에 봉지시키되, 반도체 칩의 저면과 동일 평면을 이루며 몰딩되는 몰딩 컴파운드 수지와; 상기 각 반도체 칩의 저면 및 몰딩 컴파운드 수지의 저면에 걸쳐 회로 배열을 이루면서 반도체 칩의 본딩패드와 도전 가능하게 연결되는 재배선과; 상기 재배선과 도전 가능하게 연결되면서 몰딩 컴파운드 수지에 형성되는 관통 몰드 비아와; 상기 재배선의 저면 일부가 외부로 노출된 볼랜드에 융착되는 솔더볼; 로 구성되고, 각 반도체 칩 단위로 소잉된 것을 특징으로 한다.
상기한 목적을 달성하기 위한 본 발명의 반도체 패키지 제조 방법은: 웨이퍼 또는 패널 스케일의 캐리어에 다수의 반도체 칩을 부착하는 단계와; 캐리어 위의 각 반도체 칩을 한꺼번에 몰딩 컴파운드 수지로 봉지하는 몰딩 단계와; 상기 반도체 칩의 저면 및 몰딩 컴파운드 수지의 저면에 걸쳐 회로 배열을 이루면서 반도체 칩의 본딩패드와 도전 가능하게 연결되는 재배선 형성 단계와; 상기 몰딩 컴파운드 수지에 재배선과 도전 가능하게 연결되는 관통 몰드 비아를 형성하는 단계와; 상기 재배선의 저면 일부가 외부로 노출된 볼랜드에 솔더볼을 융착시킨 다음, POP 패키지의 하부 패키지가 되도록 개개의 반도체 칩 단위로 소잉하는 단계; 를 포함하는 것을 특징으로 한다.
상기한 과제 해결 수단을 통하여, 본 발명은 다음과 같은 효과를 제공한다.
본 발명에 따르면, 기존의 POP 타입 패키지에서 사용하던 기판을 배제한 채 웨이퍼 또는 패널 스케일 상태의 각 칩에 재배선 및 몰딩 등과 같은 일련의 공정을 직접 실시함으로써, 기존 패키지에 비하여 전체적인 크기 및 두께를 크게 줄일 수 있다.
특히, POP 반도체 패키지의 하부 패키지에 상부 패키지와의 전기적 접속을 위하여 형성되는 관통 몰드 비아 이외에 재배선 패터닝을 이용하여 적층용 재배선을 더 형성함으로써, 상부 패키지와의 전기적 접속 위치를 관통 몰드 비아 이외에 적층용 재배선을 활용할 수 있고, 이에 패키지 사양 또는 커스토머의 요구에 맞는 상부 패키지를 하부 패키지에 용이하게 적층시킬 수 있다.
또한, 관통 몰드 비아를 파인피치를 이루는 구조로 형성함으로써, 각 관통 몰드 비아 위에 적층되는 상부 패키지의 보다 많은 수의 도전성 연결수단을 용이하게 융착시킬 수 있다.
도 1a 내지 도 1q는 본 발명에 따른 POP 타입의 반도체 패키지 및 그 제조 과정을 순서대로 나타낸 도면,
도 2는 본 발명에 따른 POP 타입 반도체 패키지의 관통 몰드 비아 형성 방법을 나타낸 도면,
도 3은 종래의 POP 타입 반도체 패키지를 나타낸 단면도.
도 2는 본 발명에 따른 POP 타입 반도체 패키지의 관통 몰드 비아 형성 방법을 나타낸 도면,
도 3은 종래의 POP 타입 반도체 패키지를 나타낸 단면도.
이하, 본 발명의 바람직한 실시예를 첨부도면을 참조로 상세하게 설명하기로 한다.
본 발명에 따른 반도체 패키지는 POP 타입 반도체 패키지의 하부 패키지로 사용될 수 있는 것으로서, 첨부한 도 1k에 도시된 바와 같이 다수의 반도체 칩(12)을 몰딩 컴파운드 수지(13)로 한꺼번에 몰딩하여 봉지시키되, 반도체 칩(12)의 저면과 동일 평면을 이루도록 몰딩한 다음, 각 반도체 칩(12)의 저면 및 몰딩 컴파운드 수지(13)의 저면에 걸쳐 회로 배열을 이루면서 반도체 칩(12)의 본딩패드(15)와 도전 가능하게 연결되는 재배선(17)을 형성하고, 각 재배선(17)과 도전 가능하게 연결되는 관통 몰드 비아(20)를 몰딩 컴파운드 수지(13)에 형성하여, 각 반도체 칩 단위로 소잉한 점에 특징이 있다.
특히, 본 발명에 따른 반도체 패키지는 몰딩 컴파운드 수지(13)의 상면에 걸쳐 관통 몰드 비아(20) 이외에 상부 패키지(200)를 도전 가능하게 적층하기 위한 수단으로서, 첨부한 도 1l 내지 도 1q를 참조로 하기에서 상세하게 설명되는 바와 같이 적층용 재배선이 더 형성된 점에 특징이 있다.
여기서, 본 발명의 반도체 패키지 제조 방법을 순서대로 설명하면 다음과 같다.
먼저, 웨이퍼 또는 패널 스케일의 캐리어(10)를 구비하고, 그 위에 양면 접착력을 갖는 필름 테이프(11)를 부착한 다음, 필름 테이프(11) 위에 다수의 반도체 칩(12)을 등간격으로 부착시킨다(도 1a 참조).
다음으로, 상기 필름 테이프(11) 위에 부착된 각 반도체 칩(12)을 몰딩 컴파운드 수지(13)로 한꺼번에 몰딩하여 봉지시키는 몰딩 공정이 진행된다.
예를 들어, 상기 캐리어(10)를 하부몰드에 안착시킨 다음, 그 위에 캐비티를 갖는 상부몰드를 결합한 후, 상부몰드의 캐비티로 몰딩 컴파운드 수지(13)를 공급하는 몰딩 공정이 진행된다.
이에, 상기 반도체 칩(12)들은 한꺼번에 몰딩 컴파운드 수지(13)로 봉지되는 상태가 되며, 필름 테이프(11)를 떼어내면 반도체 칩(12)의 일면(전기적 신호의 입출력 경로인 본딩패드(15)가 있는 면)은 외부로 노출되는 상태가 된다(도 1b 참조).
한편, 본 발명의 POP 패키지는 다수의 칩이 몰딩 컴파운드 수지로 한꺼번에 봉지된 후, 하기와 같은 일련의 공정을 거쳐서 소잉되기 전까지 개개 단위로 제조되지 않으며, 본 발명의 이해를 돕기 위하여 첨부한 도 1b 내지 도 1q에는 개개 단위의 패키지를 도시하였음을 밝혀둔다.
이어서, 상기 반도체 칩(12)의 저면 및 몰딩 컴파운드 수지(13)의 저면에 걸쳐 재배선 패턴을 형성하기 위한 제1필름(14)을 라미네이션시킨다(도 1c 참조).
다음으로, 상기 제1필름(14)의 표면에 반도체 칩(12)의 본딩패드(15)로부터 원하는 외부방향 위치까지 재배선 형성을 위한 패턴홈(16)을 형성한다(도 1d 참조).
바람직하게는, 상기 제1필름(14)에 형성되는 패턴홈(16)은 레이저 가공법을 이용하여 일정 깊이로 가공할 수 있고, 또는 통상의 포토레지스트를 이용하여 형성할 수도 있다.
이어서, 상기 패턴홈(16)내에 본딩패드(15)와 도전 가능하게 연결되면서 원하는 위치까지 회로 라인을 이루는 재배선(17)이 형성된다.
바람직하게는, 상기 재배선(17)을 형성하는 방법은 첨부한 도 1e에 도시된 바와 같이, 제1필름(14)의 표면에 걸쳐 동박을 입히는 동시에 패턴홈(16)내에 동박이 충진되도록 한 다음, 패턴홈(16)내의 동박을 제외한 제1필름(14) 위의 동박을 연삭하여 제거해줌으로써, 도 1f에서 보듯이 마치 상감기법을 이용한 것과 같이 패턴홈(16)내의 동박이 재배선(17)으로 형성된다.
또는, 상기 제1필름(14) 및 패턴홈(16) 표면에 걸쳐 전기도금을 위한 시드레이어를 깔아서 전기도금을 실시하고, 도금 후에 제1필름(14) 표면에 존재하는 시드레이어를 에칭 등을 통하여 제거함으로써, 패턴홈(16)내에 도금에 의한 재배선(17)이 형성될 수 있다.
다음으로, 상기 제1필름(14) 및 재배선(17) 위에 각 재배선(17) 간을 절연시키기 위한 제2필름(18)을 라미네이션시킨다(도 1g 참조).
이어서, 상기 몰딩 컴파운드 수지(13)에 관통 몰드 비아(20)를 형성하는 단계가 진행된다.
즉, 본 발명의 바람직한 일 실시예에 따른 관통 몰드 비아(20)는 몰딩 컴파운드 수지(13)의 상면에서부터 재배선(17)의 일단부가 노출될 때까지 레이저 가공에 의한 비아홀(21)을 형성하는 단계(도 1h 참조)와, 이 비아홀(21)내에 전도성 충진물질(22)을 충진하여 리플로우 공정을 진행하는 단계(도 1i 참조)와, 몰딩 컴파운드 수지(13)의 상단부 일정 두께를 전도성 충진물질(22)의 상면이 노출될 때까지 그라인딩하여 제거하는 단계(도 1j 참조)를 통하여 형성 완료된다.
여기서, 본 발명의 바람직한 다른 실시예에 따른 관통 몰드 비아를 파인 피치로 형성 방법을 첨부한 도 2를 참조로 설명하면 다음과 같다.
본 발명의 다른 실시예에 따른 관통 몰드 비아(20)는 상기한 일 실시예의 관통 몰드 비아(20)에 비하여 파인 피치(fine pitch)로 형성되는 점에 특징이 있고, 이렇게 관통 몰드 비아를 파인 피치로 형성하게 되면, 각 관통 몰드 비아 위에 적층되는 상부 패키지(200)의 보다 많은 수의 도전성 연결수단(202, 예를 들어 솔더볼)을 용이하게 융착시킬 수 있다.
이를 위해, 먼저 상기 몰딩 컴파운드 수지(13)의 상면에서부터 재배선(17)의 일단부가 노출될 때까지 레이저 가공에 의한 1차 비아홀(23)을 상기한 일 실시예의 비아홀에 비하여 보다 미세한 직경으로 형성한다(도 2의 (a) 및 (b) 도면 참조).
연이어, 상기 미세한 직경을 갖는 1차 비아홀(23)내에 도전성 충진물질(22 예를 들어, 솔더)을 충진한 후, 리플로우 공정을 거쳐 경화시킨다(도 2의 (c) 도면 참조).
이어서, 상기 몰딩 컴파운드 수지(13)의 상면에서 도전성 충진물질(22)의 주변 위치에 레이저 가공에 의한 2차 비아홀(24)을 형성하여 도전성 충진물질(22)에 대한 리플로우 공정을 다시 진행함으로써, 도전성 충진물질(22)이 녹으면서 2차 비아홀(24)내로 흐르면서 채워진 후 경화된다.(도 2의 (d) 및 (e) 도면 참조).
이때, 상기 2차 비아홀(24)은 상부 패키지를 적층할 때, 상부 패키지(200)의 도전성 연결수단(202)의 진입이 용이하도록 위쪽은 넓고 아래쪽은 점차 좁은 직경으로 형성된다.
상기와 같이 관통 몰드 비아(20)를 형성한 후, 상기 재배선(17)의 저면 일부가 외부로 노출되며 볼랜드가 되도록 제2필름(18)의 일부를 에칭 또는 포토 레지스트 공정을 이용하여 제거하여, 외부로 노출된 재배선(17)의 볼랜드에 전자기기의 마더보드와 접속되는 솔더볼(25)을 융착시킨 다음 개개 단위의 패키지로 소잉함으로써, 본 발명에 따른 POP 타입 패키지의 하부 패키지(100)가 완성된다(도 1k 참조).
이렇게 완성된 하부 패키지(100) 위에 상부 패키지(200)을 적층하여 POP 패키지를 완성할 수 있으며, 이때 하부 패키지(100)의 관통 몰드 비아(20)에 상부 패키지(200)의 도전성 연결수단(202)이 융착되어 하부 패키지(100) 위에 상부 패키지(200)가 전기적 신호 교환 가능하게 적층되는 상태가 된다(도 1k 참조).
이와 같이, 본 발명에 따르면 기존에 기판을 이용한 POP 패키지와 비교하여, 기판을 배제한 채 웨이퍼 또는 패널 스케일 상태에서 재배선 및 몰딩 등과 같은 일련의 공정을 칩에 직접 실시하여 POP 패키지를 제조함으로써, 전체적인 크기 및 두께를 기존 패키지에 비하여 크게 줄일 수 있다.
여기서, 상기와 같이 제조된 본 발명에 따른 POP 반도체 패키지의 하부 패키지에 상부 패키지를 전기적 접속 가능하게 적층할 때, 관통 몰드 비아가 하부 패키지에 정해진 위치에 형성됨에 따라, 패키지 사양 또는 커스토머의 요구에 맞는 상부 패키지를 적층할 수 없는 경우가 발생할 수 있다.
즉, 상부 패키지의 도전성 연결수단 위치와 하부 패키지의 관통 몰드 비아 간의 위치가 상하로 정확하게 일치하지 않아 하부 패키지 위에 상부 패키지를 적층할 수 없는 경우가 발생할 수 있다.
이를 해결하기 위하여, 본 발명에 따른 하부 패키지의 몰딩 컴파운드 수지 표면에 관통 몰드 비아로부터 연장되는 적층용 재배선을 형성하되, 상부 패키지의 도전성 연결수단과 전기적 접속 가능한 위치로 적층용 재배선이 더 형성될 수 있다.
여기서, 상기와 같이 POP 패키지의 하부 패키지가 완성된 상태에서 적층용 재배선을 더 형성하는 과정을 설명하면 다음과 같다.
먼저, 상기와 같이 완성된 POP 타입 패키지의 하부 패키지(소잉 전 상태)의 표면, 즉 관통 몰드 비아(20)를 포함하는 몰딩 컴파운드 수지(13)의 상면에 걸쳐 도금을 위한 시드레이어(30)를 증착한다(도 1l 참조).
이어서, 상기 시드레이어(30)는 도 1m에서 보듯이, 전기가 인가되는 도금링(31)과, 각 패키지의 소잉라인을 따라 격자형 배열을 이루는 도금라인(32)과, 이 도금라인(32)과 연결되면서 몰딩 컴파운드 수지(13)의 관통 몰드 비아(20)의 상면과 연결되는 연결라인(33)과, 연결라인(33)의 일정 위치에서 원하는 위치로 연장되는 적층용 볼랜드(34)를 포함하는 적층용 재배선으로 분할 구성된다.
바람직한 실시예로서, 상기 시드레이어(30)를 레이저 마스크로 덮은 다음, 덮혀지지 않은 부분의 시드레이어에 레이저 빔을 쏘아 제거함으로써, 레이저 마스크로 덮혀진 부분이 위와 같이 전기가 인가되는 도금링(31)과, 각 패키지의 소잉라인을 따라 격자형 배열을 이루는 도금라인(32)과, 이 도금라인(32)과 연결되면서 몰딩 컴파운드 수지(13)의 관통 몰드 비아(20)의 상면과 연결되는 연결라인(33)과, 연결라인(33)의 일정 위치에서 원하는 위치로 연장되는 적층용 볼랜드(34)로 분할되어, 몰딩 컴파운드 수지(13) 위에 형성되는 상태가 된다.
또는, 상기 시드레이어(30)에 대한 통상의 포토 레지스트 공정을 진행함으로써, 시드레이어(30)가 도금링(31) 및 도금라인(32), 연결라인(33), 적층용 볼랜드(34) 등으로 분할 형성될 수 있다.
따라서, 상기 도금링(31) 및 도금라인(32)을 통해 전류를 인가하면, 도 1n에서 보듯이 금속 이온이 연결라인(33) 및 적층용 볼랜드(34)에 석출되어 일정 두께로 도금되고, 이후 소잉공정에서 연결라인(33) 및 적층용 볼랜드(34)는 도금라인(32)으로부터 독립적으로 분할되는 상태가 된다
이어서, 상기 몰딩 컴파운드 수지(13) 위에 다수의 연결라인(33) 및 적층용 볼랜드(34)가 소정의 회로 배열을 이루며 형성된 상태이므로, 각 연결라인(33) 및 적층용 볼랜드(34)에 대한 절연이 필요하고, 이에 연결라인(33) 및 적층용 볼랜드(34)가 형성된 몰딩 컴파운드 수지(13)의 표면에 걸쳐 절연 재질인 솔더 레지스트(36)가 도포된다(도 1o 참조).
다음으로, 상기 적층용 볼랜드(34)를 외부로 노출시키기 위하여, 솔더 레지스트(36)의 표면 영역 중 적층용 볼랜드(34)가 위치한 곳을 레이저 가공 등을 이용하여 제거해줌으로써, 적층용 볼랜드(34)가 외부로 노출되는 상태가 된다(도 1p 참조).
따라서, 상부 패키지의 도전성 연결수단과 전기적 접속 가능한 위치가 관통 몰드 비아(20)에서 커스토머 등이 원하는 팬 인(fan-in, 패키지의 안쪽 방향) 위치로 연장시킨 적층용 볼랜드(34)로 변경될 수 있다.
이에 따라, 상부 패키지의 도전성 연결수단 위치와 하부 패키지의 관통 몰드 비아 간의 위치가 상하로 정확하게 일치하지 않아 하부 패키지 위에 상부 패키지를 적층할 수 없는 경우, 상기와 같이 적층용 재배선을 이용하여 상부 패키지를 적층시킬 수 있다.
즉, 도 1q에서 보듯이 상부 패키지(200)의 도전성 연결수단(202)을 상기와 같이 형성된 하부 패키지의 적층용 재배선의 적층용 볼랜드(34)에 융착시킴으로써, 상부 패키지를 용이하게 적층시킬 수 있다.
이상과 같은 본 발명에 따르면, 기존에 기판을 이용한 POP 패키지와 비교하여, 기판을 배제한 채 웨이퍼 또는 패널 스케일 상태에서 재배선 및 몰딩 등과 같은 일련의 공정을 칩에 직접 실시하여 전체적인 크기 및 두께를 기존 패키지에 비하여 크게 줄일 수 있고, 또한 하부 패키지에 상부 패키지를 전기적 접속 가능하게 적층할 때, 관통 몰드 비아 뿐만 아니라 적층용 재배선을 이용하여 패키지 사양 또는 커스토머의 요구에 맞는 상부 패키지를 전기적 접속 가능하게 적층시킬 수 있다.
10 : 캐리어 11 : 필름 테이프
12 : 반도체 칩 13 : 몰딩 컴파운드 수지
14 : 제1필름 15 : 본딩패드
16 : 패턴홈 17 : 재배선
18 : 제2필름 20 : 관통 몰드 비아
21 : 비아홀 22 : 전도성 충진물질
23 : 1차 비아홀 24 : 2차 비아홀
25 : 솔더볼 30 : 시드레이어
31 : 도금링 32 : 도금라인
33 : 연결라인 34 : 적층용 볼랜드
36 : 솔더 레지스트 100 : 하부 패키지
200 : 상부 패키지 202 : 도전성 연결수단
12 : 반도체 칩 13 : 몰딩 컴파운드 수지
14 : 제1필름 15 : 본딩패드
16 : 패턴홈 17 : 재배선
18 : 제2필름 20 : 관통 몰드 비아
21 : 비아홀 22 : 전도성 충진물질
23 : 1차 비아홀 24 : 2차 비아홀
25 : 솔더볼 30 : 시드레이어
31 : 도금링 32 : 도금라인
33 : 연결라인 34 : 적층용 볼랜드
36 : 솔더 레지스트 100 : 하부 패키지
200 : 상부 패키지 202 : 도전성 연결수단
Claims (16)
- 반도체 칩(12)과;
상기 반도체 칩(12)을 한꺼번에 봉지시키되, 반도체 칩(12)의 저면과 동일 평면을 이루며 몰딩되는 몰딩 컴파운드 수지(13)와;
상기 반도체 칩(12)의 저면 및 몰딩 컴파운드 수지(13)의 저면에 걸쳐 회로 배열을 이루면서 반도체 칩(12)의 본딩패드(15)와 도전 가능하게 연결되는 재배선(17)과;
상기 재배선(17)과 도전 가능하게 연결되면서 몰딩 컴파운드 수지(13)에 형성되는 관통 몰드 비아(20)와;
상기 재배선(17)의 저면 일부가 외부로 노출된 볼랜드에 융착되는 솔더볼(25);
로 구성되고,
상기 관통 몰드 비아(20)는: 몰딩 컴파운드 수지(13)의 상면에서부터 재배선(17)의 일단부가 노출될 때까지 파인 피치를 이루며 관통 형성된 직선형의 1차 비아홀(23)과; 1차 비아홀(23)내에 충진되어 경화되는 도전성 충진물질(22)과; 경화된 도전성 충진물질(22)의 주변 몰딩 컴파운드 수지를 제거하여 경사지게 형성되는 2차 비아홀(24); 로 구성하되, 상기 경화된 도전성 충진물질(22)을 리플로우 공정에 의하여 다시 녹여서 2차 비아홀(24)내에 채워지며 경화되도록 한 것을 특징으로 하는 반도체 패키지.
- 청구항 1에 있어서,
상기 관통 몰드 비아(20)의 상면에는 상부 패키지(200)의 도전성 연결수단(202)이 융착되는 것을 특징으로 하는 반도체 패키지.
- 삭제
- 청구항 1에 있어서,
상기 몰딩 컴파운드 수지(13)의 상면에 걸쳐 상부 패키지(200)를 도전 가능하게 적층하기 위한 적층용 재배선이 더 형성된 것을 특징으로 하는 반도체 패키지.
- 청구항 4에 있어서,
상기 적층용 재배선은:
몰딩 컴파운드 수지(13)의 상면에 형성되는 연결라인(33)과, 연결라인(33)의 일정 위치에서 원하는 위치로 연장되는 적층용 볼랜드(34)로 구성된 것을 특징으로 하는 반도체 패키지.
- 청구항 5에 있어서,
상기 연결라인(33) 및 적층용 볼랜드(34)가 형성된 몰딩 컴파운드 수지(13)의 표면에 걸쳐 절연 재질인 솔더 레지스트(36)가 도포되고, 솔더 레지스트(36)의 도포 영역 중 적층용 볼랜드(34)가 위치한 곳만 제거되어 상부 패키지 적층을 위한 적층용 볼랜드(34)가 외부로 노출되는 것을 특징으로 하는 반도체 패키지.
- 웨이퍼 또는 패널 스케일의 캐리어(10)에 다수의 반도체 칩(12)을 부착하는 단계와;
캐리어(10) 위의 각 반도체 칩(12)을 한꺼번에 몰딩 컴파운드 수지(13)로 봉지하는 몰딩 단계와;
상기 반도체 칩(12)의 저면 및 몰딩 컴파운드 수지(13)의 저면에 걸쳐 회로 배열을 이루면서 반도체 칩(12)의 본딩패드(15)와 도전 가능하게 연결되는 재배선(17) 형성 단계와;
상기 몰딩 컴파운드 수지(13)에 재배선(17)과 도전 가능하게 연결되는 관통 몰드 비아(20)를 형성하는 단계와;
상기 재배선(17)의 저면 일부가 외부로 노출된 볼랜드에 솔더볼(25)을 융착시킨 다음, POP 패키지의 하부 패키지(100)가 되도록 개개의 반도체 칩 단위로 소잉하는 단계와;
상기 하부 패키지(100)의 소잉 전에 몰딩 컴파운드 수지(13)의 상면에 걸쳐 상부 패키지를 적층하기 위한 적층용 재배선을 형성하는 단계;
를 포함하고,
상기 관통 몰드 비아(20)를 형성하는 단계는: 몰딩 컴파운드 수지(13)의 상면에서부터 재배선(17)의 일단부가 노출될 때까지 레이저 가공에 의한 비아홀(21)을 형성하는 단계와; 비아홀(21)내에 전도성 충진물질(22)을 충진하는 단계와; 몰딩 컴파운드 수지(13)의 상단부 일정 두께를 전도성 충진물질(22)의 상면이 노출될 때까지 그라인딩하여 제거하는 단계; 로 이루어지는 것을 특징으로 하는 반도체 패키지 제조 방법.
- 청구항 7에 있어서,
상기 하부 패키지(100)의 관통 몰드 비아(20)의 상면에 상부 패키지(200)의 도전성 연결수단(202)을 융착시켜, 하부 패키지(100) 위에 상부 패키지(200)를 적층하는 단계를 더 포함하는 것을 특징으로 하는 반도체 패키지 제조 방법.
- 청구항 7에 있어서,
상기 재배선(17) 형성 단계는:
상기 반도체 칩(12)의 저면 및 몰딩 컴파운드 수지(13)의 저면에 걸쳐 제1필름(14)을 라미네이션시키는 단계와;
제1필름(14)의 표면에 반도체 칩(12)의 본딩패드(15)로부터 원하는 외부방향 위치까지 재배선 형성을 위한 패턴홈(16)을 형성하는 단계와;
상기 패턴홈(16)내에 재배선(17)이 되는 금속물질을 충진하는 단계;
로 이루어지는 것을 특징으로 하는 반도체 패키지 제조 방법.
- 청구항 9에 있어서,
상기 패턴홈(16)내에 재배선(17)이 되는 금속물질을 충진하는 단계는:
제1필름(14)의 표면 및 패턴홈(16)내에 동박을 입힌 다음, 패턴홈(16)내의 동박을 제외한 제1필름(14) 위의 동박을 연삭하여 제거하는 방법으로 진행되는 것을 특징으로 하는 반도체 패키지 제조 방법.
- 청구항 9에 있어서,
상기 패턴홈(16)내에 재배선(17)이 되는 금속물질을 충진하는 단계는:
제1필름(14) 및 패턴홈(16) 표면에 걸쳐 전기도금을 위한 시드레이어를 깔아서 전기도금을 실시하고, 도금 후에 패턴홈(16)내의 도금층을 제외한 제1필름(14) 표면에 존재하는 시드레이어를 제거하는 방법으로 진행되는 것을 특징으로 하는 반도체 패키지 제조 방법.
- 청구항 9에 있어서,
상기 재배선(17) 형성 단계 후, 제1필름(14) 및 재배선(17) 위에 각 재배선(17) 간을 절연시키기 위한 제2필름(18)을 라미네이션시키는 단계를 더 포함하는 것을 특징으로 하는 반도체 패키지 제조 방법.
- 삭제
- 청구항 7에 있어서,
상기 관통 몰드 비아(20)를 형성하는 단계는:
몰딩 컴파운드 수지(13)의 상면에서부터 재배선(17)의 일단부가 노출될 때까지 파인 피치를 이루는 1차 비아홀(23)을 레이저 가공으로 형성하는 단계와;
1차 비아홀(23)내에 도전성 충진물질을 충진한 후, 경화시키는 단계와;
경화된 도전성 충진물질(22)의 주변 몰딩 컴파운드 수지를 제거하여 2차 비아홀(24)을 형성하는 단계와;
도전성 충진물질(22)이 리플로우 공정에 의하여 녹으면서 2차 비아홀(24)내에 채워져 경화되는 단계;
로 이루어지는 것을 특징으로 하는 반도체 패키지 제조 방법.
- 삭제
- 청구항 7에 있어서,
상기 적층용 재배선을 형성하는 단계는:
하부 패키지(100)의 몰딩 컴파운드 수지(13)의 상면에 걸쳐 시드레이어(30)를 증착하는 단계와;
상기 시드레이어(30)를 레이저 마스크로 덮은 다음, 덮혀지지 않은 부분의 시드레이어에 레이저 빔을 쏘아 제거함으로써, 레이저 마스크로 덮혀진 부분이 전기가 인가되는 도금링(31)과, 각 패키지의 소잉라인을 따라 격자형 배열을 이루는 도금라인(32)과, 이 도금라인(32)과 연결되면서 몰딩 컴파운드 수지(13)의 관통 몰드 비아(20)의 상면과 연결되는 연결라인(33)과, 연결라인(33)의 일정 위치에서 원하는 위치로 연장되는 적층용 볼랜드(34)로 각각 분할 형성되는 단계와;
연결라인(33) 및 적층용 볼랜드(34)에 전기 도금이 이루어지는 단계와;
연결라인(33) 및 적층용 볼랜드(34)가 형성된 몰딩 컴파운드 수지(13)의 표면에 걸쳐 절연 재질인 솔더 레지스트(36)가 도포되는 단계와;
솔더 레지스트(36)의 표면 영역 중 적층용 볼랜드(34)가 위치한 곳을 제거하여 적층용 볼랜드(34)를 외부로 노출시키는 단계;
를 포함하는 것을 특징으로 하는 반도체 패키지 제조 방법.
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