JP2002110717A - 回路装置の製造方法 - Google Patents
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Abstract
持基板として回路素子が実装された回路装置がある。し
かし、この回路装置では多層配線を実現する量産性の高
い製造方法が確立されていない問題があった。 【解決手段】 導電箔30上に複数層の導電パターン4
3を形成して多層配線構造を作り、更に回路素子46を
実装し、絶縁性樹脂50でモールドし、導電箔30を除
去する多層構造の導電パターン43を有する極めて省資
源で大量生産に適した回路装置の製造方法を実現でき
る。
Description
法に関し、特に支持基板を不要にした多層配線の回路装
置の製造方法に関するものである。
は、携帯電話、携帯用のコンピューター等に採用される
ため、小型化、薄型化、軽量化が求められている。
して述べると、一般的な半導体装置として、従来通常の
トランスファーモールドで封止されたパッケージ型半導
体装置がある。この半導体装置は、図10のように、プ
リント基板PSに実装される。
体チップ2の周囲を樹脂層3で被覆し、この樹脂層3の
側部から外部接続用のリード端子4が導出されたもので
ある。
リード端子4が樹脂層3から外に出ており、全体のサイ
ズが大きく、小型化、薄型化および軽量化を満足するも
のではなかった。
よび軽量化を実現すべく、色々な構造を開発し、最近で
はCSP(チップサイズパッケージ)と呼ばれる、チッ
プのサイズと同等のウェハスケールCSP、またはチッ
プサイズよりも若干大きいサイズのCSPが開発されて
いる。
基板5を採用した、チップサイズよりも若干大きいCS
P6を示すものである。ここではガラスエポキシ基板5
にトランジスタチップTが実装されたものとして説明し
ていく。
1の電極7、第2の電極8およびダイパッド9が形成さ
れ、裏面には第1の裏面電極10と第2の裏面電極11
が形成されている。そしてスルーホールTHを介して、
前記第1の電極7と第1の裏面電極10が、第2の電極
8と第2の裏面電極11が電気的に接続されている。ま
たダイパッド9には前記ベアのトランジスタチップTが
固着され、トランジスタのエミッタ電極と第1の電極7
が金属細線12を介して接続され、トランジスタのベー
ス電極と第2の電極8が金属細線12を介して接続され
ている。更にトランジスタチップTを覆うようにガラス
エポキシ基板5に樹脂層13が設けられている。
採用するが、ウェハスケールCSPと違い、チップTか
ら外部接続用の裏面電極10、11までの延在構造が簡
単であり、安価に製造できるメリットを有する。
リント基板PSに実装される。プリント基板PSには、
電気回路を構成する電極、配線が設けられ、前記CSP
6、パッケージ型半導体装置1、チップ抵抗CRまたは
チップコンデンサCC等が電気的に接続されて固着され
る。
は、色々なセットの中に取り付けられる。
よび図13を参照しながら説明する。
シ基板5を用意し、この両面に絶縁性接着剤を介してC
u箔20、21を圧着する。(以上図12Aを参照)続
いて、第1の電極7,第2の電極8、ダイパッド9、第
1の裏面電極10および第2の裏面電極11対応するC
u箔20、21に耐エッチング性のレジスト22を被覆
し、Cu箔20、21をパターニングする。尚、パター
ニングは、表と裏で別々にしても良い。(以上図12B
を参照)続いて、ドリルやレーザを利用してスルーホー
ルTHのための孔を前記ガラスエポキシ基板に形成し、
この孔にメッキを施し、スルーホールTHを形成する。
このスルーホールTHにより第1の電極7と第1の裏面
電極10、第2の電極8と第2の裏面電極10が電気的
に接続される。(以上図12Cを参照)更に、図面では
省略をしたが、ボンデイングポストと成る第1の電極
7,第2の電極8にNiメッキを施すと共に、ダイボン
ディングポストとなるダイパッド9にAuメッキを施
し、トランジスタチップTをダイボンディングする。
電極と第1の電極7、トランジスタチップTのベース電
極と第2の電極8を金属細線12を介して接続し、樹脂
層13で被覆している。(以上図12Dを参照)以上の
製造方法により、支持基板5を採用したCSP型の電気
素子が完成する。この製造方法は、支持基板としてフレ
キシブルシートを採用しても同様である。
を図13のフローに示す。支持基板であるセラミック基
板を用意した後、スルーホールを形成し、その後、導電
ペーストを使い、表と裏の電極を印刷し、焼結してい
る。その後、前製造方法の樹脂層を被覆するまでは図1
2の製造方法と同じであるが、セラミック基板は、非常
にもろく、フレキシブルシートやガラスエポキシ基板と
異なり、直ぐに欠けてしまうため金型を用いたモールド
ができない問題がある。そのため、封止樹脂をポッティ
ングし、硬化した後、封止樹脂を平らにする研磨を施
し、最後にダイシング装置を使って個別分離している。
ンジスタチップT、接続手段7〜12および樹脂層13
は、外部との電気的接続、トランジスタの保護をする上
で、必要な構成要素であるが、これだけの構成要素で小
型化、薄型化、軽量化を実現する回路素子を提供するの
は難しかった。
5は、前述したように本来不要なものである。しかし製
造方法上、電極を貼り合わせるため、支持基板として採
用しており、このガラスエポキシ基板5を無くすことが
できなかった。
用することによって、コストが上昇し、更にはガラスエ
ポキシ基板5が厚いために、回路素子として厚くなり、
小型化、薄型化、軽量化に限界があった。
板では多層配線を実現するには必ずこれらの基板内に作
り込むため、多層配線層を接続するスルーホール形成工
程が不可欠であり、製造工程も長くなり量産に向かない
問題もあった。
の課題に鑑みて成され、導電箔を用意し、層間絶縁膜を
介して複数層の導電パターンを形成する工程と、所望の
前記導電パターンに回路素子を組み込む工程と、前記回
路素子を被覆し全体を絶縁性樹脂でモールドする工程
と、前記導電箔を除去する工程と、前記絶縁性樹脂を各
々の前記回路素子を含み回路装置毎にダイシングにより
分離する工程とを具備することを特徴とする。
り、絶縁性樹脂がモールドされるまでは導電箔が支持機
能を有し、モールド後は絶縁性樹脂が支持機能を有する
ことで支持基板を不要にする多層配線を実現し、従来の
課題を解決することができる。
について図1を参照しながら説明する。
介して複数層の導電パターンを形成する工程と、所望の
前記導電パターンに回路素子を組み込む工程と、前記回
路素子を被覆し全体を絶縁性樹脂でモールドする工程
と、前記導電箔を除去する工程と、前記絶縁性樹脂を各
々の前記回路素子を含み回路装置毎にダイシングにより
分離する工程とから構成されている。
していないが、Cu箔、Agメッキの2つのフローでそ
の上に形成される多層配線層を支持する導電箔が準備さ
れる。多層配線層形成のフローで導電箔上に複数層の導
電パターンを形成する。ダイボンドおよびワイヤーボン
ディングの2つのフローで導電パターンへの回路素子の
固着と回路素子の電極と導電パターンの接続が行われ
る。トランスファーモールドのフローでは絶縁性樹脂に
よるモールドが行われる。Cu箔除去のフローでは導電
箔のエッチングが行われる。裏面処理のフローでは裏面
に露出した導電パターンの電極処理が行われる。ダイシ
ングのフローでは絶縁性樹脂をダイシングして個別の回
路素子への分離が行われる。
照して説明する。
すように、導電箔30を用意し、裏面電極となる部分に
選択的に導電被膜31をメッキにより付着することにあ
る。
シート状の導電箔30を用意する。この導電箔30は、
ロウ材の付着性、メッキ性が考慮されてその材料が選択
され、材料としては、Cuを主材料とした導電箔、Al
を主材料とした導電箔またはFe−Ni等の合金から成
る導電箔等が採用される。
慮すると10μm〜300μm程度が好ましく、ここで
は70μm(2オンス)の銅箔を採用した。しかし30
0μm以上でも10μm以下でも基本的には良い。
例えば45mmでロール状に巻かれて用意され、これが
後述する各工程に搬送されても良いし、所定の大きさに
カットされた短冊状の導電箔30が用意され、後述する
各工程に搬送されても良い。
面に選択的に導電被膜31を形成する。すなわち、裏面
電極となる部分を残してホトレジスト層PRで導電箔3
0を被覆し、電界メッキにより露出した導電箔30表面
に金、または銀の導電被膜31を形成する。その膜厚は
1〜10μm程度が好ましい。この導電被膜31は完成
した個別の回路装置の裏面電極として用いられるので、
半田等のロウ材との接着性の良い金、または銀が適して
いる。
く、導電箔30上に層間絶縁膜42を介して複数層の導
電パターン43を形成することにある。
層間絶縁膜42と導電パターン43を積層することで多
層配線構造を実現する。層間絶縁膜42としては非感光
性の熱硬化性樹脂を用いる場合と、感光性のレジスト層
を用いる場合とがある。熱硬化性樹脂としてはエポキシ
樹脂やポリイミド樹脂が知られており、液状かドライフ
ィルム状で供給される。レジスト層としては感光性のエ
ポキシ樹脂、エポキシアクリレート樹脂、ポリイミド樹
脂が知られており、同様に液状かドライフィルム状で供
給される。
箔30を化学研磨して表面のクリーニングと表面粗化を
行う。次に、導電箔30上に熱硬化性樹脂で導電被膜3
1全面を覆い、加熱硬化させて平坦な表面を有する層間
絶縁膜42を形成する。更に、層間絶縁膜42には炭酸
ガスレーザーを用いて導電被膜31上に直径が100μ
m程度のビアホール44を形成する。その後、エキシマ
レーザーを照射してエッチング滓を除去する。続いて、
銅メッキ層45を層間絶縁膜42全面とビアホール44
に形成する。この銅メッキ層45はビアホール44の段
差で断線しないように、まず無電界銅メッキして全面に
約0.5μmと薄く形成し、続いて電界メッキにより約
20μmの厚みに形成される。この銅メッキ層45はホ
トレジストを用いてパターンニングされて、第1層目の
導電パターン43を形成する。
0上には何層もの導電パターン43を層間絶縁膜42を
介して積層できる。しかもこの複数層の導電パターン4
3は導電箔30で支持されているので、ガラスエポキシ
基板等の支持基板を用いないで多層配線構造を形成でき
る特徴を有する。
絶縁膜42を形成したときは、周知のホトレジストプロ
セスで感光された部分の層間絶縁膜42をアルコール系
の溶剤で除去して、ビアホール44を形成する。他の工
程は熱硬化性樹脂で層間絶縁膜42を形成したときと同
じである。
所望の導電パターン43に回路素子46を組み込むこと
にある。
イオード、ICチップ等の半導体素子、チップコンデン
サ、チップ抵抗等の受動素子である。また厚みが厚くは
なるが、CSP、BGA等のフェイスダウンの半導体素
子も実装できる。
Aが導電パターン43Aにダイボンディングされ、エミ
ッタ電極と導電パターン43B、ベース電極と導電パタ
ーン43Bが、熱圧着によるボールボンディングあるい
は超音波によるウェッヂボンディング等で固着された金
属細線47を介して接続される。また、チップコンデン
サ等の受動素子46Bは半田等のロウ材または導電ペー
ストで導電パターン43に固着される。
回路素子46を被覆し全体を絶縁性樹脂50でモールド
することにある。特に、導電箔30に設けた複数個の回
路装置を1つの金型で共通モールドしている。
6A、46Bおよび導電パターン43を完全に被覆し、
絶縁性樹脂50により導電パターン43が支持されてい
る。
ド、インジェクションモールド、ポッティングまたはデ
ィッピングにより実現できる。樹脂材料としては、エポ
キシ樹脂等の熱硬化性樹脂がトランスファーモールドま
たはポッティングで実現でき、ポリイミド樹脂、ポリフ
ェニレンサルファイド等の熱可塑性樹脂はインジェクシ
ョンモールドで実現できる。
樹脂50の厚さは、回路素子46の金属細線47の最頂
部から約100μm程度が被覆されるように調整されて
いる。この厚みは、強度を考慮して厚くすることも、薄
くすることも可能である。
るまでは、導電箔30が支持基板となることである。従
来では、図12の様に、本来必要としない支持基板5を
採用して導電路7〜11を形成しているが、本発明で
は、支持基板となる導電箔30は、電極材料として必要
な材料である。そのため、構成材料を極力省いて作業で
きるメリットを有し、コストの低下も実現できる。従っ
て、シート状の導電箔30として一体で取り扱え、絶縁
性樹脂50をモールドする際、金型への搬送、金型への
実装の作業が非常に楽になる特徴を有する。
導電箔30を除去することにある。
たは物理的に全部除き、多層配線の導電パターン43を
導電箔30から分離するものである。この工程は、研
磨、研削、エッチング、レーザの金属蒸発等により施さ
れる。
削装置により全面を50μm程度削り、残る部分は化学
的にウエットエッチングにより除去して、裏面電極を形
成する導電被膜31を露出させている。また、導電箔3
0を全部を全面ウェトエッチングして裏面電極を形成す
る導電被膜31を露出させても良い。
電パターン43の裏面が露出する構造となる。従って、
本発明の回路装置では図11に示した従来の裏面電極1
0、11のように段差が設けられないため、マウント時
に半田等の表面張力でそのまま水平に移動してセルフア
ラインできる特徴を有する。
に示す最終構造を得る。すなわち、必要によって露出し
た導電被膜31に半田等の導電材を被着して裏面電極5
1を形成し、回路装置60として完成する。なお裏面電
極51を必要としない導電パターン41はエポキシ樹脂
系のレジスト材等の保護被膜で覆うと良い。
絶縁性樹脂50を各々の回路素子46を含み回路装置毎
にダイシングにより分離することにある。
の回路装置60が形成され、黒く塗りつぶしたパターン
が第1層目の導電パターン43(実際には見えないが)
を示している。白い部分は層間絶縁膜42を示してい
る。この導電パターン43の下には、複数層の導電パタ
ーン43と層間絶縁膜42があり、最上層の導電パター
ン43の上に回路素子46が実装され、絶縁性樹脂50
で被覆されている。すなわち、図8に示す回路装置60
を裏返した状態になっている。
された多数個の回路装置60をダイシングシート62に
貼り付けて、ダイシング装置の載置台に真空で吸着さ
せ、ダイシングブレード55で各回路装置60間のダイ
シングライン56に沿って絶縁性樹脂50をダイシング
し、個別の回路装置60に分離する。
に絶縁性樹脂50を切断しダイシングシート62の表面
に達する切削深さでダイシングを行い、完全に個別の回
路装置60毎に分離する。ダイシング時は予め前述した
第1の工程で設けた各ブロックの周辺の枠状のパターン
57の内側に設けた位置合わせマーク61を認識して、
これを基準としてダイシングを行う。周知ではあるが、
ダイシングは縦方向にすべてのダイシングライン56を
ダイシングをした後、載置台を90度回転させて横方向
のダイシングライン56に従ってダイシングを行う。
は層間絶縁膜42と絶縁性樹脂50しか存在しないの
で、ダイシングブレード55は導電パターン43を切断
せず摩耗は少なく、金属バリも発生せず極めて正確な外
形にダイシングできる特徴がある。
ングシート62の働きで個別の回路装置60にバラバラ
にならず、その後のテーピング工程でも効率よく作業で
きる。すなわち、ダイシングシート62に一体に支持さ
れた回路装置60は良品のみを識別してキャリアテープ
の収納孔に吸着コレットでダイシングシート62から離
脱させて収納できる。このために微小な回路装置60で
あっても、テーピングまで一度もバラバラに分離されな
い特徴がある。
導電箔自体を支持基板として機能させ、回路素子の実
装、絶縁性樹脂の被着時までは導電箔で全体を支持し、
また導電箔を除去する時は、絶縁性樹脂を支持基板にし
て機能させている。従って、回路素子、導電箔、導電パ
ターン、絶縁性樹脂の必要最小限で製造できる。従来例
で説明した如く、本来回路装置を構成する上で支持基板
が要らなくなり、コスト的にも安価にできる。
電パターンを形成でき、しかもこれらの導電パターンは
製造工程中には導電箔か絶縁性樹脂で支持されるので、
従来のような支持絶縁基板を不要にできる。この結果、
小型の回路装置であっても多層配線構造をその内部にビ
ルトインでき、その支持基板も不要にできるので極めて
薄型で小型の回路装置を大量に製造できる特徴がある。
更に、ダイシング工程では位置合わせマークを用いてダ
イシングラインの認識が早く確実に行われる利点をし、
ダイシングは層間絶縁膜および絶縁性樹脂層のみの切断
でよく、導電パターンを切断しないことによりダイシン
グブレードの寿命も長くでき、導電箔を切断する場合に
発生する金属バリの発生もない。
ホールの形成工程、導体の印刷工程(セラミック基板の
場合)等を省略できるので、従来より製造工程を大幅に
短縮でき、全工程を内作できる利点を有する。またフレ
ーム金型も一切不要であり、極めて短納期となる製造方
法である。
る。
る。
る。
る。
る。
る。
る。
る。
る。
る。
る。
Claims (14)
- 【請求項1】 導電箔を用意し、層間絶縁膜を介して複
数層の導電パターンを形成する工程と、 所望の前記導電パターンに回路素子を組み込む工程と、 前記回路素子を被覆し全体を絶縁性樹脂でモールドする
工程と、 前記導電箔を除去する工程とを具備することを特徴とす
る回路装置の製造方法。 - 【請求項2】 導電箔を用意し、層間絶縁膜を介して複
数層の導電パターンを形成する工程と、 所望の前記導電パターンに回路素子を組み込む工程と、 前記回路素子を被覆し全体を絶縁性樹脂でモールドする
工程と、 前記導電箔を除去する工程と、 前記絶縁性樹脂を各々の前記回路素子を含み回路装置毎
にダイシングにより分離する工程とを具備することを特
徴とする回路装置の製造方法。 - 【請求項3】 前記導電箔は銅、アルミニウム、鉄−ニ
ッケルのいずれかで構成されることを特徴とする請求項
1または請求項2に記載された回路装置の製造方法。 - 【請求項4】 前記導電箔に選択的に導電被膜を形成し
た後に前記複数層の導電パターンを形成し、前記導電箔
を除去する際に前記導電被膜を残すことを特徴とする請
求項1または請求項2に記載された回路装置の製造方
法。 - 【請求項5】 前記導電被膜は金あるいは銀メッキ層で
形成されることを特徴とする請求項4に記載された回路
装置の製造方法。 - 【請求項6】 前記導電被膜を裏面電極として用いるこ
とを特徴とする請求項4に記載された回路装置の製造方
法。 - 【請求項7】 前記層間絶縁膜として熱硬化性樹脂を用
いることを特徴とする請求項1または請求項2に記載さ
れた回路装置の製造方法。 - 【請求項8】 前記層間絶縁膜にビアホールをレーザー
で形成することを特徴とする請求項7に記載された回路
装置の製造方法。 - 【請求項9】 前記層間絶縁膜として感光性レジスト層
を用いることを特徴とする請求項1または請求項2に記
載された回路装置の製造方法。 - 【請求項10】 前記層間絶縁膜にビアホールを感光に
より形成することを特徴とする請求項9に記載された回
路装置の製造方法。 - 【請求項11】 前記複数層の導電パターンは銅メッキ
層で形成されるを特徴とする請求項1または請求項2に
記載された回路装置の製造方法。 - 【請求項12】 前記銅メッキ層は無電界メッキおよび
電界メッキにより形成されることを特徴とする請求項1
1に記載された回路装置の製造方法。 - 【請求項13】 前記回路素子は半導体ベアチップ、チ
ップ回路部品のいずれかあるいは両方を固着されること
を特徴とする請求項1または請求項2に記載された回路
装置の製造方法。 - 【請求項14】 前記絶縁性樹脂はトランスファーモー
ルドまたはポッティングでモールドされることを特徴と
する請求項1または請求項2に記載された回路装置の製
造方法。
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Cited By (24)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2004021431A1 (de) * | 2002-08-14 | 2004-03-11 | Siemens Aktiengesellschaft | Herstellung einer umverdrahtungslage auf einem trägermaterial |
JP2005216989A (ja) * | 2004-01-28 | 2005-08-11 | Hitachi Maxell Ltd | マルチチップモジュールの製造方法 |
US7187060B2 (en) | 2003-03-13 | 2007-03-06 | Sanyo Electric Co., Ltd. | Semiconductor device with shield |
JP2007115774A (ja) * | 2005-10-18 | 2007-05-10 | Nec Electronics Corp | 半導体装置の製造方法 |
JP2007180529A (ja) * | 2005-12-02 | 2007-07-12 | Nec Electronics Corp | 半導体装置およびその製造方法 |
US7301228B2 (en) | 2002-12-03 | 2007-11-27 | Sanyo Electric Co., Ltd. | Semiconductor device, method for manufacturing same and thin plate interconnect line member |
US7329957B2 (en) | 2004-03-24 | 2008-02-12 | Sanyo Electric Co., Ltd. | Circuit device and manufacturing method thereof |
JP2008112929A (ja) * | 2006-10-31 | 2008-05-15 | Sanyo Electric Co Ltd | 回路装置およびその製造方法 |
JP2008251702A (ja) * | 2007-03-29 | 2008-10-16 | Shinko Electric Ind Co Ltd | 配線基板の製造方法及び半導体装置の製造方法及び配線基板 |
US7491895B2 (en) | 2004-05-28 | 2009-02-17 | Sanyo Electric Co., Ltd. | Wiring substrate and method of fabricating the same |
US7507658B2 (en) | 2004-03-29 | 2009-03-24 | Sanyo Electric Co., Ltd. | Semiconductor apparatus and method of fabricating the apparatus |
US7622805B2 (en) | 2003-09-09 | 2009-11-24 | Sanyo Electric Co., Ltd. | Semiconductor module including circuit component and dielectric film, manufacturing method thereof, and application thereof |
US7683268B2 (en) | 2004-06-08 | 2010-03-23 | Sanyo Electric Co., Ltd. | Semiconductor module with high process accuracy, manufacturing method thereof, and semiconductor device therewith |
JP2010087499A (ja) * | 2008-09-30 | 2010-04-15 | Ibiden Co Ltd | コンデンサ装置の製造方法 |
JP2011014944A (ja) * | 2004-12-01 | 2011-01-20 | Shinko Electric Ind Co Ltd | 電子部品実装構造体の製造方法 |
JP2011082287A (ja) * | 2009-10-06 | 2011-04-21 | Shinko Electric Ind Co Ltd | 半導体装置及びその製造方法 |
US8072769B2 (en) | 2007-05-02 | 2011-12-06 | Murata Manufacturing Co., Ltd. | Component-embedded module and manufacturing method thereof |
JP2012060159A (ja) * | 2011-12-05 | 2012-03-22 | Shinko Electric Ind Co Ltd | 配線基板、半導体装置、及び配線基板の製造方法 |
US8158052B2 (en) | 2001-10-24 | 2012-04-17 | Ball Corporation | Polypropylene container and process for making the same |
US8395269B2 (en) | 2005-12-02 | 2013-03-12 | Renesas Electronics Corporation | Method of stacking semiconductor chips including forming an interconnect member and a through electrode |
JP2014207346A (ja) * | 2013-04-15 | 2014-10-30 | 株式会社村田製作所 | 多層配線基板およびこれを備えるモジュール |
CN105518824A (zh) * | 2013-09-06 | 2016-04-20 | 张于纯 | 液态玻璃的应用 |
WO2017099795A1 (en) * | 2015-12-11 | 2017-06-15 | Intel Corporation | Multi-layer flexible/stretchable electronic package for advanced wearable electronics |
US10477688B2 (en) | 2015-12-24 | 2019-11-12 | Intel Corporation | Stretchable electronic assembly |
-
2000
- 2000-10-02 JP JP2000301674A patent/JP2002110717A/ja active Pending
Cited By (28)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US8158052B2 (en) | 2001-10-24 | 2012-04-17 | Ball Corporation | Polypropylene container and process for making the same |
WO2004021431A1 (de) * | 2002-08-14 | 2004-03-11 | Siemens Aktiengesellschaft | Herstellung einer umverdrahtungslage auf einem trägermaterial |
US7301228B2 (en) | 2002-12-03 | 2007-11-27 | Sanyo Electric Co., Ltd. | Semiconductor device, method for manufacturing same and thin plate interconnect line member |
US7187060B2 (en) | 2003-03-13 | 2007-03-06 | Sanyo Electric Co., Ltd. | Semiconductor device with shield |
US7622805B2 (en) | 2003-09-09 | 2009-11-24 | Sanyo Electric Co., Ltd. | Semiconductor module including circuit component and dielectric film, manufacturing method thereof, and application thereof |
US8304289B2 (en) | 2003-09-09 | 2012-11-06 | Sanyo Electric Co., Ltd. | Semiconductor module including circuit component and dielectric film, manufacturing method thereof, and application thereof |
JP2005216989A (ja) * | 2004-01-28 | 2005-08-11 | Hitachi Maxell Ltd | マルチチップモジュールの製造方法 |
JP4527991B2 (ja) * | 2004-01-28 | 2010-08-18 | 株式会社日立製作所 | マルチチップモジュールの製造方法 |
US7329957B2 (en) | 2004-03-24 | 2008-02-12 | Sanyo Electric Co., Ltd. | Circuit device and manufacturing method thereof |
US7507658B2 (en) | 2004-03-29 | 2009-03-24 | Sanyo Electric Co., Ltd. | Semiconductor apparatus and method of fabricating the apparatus |
US7491895B2 (en) | 2004-05-28 | 2009-02-17 | Sanyo Electric Co., Ltd. | Wiring substrate and method of fabricating the same |
US7683268B2 (en) | 2004-06-08 | 2010-03-23 | Sanyo Electric Co., Ltd. | Semiconductor module with high process accuracy, manufacturing method thereof, and semiconductor device therewith |
JP2011014944A (ja) * | 2004-12-01 | 2011-01-20 | Shinko Electric Ind Co Ltd | 電子部品実装構造体の製造方法 |
JP2007115774A (ja) * | 2005-10-18 | 2007-05-10 | Nec Electronics Corp | 半導体装置の製造方法 |
US8395269B2 (en) | 2005-12-02 | 2013-03-12 | Renesas Electronics Corporation | Method of stacking semiconductor chips including forming an interconnect member and a through electrode |
JP2007180529A (ja) * | 2005-12-02 | 2007-07-12 | Nec Electronics Corp | 半導体装置およびその製造方法 |
JP2008112929A (ja) * | 2006-10-31 | 2008-05-15 | Sanyo Electric Co Ltd | 回路装置およびその製造方法 |
JP2008251702A (ja) * | 2007-03-29 | 2008-10-16 | Shinko Electric Ind Co Ltd | 配線基板の製造方法及び半導体装置の製造方法及び配線基板 |
US8072769B2 (en) | 2007-05-02 | 2011-12-06 | Murata Manufacturing Co., Ltd. | Component-embedded module and manufacturing method thereof |
JP2010087499A (ja) * | 2008-09-30 | 2010-04-15 | Ibiden Co Ltd | コンデンサ装置の製造方法 |
JP2011082287A (ja) * | 2009-10-06 | 2011-04-21 | Shinko Electric Ind Co Ltd | 半導体装置及びその製造方法 |
JP2012060159A (ja) * | 2011-12-05 | 2012-03-22 | Shinko Electric Ind Co Ltd | 配線基板、半導体装置、及び配線基板の製造方法 |
JP2014207346A (ja) * | 2013-04-15 | 2014-10-30 | 株式会社村田製作所 | 多層配線基板およびこれを備えるモジュール |
US9538644B2 (en) | 2013-04-15 | 2017-01-03 | Murata Manufacturing Co., Ltd. | Multilayer wiring substrate and module including same |
CN105518824A (zh) * | 2013-09-06 | 2016-04-20 | 张于纯 | 液态玻璃的应用 |
WO2017099795A1 (en) * | 2015-12-11 | 2017-06-15 | Intel Corporation | Multi-layer flexible/stretchable electronic package for advanced wearable electronics |
US10798817B2 (en) | 2015-12-11 | 2020-10-06 | Intel Corporation | Method for making a flexible wearable circuit |
US10477688B2 (en) | 2015-12-24 | 2019-11-12 | Intel Corporation | Stretchable electronic assembly |
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