JP2005216989A - マルチチップモジュールの製造方法 - Google Patents

Abstract

【課題】
高密度配線を有するモールド樹脂で成型された薄型化マルチチップモジュールの製造方法を提供するものである。
【解決手段】
本発明は、シリコンウェハ等の仮支持基板上に、モジュール配線基板として、絶縁層および配線層を積層したモジュール配線層を形成する配線層形成工程と、該配線層形成工程で形成されたモジュール配線層上に複数の半導体素子を搭載する半導体素子搭載工程と、その後、前記保護絶縁層と前記半導体素子との間にアンダーフィルを充填し、その後前記モジュール配線層上に搭載された複数の半導体素子をモールド樹脂封止するモールド工程と、該モールド樹脂封止されたものから前記仮支持基板を除去してマルチチップモジュールを得る仮支持基板除去工程とを有することをマルチチップモジュールの製造方法である。
【選択図】 図２

Description

本発明は、薄型化されたモジュール配線基板およびマルチチップモジュールの製造方法並びにマルチチップモジュールをプリント基板等の外部基板に実装した電子装置に関するものである。

薄型モジュール形成の従来技術としては、特開２００１−２１７３７２号公報（特許文献１）及び特開２０００−２１９１９号公報（特許文献２）が知られている。

特許文献１には、導電箔に分離溝を形成した後、回路素子を実装し、この導電箔を支持基板として絶縁性樹脂を被着し、反転した後、今度は絶縁性樹脂を支持基板として導電箔を研磨して導電路として分離することによって、導電路、回路素子が絶縁性樹脂に支持された回路装置を実現することが記載されている。

また、特許文献２には、半導体素子と、該半導体素子を封止する樹脂パッケージと、上記半導体素子の信号端子をワイヤーボンディングによって上記樹脂パッケージの外部に導出する信号経路と、上記半導体素子の裏面と接触するグランド用金属膜と、該グランド用金属膜に接続され、上記樹脂パッケージの外部に導出されるグランド経路とを備えた半導体装置が記載されている。

特開２００１−２１７３７２号公報

特開２０００−２１９１９号公報

従来は、回路が形成されたプリント基板やセラミクス基板の表面に薄膜配線形成技術を用いて微細配線を形成し、該形成された微細配線上に半導体素子等の電子部品を搭載してきた。しかしながら、この方法では、プリント基板やセラミクス基板を支持基板として用いているため、ある程度の厚さになってしまっていた。

近年、電子機器は小型化するのみでなく、薄型化という要求が大きくなってきている。この要求を満たすように、搭載される半導体素子も薄肉化されてきている。このように、搭載される半導体素子が薄肉化されるにも係らず、それを支持するプリント基板やセラミクス基板からなる支持基板が厚いことにより、結局半導体素子を支持基板に実装された際厚くなり、機器の薄型化を妨げていた。該薄型化のためには、特許文献１及び２に記載されたような製造プロセスを採用することが考えられるが、これらの技術は支持基板としての配線の多層化が困難であった。

本発明の目的は、上記課題を解決すべく、半導体素子を実装するモジュール配線基板としての薄膜配線層の多層化を低コストで薄肉化を実現し、その結果薄型化を実現したマルチチップモジュールの製造方法及び電子装置の製造方法を提供することにある。

上記目的を達成するために、本発明は、仮支持基板上に、モジュール配線基板として、絶縁層および配線層を積層したモジュール配線層を形成する配線層形成工程と、該配線層形成工程で形成されたモジュール配線層上に複数の半導体素子を搭載する半導体素子搭載工程と、該半導体素子搭載工程で前記半導体素子を搭載した後、前記仮支持基板を除去してマルチチップモジュールを得る仮支持基板除去工程とを有することを特徴とするマルチチップモジュールの製造方法である。

また、本発明は、前記半導体素子搭載工程において、前記半導体素子を搭載した後前記モジュール配線層の表面と前記半導体素子との間にアンダーフィルを充填し、その後前記半導体素子をモールド樹脂封止するモールド工程を有することを特徴とする。

また、本発明は、前記仮支持基板としてシリコンウェハを用いることを特徴とする。

また、本発明は、前記仮支持基板除去工程において、前記仮支持基板の除去を、エッチングまたは機械研磨を用いることを特徴とする。

また、本発明は、前記半導体素子として、ウェハレベルＣＳＰによりパッケージされ、バックグラインドされた半導体チップにすることにより薄型化を実現することを特徴とする。

また、本発明は、仮支持基板上に、モジュール配線基板として、入出力端子としての複数の下部電極、絶縁層および配線層を積層し、表面に複数の上部電極を露出した状態で保護絶縁層を被覆したモジュール配線層を形成する配線層形成工程と、該配線層形成工程で形成されたモジュール配線層上に複数の半導体素子を前記上部電極との間ではんだ接続して搭載する半導体素子搭載工程と、該半導体素子搭載工程で複数の半導体素子を搭載した後、前記保護絶縁層と前記半導体素子との間にアンダーフィルを充填し、その後前記モジュール配線層上に搭載された複数の半導体素子をモールド樹脂封止するモールド工程と、該モールド工程でモールド樹脂封止されたものから前記仮支持基板を除去してマルチチップモジュールを得る仮支持基板除去工程とを有することをマルチチップモジュールの製造方法である。

また、本発明は、前記配線層形成工程において、前記下部電極および前記上部電極には、はんだ拡散防止膜が形成され、前記配線層における配線は絶縁膜との間に密着膜を挟んで銅めっき膜で形成することを特徴とする。

本発明によれば、半導体素子を実装するモジュール配線基板としての薄膜配線層の多層化を低コストで、薄肉化を実現し、その結果として薄型化マルチチップモジュールを製造することが可能となる。

また、本発明によれば、半導体素子を薄肉化することにより、マルチチップモジュールとして一層薄型化することが可能となる。この場合でも、半導体素子を破損させることなく製造することが可能となる。

本発明に係るマルチチップモジュール及び電子装置の実施の形態について図面を用いて説明する。

まず、本発明に係る薄型化されたマルチチップモジュールにおいて、プリント基板等の外部基板に搭載する面に入出力端子を設けた第１の実施例について図１Ａ、図１Ｂおよび図２を用いて説明する。なお、全ての図において、同一符号は同一部位を示しているため、重複する説明を省いている場合があり、また説明を容易にするため各部の寸法比を実際とは変えてある。

まず、図１Ａ（ａ）に示す工程が実行される。該工程は、仮支持基板１として、搭載されるシリコンチップ（半導体チップ）１１と同一の熱膨張係数を有する０．５〜１ｍｍ程度の厚さのシリコンウェハを用い、その上に、電気めっきを実施するための給電膜２ａを全面に形成する工程である。シリコンウェハの代わりに耐熱性を有するガラスで形成することも可能である。ここで、給電膜２ａの形成は、蒸着や、無電解銅めっき、ＣＶＤなども用いることが可能であるが、ポリイミドとの接着強度が強いためスパッタを用いることとした。スパッタの前処理として、導体の導通を確保するためにスパッタエッチングを行った。本実施例におけるスパッタ膜としては、クロム（５０〜１００ｎｍ程度）／銅（０.３〜１.０μｍ程度）の多層薄膜を形成した。ここでのクロムの機能は、銅とシリコンウェハ１との接着を確保することにあり、その膜厚はそれらの接着を維持する最低限でかまわない。所要膜厚は、スパッタエッチングおよびスパッタの条件、クロムの膜質などによっても変動する。即ち、クロムは、シリコンウェハ１に密着させるための密着膜である。なお、本実施例で使用したクロム膜に代えてチタン膜やチタン／白金膜、タングステンなどでも代替できる。一方、銅の膜厚は、後の工程で電気ニッケルめっき膜３ａを形成したときに、膜厚分布が生じない最小限度の膜厚が好ましく、めっき前処理として行なう酸洗などでの膜減り量も考慮に入れたうえで膜厚分布を誘発しない膜厚を決定する。銅の膜厚を必要以上に厚くした場合、例えば１.０マイクロメートルを越える銅厚の場合には、スパッタ時間が長くなって生産効率が低下するという問題に加えて、後の工程で実施する給電膜２ａのエッチング除去の際に長時間エッチングが避けられず、その結果として下部電極となる電気ニッケルめっき３ａのサイドエッチングが大きくなる。

次に、図１Ａ（ｂ）に示す工程が実行される。該工程は、給電膜２ａ上に、フォトリソグラフィー技術を用い、電気ニッケルめっきを形成する部分のみが開口した配線の逆パターンをレジスト４ａを用いて形成し、該レジスト４ａの開口した部分にはんだ拡散防止膜としてのニッケルめっき３ａを施して下部電極を形成する工程である。本工程で形成したニッケルめっき膜３ａは、外部回路との接続に用いる下部電極となる。ここでの膜厚は、この開口部分に搭載する、はんだの拡散を防止することが出来る最低限度の膜厚が必要である。本実施例では、ニッケルめっき膜３ａは、電気ニッケルめっきによって、ワット浴を用いたが、めっき液の種類は問わない。電気ニッケルめっきは、界面活性剤による洗浄、水洗、希硫酸による洗浄、水洗を行った後、給電膜２を陰極に接続し、ニッケル板を陽極に接続することにより行い、電気ニッケルめっき膜を形成した。なお、ここで形成するニッケルは電気めっきを用いて形成する方法を示したが、無電解めっきを用いることも可能である。また、電気ニッケルめっきの代わりに、ニッケルを主とする合金であってもよい。

次に、図１Ａ（ｃ）に示す工程が実行される。該工程は、レジストパターン４ａおよび電気めっきの給電膜２ａをエッチング処理により除去する工程である。電気銅めっき膜および電気ニッケルめっき膜２ａを形成したのちに、レジストパターン４ａを除去し、エッチング処理をすることで予め成膜した給電膜２ａを除去する。銅のエッチングには、塩化第二鉄、アルカリ系エッチング液等の種類があるが、本実施例では硫酸／過酸化水素水を主成分とするエッチング液を用いた。１０秒以上のエッチング時間がないと制御が困難となって実用的観点では不利であるが、あまりに長い時間エッチングを行なうと、サイドエッチングが大きくなり、タクトが長くなるという問題も生じるため、エッチング液およびエッチング条件は、適宜実験により求めるのがよい。引き続いて実施する給電膜２のクロム部分のエッチングには、クロムのエッチング液には、フェリシアン系、塩酸系等の種類があるが、本実施例では、過マンガン酸カリウムとメタケイ酸を主成分とするエッチング液を用いた。

次に、図１Ａ（ｄ）に示す工程が実行される。該工程は、感光性ポリイミドを用いて１０〜２０μｍ程度の厚さの絶縁層５ａを形成し、下部電極３ａに接続される端子となる部分６ａを開口させる工程である。開口方法については、感光性ポリイミドを用いたが、全面にポリイミドを塗布し、レーザ加工やドライエッチングなどの手法を用いても問題はない。また、絶縁層の材料として、ポリイミドを用いたが、エポキシなどの樹脂を用いても問題ではなく、また、場合によっては、無機系の絶縁層を用いても良い。

次に、図１Ａ（ｅ）に示す工程が実行される。該工程は、電気めっきを実施するための給電膜２ｂを全面に形成し、該給電膜２ｂ上に、フォトリソグラフィー技術を用い、電気ニッケルめっき３、電気銅めっき６を形成する部分のみが開口した配線の逆パターンをレジスト４ｂを用いて形成し、その後開口した部分に電気銅めっき６を施して端子６ａに接続される２〜７μｍ程度の厚さの配線（薄膜配線）６を形成し、該配線６の上にはんだ拡散防止膜としての電気ニッケルめっき３ｂを施す工程である。

給電膜２ｂの形成では、蒸着や、無電解銅めっき、ＣＶＤなども用いることが可能であるが、ポリイミドとの接着強度が強いためスパッタを用いることとした。スパッタの前処理として、導体の導通を確保するためにスパッタエッチングを行った。本実施例におけるスパッタ膜としては、クロム（５０〜１００ｎｍ程度）／銅（０．３〜１．０μｍ程度）の多層膜を形成した。ここでのクロムの機能は、その下に位置する絶縁層５との接着を確保することにあり、その膜厚はそれらの接着を維持する最低限でかまわない。所要膜厚は、スパッタエッチングおよびスパッタの条件、クロムの膜質などによっても変動する。即ち、クロムは、絶縁層５に密着させるための密着膜である。なお、本実施例で使用したクロム膜に代えてチタン膜やチタン／白金膜、タングステンなどでも代替できる。一方、銅の膜厚は、後の工程で電気銅めっき６及び電気ニッケルめっき３ｂを形成したときに、膜厚分布が生じない最小限度の膜厚が好ましく、めっき前処理として行なう酸洗などでの膜減り量も考慮に入れたうえで膜厚分布を誘発しない膜厚を決定する。銅の膜厚を必要以上に厚くした場合、例えば１.０μｍを越える銅厚の場合には、スパッタ時間が長くなって生産効率が低下するという問題に加えて、後の工程で実施する給電膜２のエッチング除去の際に長時間エッチングが避けられず、その結果として電気ニッケルめっき３ｂ、電気銅めっき６のサイドエッチングが大きくなる。

次に、レジストパターン４ｂを形成する。次に、界面活性剤による洗浄、水洗、希硫酸による洗浄、水洗を行った後、給電膜２ｂを陰極に接続し、リンを含有する銅板を陽極に接続し、硫酸・硫酸銅めっき液を用いて電気銅めっき６を施した。はんだ拡散防止膜である電気ニッケルめっき膜３ｂは、給電膜２ｂを陰極に接続し、ニッケル板を陽極に接続することにより形成される。電気ニッケルめっき膜を形成する前に、界面活性剤による洗浄、水洗、希硫酸による洗浄、水洗を行なうと良好な膜質の電気ニッケルめっき膜が得られる場合がある。なお、銅、ニッケルとも電気めっきを用いて導体を形成する方法を示したが、無電解めっきを用いることも可能である。また、配線（薄膜配線）は銅以外に、金または銀を包含するものであってもよく、はんだ拡散防止膜である電気ニッケルめっき３ｂは、ニッケル合金であってもよい。

次に、図１Ａ（ｆ）に示す工程が実行される。該工程は、レジスト４ｂからなる配線の逆パターンおよび電気めっきの給電膜２ｂをエッチング処理により除去する工程である。電気銅めっき膜６および電気ニッケルめっき膜３ｂを形成したのちに、レジストパターン４ｂを除去し、エッチング処理をすることで予め成膜した給電膜２ｂを除去する。銅のエッチングには、塩化第二鉄、アルカリ系エッチング液等の種類があるが、本実施例では硫酸／過酸化水素水を主成分とするエッチング液を用いた。１０秒以上のエッチング時間がないと制御が困難となって実用的観点では不利であるが、あまりに長い時間エッチングを行なうと、サイドエッチングが大きくなり、タクトが長くなるという問題も生じるため、エッチング液およびエッチング条件は、適宜実験により求めるのがよい。引き続いて実施する給電膜２ｂのクロム部分のエッチングには、クロムのエッチング液には、フェリシアン系、塩酸系等の種類があるが、本実施例では、過マンガン酸カリウムとメタケイ酸を主成分とするエッチング液を用いた。

次に、図１Ａ（ｇ）に示す工程が実行される。該工程は、感光性ポリイミドを用いて１０〜２０μｍ程度の厚さの保護絶縁層７ａを形成し、上部電極（バンプパッド）となる部分６ｂを開口させる。開口方法については、感光性ポリイミドを用いたが、全面にポリイミドを塗布し、レーザ加工やドライエッチングなどの手法を用いても問題はない。また、絶縁層の材料として、ポリイミドを用いたが、エポキシなどの樹脂を用いても問題ではなく、また、場合によっては、無機系の絶縁層を用いても良い。

なお、本実施例では、銅／ニッケルからなる配線（薄膜配線）を一層としたが、図１Ａ（ｄ）から図１Ａ（ｇ）を繰り返すことで、多層配線層とすることも可能である。また、配線材料として、銅／ニッケル以外に銅単体、ニッケル単体を用いることも可能である。配線の形成方法についても、スパッタによりクロム／銅／クロムを成膜した後、フォトリソグラフィーとエッチング技術を用いて配線を形成することも可能である。また、ここでの電気ニッケルめっきははんだ拡散を防止するために設けているが、スパッタによりクロム／銅／ニッケルまたはニッケル合金の成膜、エッチング技術による配線／はんだ拡散防止層を形成することも可能である。

次に、図１Ｂ（ｈ）に示す工程が実行される。該工程は、図１Ａに示す工程で形成した配線（薄膜配線）６、３ｂの上に、半導体チップ（半導体素子）１１を例えばはんだボール８によって搭載する工程である。搭載される半導体素子１１は、パッケージされた物からウェハレベルＣＳＰ（Chip Size Package）に代表されるように、ベアチップで搭載されることが多い。しかも、半導体素子を薄くすると言った必要性からシリコンウェハ厚さも薄くなり、その厚さは実用上５０μｍ程度、研究レベルでは、１０μｍといったものまで出来ている。即ち、搭載される半導体素子（半導体チップ）１１は、ウェハレベルＣＳＰによりパッケージされ、バックグラインド（裏面機械研磨）によりシリコンウェハ厚さを５０μｍ程度以下に薄くされたものである。

半導体素子１１の搭載方法であるが、はんだボール８を半導体素子側に形成することが一般的であり、半導体素子１１にはんだボール８を形成し、図１Ｂ（ｈ）に示すバンプパッド（上部電極）６ｂ上にフラックスと共に搭載し、加熱することでバンプパッド６ｂにはんだボール８を接続する。なお、はんだボール８は、図１Ａに示す工程で形成した仮支持基板付配線側に形成することも可能である。このように、バンプパッド上に所定量のフラックスとはんだボールを搭載することで、はんだボール８はフラックスの粘着力によりバンプパッド上に仮固定される。はんだボール８が搭載された図１Ａに示す工程で形成した仮支持基板付配線または半導体素子１１をリフロー炉に投入することではんだボールは一旦溶融し、その後再び固体化することで、はんだボール８が搭載され、その上に半導体素子１１を搭載されるものである。

はんだをはんだボールで供給する以外にも、印刷機を用いてはんだペーストをバンプパッド上に印刷塗布し、これをリフローすることではんだバンプ形成する方法もある。何れの方法においても、はんだ材料は様々なものを選択することが可能となり、現時点において市場に供給されている、はんだ材料の多くが使用できる。この他、はんだ材料は限定されるものの、めっき技術を用いることで、はんだバンプを形成する方法もある。また、金や銅を核としたボールを使用したバンプや導電材料を配合した樹脂を使用して形成したバンプを使用しても良い。

本実施例では、はんだ拡散による拡散層の厚さによって、電気ニッケルめっき膜３ｂの必要膜厚を決定した。その条件として、はんだの種類やリフロー条件によって異なってくる。はんだボール搭載時のリフロー条件は、ベルト式のリフロー炉を用い、最大温度２４５℃程度、２３０℃程度以上で３０秒程度保持される時間でリフローを行った。はんだボールは、ＳｎとＣｕを主成分とし、第三の成分として、Ｂｉ、Ａｇを添加したものを用いた。この場合、リフロー回数をリペア工程（半導体素子取り外し、取り付け工程）も考慮して、８回とすると、はんだ拡散防止膜（ニッケルめっき膜）３ｂの厚さは２μｍ程度が最低値であった。

そして、図１Ａに示す工程で形成した配線と図１Ｂ（ｈ）で搭載した半導体素子１１の間に、アンダーフィル９を注入する。注入後、加熱硬化を行なう。ここでは、エポキシ樹脂から成るアンダーフィルを用い、注入後に２００℃程度で６０分程度加熱硬化させた。なお、部品が小さい場合には、必ずしもアンダーフィルを必要としない。

次に、図１Ｂ（ｉ）に示す工程が実行される。該工程は、アンダーフィル９を充てんした後、モールド樹脂１０でモールド（樹脂封止）して硬化させる工程である。該モールドは、トランスファモールド法を用いた。モールド樹脂は、エポキシ樹脂から成るモールド樹脂を用い、注入後に２００℃／３分程度で成型させ、その後、１７０℃程度で８時間程度２次硬化させた。

このように、薄肉化されたベアチップ１１が搭載されたとしても、モジュール薄膜配線層１５は上記ベアチップ１１とほぼ同じ熱膨張係数を有するシリコンウェハ等の仮支持基板１で支持されているので、上記の如く熱が加えられても、上記薄肉化されたベアチップが破損されるのを防止することが可能となる。また、薄肉化されたベアチップ１１はモールド樹脂１０で樹脂封止されるので、薄型化されたマルチチップモジュール構造体２０をプリント基板等の外部基板３０に実装する際も、上記薄肉化されたベアチップが破損されるのを防止することが可能となる。

以上により本発明に係る薄型化されたマルチチップモジュール２０が完成されたことになる。そして、この段階では、マルチチップモジュール２０を仮りに支持していた仮支持基板１の役割が終わり、しかもモジュールとして薄型化するために仮支持基板１を取り除くまたは分離する必要がある。そこで、図１Ｂ（ｊ）に示す工程が実行される。該工程は、シリコンウェハである仮支持基板１をバックグラインド（裏面機械研磨）の技術を用いて除去する工程である。この外、仮支持基板１であるシリコンウェハを熱酸化し、表面がＳｉＯ_２で覆われたシリコンウェハを用いることで、ウェットエッチングの手法を用いることも可能となる。エッチング液は、強アルカリを加熱することで行なうことが出来る。

以上により、図２に示すように、モジュール配線基板として、裏面に下部電極３ａが露出した２０〜１００μｍ程度の薄肉化されたモジュール配線層（モジュール薄膜配線層）１５が形成され、薄型化されたマルチチップモジュール２０を得ることが可能となった。図２に示すものは、裏面に露出した下部電極３ａにはんだボール１６を仮固定した状態を示す。また、図２に示すマルチチップモジュール２０は、モジュール配線層１５上に多数の半導体素子１１が搭載され、モールド樹脂１０で樹脂封止されたものを示す。なお、此の図では、モールド樹脂１０の内部を透過するように記してある。

次に、上記の如く、完成された薄型化マルチチップモジュール２０をプリント基板など外部基板３０に実装して電子装置を得る場合について図１Ｂ（ｋ）を用いて説明する。まず、プリント基板など外部基板３０との接続用のはんだボール１６をバンプパッド（下部電極）３ａ上に搭載する方法について説明する。バンプパッド３ａ上にフラックスと共に搭載し、加熱することではんだボール１６を接続する。なお、はんだボール１６は、バンプパッド側に形成することも、外部基板３０上に形成することも可能である。この場合、外部基板３０上に所定量のフラックスとはんだボール１６を搭載する。この際、はんだボール１６はフラックスの粘着力によりバンプパッド（図示せず）上に仮固定される。はんだボール１６が搭載された外部基板３０をリフロー炉に投入することではんだボールは一旦溶融し、その後再び固体化することではんだボール２０が搭載されるものである。はんだをはんだボールで供給する以外にも、印刷機を用いてはんだペーストを印刷塗布し、これをリフローすることではんだバンプ形成する方法もある。何れの方法においてもはんだ材料は様々なものを選択することが可能となり、現時点において市場に供給されている、はんだ材料の多くが使用できる。この他、はんだ材料は限定されるものの、めっき技術を用いることで、はんだバンプを形成する方法もある。また、金や銅を核としたボールを使用したバンプや導電材料を配合した樹脂を使用して形成したバンプを使用しても良い。

先に、図１Ａ（ａ）で記述したが、本実施例では、はんだ拡散による拡散層の厚さによって、ニッケルめっき３ａの必要膜厚を決定する必要があり、その条件として、はんだの種類やリフロー条件によって異なってくる。はんだボール搭載時のリフロー条件は、ベルト式のリフロー炉を用い、最大温度２４５℃程度、２３０℃程度以上で３０秒程度保持される時間でリフローを行った。はんだボールは、ＳｎとＣｕを主成分とし、第三成分として、Ｂｉ、Ａｇを添加したものを用いた。この場合、リフロー回数をリペア工程（マルチチップモジュール取り外し、取り付け工程）も考慮して、８回とすると、はんだ拡散防止膜（ニッケルめっき膜）３ａの厚さは２μｍ程度が最低値であった。

本発明に係る薄型化されたマルチチップモジュールにおいて、半導体素子搭載面側に入出力端子を設けた第２の実施例について図３および図４を用いて説明する。

本第２の実施例において、上記第１の実施例と相違する点は、シリコンウェハ等の仮支持基板１上に下部電極３ａを形成すること無く、薄膜絶縁層５ｂを形成し、その上に２層の配線（薄膜配線）２１、２３を形成し、配線２３の外側部に入出力端子であるコネクタ２６を設けたことにある。

図３（ａ）に示す工程は、シリコンウェハ等の仮支持基板１上に、例えばポリイミド膜からなる薄膜絶縁層５ｂを形成し、その上に第１層の配線２１を形成する工程である。

図３（ｂ）に示す工程は、感光性ポリイミドを用いて１０〜２０μｍ程度の厚さの絶縁層２２を形成し、第２層の配線と接続する部分を開口させ、その上に第２層の配線２３を形成する工程である。

図３（ａ）および図３（ｂ）に示す工程は、図１Ａ（ｃ）〜図１Ａ（ｇ）に示す方法とほぼ同様な方法で実行される。絶縁層２２に開口させる方法については、感光性ポリイミドを用いたが、全面にポリイミドを塗布し、レーザ加工やドライエッチングなどの手法を用いても問題はない。また、絶縁層の材料として、ポリイミドを用いたが、エポキシなどの樹脂を用いても問題ではなく、また、場合によっては、無機系の絶縁層を用いても良い。また、第１層及び第２層の配線材料としては、銅／ニッケル以外に銅単体、ニッケル単体を用いることも可能である。第１層及び第２層の配線の形成方法についても、スパッタによりクロム／銅／クロムの成膜、レジスト形成とエッチング技術を用いた配線を形成することも可能である。また、ここでの電気ニッケルめっきはポリイミドとの接着を確保するために入れているが、スパッタによりクロム／銅／クロムの成膜、エッチング技術による配線／はんだ拡散防止層を形成することも可能である。

なお、ここでは、配線層を２層示したが、これらの工程を繰り返すことにより、３層以上の配線層（薄膜配線層）を形成することも可能である。

次に、図３（ｃ）に示す工程が実行される。この工程は、図１Ａ（ｇ）に示したのと同様な工程で、感光性ポリイミドを用いて保護絶縁層７ｂを形成し、半導体素子１１との接続端子６ｂとなる部分を開口させる。このとき、同時に、外部端子と接続するためのコネクター２６を接続する部分２４を開口させる。そして、図１Ｂ（ｈ）に示した工程と同様の方法で半導体素子１１をはんだボール８を介して搭載する。

次に、図３（ｄ）に示す工程が実行される。この工程は、図１Ｂ（ｉ）に示したのと同様な工程で、アンダーフィル９を充てんした後、モールド樹脂１０を硬化させた。モールドは、トランスファモールド法を用いた。モールド樹脂は、エポキシ樹脂から成るモールド樹脂を用い、注入後に２００℃／３分程度で成型させ、その後、１７０℃程度で８時間程度２次硬化させた。なお、ここでのモールド（樹脂封止）は、外部端子と接続するためのコネクター（入出力端子）２６を接続する部分２５を開口させておく。

このように、薄肉化されたベアチップ１１が搭載されたとしても、モジュール配線基板としてのモジュール配線層（モジュール薄膜配線層）２８は上記ベアチップ１１とほぼ同じ熱膨張係数を有するシリコンウェハ等の仮支持基板１で支持されているので、上記の如く熱が加えられても、上記薄肉化されたベアチップ１１が破損されるのを防止することが可能となる。

以上により、本発明に係るマルチチップモジュール４０が完成されたことになる。そして、この段階では、マルチチップモジュール４０を仮りに支持していた仮支持基板１の役割が終わり、しかもモジュールとして薄型化するために仮支持基板１を取り除くまたは分離する必要がある。そこで、図１Ｂ（ｊ）に示したのと同様な工程で、仮支持基板１であるシリコンウェハを例えばバックグラインド（裏面機械研磨）の技術を用いて除去する。この外、仮支持基板１であるシリコンウェハを熱酸化し、表面がＳｉＯ_２で覆われたシリコンウェハを用いることで、ウェットエッチングの手法を用いることも可能となる。エッチング液は、強アルカリを加熱することで行なうことが出来る。

次に、図３（ｅ）に示す工程が実行される。即ち、外部端子と接続するための例えばケーブル２７付きコネクター２６は、モジュール配線層２８上で各配線が引き出された端部の位置（コネクター２６が設けられた位置）で接続される。

以上により、図４に示すように、半導体素子搭載面側に入出力端子２６を設けた２０〜１００μｍ程度の薄肉化されたモジュール配線層２８が形成され、薄型化されたマルチチップモジュール４０を得ることが可能となった。此の図においても、モールド樹脂１０の内部を透過するように記してある。本発明に係るマルチチップモジュール４０は、モジュール配線層２８の上に、多数の半導体素子１１を搭載して構成される。そして、マルチチップモジュール４０は、半導体素子１１の搭載面側に入出力端子となる例えばケーブル２７が接続されているコネクター２６が接続されて構成される。

以上説明した本実施の形態によれば、モジュール配線基板としてのモジュール配線層上に半導体素子を搭載した薄型化マルチチップモジュールを低コストで、しかも半導体素子（ベアチップ）を破損することなく製造することが可能である。特に、半導体素子が５０μｍよりも薄肉化された場合は効果が増大することになる。

本発明に係る薄型化されたマルチチップモジュールにおいて、プリント基板等の外部基板に搭載する面に入出力端子を設けた第１の実施例の製造工程の前半を説明するための図である。 図１Ａに示す第１の実施例の製造工程の後半を説明するための図である。 本発明に係る薄型化されたマルチチップモジュールの第１の実施例の外観を示す斜視図である。 本発明に係る薄型化されたマルチチップモジュールにおいて、半導体素子搭載面側に入出力端子を設けた第２の実施例の製造工程を説明するための図である。 本発明に係る薄型化されたマルチチップモジュールの第２の実施例の外観を示す斜視図である。

符号の説明

１…仮支持基板（例えばシリコンウェハ）、２ａ、２ｂ…給電膜、３ａ…ニッケルめっき（下部電極：入出力端子）、３ｂ…ニッケルめっき、４ａ、４ｂ…レジスト、５ａ…絶縁層、６…銅めっき（配線）、６ａ…端子部分、６ｂ…上部電極（バンプパッド）、７ａ、７ｂ…保護絶縁層、８…はんだボール、９…アンダーフィル、１０…モールド樹脂、１１…半導体素子（ベアチップ）、１５…モジュール配線基板（モジュール配線層）、１６…はんだボール、２０…マルチチップモジュール、２１…銅めっき（第１層の配線）、２２…絶縁層、２３…銅めっき（第２層の配線：半導体素子との接続端子）、２４…外部端子と接続するためのコネクターを接続する部分、２５…外部端子と接続するためのコネクターを接続する部分、２６…コネクター（入出力端子）、２７…ケーブル、２８…モジュール配線基板（モジュール配線層）、４０…マルチチップモジュール。

Claims (11)

1. 仮支持基板上に、モジュール配線基板として、絶縁層および配線層を積層したモジュール配線層を形成する配線層形成工程と、
   該配線層形成工程で形成されたモジュール配線層上に複数の半導体素子を搭載する半導体素子搭載工程と、
   該半導体素子搭載工程で前記半導体素子を搭載した後、前記仮支持基板を除去してマルチチップモジュールを得る仮支持基板除去工程とを有することを特徴とするマルチチップモジュールの製造方法。
2. 前記半導体素子搭載工程において、前記半導体素子を搭載した後前記モジュール配線層の表面と前記半導体素子との間にアンダーフィルを充填し、その後前記半導体素子をモールド樹脂封止するモールド工程を有することを特徴とする請求項１記載のマルチチップモジュールの製造方法。
3. 前記仮支持基板としてシリコンウェハを用いることを特徴とする請求項１記載のマルチチップモジュールの製造方法。
4. 前記仮支持基板除去工程において、前記仮支持基板の除去を、エッチングまたは機械研磨を用いることを特徴とする請求項１記載のマルチチップモジュールの製造方法。
5. 前記半導体素子として、ウェハレベルＣＳＰによりパッケージされ、バックグラインドされた半導体チップを含むことを特徴とする請求項１記載のマルチチップモジュールの製造方法。
6. 前記配線層形成工程において、前記仮支持基板上に、入出力端子としての下部電極を形成する下部電極形成工程を含むことを特徴とする請求項１記載のマルチチップモジュールの製造方法。
7. 前記配線層形成工程において、前記配線層における複数の配線の各々について入出力端子を設ける部分を絶縁膜から露出させる工程を含むことを特徴とする請求項１記載のマルチチップモジュールの製造方法。
8. 仮支持基板上に、モジュール配線基板として、入出力端子としての複数の下部電極、絶縁層および配線層を積層し、表面に複数の上部電極を露出した状態で保護絶縁層を被覆したモジュール配線層を形成する配線層形成工程と、
   該配線層形成工程で形成されたモジュール配線層上に複数の半導体素子を前記上部電極との間ではんだ接続して搭載する半導体素子搭載工程と、
   該半導体素子搭載工程で複数の半導体素子を搭載した後、前記保護絶縁層と前記半導体素子との間にアンダーフィルを充填し、その後前記モジュール配線層上に搭載された複数の半導体素子をモールド樹脂封止するモールド工程と、
   該モールド工程でモールド樹脂封止されたものから前記仮支持基板を除去してマルチチップモジュールを得る仮支持基板除去工程とを有することをマルチチップモジュールの製造方法。
9. 前記配線層形成工程において、前記下部電極および前記上部電極には、はんだ拡散防止膜が形成され、前記配線層における配線は絶縁膜との間に密着膜を挟んで銅めっき膜で形成することを特徴とする請求項７記載のマルチチップモジュールの製造方法。
10. 仮支持基板上に、モジュール配線基板として、絶縁層および配線層を積層し、表面に複数の上部電極を露出した状態で保護絶縁層を被覆し、前記配線層における複数の配線の各々について入出力端子を設ける部分を絶縁膜から露出させたモジュール配線層を形成する配線層形成工程と、
    該配線層形成工程で形成されたモジュール配線層上に複数の半導体素子を前記上部電極との間ではんだ接続して搭載する半導体素子搭載工程と、
    該半導体素子搭載工程で複数の半導体素子を搭載した後、前記保護絶縁層と前記半導体素子との間にアンダーフィルを充填し、その後前記モジュール配線層上に搭載された複数の半導体素子をモールド樹脂封止するモールド工程と、
    該モールド工程でモールド樹脂封止されたものから前記仮支持基板を除去してマルチチップモジュールを得る仮支持基板除去工程とを有することをマルチチップモジュールの製造方法。
11. 更に、前記配線層形成工程において絶縁膜から露出した複数の配線部分に入出力端子を接続する接続工程を有することを特徴とする請求項９記載のマルチチップモジュールの製造方法。

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