JP2003243594A - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法

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JP2003243594A
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insulating resin
substrate
supporting substrate
support substrate
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Hirotoshi Kubo
博稔 久保
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Sanyo Electric Co Ltd
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Abstract

(57)【要約】 【課題】 実装面積を縮小し、ワイヤレス化した小型の
パッケージを得ると共に、微細な導電パターン形状を実
現できる半導体装置の製造方法を提供する。 【解決手段】 支持基板にリソグラフィー技術およびエ
ッチング技術により金属膜を加工して導電パターンを形
成し、半導体チップを固着後、金属片で半導体チップと
導電パターンを接続する。絶縁性樹脂により封止したの
ち、支持基板を除去して導電パターンを絶縁性樹脂より
露出させる。微細な導電パターンの形成が可能となり、
パッケージの小型化および実装面積を低減し放熱特性も
向上できる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は半導体装置の製造方
法に関し、特にワイヤレス化したトランジスタ等の小型
化を低コストで実現する半導体装置の製造方法に関す
る。
【０００２】
【従来の技術】従来の半導体装置の組立工程において
は、ウェハからダイシングして分離した半導体チップを
銅の打ち抜きフレームであるリードフレームに固着し、
金型と樹脂注入によるトランスファーモールドによって
半導体チップを封止し、リードフレームを切断して個々
の半導体装置毎に分離する、という工程が行われてい
る。
【０００３】図１５は上記した方法により製造したパワ
ーＭＯＳＦＥＴを示す。図１５（Ａ）は平面図であり、
Ｃ−Ｃ線の断面図を図１５（Ｂ）に示す。
【０００４】リードフレームは、銅を素材とした打ち抜
きフレームであり、このフレームのヘッダー２１上に半
田あるいはＡｇペーストよりなるプリフォーム材２２で
パワーＭＯＳＦＥＴのベアチップ２３が固着される。パ
ワーＭＯＳＦＥＴのベアチップ２３の下面は金の裏張り
電極（図示せず）によりドレイン電極が形成され、上面
にはアルミニウム合金の蒸着によりゲート電極とソース
電極が形成される。更に、半田および導電材料との抵抗
を下げるためＡｕ等の金属多層膜をその上部に蒸着す
る。フレームのドレイン端子２５はヘッダー２１と連結
されているので、ドレイン電極と直結され、ゲート電極
およびソース電極は導電ペースト又は半田によりゲート
端子２６およびソース端子２７と電気的に接続される。
【０００５】半導体チップ２３およびフレームは金型お
よびトランスファーモールドで樹脂封止され、樹脂層２
８はパッケージ外形を構成する。
【０００６】
【発明が解決しようとする課題】従来の半導体装置の製
造方法によれば、以下の問題があった。
【０００７】第１に、打ち抜き等の方法で機械的にフレ
ーム形状を形成するので、リードフレームの加工精度や
金型との位置合わせ精度の限界により微細化することが
困難であった。具体的には、フレーム打ち抜きの限界が
フレームの板厚×０．８であるので、例えば１５０μｍ
の板厚であればその限界値が１２０μｍとなり、これが
パターン間距離の最小値であった。つまり、チップサイ
ズが小さいものでも、リードのパターン間距離は最低で
も１２０μｍ必要となるため、チップサイズに近い外形
寸法を実現するには限界があった。
【０００８】第２に、樹脂層の外側にリード端子が突出
するため、パッケージ外形の寸法も更に大きくなり、パ
ッケージの小型化を阻んでいた。
【０００９】第３に、半導体チップで発生した熱は外側
に突出するリード端子からの放熱が大きな割合を占め、
放熱特性の向上にも限界があった。
【００１０】
【課題を解決するための手段】本発明は上述した問題点
に鑑みてなされたものであり、第１に、絶縁性支持基板
上に所望の形状を有する複数の導電パターンを形成する
工程と、前記導電パターン上に半導体チップを固着し、
該半導体チップの電極と前記導電パターンを接続する工
程と、絶縁性樹脂により前記支持基板上の複数の前記半
導体チップを一括して封止する工程と、前記支持基板を
除去し、前記絶縁性樹脂裏面より前記導電パターンを露
出する工程と、前記絶縁性樹脂をダイシングし個々の前
記半導体チップの固着領域ごとに分離する工程とを具備
することにより解決するものである。
【００１１】第２に、絶縁性支持基板上に所望の形状を
有する複数の導電パターンを形成する工程と、前記導電
パターン上に半導体チップを固着し、該半導体チップの
電極と前記導電パターンを接続する工程と、絶縁性樹脂
により前記支持基板上の複数の前記半導体チップを個別
に被覆する工程と、前記支持基板を除去し、前記絶縁性
樹脂裏面より前記導電パターンを露出すると同時に前記
個々の半導体チップの固着領域毎に分離する工程とを具
備することにより解決するものである。
【００１２】第３に、シリコン基板上に絶縁膜を形成し
た支持基板を準備する工程と、前記支持基板上に所望の
形状を有する複数の導電パターンを形成する工程と、前
記導電パターン上に半導体チップを固着し、該半導体チ
ップの電極と前記導電パターンを接続する工程と、絶縁
性樹脂により前記支持基板上の複数の前記半導体チップ
を一括して封止する工程と、前記支持基板を除去し、前
記絶縁性樹脂裏面より前記導電パターンを露出する工程
と、前記絶縁性樹脂をダイシングし個々の前記半導体チ
ップの固着領域ごとに分離するを具備することにより解
決するものである。
【００１３】第４に、シリコン基板上に絶縁膜を形成し
た支持基板を準備する工程と、前記支持基板上に所望の
形状を有する複数の導電パターンを形成する工程と、前
記導電パターン上に半導体チップを固着し、該半導体チ
ップの電極と前記導電パターンを接続する工程と、絶縁
性樹脂により前記支持基板上の複数の前記半導体チップ
を個別に被覆する工程と、前記支持基板を除去し、前記
絶縁性樹脂裏面より前記導電パターンを露出すると同時
に前記個々の半導体チップの固着領域毎に分離する工程
とを具備することにより解決するものである。
【００１４】第５に、絶縁性支持基板を準備し、前記支
持基板上に所望の形状を有する第１層目の導電パターン
を形成後、前記第１層目の導電パターン上に層間絶縁膜
を介して複数層の導電パターンを形成する工程と、所望
の前記導電パターンにマルチチップモジュールを形成す
る複数の半導体チップを組み込む工程と、絶縁性樹脂に
より前記支持基板上の複数の前記マルチチップモジュー
ルを一括して封止する工程と、前記支持基板を除去し、
前記絶縁性樹脂裏面より前記第1層目の導電パターンを
露出する工程と、前記絶縁性樹脂をダイシングし個々の
前記マルチチップモジュールごとに分離する工程とを具
備することにより解決するものである。
【００１５】第６に、絶縁性支持基板を準備し、前記支
持基板上に所望の形状を有する第１層目の導電パターン
を形成後、前記第１層目の導電パターン上に層間絶縁膜
を介して複数層の導電パターンを形成する工程と、所望
の前記導電パターンにマルチチップモジュールを形成す
る複数の半導体チップを組み込む工程と、絶縁性樹脂に
より前記支持基板上の複数の前記マルチチップモジュー
ルを個別に被覆する工程と、前記支持基板を除去し、前
記絶縁性樹脂裏面より前記第１層目の導電パターンを露
出すると同時に前記個々のマルチチップモジュール毎に
分離する工程とを具備することにより解決するものであ
る。
【００１６】また、前記支持基板は溶解して除去するこ
とを特徴とするものである。
【００１７】また、前記導電パターンは、前記支持基板
上に金属膜を設け、所望の導電パターン形状のレジスト
でマスクをして、エッチングして形成することを特徴と
するものである。
【００１８】また、前記金属膜は、導電箔または金属蒸
着または金属のスパッタまたは金属メッキにより形成す
ることを特徴とするものである。
【００１９】また、前記導電パターンは、レジストで形
成した所望の導電パターン形状と反転パターンを有する
マスクの上から金属膜を形成した後、レジストを除去す
るリフトオフにより形成することを特徴とするものであ
る。
【００２０】さらに、前記金属膜は、金属蒸着または金
属のスパッタまたは金属メッキにより形成することを特
徴とするものである。
【００２１】つまり、支持基板上にリソグラフィー技術
およびエッチング技術により導電パターンを形成して半
導体チップを固着し樹脂封止後、支持基板を除去して導
電パターンを露出させるものであり、トランジスタのワ
イヤレス化において微細な導電パターンを形成すること
ができる。更に、フレームが突出せず、チップサイズに
近いパッケージサイズとなるため、低コストで小型化が
実現できる。
【００２２】
【発明の実施の形態】図１から図１４を参照して本発明
の実施の形態を詳述する。
【００２３】図１の断面図を参照して本発明の製造方法
によって形成した半導体装置を、ＭＯＳＦＥＴを例に説
明する。
【００２４】半導体装置は、導電パターン４と、半導体
チップ６と、金属片７と、絶縁性樹脂１０とから構成さ
れる。
【００２５】半導体チップ６は、裏面にドレイン電極、
表面にソースおよびゲート電極を有するＭＯＳＦＥＴで
ある。裏面のドレイン電極が導電パターン４上に固着さ
れ、表面のソース電極およびゲート電極が、それぞれ他
の導電パターン４と接続される。半導体チップ６および
導電パターン４は、絶縁性樹脂１０により一括して完全
に被覆され、共通モールドされる。つまり、半導体チッ
プ６および導電パターン４は、この絶縁性樹脂１０によ
り支持されている。
【００２６】絶縁性樹脂１０の材料としては、エポキシ
樹脂等の熱硬化性樹脂または、ポリイミド樹脂、ポリフ
ェニレンサルファイド等の熱可塑性樹脂を用い、絶縁性
樹脂１０はパッケージ外形を構成する。
【００２７】導電パターン４は、金属膜をリソグラフィ
ー技術およびエッチング技術により加工して所望のパタ
ーンとしたものである。導電パターン４の一部に半導体
チップ６が導電性接着剤により固着され、導電パターン
４および半導体チップ６は、絶縁性樹脂１０に埋め込ま
れ、導電パターン４の裏面は絶縁性樹脂１０から露出す
る。すなわち導電パターン４はそのまま外部端子とな
る。具体的には、ＭＯＳＦＥＴ裏面のドレイン電極が固
着される導電パターン４がドレイン端子となり、ＭＯＳ
ＦＥＴ表面のソース電極およびゲート電極が接続する導
電パターン４がそれぞれソース端子およびドレイン端子
となる。これにより、マウント時に半田等の表面張力で
そのまま水平に移動してセルフアラインできる特徴を有
する。また、外部端子である導電パターン４がそのまま
絶縁性樹脂１０から露出しているので、放熱特性を向上
させることができる。
【００２８】金属片７は、半導体チップ６の各電極パッ
ドと各導電パターン４とを接続する。具体的には、ＭＯ
ＳＦＥＴのソース電極をソース端子となる導電パターン
４と接続し、ゲート電極をゲート端子となる導電パター
ンと接続する。接続手段としてボンディングワイヤを採
用する場合と比較すると、ボンディングワイヤの金線ア
ーチの高さを考慮する必要がないので、パッケージをよ
り薄型化できる上、オン抵抗の低減や放熱特性の向上に
寄与できる。しかし、特性が十分得られる場合には、金
属片７に代えてボンディングワイヤが採用されてもよ
い。
【００２９】図２から図９を参照して、本発明の第１の
実施の形態である半導体装置の製造方法を説明する。本
発明の半導体装置の製造方法は、絶縁性支持基板１上に
所望の形状を有する導電パターン４を形成する工程と、
導電パターン４上に半導体チップ６を固着し、半導体チ
ップ６の電極と導電パターン４を接続する工程と、絶縁
性樹脂１０により支持基板１上の複数の半導体チップ６
を一括して封止する工程と、支持基板１を除去し、絶縁
性樹脂１０裏面より導電パターン４を露出する工程と、
絶縁性樹脂１０をダイシングし個々の前記半導体チップ
の固着領域ごとに分離する工程とから構成される。
【００３０】本発明の第１の工程は図２から図５に示す
如く、支持基板上に所望の形状を有する導電パターンを
形成することである。
【００３１】本工程は、本発明の第１の特徴となる工程
であり、支持基板１上にリソグラフィー技術およびエッ
チング技術により金属膜を加工して、半導体チップ６の
各電極に対応した所望の形状の導電パターン４を形成す
るものである。
【００３２】図２には、絶縁性支持基板１を示す。１個
の半導体チップ６の固着領域となるパッケージ領域１２
を複数個分、例えば１００個分を縦横に配置した、大判
の絶縁性基板１を準備する。基板１は、Ｐｙｒｅｘ等あ
る程度の耐熱性および強度を有するガラス基板１であ
り、それらが１枚あるいは数枚重ね合わされて、合計の
板厚が２００〜３５０μｍと製造工程における機械的強
度を維持し得る板厚を有している。また、支持基板１の
形状および大きさはこれに限らず、例えばパッケージ領
域１２が１列に並ぶ板状であってもよい。
【００３３】次に、図３の如くこのガラス基板１表面に
銅箔等の金属膜２を貼り付け、レジスト３で所望の導電
パターン形状のマスクをかける（図３（Ａ））。その
後、例えば銅箔の場合では塩化第２鉄によりエッチング
して、所望の導電パターン４を形成する（図３
（Ｂ））。金属膜２として他には、Ａｌ、Ａｕ、Ａｇ、
Ｐｔ等の導電箔でもよい。
【００３４】また、この金属膜２はガラス基板１全面に
Ｃｕ等の金属を蒸着又はスパッタして形成しても良い。
この金属は他には、Ａｌ、Ｓｎ、Ｚｎ、Ａｕ、Ａｇ、Ｐ
t等またはその合金および金属多層膜でもよい。
【００３５】また、図４の如く、リフトオフにより形成
してもよい。つまり、ガラス基板１表面にレジスト３に
より所望の導電パターン形状と反転パターンを有するマ
スクを形成する（図４（Ａ））。その後、全面にＣｕ等
を蒸着又はスパッタしてマスクの上から全面にＣｕ等の
金属膜２を形成する。この金属膜２は他には、Ａｌ、Ｓ
ｎ、Ｚｎ、Ａｕ、Ａｇ，Ｐｔ等又はその合金および金属
多層膜でもよい。
【００３６】その後、図４（Ｂ）に示す如く、リフトオ
フによりレジスト３を除去し、同時にレジスト３上の金
属膜２を除去して所望の導電パターン４を形成する。
【００３７】なお、本工程において、エッチング液およ
びエッチング方法については、使用する金属により適時
選択する。
【００３８】ここで、この金属膜２は金属メッキにより
形成してもよい。しかし、例えば金メッキ工程は、全
面に下地電極を設け、所望の導電パターンを残してレ
ジストを形成し、全面に金メッキを施し、レジスト
を除去して所望の金メッキパターンを形成する、等の工
程を経るため製造工程が複雑になり、コストもかかるの
で、前述の如く蒸着あるいはスパッタ、若しくは金属膜
のエッチングによるパターニングが望ましい。
【００３９】図５には、導電パターン４が形成されたガ
ラス基板１の一例を示す。点線で示す部分が１つのパッ
ケージ領域１２であり、ガラス基板１にはマトリックス
状（図５（Ａ））または一列（図５（Ｂ））に多数のパ
ッケージ領域１２が配列され、各パッケージ領域１２毎
に同一の導電パターン４が設けられている。
【００４０】このように、本工程では、金属膜をリソグ
ラフィー技術およびエッチング技術により加工して、外
部端子となる導電パターンを形成することが特徴であ
る。従来の製造方法によれば、スタンピングによるフレ
ーム打ち抜きの限界が、フレームの板厚（１５０μｍ）
×０．８であり、このためパターン間距離の最小間隔が
１２０μｍであった。しかし、本発明に依れば、パター
ン間距離を大幅に縮小でき、微細な導電パターン形状を
得ることができる上、外部端子となる導電パターンがパ
ッケージ内に納まるため、パッケージの小型化に大きく
寄与できる。
【００４１】また、導電パターンを形成する支持基板
は、ガラス基板であり、例えば銅箔などを支持基板に採
用する場合と比較して以下の利点がある。
【００４２】第１に、ガラス基板は、周知のとおりＬＣ
Ｄの基板として用いられており、通常のＬＣＤなどの半
導体製造装置で実施でき、材料のコストも安価である。
【００４３】第２に、平坦性がよく、後述するが後の工
程においてモールド樹脂が熱により収縮した場合でも基
板の反りや歪みを防止できる。
【００４４】第３に、各製造工程において、例えば搬送
時などの反りや歪みも少なく、取り扱いが容易である。
【００４５】本発明の第２の工程は図６に示す如く、導
電パターン上に半導体チップを固着し、半導体チップの
電極と導電パターンを接続することである。
【００４６】図６（Ａ）には平面図を示し、そのＡ−Ａ
線の断面図を図６（Ｂ）に示す。導電パターン４の１つ
に半導体チップを固着し、半導体チップ６の表面に配置
された電極と他の導電パターンとを固着する。例えばＭ
ＯＳＦＥＴトランジスタであれば、ドレイン端子となる
導電パターン４をＡｇペースト等の導電性接着剤又は半
田等により半導体チップ６裏面のドレイン電極と接続す
る。半導体チップ６表面には金属片７をＡｇペースト等
の導電性接着剤又は半田等により接着し、半導体チップ
６のソース電極およびゲート電極と、ソース端子８およ
びゲート端子９となる導電パターン４とを接続する。
【００４７】ここで、本発明の実施の形態ではソース電
極およびゲート電極の接続に金属片７を用いるが、これ
は、ボンディングワイヤによる接続と比較した場合、抵
抗を低減でき、放熱特性が向上する利点を有する。
【００４８】本発明の第３の工程は図７に示す如く、絶
縁性樹脂により支持基板上の複数の半導体チップを一括
して封止することである。
【００４９】本工程は、絶縁性樹脂１０を使用してガラ
ス基板１上の導電パターン４、半導体チップ６および金
属片７を完全に被覆するものである。樹脂材料として、
エポキシ樹脂等の熱硬化性樹脂を用いる場合はトランス
ファーモールドで実現でき、ポリイミド樹脂、ポリフェ
ニレンサルファイド等の熱可塑性樹脂を用いる場合はイ
ンジェクションモールドで実現できる。
【００５０】また本工程では、多数の半導体チップが固
着されたガラス基板１の上方に移送したディスペンサ
（図示せず）から所定量のエポキシ系液体樹脂を滴下
（ポッティング）し、すべての半導体チップを共通の絶
縁性樹脂１０被覆する方法もある。この方法では滴下し
た液体樹脂は比較的粘性が高く、表面張力を有している
ので、その表面が湾曲する。絶縁性樹脂１０の湾曲した
表面を平坦面に加工するには、樹脂が硬化する前に平坦
な成形部材を押圧して平坦面に加工する手法と、滴下し
た絶縁性樹脂１０を１００〜２００度、数時間の熱処理
（キュア）にて硬化させた後に、湾曲面を例えばブレー
ドで研削することによって平坦面に加工する手法とが考
えられる。
【００５１】ここで、本発明においては、支持基板１と
してガラス基板を用いている。これにより、樹脂モール
ド時の反りを防止することができる。例えば支持基板と
して導電箔などを用いることも考えられるが、この場合
導電箔と絶縁性樹脂１０との熱膨張係数の違いや絶縁性
樹脂１０硬化時の成型収縮率の違いにより導電箔の反り
上がりが発生してしまう。特に、本発明のように絶縁性
樹脂１０が広い面積を有して形成される場合は、反りが
発生しやすい。その結果、絶縁性樹脂１０表面にも反り
が発生してしまい、後の工程、例えば素子ごとに分割す
る工程であるダイシング作業等が困難となる問題があ
る。しかし、ガラス基板１を支持基板として用いること
で、金属の基板と比較してこの反りの発生を防止するこ
とができる。また、金属の支持基板の場合は他の製造工
程や搬送時などにも歪みや反りなどが起こる場合がある
が、ガラス基板であれば平坦性が良いので取り扱いが容
易となり、コストも削減することができる。
【００５２】本発明の第４の工程は図８に示す如く、支
持基板を除去し、絶縁性樹脂の裏面より導電パターンを
露出することである。
【００５３】本工程は、本発明の第２の特徴とする工程
であり、支持基板に対応した溶剤により支持基板を溶解
して除去し、導電パターンを絶縁性樹脂より露出するも
のである。
【００５４】まず、図８の如くフッ酸（ＨＦ）等を使用
してガラス基板１を溶解して除去する。この結果、絶縁
性樹脂１０に導電パターン４の裏面が露出する。従っ
て、半導体チップが固着する導電パターンが露出してそ
のまま外部端子となり、半導体チップで発生した熱を速
やかに広範囲に分散させることができるので、放熱特性
が向上する利点を有する。また、マウント時に半田等の
表面張力でそのまま水平に移動してセルフアラインでき
る特徴を有する。更に、樹脂層の外側にリード端子の突
出が無くなるので、外形寸法を大幅に小型化できる。
【００５５】次に、絶縁性樹脂１０で一括してモールド
された状態で、半導体チップ６の特性の測定を行う。
【００５６】本発明に依れば、例えば１００個の半導体
チップが絶縁性樹脂１０で一括モールドされ、絶縁性樹
脂１０から導電パターン４の裏面が露出されている。つ
まり、露出した導電パターン４は、図５に示すパターン
と全く同一にマトリックス状に配列されている。この導
電パターン４の裏面にプローブを当てて、各パッケージ
領域の半導体装置の特性パラメータ等を個別に測定して
良不良の判定を行い、不良品には磁気インク等でマーキ
ングを行う。
【００５７】ここで、半導体装置は一括モールドされ、
一体で支持されているので、個別にバラバラに分離され
ていない。従って、従来必要であった半導体装置の表裏
の判別、電極の位置の認識等が不要にできるので、測定
時間の大幅な短縮を図れる。
【００５８】次に、本発明の第５の工程は、図９に示す
如く、絶縁性樹脂１０をダイシングして前記個々の半導
体チップの固着領域毎に分離することにある。
【００５９】本工程では、一括モールドされた半導体装
置をダイシング装置の載置台に真空で吸着させ、ダイシ
ングブレード４２で各パッケージ領域１２間のダイシン
グライン４１に沿って絶縁性樹脂１０をダイシングし、
個別の半導体装置２３に分離する。
【００６０】本工程で、ダイシングブレード４２はほぼ
絶縁性樹脂１０を切断する切削深さで行い、ダイシング
装置から取り出した後にローラでチョコレートブレーク
するとよい。これにより、図１に示す最終構造となる。
【００６１】また、図１０を参照して、本発明の第２の
実施の形態である半導体装置の製造方法を説明する。
【００６２】本発明の半導体装置の製造方法は、絶縁性
支持基板１上に所望の形状を有する複数の導電パターン
４を形成する工程と、導電パターン４上に半導体チップ
６を固着し、半導体チップ６の電極と導電パターン４を
接続する工程と、絶縁性樹脂１０により支持基板１上の
複数の半導体チップ６を個別に被覆する工程と、支持基
板１を除去し、絶縁性樹脂１０裏面より導電パターン４
を露出すると同時に個々の半導体チップ６の固着領域毎
に分離する工程とから構成される。
【００６３】本発明の第１の工程は図１０（Ａ）に示す
如く、支持基板上に所望の形状を有する導電パターンを
形成することである。
【００６４】本工程は、本発明の第１の特徴となる工程
であり、支持基板１上にリソグラフィー技術およびエッ
チング技術により金属膜を加工して、半導体チップ６の
各電極に対応した所望の形状の導電パターン４を形成す
るものである。
【００６５】まず、ガラス基板１表面に導電パターン４
を形成する。図５と同様にガラス基板１にはマトリック
ス状または1列に多数のパッケージ領域１２が配列さ
れ、各パッケージ領域１２毎に同一の導電パターン４が
設けられている。
【００６６】つまり第１の実施の形態の第１工程と同様
に、ガラス基板１に、銅箔等の金属膜２を貼り付け、レ
ジスト３で所望の導電パターン形状のマスクをかける。
その後、例えば銅箔の場合では塩化第２鉄によりエッチ
ングして、所望の導電パターン４を形成する。金属膜２
として他には、Ａｌ、Ａｕ、Ａｇ、Ｐｔ等の導電箔でも
よい。
【００６７】また、この金属膜２はガラス基板１全面に
Ｃｕ等の金属を蒸着又はスパッタして形成しても良い。
この金属は他には、Ａｌ、Ｓｎ、Ｚｎ、Ａｕ、Ａｇ、Ｐ
t等またはその合金および金属多層膜でもよい。
【００６８】更に、導電パターンは、リフトオフにより
形成してもよい。つまり、ガラス基板１表面にレジスト
３により所望の導電パターン形状と反転パターンを有す
るマスクを形成し、全面にＣｕ等を蒸着又はスパッタし
てマスクの上から全面にＣｕ等の金属膜２を形成する。
この金属膜２は他には、Ａｌ、Ｓｎ、Ｚｎ、Ａｕ、Ａ
ｇ，Ｐｔ等又はその合金および金属多層膜でもよい。
【００６９】その後、リフトオフによりレジスト３を除
去し、同時にレジスト３上の金属膜２を除去して所望の
導電パターン４を形成する。
【００７０】なお、本工程において、エッチング液およ
びエッチング方法については、使用する金属により適時
選択する。
【００７１】ここで、この金属膜２は金属メッキにより
形成してもよいが、前述のごとく金メッキ工程は、製造
工程が複雑になり、コストもかかるので、前述の如く蒸
着あるいはスパッタ、若しくは金属膜のエッチングによ
るパターニングが望ましい。
【００７２】このように、本工程では、金属膜をリソグ
ラフィー技術およびエッチング技術により加工して、外
部端子となる導電パターンを形成することが特徴であ
る。従来の製造方法によれば、スタンピングによるフレ
ーム打ち抜きの限界が、フレームの板厚（１５０μｍ）
×０．８であり、このためパターン間距離の最小間隔が
１２０μｍであった。しかし、本発明に依れば、パター
ン間距離を大幅に縮小でき、微細な導電パターン形状を
得ることができる上、外部端子となる導電パターンがパ
ッケージ内に納まるため、パッケージの小型化に大きく
寄与できる。
【００７３】本発明の第２の工程は、図１０（Ｂ）の如
く、導電パターン上に半導体チップを固着し、半導体チ
ップの電極と導電パターンを接続することである。
【００７４】本工程は、第１の実施の形態の第２工程と
同様であるので説明は省略する。
【００７５】本発明の第３の工程は図１０（Ｃ）に示す
如く、絶縁性樹脂により支持基板上の複数の半導体チッ
プを個別に被覆することである。この工程が第１の実施
の形態と異なる点であり、本工程は、絶縁性樹脂１０を
使用してガラス基板１上の導電パターン４、半導体チッ
プ６および金属片７を、個別に被覆するものである。樹
脂材料として、エポキシ樹脂等の熱硬化性樹脂を用いる
場合はトランスファーモールドで実現でき、ポリイミド
樹脂、ポリフェニレンサルファイド等の熱可塑性樹脂を
用いる場合はインジェクションモールドで実現できる。
【００７６】これにより、半導体チップ６は個別に絶縁
性樹脂１０により被覆され、複数の半導体チップ６が、
支持基板１により一括して支持される。
【００７７】ここで、前述の如く、支持基板１としてガ
ラス基板を用いることにより、樹脂モールド時の反りを
防止することができる。例えば支持基板として導電箔な
どを用いる場合と比較して、基板と絶縁性樹脂１０の熱
膨張係数の違いや絶縁性樹脂１０硬化時の成型収縮率の
違いによる導電箔の反りの発生を防止することができ、
ガラス基板自身も平坦性が良いので、被覆する絶縁性樹
脂１０の平坦性が向上する。また、金属の支持基板の場
合は搬送時にも歪みや反りなどが起こる場合があるが、
ガラス基板であれば取り扱いが容易となり、コストも削
減することができる。さらに、個別に樹脂モールドする
ので、モールドの範囲が小さくなり表面の平坦化が容易
となる利点も有する。
【００７８】本発明の第４の工程は図１０（Ｄ）に示す
如く、支持基板を除去し、絶縁性樹脂の裏面より導電パ
ターンを露出すると同時に、個々の半導体チップ６の固
着領域毎に分離することである。
【００７９】本工程は、本発明の第２の特徴とする工程
であり、支持基板に対応した溶剤により支持基板１を溶
解して除去し、導電パターン４を絶縁性樹脂１０より露
出し、同時に支持基板により一括して支持されていた複
数の半導体装置２３を個々に分離するものである。
【００８０】フッ酸（ＨＦ）等を使用してガラス基板１
を溶解して除去する。この結果、絶縁性樹脂１０により
モールドされた半導体装置２３が個々に分離して絶縁性
樹脂２０に導電パターン４の裏面が露出し、図１に示す
最終構造を有する半導体装置２３となる。従って、絶縁
性樹脂１０をダイシングして個別の半導体装置２３に分
離する工程を省略できる。
【００８１】また、個々の半導体チップが固着する導電
パターンが露出してそのまま外部端子となり、半導体チ
ップで発生した熱を速やかに広範囲に分散させることが
できるので、放熱特性が向上する利点を有する。また、
マウント時に半田等の表面張力でそのまま水平に移動し
てセルフアラインできる特徴を有する。更に、樹脂層の
外側にリード端子の突出が無くなるので、外形寸法を大
幅に小型化できる。
【００８２】ここで、第１および第２の実施の形態では
支持基板としてガラス基板を使用したが、これに限ら
ず、上述の通りある程度の耐熱性と強度を持ち、溶剤に
より溶解する性質を有するもであれば良く、例えば、プ
ラスチック基板を有機溶剤で溶解してもよい。また、セ
ラミック基板に接着剤で導電箔などによる導電パターン
を接着して半導体チップを固着、モールドし、溶剤で接
着剤を溶解してセラミック基板を除去して導電パターン
を絶縁性樹脂から露出する等の方法も可能である。
【００８３】また、図１１を用いて本発明の第３の実施
の形態を説明する。
【００８４】第３の実施の形態では、第１の実施の形態
のガラス基板に代えて、シリコン基板１ａ上に絶縁膜１
ｂを形成した支持基板１を用いることにある。
【００８５】つまり、第１の工程として、１個の半導体
チップ６に対応する固着領域１２を複数個分、例えば１
００個分を縦横に配置した、大判のシリコン基板１ａを
準備する。シリコン基板１ａは、板厚が２００〜３５０
μｍと製造工程における機械的強度を維持し得る板厚を
有している。その後、シリコン基板を熱酸化して、表面
に酸化膜１ｂを設け、その表面が絶縁性となる支持基板
１を形成する。
【００８６】その後、以下の工程を経て、半導体装置を
製造するが、以下の工程は第１の実施の形態の第２工程
から第６工程と同様であるので詳細は省略する。
【００８７】第２工程：支持基板上に所望の形状を有す
る複数の導電パターンを形成する工程（図３から図５参
照）。
【００８８】第３工程：導電パターン上に半導体チップ
を固着し、半導体チップの電極と導電パターンとを接続
する工程（図６参照）。
【００８９】第４工程：絶縁性樹脂により支持基板上の
複数の半導体チップを一括して封止する工程（図７参
照）。
【００９０】第５工程：支持基板を除去し、絶縁性樹脂
裏面より導電パターンを露出する工程（図８参照）。
【００９１】第６工程：絶縁性樹脂をダイシングし個々
の半導体チップの固着領域ごとに分離する工程（図９参
照）。
【００９２】この、第３の実施の形態における特徴は、
第１、第２の実施の形態における特徴に加えて、シリコ
ン基板上に酸化膜を設けて支持基板とするため、通常の
シリコン半導体チップの製造装置で実施できる。また、
シリコン基板は半導体チップの基板として必須の材料で
あるので、構成材料を極力省いて製造できる。ガラス基
板を用いる場合と比較して更にコストを低減できる上、
ガラス基板よりも耐熱性、耐久性にすぐれるので、製造
工程に於いて更に取扱いが容易となる利点を有する。更
に、酸化膜を厚く設ければ、支持基板としての強度がよ
り増加し、溶剤が染み込む量が増えるので、支持基板の
溶解が容易となる利点も有する。
【００９３】更に第４の実施の形態を図１２を用いて説
明する。これは、第２の実施の形態のガラス基板に代え
てシリコン基板１ａ上に絶縁膜１ｂを形成した支持基板
１を用いるものである。
【００９４】第１工程：シリコン基板上に酸化膜を形成
した支持基板を準備する工程（図１２（Ａ））。本工程
は第３の実施の形態の第１工程と同様であるので説明は
省略する。
【００９５】第２工程：支持基板上に所望の形状を有す
る導電パターンを形成する工程(図１２（Ｂ）)。本工程
から第５工程までは第２の実施の形態の第２から第５工
程と同様であるので詳細は省略する。
【００９６】第３工程：導電パターン上に半導体チップ
を固着し、半導体チップの電極と導電パターンとを接続
する工程（図１２（Ｃ））。
【００９７】第４工程：絶縁性樹脂により支持基板上の
半導体チップを個々に被覆する工程（図１２（Ｄ））。
【００９８】第５工程：支持基板を除去し、絶縁性樹脂
裏面より導電パターンを露出すると同時に、個々の半導
体チップを分離する工程（図１２（Ｄ））。
【００９９】第４の実施の形態における特徴は、絶縁性
樹脂１０をダイシングして個別の半導体装置に分離する
工程が不要となり、個別に樹脂モールドするので、モー
ルドの範囲が小さくなり表面の平坦化が容易となる利点
を有する。
【０１００】ここで、第３および第４の実施の形態にお
いて、基板の除去はシリコン基板を裏面から研磨等によ
り機械的に除去し、酸化膜を溶剤により溶解して導電パ
ターンを露出してもよい。
【０１０１】また、半導体チップの例としてＭＯＳＦＥ
Ｔを例に説明したが、これに限らずさまざまな種類の半
導体チップで実施できる。
【０１０２】更に、第５の実施の形態として図１３およ
び図１４に示す如く、本発明の製造方法を複数の半導体
チップを集積化し、多層配線としたものにも応用でき
る。例えば、図１３では、ＭＯＳＦＥＴ６ａに、保護ダ
イオード６ｂを付加した回路装置を例に示す。ＭＯＳＦ
ＥＴ６ａは、裏面にドレイン電極、表面にソースおよび
ゲート電極を有し、保護ダイオード６ｂは、裏面にカソ
ード電極、表面にアノード電極を有している。図１３は
平面図であり、ＭＯＳＦＥＴ６ａおよびダイオード６ｂ
は裏面電極が実線およびハッチングで示す第３の導電パ
ターン４３と固着する。ＭＯＳＦＥＴ６ａのソース電
極、ゲート電極およびダイオード６ｂのアノード電極は
金属板７により第３の導電パターンと接続し、ビアホー
ルＶＨを介して点線で示す第２の導電パターン４２と接
続する。さらに、各電極はビアホールＶＨを介して第１
の導電パターン４１と接続してパッケージ裏面から露出
する。
【０１０３】図１４を用いて上記の半導体装置の製造方
法を説明する。これらの図は、図１３のＢ−Ｂ線の断面
図を模式的に示したものである。
【０１０４】マルチチップモジュールの半導体装置の製
造方法は、絶縁性支持基板を準備し、前記支持基板上に
所望の形状を有する第１層目の導電パターンを形成後、
前記第１層目の導電パターン上に層間絶縁膜を介して複
数層の導電パターンを形成する工程と、所望の前記導電
パターンにマルチチップモジュールを形成する複数の半
導体チップを組み込む工程と、絶縁性樹脂により支持基
板上の複数のマルチチップモジュールを一括して封止す
る工程と、支持基板を除去し、絶縁性樹脂裏面より第１
層目の導電パターンを露出する工程と、絶縁性樹脂をダ
イシングし個々のマルチチップモジュールごとに分離す
る工程とから構成される。
【０１０５】第１工程：絶縁性支持基板１を準備し、支
持基板１上に所望の形状を有する第１層目の導電パター
ンを形成後、第１層目の導電パターン上に層間絶縁膜を
介して複数層の導電パターンを形成する工程（図１４
（Ａ））。ガラス基板１上に、Ａｌで、所望の形状を有
する第1層目の導電パターン４１を形成する。導電パタ
ーンの形成は、上述の方法と同様であり、金属膜のフォ
トリソグラフィによりパターン形成する。
【０１０６】第1層目の導電パターン４１は、後に露出
され、半導体装置の外部端子となる。その後、第１層目
の導電パターン４１上に例えば熱硬化性樹脂などの絶縁
樹脂をスピンオンするなどして平坦な表面を有する層間
絶縁膜４５を設ける。この層間絶縁膜４５は窒化膜およ
び酸化膜またはその複合膜（積層膜）でもよい。
【０１０７】更に、層間絶縁膜４５には炭酸ガスレーザ
ーを用いて所望の第１層目の導電パターン４１上にビア
ホールＶＨを形成する。その後、第１層目の導電パター
ン形成と同様に金属膜を形成し、タングステンプラグ、
Ａｌリフロー、ＣＭＰ等で平坦化するなどし、ビアホー
ルＶＨを金属膜で被覆し、再配線層となる第２層目の導
電パターン４２を形成する。更に第２層目の導電パター
ン４２上に同様に層間絶縁膜４５およびビアホールＶＨ
を設け、第３層目の導電パターン４３を形成する。第３
層目の導電パターン４３には、後の工程で半導体チップ
が固着され、電極の取り出しとなる。ここで、本実施の
形態では、導電パターンを３層としたが、再配線層を形
成する多層配線であればこれに限らず、上述した工程を
繰り返すことで、支持基板１上には何層もの導電パター
ンを層間絶縁膜４５を介して積層できる。ここで、工程
数は増えるがビアホールＶＨ内はメッキにより金属膜が
形成されてもよい。
【０１０８】また、層間絶縁膜４５に関しては、通常の
ＬＳＩで用いられる多層配線技術を用いることも可能で
ある。たとえば、一例として、1層目の導電パターン形
成後、プラズマＣＶＤやＳＯＧ（Spin On Glass）で窒
化膜および酸化膜またはその複合膜(積層膜)またはＰＩ
Ｘなどの樹脂の層間絶縁膜を形成し、そのあと、ＲＩＥ
などのエッチング技術を用いてビアホールを形成する。
そのあと、スパッタ法または蒸着法によるアルミ合金膜
形成を行った後、アルミ配線層を形成する。これを繰り
返すことで、配線の多層化を行う。また、その際にタン
グステンプラグ法、Ａｌリフロー法、ＣＭＰ法などの方
法を用いることも可能である。
【０１０９】また、本工程で感光性のレジスト層で層間
絶縁膜４５を形成したときは、周知のホトレジストプロ
セスで感光された部分の層間絶縁膜４５をアルコール系
の溶剤で除去して、ビアホールＶＨを形成する。他の工
程は熱硬化性樹脂で層間絶縁膜４５を形成したときと同
じである。
【０１１０】本工程が本実施の形態の特徴となる工程で
ある。再配線層（ここでは第２層目の導電パターン）を
有するマルチチップモジュールの場合、この支持基板が
例えば銅板など導電箔により形成されると、歪みや反り
の発生を引き起こすことになり、耐圧も劣化しやすい。
一方、平坦性を有する基板としてセラミック等も考えら
れるが、コスト的に増加してしまい望ましくない。
【０１１１】マルチチップモジュールの場合、外部端子
数が５００〜１０００程度になるものもあり、非常に微
細で多数の導電パターンを支持基盤上に作りこまなけれ
ばならない。この場合に、本発明の製造方法の如く、ガ
ラス基板上に、フォトリソグラフィ技術を用いて配線と
なる導電パターンを形成することにより、平坦性を保持
したままで、微細な多層配線が容易に形成できる利点を
有する。
【０１１２】また、ガラス基板は周知の如くＬＣＤの基
板として用いられており、通常の製造装置で実施でき、
材料のコストも安価である。
【０１１３】更に、導電パターンとしてＡｌを用いるこ
とにより、通常の半導体チップの製造装置で実施できる
利点を有する。また、導電パターンを形成後、Ａｌ表面
を酸化して、各導電パターン上に絶縁膜を形成してもよ
い。これにより、図示はしないが各導電パターン上には
酸化膜が設けられるので、特に配線交差部でのショート
が防止でき、配線間の耐圧も向上できる。しかし、これ
に限らず、導電パターンを形成する金属膜２は他には、
Ｃｕ、Ｓｎ、Ｚｎ、Ａｕ、Ａｇ，Ｐｔ等又はその合金お
よび金属多層膜でもよい。
【０１１４】第２工程：所望の前記導電パターンにマル
チチップモジュールを形成する複数の半導体チップを組
み込む工程（図１４（Ｂ））。ここでは、ＭＯＳＦＥＴ
とダイオードをマルチチップモジュール化した場合を例
に示す。ＭＯＳＦＥＴの裏面（ドレイン電極）とダイオ
ードの裏面（カソード電極）を最上層となる第３層目の
導電パターンに固着する。第３層目の導電パターンはビ
アホールにより最下層となる第１層目の導電パターンと
所望の位置でコンタクトしており、第１層目の導電パタ
ーンは後の工程で露出されて外部端子となる。
【０１１５】更に、ＭＯＳＦＥＴのソース電極を金属板
で第３層目の導電パターン４３と接続し、ビアホールＶ
Ｈを介して２層目の導電パターン４２と接続する。ゲー
ト電極、ダイオードのアノード電極も同様に接続する。
【０１１６】第３工程：絶縁性樹脂により支持基板上の
複数のマルチチップモジュールを一括して封止する工程
（図１４（Ｃ））。支持基板上に多数個固着されてい
る、マルチチップモジュールの素子を絶縁性樹脂により
一括封止する。
【０１１７】第４工程：支持基板を除去し、絶縁性樹脂
裏面より第１層目の導電パターンを露出する工程（図１
４（Ｄ））。フッ酸などにより支持基板を除去し、第１
層目の導電パターンを露出する。これによりマルチチッ
プモジュールの外部端子が形成される。多数のマルチチ
ップモジュールは、これ以降樹脂により一括で支持さ
れ、素子の特性を測定する工程などが容易に行える。
【０１１８】第５工程：絶縁性樹脂をダイシングし個々
のマルチチップモジュールごとに分離する工程（図１４
（Ｄ））。絶縁性樹脂をダイシングして、各マルチチッ
プモジュールごとに分離する。
【０１１９】また、第６の実施の形態として以下に示す
方法もある。つまり、絶縁性支持基板を準備し、支持基
板上に所望の形状を有する１層目の導電パターンを形成
後、第１層目の導電パターン上に層間絶縁膜を介して複
数層の導電パターンを形成する工程と、所望の導電パタ
ーンにマルチチップモジュールを形成する複数の半導体
チップを組み込む工程と、絶縁性樹脂により支持基板上
の複数のマルチチップモジュールを個別に被覆する工程
と、支持基板を除去し、絶縁性樹脂裏面より最下層の導
電パターンを露出すると同時に個々のマルチチップモジ
ュール毎に分離する工程とを具備するものである。
【０１２０】この方法は、マルチチップモジュールの樹
脂封止を個別に行うもので、これ以外は、図１４に示す
第５の実施の形態と同様である。これにより、支持基板
を除去する際に個別のマルチチップモジュールとなり、
ダイシング工程が省略できる。更に、絶縁性樹脂による
モールドは個々のマルチチップモジュール毎でよいの
で、モールド樹脂の平坦化や、モールド樹脂による反り
を考慮する必要がなく、容易にモールドできる利点を有
する。
【０１２１】また、支持基板１はガラス基板で説明した
が、シリコン基板に絶縁膜を設けたものを支持基板とし
てもよく、その他溶剤で溶解することにより、支持基板
1が除去できるものであればこれに限らない。さらに、
組み込む半導体チップおよび配線も上記のものに限らな
い。
【０１２２】
【発明の効果】以上に説明したように、本発明の製造方
法によれば、第１に、導電パターンはリソグラフィー技
術およびエッチング技術を用いて金属膜を加工するた
め、従来より微細な導電パターン形状が可能となる。従
来の製造方法によれば、スタンピングによるフレーム打
ち抜きの限界が、フレームの板厚（１５０μｍ）×０．
８であり、このためパターン間距離の最小間隔が１２０
μｍであった。しかし、本発明に依れば、パターン間距
離を大幅に縮小でき、微細な導電パターン形状を得るこ
とができる。つまり、パッケージの小型化に大きく寄与
する半導体装置の製造方法を提供できる。
【０１２３】第２に、導電パターンを形成する支持基板
は、ガラス基板であり、例えば銅箔などを支持基板に採
用する場合と比較して以下の利点がある。まず、ガラス
基板は、周知のとおりＬＣＤの基板として用いられてお
り、通常の製造装置で実施でき、材料のコストも安価で
ある。次に、平坦性がよく、各製造工程において、例え
ば搬送時などの反りや歪みも少なく、取り扱いが容易で
ある。
【０１２４】第３に、リード端子が突出しない構造であ
るので、実装したときの占有面積を低減し、リードフレ
ームを用いた半導体装置よりも更に小型化できるパッケ
ージ構造を実現する製造方法を提供できる。
【０１２５】第４に、例えば１００個の半導体装置を一
括樹脂モールドした状態で、装置の特性を判別するプロ
ービング工程が実施できるので、従来必要であった半導
体装置の表裏の判別、電極の位置の認識等が不要にでき
るので、測定時間の大幅な短縮を図れる。
【０１２６】第５に、多数の半導体装置を一括樹脂モー
ルドするために、絶縁性樹脂が広い面積を有して形成さ
れるが、支持基板としてガラス基板、またはシリコン基
板を採用するため、絶縁性樹脂表面の反りを防止でき
る。例えば支持基板に導電箔を用いる場合を考えると、
絶縁性樹脂１０と基板との熱膨張係数の違いや絶縁性樹
脂１０硬化時の成型収縮率の違いにより導電箔の反り上
がりが発生し、絶縁性樹脂１０表面にも反りが発生し
て、後の工程、例えば素子ごとに分割する工程であるダ
イシング作業が困難となる問題がある。しかし、ガラス
基板またはシリコン基板に酸化膜を設けたものを支持基
板として用いることで、この反りの発生を防止すること
ができる。また、金属の支持基板の場合は搬送時にも歪
みや反りなどが起こる場合があるが、ガラス基板、シリ
コン基板であれば平坦性もよく、取り扱いが容易とな
り、コストも削減することができる。
【０１２７】第６に、特にシリコン基板を支持基板とし
て用いれば、通常のシリコン半導体チップの製造装置で
実施できる上、シリコン基板は半導体チップの基板とし
て必須の材料であるので、構成材料を極力省いて製造で
きる利点を有する。ガラス基板よりも更に安価で、耐熱
性、耐久性に優れるので、製造工程における取扱いが更
に容易となる利点を有する。
【０１２８】第７に、半導体チップが固着する導電パタ
ーンがそのまま外部端子となるので、直ちに導電パター
ンを介して外部に放熱でき、放熱特性が向上する半導体
装置を提供する製造方法を実現できる。
【０１２９】第８に、外部端子であるソース端子および
ゲート端子と半導体チップの電極との接続に金属片を用
いることにより、ボンディングワイヤと比較して抵抗の
低減や放熱特性を向上できる利点を有する。
【０１３０】第９に、個別に半導体チップを樹脂モール
ド後、支持基板を除去する方法によれば、モールド樹脂
層のダイシング工程を省略でき、モールドの面積が小さ
くなるため、平坦化が容易となる利点も有する。
【０１３１】第１０に、再配線層を有するマルチチップ
モジュールの場合、非常に微細な多層配線が容易に形成
できる利点を有する。例えば、この支持基板が例えば銅
板などにより形成されると、歪みや反りの発生を引き起
こすことになり、耐圧も劣化しやすい。一方、平坦性を
有する基板としてセラミック等も考えられるが、コスト
的に増加してしまい望ましくない。
【０１３２】また、マルチチップモジュールの場合、外
部端子数が５００〜１０００程度になるものもあり、非
常に微細で多数の導電パターンを支持基盤上に作りこま
なければならない。この場合に、本発明の製造方法の如
く、ガラス基板、またはシリコン基板と絶縁膜からなる
支持基板上に、フォトリソグラフィ技術を用いて配線と
なる導電パターンを形成することにより、平坦性を保持
したままで、微細な多層配線が容易に形成できる利点を
有する。
【０１３３】第１１に、再配線層を有するマルチチップ
モジュールの場合、第１層目の導電パターン上に複数層
の導電パターンを形成でき、しかもこれらの導電パター
ンは製造工程中にはガラス基板か絶縁性樹脂で支持され
るので、小型の回路装置であっても多層配線構造をその
内部にビルトインでき、極めて薄型で小型の回路装置を
大量に製造できる特徴がある。
【０１３４】第１２に、導電パターンとしてＡｌを用い
ることにより、導電パターン上を酸化できるので、配線
交差部でのショートを防止でき、耐圧も向上できる利点
を有する。
【図面の簡単な説明】
【図１】本発明を説明するための断面図である。
【図２】本発明を説明するための斜視図である。
【図３】本発明を説明するための断面図である。
【図４】本発明を説明するための断面図である。
【図５】本発明を説明するための平面図である。
【図６】本発明を説明するための（Ａ）平面図および
（Ｂ）断面図である。
【図７】本発明を説明するための断面図である。
【図８】本発明を説明するための断面図である。
【図９】本発明を説明するための断面図である。
【図１０】本発明を説明するための断面図である。
【図１１】本発明を説明するための斜視図である。
【図１２】本発明を説明するための断面図である。
【図１３】本発明を説明するための平面図である。
【図１４】本発明を説明するための断面図である。
【図１５】従来技術を説明するための（Ａ）平面図およ
び（Ｂ）断面図である。

Claims (11)

    【特許請求の範囲】
  1. 【請求項１】 絶縁性支持基板上に所望の形状を有する
    複数の導電パターンを形成する工程と、 前記導電パターン上に半導体チップを固着し、該半導体
    チップの電極と前記導電パターンを接続する工程と、 絶縁性樹脂により前記支持基板上の複数の前記半導体チ
    ップを一括して封止する工程と、 前記支持基板を除去し、前記絶縁性樹脂裏面より前記導
    電パターンを露出する工程と、 前記絶縁性樹脂をダイシングし個々の前記半導体チップ
    の固着領域ごとに分離する工程とを具備することを特徴
    とする半導体装置の製造方法。
  2. 【請求項２】 絶縁性支持基板上に所望の形状を有する
    複数の導電パターンを形成する工程と、 前記導電パターン上に半導体チップを固着し、該半導体
    チップの電極と前記導電パターンを接続する工程と、 絶縁性樹脂により前記支持基板上の複数の前記半導体チ
    ップを個別に被覆する工程と、 前記支持基板を除去し、前記絶縁性樹脂裏面より前記導
    電パターンを露出すると同時に前記個々の半導体チップ
    の固着領域毎に分離する工程とを具備することを特徴と
    する半導体装置の製造方法。
  3. 【請求項３】 シリコン基板上に絶縁膜を形成した支持
    基板を準備する工程と、 前記支持基板上に所望の形状を有する複数の導電パター
    ンを形成する工程と、前記導電パターン上に半導体チッ
    プを固着し、該半導体チップの電極と前記導電パターン
    を接続する工程と、 絶縁性樹脂により前記支持基板上の複数の前記半導体チ
    ップを一括して封止する工程と、 前記支持基板を除去し、前記絶縁性樹脂裏面より前記導
    電パターンを露出する工程と、 前記絶縁性樹脂をダイシングし個々の前記半導体チップ
    の固着領域ごとに分離するを具備することを特徴とする
    半導体装置の製造方法。
  4. 【請求項４】 シリコン基板上に絶縁膜を形成した支持
    基板を準備する工程と、 前記支持基板上に所望の形状を有する複数の導電パター
    ンを形成する工程と、前記導電パターン上に半導体チッ
    プを固着し、該半導体チップの電極と前記導電パターン
    を接続する工程と、 絶縁性樹脂により前記支持基板上の複数の前記半導体チ
    ップを個別に被覆する工程と、 前記支持基板を除去し、前記絶縁性樹脂裏面より前記導
    電パターンを露出すると同時に前記個々の半導体チップ
    の固着領域毎に分離する工程とを具備することを特徴と
    する半導体装置の製造方法。
  5. 【請求項５】 絶縁性支持基板を準備し、前記支持基板
    上に所望の形状を有する第１層目の導電パターンを形成
    後、前記第１層目の導電パターン上に層間絶縁膜を介し
    て複数層の導電パターンを形成する工程と、 所望の前記導電パターンにマルチチップモジュールを形
    成する複数の半導体チップを組み込む工程と、 絶縁性樹脂により前記支持基板上の複数の前記マルチチ
    ップモジュールを一括して封止する工程と、 前記支持基板を除去し、前記絶縁性樹脂裏面より前記第
    1層目の導電パターンを露出する工程と、 前記絶縁性樹脂をダイシングし個々の前記マルチチップ
    モジュールごとに分離する工程とを具備することを特徴
    とする半導体装置の製造方法。
  6. 【請求項６】 絶縁性支持基板を準備し、前記支持基板
    上に所望の形状を有する第１層目の導電パターンを形成
    後、前記第１層目の導電パターン上に層間絶縁膜を介し
    て複数層の導電パターンを形成する工程と、 所望の前記導電パターンにマルチチップモジュールを形
    成する複数の半導体チップを組み込む工程と、 絶縁性樹脂により前記支持基板上の複数の前記マルチチ
    ップモジュールを個別に被覆する工程と、 前記支持基板を除去し、前記絶縁性樹脂裏面より前記第
    １層目の導電パターンを露出すると同時に前記個々のマ
    ルチチップモジュール毎に分離する工程とを具備するこ
    とを特徴とする半導体装置の製造方法。
  7. 【請求項７】 前記支持基板は溶解して除去することを
    特徴とする請求項１から請求項６のいずれかに記載の半
    導体装置の製造方法。
  8. 【請求項８】 前記導電パターンは、前記支持基板上に
    金属膜を設け、所望の導電パターン形状のレジストでマ
    スクをして、エッチングして形成することを特徴とする
    請求項１から請求項６のいずれかに記載の半導体装置の
    製造方法。
  9. 【請求項９】 前記金属膜は、導電箔または金属蒸着ま
    たは金属のスパッタまたは金属メッキにより形成するこ
    とを特徴とする請求項８に記載の半導体装置の製造方
    法。
  10. 【請求項１０】 前記導電パターンは、レジストで形成
    した所望の導電パターン形状と反転パターンを有するマ
    スクの上から金属膜を形成した後、レジストを除去する
    リフトオフにより形成することを特徴とする請求項１か
    ら請求項６のいずれかに記載の半導体装置の製造方法。
  11. 【請求項１１】 前記金属膜は、金属蒸着または金属の
    スパッタまたは金属メッキにより形成することを特徴と
    する請求項１０に記載の半導体装置の製造方法。
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Cited By (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6917103B2 (en) 2001-12-27 2005-07-12 Denso Corporation Molded semiconductor power device having heat sinks exposed on one surface
JP2005216989A (ja) * 2004-01-28 2005-08-11 Hitachi Maxell Ltd マルチチップモジュールの製造方法
JP2009076666A (ja) * 2007-09-20 2009-04-09 Rohm Co Ltd 半導体装置の製造方法
JP2010097999A (ja) * 2008-10-14 2010-04-30 Fuji Electric Systems Co Ltd 半導体装置及び半導体装置の製造方法
JP2010245136A (ja) * 2009-04-02 2010-10-28 Hitachi Automotive Systems Ltd 半導体装置
JP2011528507A (ja) * 2008-07-16 2011-11-17 ナショナル セミコンダクタ コーポレイション 薄いメタルコンタクトを具備する集積回路をパッケージングする方法及びシステム
US9029995B2 (en) 2012-09-26 2015-05-12 Renesas Electronics Corporation Semiconductor device and method of manufacturing the same
US9350306B2 (en) 2014-02-17 2016-05-24 Kabushiki Kaisha Toshiba Amplification circuit, amplification device, AFE circuit, and signal processing system
CN109545697A (zh) * 2018-12-26 2019-03-29 桂林电子科技大学 半导体封装方法及半导体封装结构
KR20190085587A (ko) * 2018-01-11 2019-07-19 제엠제코(주) 고열전도성 반도체 패키지
JP2022022051A (ja) * 2020-07-23 2022-02-03 朋程科技股▲ふん▼有限公司 チップパッケージング構造およびその製造方法
WO2022152312A1 (zh) * 2021-01-18 2022-07-21 香港中文大学（深圳） 用于电子束曝光的芯片内嵌复合物及其制备方法与应用
WO2023162722A1 (ja) * 2022-02-24 2023-08-31 ローム株式会社 半導体装置および半導体モジュール

Cited By (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6917103B2 (en) 2001-12-27 2005-07-12 Denso Corporation Molded semiconductor power device having heat sinks exposed on one surface
JP2005216989A (ja) * 2004-01-28 2005-08-11 Hitachi Maxell Ltd マルチチップモジュールの製造方法
JP4527991B2 (ja) * 2004-01-28 2010-08-18 株式会社日立製作所 マルチチップモジュールの製造方法
JP2009076666A (ja) * 2007-09-20 2009-04-09 Rohm Co Ltd 半導体装置の製造方法
JP2011528507A (ja) * 2008-07-16 2011-11-17 ナショナル セミコンダクタ コーポレイション 薄いメタルコンタクトを具備する集積回路をパッケージングする方法及びシステム
JP2010097999A (ja) * 2008-10-14 2010-04-30 Fuji Electric Systems Co Ltd 半導体装置及び半導体装置の製造方法
JP2010245136A (ja) * 2009-04-02 2010-10-28 Hitachi Automotive Systems Ltd 半導体装置
US9029995B2 (en) 2012-09-26 2015-05-12 Renesas Electronics Corporation Semiconductor device and method of manufacturing the same
US9350306B2 (en) 2014-02-17 2016-05-24 Kabushiki Kaisha Toshiba Amplification circuit, amplification device, AFE circuit, and signal processing system
KR20190085587A (ko) * 2018-01-11 2019-07-19 제엠제코(주) 고열전도성 반도체 패키지
KR102016019B1 (ko) 2018-01-11 2019-08-29 제엠제코(주) 고열전도성 반도체 패키지
CN109545697A (zh) * 2018-12-26 2019-03-29 桂林电子科技大学 半导体封装方法及半导体封装结构
JP2022022051A (ja) * 2020-07-23 2022-02-03 朋程科技股▲ふん▼有限公司 チップパッケージング構造およびその製造方法
JP7145190B2 (ja) 2020-07-23 2022-09-30 朋程科技股▲ふん▼有限公司 チップパッケージング構造およびその製造方法
WO2022152312A1 (zh) * 2021-01-18 2022-07-21 香港中文大学（深圳） 用于电子束曝光的芯片内嵌复合物及其制备方法与应用
WO2023162722A1 (ja) * 2022-02-24 2023-08-31 ローム株式会社 半導体装置および半導体モジュール

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