JP2011528507A - 薄いメタルコンタクトを具備する集積回路をパッケージングする方法及びシステム - Google Patents

薄いメタルコンタクトを具備する集積回路をパッケージングする方法及びシステム Download PDF

Info

Publication number
JP2011528507A
JP2011528507A JP2011518750A JP2011518750A JP2011528507A JP 2011528507 A JP2011528507 A JP 2011528507A JP 2011518750 A JP2011518750 A JP 2011518750A JP 2011518750 A JP2011518750 A JP 2011518750A JP 2011528507 A JP2011528507 A JP 2011528507A
Authority
JP
Japan
Prior art keywords
metal layer
base metal
substrate
primer
array
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2011518750A
Other languages
English (en)
Inventor
ルウ ティー． ングイェン，
アニンジャ ポダール，
シャウ ダブリュ． リー，
アショク エス． プラブー，
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
National Semiconductor Corp
Original Assignee
National Semiconductor Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by National Semiconductor Corp filed Critical National Semiconductor Corp
Publication of JP2011528507A publication Critical patent/JP2011528507A/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/02—Apparatus or processes for manufacturing printed circuits in which the conductive material is applied to the surface of the insulating support and is thereafter removed from such areas of the surface which are not intended for current conducting or shielding
    • H05K3/04—Apparatus or processes for manufacturing printed circuits in which the conductive material is applied to the surface of the insulating support and is thereafter removed from such areas of the surface which are not intended for current conducting or shielding the conductive material being removed mechanically, e.g. by punching
    • H05K3/046—Apparatus or processes for manufacturing printed circuits in which the conductive material is applied to the surface of the insulating support and is thereafter removed from such areas of the surface which are not intended for current conducting or shielding the conductive material being removed mechanically, e.g. by punching by selective transfer or selective detachment of a conductive layer
    • H05K3/048—Apparatus or processes for manufacturing printed circuits in which the conductive material is applied to the surface of the insulating support and is thereafter removed from such areas of the surface which are not intended for current conducting or shielding the conductive material being removed mechanically, e.g. by punching by selective transfer or selective detachment of a conductive layer using a lift-off resist pattern or a release layer pattern
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4821—Flat leads, e.g. lead frames with or without insulating supports
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/561—Batch processing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/568—Temporary substrate used as encapsulation process aid
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49541—Geometry of the lead-frame
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/02—Apparatus or processes for manufacturing printed circuits in which the conductive material is applied to the surface of the insulating support and is thereafter removed from such areas of the surface which are not intended for current conducting or shielding
    • H05K3/027—Apparatus or processes for manufacturing printed circuits in which the conductive material is applied to the surface of the insulating support and is thereafter removed from such areas of the surface which are not intended for current conducting or shielding the conductive material being removed by irradiation, e.g. by photons, alpha or beta particles
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B05—SPRAYING OR ATOMISING IN GENERAL; APPLYING FLUENT MATERIALS TO SURFACES, IN GENERAL
    • B05D—PROCESSES FOR APPLYING FLUENT MATERIALS TO SURFACES, IN GENERAL
    • B05D1/00—Processes for applying liquids or other fluent materials
    • B05D1/32—Processes for applying liquids or other fluent materials using means for protecting parts of a surface not to be coated, e.g. using stencils, resists
    • B05D1/322—Removable films used as masks
    • B05D1/327—Masking layer made of washable film
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B05—SPRAYING OR ATOMISING IN GENERAL; APPLYING FLUENT MATERIALS TO SURFACES, IN GENERAL
    • B05D—PROCESSES FOR APPLYING FLUENT MATERIALS TO SURFACES, IN GENERAL
    • B05D2252/00—Sheets
    • B05D2252/02—Sheets of indefinite length
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45144—Gold (Au) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45147—Copper (Cu) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H01L2224/85001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector involving a temporary auxiliary member not forming part of the bonding apparatus, e.g. removable or sacrificial coating, film or substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/922—Connecting different surfaces of the semiconductor or solid-state body with connectors of different types
    • H01L2224/9222—Sequential connecting processes
    • H01L2224/92242—Sequential connecting processes the first connecting process involving a layer connector
    • H01L2224/92247—Sequential connecting processes the first connecting process involving a layer connector the second connecting process involving a wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L2224/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L24/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01005—Boron [B]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01006—Carbon [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01013—Aluminum [Al]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01024—Chromium [Cr]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01027—Cobalt [Co]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01029—Copper [Cu]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01046—Palladium [Pd]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01047—Silver [Ag]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01075—Rhenium [Re]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01078—Platinum [Pt]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01082—Lead [Pb]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/014—Solder alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/156—Material
    • H01L2924/157—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2924/15738—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950 C and less than 1550 C
    • H01L2924/15747—Copper [Cu] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/1901—Structure
    • H01L2924/1904—Component type
    • H01L2924/19041—Component type being a capacitor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/1901—Structure
    • H01L2924/1904—Component type
    • H01L2924/19042—Component type being an inductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/1901—Structure
    • H01L2924/1904—Component type
    • H01L2924/19043—Component type being a resistor
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/03—Use of materials for the substrate
    • H05K1/0393—Flexible materials
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2203/00—Indexing scheme relating to apparatus or processes for manufacturing printed circuits covered by H05K3/00
    • H05K2203/15—Position of the PCB during processing
    • H05K2203/1545—Continuous processing, i.e. involving rolls moving a band-like or solid carrier along a continuous production path
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/10—Apparatus or processes for manufacturing printed circuits in which conductive material is applied to the insulating support in such a manner as to form the desired conductive pattern
    • H05K3/14—Apparatus or processes for manufacturing printed circuits in which conductive material is applied to the insulating support in such a manner as to form the desired conductive pattern using spraying techniques to apply the conductive material, e.g. vapour evaporation
    • H05K3/16—Apparatus or processes for manufacturing printed circuits in which conductive material is applied to the insulating support in such a manner as to form the desired conductive pattern using spraying techniques to apply the conductive material, e.g. vapour evaporation by cathodic sputtering
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/38—Improvement of the adhesion between the insulating substrate and the metal
    • H05K3/388—Improvement of the adhesion between the insulating substrate and the metal by the use of a metallic or inorganic thin film adhesion layer

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
  • Manufacturing Of Printed Wiring (AREA)
  • Lead Frames For Integrated Circuits (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Physical Vapour Deposition (AREA)

Abstract

【課題】 １個又はそれ以上の集積回路装置をパッケージングする場合に使用する複数のコンタクトからなるアレイを形成するための方法及び装置を説明する。
【解決手段】 特に、約１０μｍ未満で、且つ、特定の実施例においては、０．５乃至２μｍの間の厚さを持ったコンタクトを形成する種々の方法を説明する。
【選択図】 図２

Description

本発明は、概略、集積回路（ＩＣ）のパッケージングに関するものである。更に詳細には、本発明は、薄い相互接続構成体が関与するパッケージング方法及び装置に関するものである。
集積回路（ＩＣ）ダイをパッケージングする多数の従来のプロセスが存在している。例として、多くのＩＣパッケージは、外部装置への電気的相互接続を与えるためにシートメタルから型打ちしたか又はエッチングした金属製のリードフレームを利用する。ダイは、ボンディングワイヤ、半田バンプ、又はその他の適宜の電気的接続によって、リードフレームへ電気的に接続される。一般的に、ダイ及びリードフレームの一部がモールディング物質で封止されて、ダイの活性側上のデリケートな電気的コンポーネントを保護すると共に、該リードフレームの選択した部分を露出させたままとして外部装置への電気的接続を容易化させる。
多くの従来の型打ちしたか又はエッチングしたリードフレームは、約１００〜３００μｍ（４〜１２ミル）の範囲となる場合がある厚さを有している。該リードフレームの厚さを更に減少させることは、製造コストを低下させることとなるパッケージ寸法の減少及びリードフレーム金属の節約等の幾つかの利点を提供する場合がある。しかしながら、幾つかのパッケージ形式においては、より薄いリードフレームは、パッケージングプロセス期間中に一層曲がる傾向を有している。例として、曲がりは、リードレスリードフレームパッケージ（ＬＬＰ）及びカッドフラットノーリード（ＱＦＮ）パッケージ形式において特に問題となる場合がある。バッキングテープ等の支持用構成体をリードフレームに適用して曲がりの危険性を減少させる場合がある。しかしながら、この様な構成体はとりわけ一層コスト高となる場合がある。
リードフレームを製造するため及びリードフレーム技術を使用して集積回路をパッケージングするための既存の技術は良好であるが、集積回路をパッケージングする更により効率的な構成及び方法を開発するたけの継続的な努力がなされている。
本発明は、１個又はそれ以上の集積回路装置をパッケージングする場合に使用する複数のコンタクトからなるアレイを形成する方法及び装置に関するものである。本発明の一つの側面においては、基板上の第１区域がプライマーによって被覆されないように基板上にプライマーを付着させる。プライマーによって被覆されていないこれらの第１区域は、少なくとも、第１パターンを形成する。種々の実施例において、該パターンは、複数の装置区域からなる少なくとも１個のアレイを包含するリードフレームパネルパターンに類似している。各装置区域は、複数のコンタクトからなるアレイを具備するリードレスリードフレーム型パターンにパターン形成させることが可能である。特定の実施例においては、該プライマーは、基板上にプリントされる。そのプリントを容易化させるために、基板は柔軟性のある物質から形成し且つリール上に巻き付けることが可能である。次いで、該プリントをリール対リール又はストリップ対ストリップのプロセスで達成することが可能である。該プライマーが基板上に付着された後に、ベース金属層を該基板上にスパッタさせるか又はその他の態様で付着させる。プライマーの上に付着されていない基板の第１区域上に付着されているベースメタル層の第１部分が該プライマーと共に除去されず且つ該基板に接着したままでそれにより複数のコンタクトからなるアレイを形成するように、該プライマーを除去することが可能である。特定の実施例においては、該プライマーは水溶性であり、且つその溶媒は水又は適切な溶媒媒体を有している。対照的に、ベースメタル層の第２部分及びプライマー上に付着された物質の任意のその他の部分は、該プライマーと共に除去される。その結果得られる複数のコンタクトからなるアレイは、約１０μｍ未満の厚さで、且つ、特定の実施例においては、０．５〜２μｍの間で形成することが可能である。
幾つかの実施例においては、次いで、該基板を複数のパネルへ切断する。各パネルは、従来のリードフレームパネルフットプリントを持っており且つ複数の装置区域からなる少なくとも１個のアレイを有する場合がある。各ダイを関連する装置区域内に位置決めさせるように、複数の装置区域からなる少なくとも１個のアレイへ取り付けるか又は電気的に接続させることが可能である。種々の実施例においては、次いで、該複数の装置区域からなる少なくとも１個のアレイを、モールディング物質でパネルレベルにおいて封止させることが可能である。次いで、少なくとも該ベースメタル層を該モールディング物質に付着させたままで、それにより少なくも該コンタクトの底部表面を露出させたままで、該基板を除去することが可能である。複数の装置区域からなる各封止されたアレイを単体化させて多数の個別的な集積回路パッケージを与えることが可能である。
本発明の別の側面においては、１個又はそれ以上の集積回路装置用の複数のコンタクトからなるアレイを形成する別の方法を説明する。種々の実施例において、ベースメタル層を基板上に付着させる。前述したプロセスと対照的に、該基板上にプライマーをパターニングすることはない。特定の実施例において、結果的に得られるベースメタル層がリードフレーム型パターン又はその他の相互接続パターンを形成するように、該ベースメタル層をマスクを介して付着させる。該ベースメタル層は、単一の金属層（例えば、銅）又はベース層とバリア層とを包含するメタルスタックのいずれかとすることが可能である。該ベースメタル層は、基板上にスパッタさせることが可能であり、且つ、幾つかの実施例においては、約０．１乃至０．３μｍの範囲内の厚さを有することが可能であるが、種々の代替的な実施例においては、一層薄い且つ一層厚いの両方のベースメタル層が望ましい場合がある。
ベース層と共に形成される相互接続パターンの特徴は、レーザアブレーションプロセスを使用して先鋭化される。相互接続パターンの幾何学的形状を先鋭化させるためのレーザアブレーションの使用は、非常に微細な特徴及びピッチの形成を可能とさせる。更に、マスクを使用することなしにベースメタル層を付着させることにより更に微細な特徴及びピッチ（例えば、１０μｍ以下）を発生させることが可能である。これらの実施例において、相互接続パターンを形成するためにレーザアブレーションのみを使用することが可能である。相互接続パターンを画定した後に、ベースメタル層の厚さを増加させることが可能であり、且つ該プロセスは上述した如くに進行することが可能である。
前述した実施例の一つ又はそれ以上の変形及び特徴は別の実施例に包含させることが可能であり、且つ、所望により、前述した実施例の内のいずれか一つにおいて付加的な変形及び特徴を使用することが可能である。
本発明のその他の装置、方法、特徴及び利点は、以下の図面及び詳細な説明を吟味することにより当業者にとって明らかなものとなる。この様な付加的なシステム、方法、特徴、及び利点の全てがこの説明内に包含され、本発明の範囲内のものであり、且つ特許請求の範囲によって保護されるものであることが意図されている。
（Ａ）は本発明の１実施例に基づいて複数個のパネルに配設された多数の装置区域をその上に包含している相互接続パターンを具備する基板の概略平面図、（Ｂ）は（Ａ）に示した複数のパネルの内の一つの拡大概略平面図、（Ｃ）は（Ｂ）に示したパネル上の複数の装置区域の内の一つの拡大概略平面図。 本発明の１実施例に基づいて集積回路装置をパッケージングする場合に使用する基板上の相互接続パターンを形成するプロセスを例示したフローチャート、 本発明の１実施例に基くパッケージングプロセスの種々の段階における一つの段階における概略側面図。 本発明の１実施例に基くパッケージングプロセスの種々の段階における一つの段階における概略側面図。 本発明の１実施例に基くパッケージングプロセスの種々の段階における一つの段階における概略側面図。 本発明の１実施例に基くパッケージングプロセスの種々の段階における一つの段階における概略側面図。 本発明の１実施例に基くパッケージングプロセスの種々の段階における一つの段階における概略側面図。 本発明の１実施例に基くパッケージングプロセスの種々の段階における一つの段階における概略側面図。 本発明の１実施例に基くパッケージングプロセスの種々の段階における一つの段階における概略側面図。 本発明の１実施例に基くパッケージングプロセスの種々の段階における一つの段階における概略側面図。 本発明の１実施例に基くパッケージングプロセスの種々の段階における一つの段階における概略側面図。 本発明の１実施例に基くパッケージングプロセスの種々の段階における一つの段階における概略側面図。 本発明の１実施例に基くパッケージングプロセスの種々の段階における一つの段階における概略側面図。 リール対リールプリントプロセスを示した概略図。 本発明の１実施例に基いて集積回路装置をパッケージングするプロセスを示したフローチャート。 （Ａ）は本発明の１実施例に基いて集積回路装置を具備する例示的なモールドしたストリップ及びその上に形成したモールドしたキャップに処理した基板の平面図、（Ｂ）は本発明の１実施例に基く（Ａ）のモールドしたストリップの側面図。 （Ａ）は本発明の１実施例に基いて基板を除去する図６（Ｂ）のモールドしたストリップの側面図、（Ｂ）は本発明の１実施例に基いて基板を除去し且つそれにより電気的相互接続パターンが露出された図６（Ａ）のモールドしたストリップの底面図。 本発明の別の実施例に基いて集積回路装置をパッケージングする場合に使用するために基板上に相互接続パターンを形成する別のプロセスを示したフローチャート。
本発明は、概略、集積回路のパッケージングに関するものである。更に詳細には、本発明は、薄い金属製の相互接続構成体が関与するパッケージング方法及び装置に関するものである。
本発明に基く装置及び方法の例示的な適用例をこのセクションにおいて説明する。これらの例は、文脈を付加し且つ本発明の理解を助けるためにのみ与えられるものである。従って、当業者に明らかなように、本発明はこれらの特定の詳細事項の幾つか又は全てが無しで実施することが可能である。その他の点においては、本発明を不必要にぼかすことを回避するために、良く知られているプロセスステップについての詳細な説明は割愛している。その他の適用例も可能であり、以下の例は制限的なものとして取られるべきものではない。
以下の詳細な説明において、本説明の一部を形成する添付の図面を参照し、該図面においては、例示として、本発明の特定の実施例が示されている。これらの実施例は当業者が本発明を実施することを可能とするために充分詳細に説明するが、これらの例は制限的なものではないことが理解され、その他の実施例を使用することが可能であり、且つ本発明の精神及び範囲を逸脱すること無しに変形を行うことが可能である。
最初に、図１（Ａ）−（Ｃ）を参照すると、本発明の１実施例に基いて高温処理用に適合されている例示的な基板１００が部分的な平面図で示されている。種々の実施例において、基板１００は薄い柔軟性のある物質から形成することが可能である。例として、基板１００は、概略、ポリイミド等の適宜のポリマー、高温紙、又は典型的な高温パッケージング処理に耐えることが可能なその他の適宜の物質などから構成することが可能である。当業者により理解されるように、典型的なダイ取り付け及び硬化プロセスは、４時間にわたり１５０℃において稼動する場合があり、典型的なワイヤボンディングプロセスは装置の密度に依存して５乃至１５分にわたり２００℃において稼動する場合があり、且つ典型的な封止モールディングプロセスは５分にわたり１７５℃において稼動する場合がある。前述した温度及び時間に耐えることが可能であることに加えて、基板１００は、１個又はそれ以上の金属層を容易に適用することが可能な物質１０１から形成することが可能である。より詳細に説明すると、初期的プロセスフェーズにおいて、１個又はそれ以上の金属製の電気的相互接続パターンを基板１００上に付着させる。基板１００は、究極的には、後の段階において、終了したパッケージの表面上にパターンの一部が露出されたままとされる場合に、電気的相互接続パターンから除去される。従って、基板１００は、電気的相互接続パターンから容易に除去可能な物質から構成することが可能である。更に、基板が使用後に廃棄される実施例においては、基板１００は低コスト物質から形成することが可能である。
例示した実施例において、基板１００及び関連する電気的相互接続パターンは、多数のパネル１０１に分割することが可能である。図１（Ｂ）は、本発明の１実施例に基くパネル１０１の拡大平面図を示している。各パネル１０１と関連する電気的相互接続パターンは、１個又はそれ以上の金属層の付着を介して形成される多層装置区域１０３を包含しており、それらは２次元アレイ１０５に配列することが可能である。各装置区域１０３は、関連する集積回路ダイを受納すべく構成されている。例示した実施例においては、各パネル１０１のフットプリント及び２次元アレイ１０５の関連する配列は、典型的なリードフレームパネルのものと類似している。しかしながら、２次元アレイ１０５の数及び各アレイ内の装置区域１０３の数及び配列は、所望の最終的パッケージのタイプに従って異なる場合がある。
図１（Ｃ）は、装置区域１０３の内の一つの拡大平面図を示している。コンタクト部分（以後、コンタクト、リード、又は電気的相互接続とも呼称する）１０６は、集積回路ダイへワイヤボンディング又は半田付けするのに適したパターンを形成している。例示した実施例において、コンタクト部分１０６は、装置区域１０３の周辺部上にのみ位置されている。しかしながら、装置区域１０３は、多様な異なるパターン及び形態を取ることが可能である。更に、関連するダイがコンタクト部分１０６へワイヤボンドされるべき幾つかの実施例においては、各装置区域１０３は、関連する集積回路ダイの背面との接続に適したダイ取り付けパッド（ＤＡＰ）１０８を包含している場合がある。各装置区域１０３は、複数のダイ又は受動的要素（例えば、例として、抵抗、コンデンサ、及びインダクタ）用のその他のパッドを包含するＳｉＰ（システム・イン・パッケージ）等のパッケージを製造するための多数のダイ取り付けパッドを包含している場合もある。一般的に、コンタクト部分１０６の形態は、必要とされるコンタクトの数、パッケージ拘束条件、及びそのダイがワイヤボンディング用又はフリップチップ（ＦＣ）タイプパッケージ等の半田ジョイントとの接続用の形態とされているか否かに依存する。
図２は、図１（Ａ）−（Ｃ）を参照して上に説明したような基板上に電気的相互接続パターンを形成するための例示的方法を例示したフローチャートである。図３Ａ−３Ｆの各々は、図２のプロセスにおける種々のステップにおける構成の一部の概略的断面図を例示している。最初に、図３Ａに例示した如く、プライマー３０２を基板３００（例えば、図１（Ａ）の基板１００）の第１表面３０４へ付与する。１つの特定の実施例においては、該プライマー３０２は水溶性インクから形成されている。プライマー３０２は任意の適宜の手段で表面３０４へ付与することが可能である。例として、プライマー３０２を、適宜のプリンタ（例えば、スクリーン、ステンシル又はインクジェットプリンタ）で該基板の第１表面３０４上にプリントさせることが可能である。
より詳細には、図４に例示した実施例においては、図３Ａの基板３００は側面断面図でリール対リールのプリントプロセスを経ることが示されている。基板３００は、初期的な供給ロール４１０を形成するために巻上げられる薄い物質を有することが可能である。基板３００は、この供給ロールから引き出され且つプリントヘッド又はその他のプリント用コンポーネント４２１を具備しているプリンタ４２０を介して移動されるか又は処理されることが可能である。基板３００がプリンタ４２０を通過する場合に、プリント用コンポーネント４２１は、リードフレーム又はその他の基板上への電気的相互接続パターンに対して設計されたレイアウトにプライマー３０２をプリントするか又は分配させることが可能である。より詳細には、プライマー３０２は、プライマー３０２で被覆されることの無い基板３００の表面３０４上の選択した区域が所望のリードフレーム又はその他の電気的相互接続パターンに配列させるように付着させることが可能である。
薄い基板３００がプリントプロセスを介して通過する場合に、薄い基板３００を案内及び／又は保護することを助けるためにプラテン４３０を使用することが可能である。種々の実施例において、プリントプロセスが完了すると、プリントした基板３００は仕上げロール４１１へに巻き上げられる。幾つかの実施例においては、プラテン４３０は、新たにプリントされたプライマーに対する硬化処理を簡単化させるために、加熱させるか及び／又はそれに結合された１個又はそれ以上の代替的硬化用コンポーネントを包含することが可能である。インクジェットプリンタ４２０を、多数の市販されているか又はカスタム化されたインクジェットプリンタの内のいずれかから選択することが可能である。幾つかの実施例においては、図４に示したセットアップを多くの一般的な在庫のプリンタと共に動作させるべく構成することが可能である。代替的に、カスタム化したインクジェットプリンタを特定のプライマー３０２と共に動作すべく設計することが可能である。
幾つかの実施例においては、プライマー３０２で被覆されている部分も包含して基板３００の表面３０４上に、２０４において、接着プリカーサ層３０６を付着させる。注意すべきことであるが、幾つかの実施例においては、基板３００をロール４１１の如きロール形状で処理する。基板３００をロール形状に維持することは、多くのその後の準備及びパッケージングプロセス（以下に説明するようなもの）に対して、一層安く且つ一層早いものである場合がある。例として、現在使用可能な製造装置は、リール対リールプロセスにおいて局所化した付着を実施することが可能である。特に、幾つかの実施例においては、マシンを、基板の大きな面積上にクランプダウンし、真空を付与し、且つメタルスパッタリングを可能とさせるべく形態とさせることが可能である。
接着プリカーサ層３０６は、金属及び金属合金を含む任意の適宜の一つ又はそれ以上の物質から形成することが可能であり、且つ後に付与される金属製ベース層の基板３００への接着を容易化させる。より詳細には、接着プリカーサ層３０６を形成するために使用される一つ又はそれ以上の物質は、大方、ベース金属層を形成するために後に使用される一つ又はそれ以上の物質に依存する。例として、接着プリカーサ層３０６は、Ｃｒ又はＴｉＷから形成することが可能であり且つスパッタリングプロセスにおいて表面３０４上に付着させることが可能である。しかしながら、注意すべきことであるが、接着プリカーサ層は全ての実施例において必要とされるものではない。
図３Ｃに移行すると、プライマー３０２によって被覆されている部分（及び、適用可能である場合には、接着プリカーサ層３０６）を含む基板３００の表面上に、２０６において、ベース金属層３０８を付着させる。ベース金属層３０８は、リードフレーム（典型的にＣｕ）及びボンドパッド（しばしば、Ａｌ）において通常使用されるものを含む任意の適宜の物質から形成することが可能であり、且つ任意の適宜のプロセスによって付着させることが可能である。特定の実施例において、Ａｌ又はＣｕベース金属層３０８を基板３００上にスパッタさせる。代替的実施例においては、ベース金属層３０８は１個又はそれ以上のＡｌ又はＣｕ層と１個又はそれ以上のバリア層とを含む金属積層体とすることが可能である。
種々の実施例によれば、基板３００の表面をクリーニングし且つ金属層の不必要な部分、即ち、プライマー３０２の直接上の金属部分、を除去するために、２０８において、適宜の溶媒を使用する。例として、プライマー３０２が水溶性である実施例において、適宜の加圧した水ジェット（例えば、幾つかの実施例においては、約２００−３００ｐｓｉ）を使用して、ベース金属層３０８及び接着プリカーサ層３０６及びプライマー３０２上に付着されている任意のその他の層（種々の実施例においては、ベース金属層の下又は上に付着されているその他の層が存在する場合がある）の一部を除去する。図３Ｄは、基板３００、及びプライマー３０２と共に除去されなかったベース金属層３０８の一部から形成された電気的相互接続パターンの一部を例示している。例示した実施例において、各装置区域において結果的に得られる電気的相互接続パターンは、コンタクト３１０及びダイ取り付けパッド３１２を包含している。
電気的相互接続パターンが画定されると、そのパターンの厚さ（即ち、コンタクト３１０及びダイ取り付けパッド３１２の厚さ）を、図３Ｅに例示した如くに、ステップ２１０において、増加させることが可能である。例として、ベース金属層３０８の残存部分を選択的に鍍金してその厚さを増加させることが可能である。その鍍金は、例えば、無電極プロセス、電気鍍金プロセス、又はベース金属層３０８上に導電性インクを付着させるプリントプロセスなどによって達成することが可能である。後者の場合において、インクジェットプリントプロセスは、金属製ナノインクを使用することが可能である。この様な金属製ナノインクは、導電性の銅、銀、及び／又は金の粒子を包含することが可能であり、且つ実質的にこれらの金属粒子のみが残存するような残存形式に硬化させることが可能である。その他の実施例においては、該プラテンの厚さがその後のパッケージングプロセスに対して既に適切なものである場合がある。種々の実施例において、該ベース金属の厚さが、例として、約２５μｍ未満であり、且つ、しばしば、１０μｍ未満であり、且つ幾つかの実施例においては、約０．５乃至２μｍの範囲内であることが望ましいが、他の実施例においては、その他の厚さとすることも可能であり且つ許容される。当業者により理解されるように、対照的に、典型的な型打ちしたか又はエッチングした金属リードフレームは、通常、１００乃至３００μｍの程度の厚さを有している。
関連するダイをコンタクト３１０へ接続する場合に使用される電気的接続のタイプに依存して、種々のその他の金属層をその後にベース金属層３０８上に付着させることが可能である。例として、幾つかの実施例において、特にダイ上のボンドパッドを関連するコンタクト３１０と物理的且つ電気的に接続させるために半田ジョイントが使用される実施例において、２１２において、ベース金属層３０８上に１個又はそれ以上のバリア金属層を鍍金又はその他の態様で付着させることが可能である。例として、この様なバリア金属は、Ｎｉ又はＣｏのみならず、ＮｉＰｄスタック又はＮｉＰｄＡｕスタック等の金属積層体をも包含する場合がある。該バリア層の厚さは、所望のパッケージのタイプに従って異なる場合があるが、１μｍ又はそれより一層薄い程度の厚さは種々の実施例において良好である。
更に、図３Ｆに例示した実施例に示した如く、２１４において、保護層３１６をベース金属層３０８上及び任意のバリア金属層上に付着させることが可能である。例として、Ａｇ、Ａｕ、又はＰｄの薄い層、又はワイヤボンディング及び／又は半田付けに適した任意のその他の半田ぬれ性金属をベース金属層３０８上にフラッシュ付着（flash deposit）させることが可能である。種々の実施例において、該保護層は、例えば、０．１μｍ未満の厚さを有する場合がある。各コンタクト３１０上の保護層３１６の露出表面は、関連するダイとの電気的接続用のボンディング表面３１８である。
代替的実施例において、バリア金属層及び保護層３１６は、プライマー３０２を除去する前に、ベース金属層３０８上に付着させることが可能である。これらの実施例において、バリア金属層及び／又は保護層３１６の不必要な部分は、ベース金属層３０８の不必要な部分と共に、除去する。この様に、コンタクト３１０の表面は、既に、関連するダイ上のボンドパッドとの電気的接続に対する準備をなすことが可能である。
基板３００を、２１６において、個々のストリップ又はパネル３０１（種々の実施例におけるパネル１０１に類似）に切断する。例として、基板３００を、図１におけるパネル１０１間のライン１１０等の個々のパネルに分割するラインに沿ってソーイング又はその他の態様で切断することが可能である。
図３Ｇ−３Ｋ及び図５のフローチャートを参照して、集積回路ダイをパッケージングするプロセスについて説明する。５０２において、ダイ３２０を関連する装置区域内に位置決めさせる。図３Ｇに例示した実施例において、各ダイ３２０の背面３２２を、例として、エポキシ又は接着性フィルム等の適宜のダイ取り付け物質によって、関連するダイ取り付けパッド３１２へ物理的に取り付ける。ダイ取り付けパッドが使用されない実施例においては、各ダイ３２０を基板２００上に直接的に位置決めさせることが可能である。
図３Ｈに例示した実施例において、５０４において、ダイの活性表面３１９上のボンドパッドを、金属（例えば、金又は銅）のボンディングワイヤ３２６によってコンタクト３１０へ電気的に接続させる。注意すべきことであるが、本発明の実施例は、半田ジョイント接続を使用するダイをパッケージングする場合に使用するのにも適している。これらの実施例において、各ダイを反転させ、且つダイの活性表面上の選択したボンドパッドが対応するコンタクト上に位置されるように、各ダイの活性表面を直接的にコンタクト３１０と隣接して位置決めさせることが可能である。ボンドパッドとコンタクト３１０との間の半田（半田ボール、鍍金した半田層、又は半田ペースト等の形態において）をリフローさせて、ダイ３２０をコンタクト３１０へ物理的且つ電気的に接続させる半田ジョイント接続を形成することが可能である。
５０６において、電気的接続（例えば、ボンディングワイヤ３２６又は半田ジョイント）、ダイ２０２、及びコンタクト３１０及びダイ取り付けパッド３１２（存在する場合）の一部を、図３Ｉに例示した如くに、モールディング物質（化合物）３３０で封止させる。モールディング化合物３３０は、通常、低い熱膨張係数を有する非導電性のプラスチック又は樹脂である。好適実施例においては、搭載され切断された全体の基板パネル３０１をモールド内に配置させ且つ夫々平面図及び側面図を示している図６Ａ及び６Ｂに示した如くに実質的に同時的に封止させる。別の実施例においては、複数の装置区域からなる各２次元アレイが単一のユニットとして封止されるようにモールドを構成することが可能である。しかしながら、特定の実施例において、基板３０１が後に除去される場合に、複数の搭載した装置区域の２次元アレイが互いに固定されたままであるように、全体の切断した基板パネルを１個のモールドしたキャップ３３１で封止することが望ましい。より詳細には、典型的なリードフレームパネルは別々の装置アレイ間に付加したモールディング物質を有するものではないが、この様な形態は、金属相互接続パターンがそれ自身を支持するために充分な構造的完全性を有するには薄過ぎる場合の本例の場合においては望ましい場合がある。従って、各々が、複数の装置区域の夫々の２次元アレイ上に形成されるモールドしたキャップ部分３３１’、３３１’’、３３１’’’の各々を有する単一の一体的なモールドしたキャップ３３１を形成することが可能である。この様な単一のモールドしたキャップ３３１は、基板パネル３０１が除去されると、封止した装置区域に対しての支持を与える。
しかしながら、装置アレイ間の離隔した領域３３２間のモールディング物質は、主に、パネルレベル輸送及び処理のためのサポートを与えるために機能するものであるから、これらの領域におけるモールディング物質の量は、パッケージした集積回路装置の上のより永久的に封止した領域に対して所望されるものと比較して、減少させることが可能である。そうであるから、装置アレイ間の領域３３２における全体的なモールドしたキャップ３３１の厚さは、図６（Ｂ）に示したように、実際の装置アレイ上方のモールドしたキャップの厚さ未満とすることが可能である。更に、図６（Ａ）に例示した実施例に示した如く、レリーフスロット３３４を装置区域間のモールディング化合物３３０内に組み込むことが可能である。レリーフスロット３３４は、基本的に、モールディング化合物３３０におけるギャップ又はボイドである。この様なレリーフスロット３３４は、封止の結果としてモールドしたパネル内に存在する応力を緩和する上で助けとなり、それによりパネルの曲がりを減少させる。理解されるように、封止したパネルの曲がりは、コンタクト及び／又は電気的接続部に対する損傷を含む装置損傷となる場合がある。幾つかの実施例において、パネルを封止するために、曲がりに対する耐性を有しているより異例の又はカスタム化したモールディング物質を使用することが可能である。その他の実施例において、封止したストリップは、非常に堅牢なストリップを得ることを確保するために、レリーフスロットを包含するものではない場合がある。封止の後に、モールディング化合物３３０は、加熱した炉内において硬化させることが可能である（例えば、モールディング化合物が熱硬化性プラスチック又はキュアリングを必要とするその他の物質である場合）。
次いで、基板３００を、５０８において、剥離させるか又はその他の態様で除去して、図３Ｊに示した如く、コンタクト３１０及びダイ取り付けパッド３１２（適用される場合）を露出させることが可能である。より詳細には、図７（Ａ）は剥離されている薄い基板３０１を具備する図６（Ｂ）のモールドしたストリップを例示しており、且つ図７（Ｂ）は基板を除去し且つ電気的相互接続パターンを露出させた図６（Ａ）のモールドしたストリップを底面図で図示している。図示した如く、基板３０１の最終的な除去の結果として、種々のコンタクト３１０及びダイ取り付けパッド３１２又はその他の電気的相互接続パターン及びそれらの夫々のダイ又は下側の集積回路装置と接続されたままのコンポーネントが得られる。種々の実施例において、該基板は廃棄することが可能である。
基板３００を除去した後に、コンタクト３１０の底部表面３３６（及び、幾つかの実施例においては、適用可能である場合には、ダイ取り付けパッドの底部表面３３８）を、プリント回路基板（ＰＣＢ）又はその他の基板上の対応するコンタクト表面との接続を容易化させるために、Ｓｎ及び／又は半田で、５１０において、鍍金させることが可能である。
代替的な実施例においては、ベース金属層３０８の付着の前に、基板３００上に付加的な半田ぬれ性層を付着させることが可能である。該付加的な半田ぬれ性層は、ＰＣＢ又はその他の基板上の外部コンタクトとの後の接続に対して適切なものである場合があり、且つ上述した保護層３１６と類似した物質から構成することが可能である。更に、丁度説明した半田ぬれ性層を付着した後で且つベース金属層３０８を付着する前に、基板３００上に付加的なバリア層を付着させることが可能である。この付加的なバリア層は、上に説明したバリア層と類似した物質から構成することが可能である。これらの付加的な層の不要な部分は、勿論、上に説明したようにプライマーと共に除去される。この様な半田ぬれ性層及び／又はバリア層が使用される実施例において、５１０における鍍金は実施されない場合がある。
封止したパネルを、５１２において、単体化させて、図３Ｋに例示したように、多数の個別的なＩＣパッケージ３４０を発生させる。封止したパネルは任意の定義の手段で単体化させることが可能である。例として、該パネルは、ソーイング、ギャングカッティング（ソーイング）、レーザカッティング又はプラズマカッティング技術を使用して単体化させることが可能である。当業者が理解するように、ここに記載した方法は、多数のリードレスリードフレームパッケージ（ＬＬＰ）又はカッドフラットパックノーリード（ＱＦＮ）パッケージ形式を発生するために使用することが可能である。更に、殆どの実施例に対して、新たな装置が必要とされることはなく、且つその処理は、主に、標準の流れに従うものである。
本発明の別の側面を、図８のフローチャートを参照して説明する。このプロセスは、８０２において、上に説明したような基板３００等の基板の表面上に接着プリカーサ層のオプションとしてのスパッタリング又はその他の付着で開始する場合がある。図２のフローチャートと対照すると、基板上のプライマーがパターニングされることはない。８０４において、ベース金属層が該基板上に付着される。特定の実施例においては、該ベース金属層は、結果的に得られるベース金属層がリードフレームタイプパターン又はその他の相互接続パターンを形成するように、マスクを介して付着される。該ベース金属層は、単一の金属層（例えば、Ｃｕ）であるか又はベース層とバリア層とを含む金属積層体のいずれかとすることが可能である。該ベース金属層は、基板上にスパッタさせることが可能であり（蒸着等のその他のも適切な場合があるが）、且つ、幾つかの実施例においては、約０．１乃至０．３μｍの範囲内の厚さを有する場合があるが、一層薄い且つ一層厚いベース金属層の両方が種々の代替的実施例において望ましい場合がある。
該ベース層で形成される相互接続パターンの特徴は、８０６において、レーザアブレーションプロセスを使用して先鋭化される。このレーザアブレーションプロセス期間中、ベース金属層はレーザビームで照射される。低レーザ束において、該物質は吸収したレーザエネルギによって加熱され且つ蒸発又は昇華する。高レーザ束において、該物質は、典型的に、プラズマへ変換される。通常、レーザアブレーションは、パルス型レーザで物質を除去することを意味するが、レーザ強度が充分に高い場合には、連続波レーザビームで物質を除去することが可能である。相互接続パターンの幾何学的形状を先鋭化させるためのレーザアブレーションの使用は、非常に微細な特徴の形成を可能とする。更に、マスクを使用することなしに、ベース金属層を付着させることにより更に一層微細な特徴及びピッチ（例えば、１０μｍ以下）を発生させることが可能である。これらの実施例において、相互接続パターンを形成するためにレーザアブレーションのみを使用することが可能である。相互接続パターンを画定した後に、ベース金属層の厚さを、８０８において、増加させることが可能であり、且つ、本プロセスは図２及び５のフローチャートを参照して上に説明した如くに進行することが可能である。
前述した説明は、説明の目的上、本発明の完全なる理解を与えるために特定の用語を使用している。しかしながら、当業者に明らかなように、特定の詳細は本発明を実施するために必要とされるものではない。従って、本発明の特定の実施例の前述した説明は、例示及び説明の目的のために提示したものである。それらは網羅的なものであること、又は本発明を開示した精密な形態に制限することを意図したものではない。当業者に明らかであるように、上の教示に鑑み多くの修正例及び変形例が可能である。例として、モールディング化合物３３０とのより良い接着を確保するために、ベース層３０８を意図的に粗くすることが望ましい場合がある。このことは、例えば、褐色又は黒色酸化物処理等の機械的及び／又は化学的プロセスを介して達成することが可能である。
本発明の原理及びその実際的な適用例を最も良く説明し、それにより、他の当業者が本発明及び意図される特定の使用に適したような種々の実施例及び修正例を最も良く利用することを可能とするために実施例を選択し且つ説明している。本発明の範囲は、以下の特許請求の範囲及びその均等物によって定義されるものであることを意図している。

Claims (17)

  1. １個又はそれ以上の集積回路装置用の複数のコンタクトからなるアレイを製造する方法において、
    基板上の第１区域はプライマーによって被覆されておらず且つ該プライマーによって被覆されていない該第１区域が少なくとも第１パターンを形成するように該基板上にプライマーを付着させ、
    該基板上にベース金属層を付着させ、
    溶媒で該プライマーを除去し、
    プライマー上に付着されていない該基板の該第１区域上に付着されている該ベース金属層の第１部分は該プライマーと共に除去されることはなく且つ該基板に接着したままでそれにより複数のコンタクトからなるアレイを形成し、且つ該ベース金属層の第２部分及びプライマー上に付着されている物質のその他の部分を該プライマーと共に除去する、
    方法。
  2. 請求項１において、更に、該プライマーを付着した後で且つ該ベース金属層を付着する前に、該基板上に接着プリカーサ層をスパッタし、該基板の該第１区域上に付着されている該接着プリカーサ層の第１部分は該プライマーと共に除去されることはなく、且つ該プライマーの上側に存在する該接着プリカーサの第２部分は該プライマーと共に除去されて、該接着プリカーサ層の該第１部分の上に付着されている該ベース金属層の該第１部分は、該プライマーの除去後に、該接着プリカーサ層によって該基板に接着したままである方法。
  3. 請求項１又は２において、更に、該ベース金属層の厚さを増加させるために該ベース金属層の一部を選択的に鍍金し、該選択的鍍金が、無電極プロセス、電気鍍金プロセス、及び該ベース金属層の該第１部分の上に導電性インクを付着させるプリントプロセス、からなるグループの内の一つによって達成される方法。
  4. 請求項１乃至３の内のいずれか１項において、該基板が、該プライマーを付着させる前に、第１リールから巻き戻され、且つ、その後に、該プライマーをリール対リールプロセスにおいて付着させた後に、第２リール上に巻き付ける方法。
  5. 請求項１乃至４の内のいずれか１項において、該第１パターンを形成する該第１区域を複数の装置区域からなる少なくとも１個のアレイを含む少なくとも１個のリードフレームパネルパターンにパターニングし、且つ各装置区域を複数のコンタクトからなるアレイを具備しているリードレスリードフレームタイプパターンにパターニングする方法。
  6. 請求項１乃至５の内のいずれか１項において、更に、該ベース金属層を付着する前に半田ぬれ性層を付着し、該半田ぬれ性層は外部コンタクトとの接続に適している方法。
  7. 請求項６において、更に、該半田ぬれ性層を付着した後で且つ該ベース金属層を付着する前に、バリア層を付着する方法。
  8. １個又はそれ以上の集積回路装置に対する複数のコンタクトからなるアレイを製造する方法において、
    基板上にベース金属層を付着し、
    該ベース金属層に関してレーザアブレーションを使用して該ベース金属層から形成される複数のコンタクトからなるアレイを画定し、
    該複数のコンタクトからなるアレイの厚さを増加させるために、レーザアブレーションを使用した後に、該ベース金属層の一部を選択的に鍍金する、
    方法。
  9. 請求項８において、該ベース金属層をマスクを介してスパッタしておおよそ複数のコンタクトからなるアレイを画定し、且つ該コンタクトの幾何学的形状を先鋭化させるためにレーザアブレーションを使用する方法。
  10. 請求項８又は９において、更に、該ベース金属層を付着する前に、該基板上に接着プリカーサ層をスパッタさせる方法。
  11. 請求項８乃至１０の内のいずれか１項において、該選択的鍍金が、無電極プロセス、電気鍍金プロセス、及び該ベース金属層の該第１部分上に導電性インクを付着させるプリントプロセスからなるグループの内の一つによって達成される方法。
  12. 請求項８乃至１１の内のいずれか１項において、更に、該ベース金属層を鍍金した後に、該ベース金属層上に保護層を付着する方法。
  13. 請求項８乃至１２の内のいずれか１項において、該ベース金属層を複数の装置区域からなる少なくとも１個のアレイを含む少なくとも１個のリードフレームパネルパターンにパターニングし、且つ各装置区域を複数のコンタクトからなる関連するアレイを具備するリードレスリードフレームタイプパターンにパターニングする方法。
  14. 請求項１乃至１３の内のいずれか１項において、更に、該基板を複数のパネルに切断し、各パネルが従来のリードフレームパネルフットプリントを持っており、各パネルが複数の装置区域からなる少なくとも１個のアレイを包含している方法。
  15. 請求項５又は１３において、更に、各ダイが関連する装置区域内に位置決めされるように複数の装置区域からなる少なくとも１個のアレイに対して複数個のダイを取り付け且つ電気的に接続させる方法。
  16. 請求項１５において、該関連する装置区域内の複数のコンタクトからなる該アレイが関連するダイ取り付けパッドの周囲を取り囲むように各装置区域が更に該ベース金属層からパターニングしたダイ取り付けパッドを包含しており、且つ各ダイの背面が関連するダイ取り付けパッド上に位置決めされる方法。
  17. 請求項１５又は１６において、更に、
    ストリップ上の複数の装置区域からなる少なくとも１個のアレイを該ダイ及びコンタクトの少なくとも一部を包含するモールディング物質で封止し、
    該封止の後に該基板を除去し、一方該ベース金属層を該モールディング物質に接着したままとさせ、それにより該コンタクトの少なくとも底部表面を露出させ、且つ
    複数の装置区域からなる該少なくとも１個のアレイを単体化させて複数個の個別的な集積回路パッケージを与える、
    方法。
JP2011518750A 2008-07-16 2009-05-18 薄いメタルコンタクトを具備する集積回路をパッケージングする方法及びシステム Pending JP2011528507A (ja)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US12/174,046 US20100015329A1 (en) 2008-07-16 2008-07-16 Methods and systems for packaging integrated circuits with thin metal contacts
US12/174,046 2008-07-16
PCT/US2009/044396 WO2010008673A2 (en) 2008-07-16 2009-05-18 Methods and systems for packaging integrated circuits with thin metal contacts

Publications (1)

Publication Number Publication Date
JP2011528507A true JP2011528507A (ja) 2011-11-17

Family

ID=41530527

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2011518750A Pending JP2011528507A (ja) 2008-07-16 2009-05-18 薄いメタルコンタクトを具備する集積回路をパッケージングする方法及びシステム

Country Status (6)

Country Link
US (1) US20100015329A1 (ja)
JP (1) JP2011528507A (ja)
KR (1) KR20110034016A (ja)
CN (1) CN102099904A (ja)
TW (1) TW201005879A (ja)
WO (1) WO2010008673A2 (ja)

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2009119374A1 (ja) * 2008-03-24 2009-10-01 株式会社村田製作所 電子部品モジュールの製造方法
US8647966B2 (en) * 2011-06-09 2014-02-11 National Semiconductor Corporation Method and apparatus for dicing die attach film on a semiconductor wafer
JP5960532B2 (ja) * 2012-07-25 2016-08-02 株式会社ディスコ パッケージ基板の加工方法
US20140091465A1 (en) * 2012-09-28 2014-04-03 Texas Instruments Incorporated Leadframe having sloped metal terminals for wirebonding
BR112015015027A2 (pt) 2012-12-20 2017-07-11 3M Innovative Properties Co impressão de múltiplas tintas para conseguir registro de precisão durante processamento subsequente
CN205282448U (zh) 2015-05-28 2016-06-01 意法半导体股份有限公司 表面安装类型半导体器件
TWI582863B (zh) * 2015-08-20 2017-05-11 南茂科技股份有限公司 晶片封裝製程、晶片封裝體以及具有晶片封裝體之可撓性線路載板
EP3281710A1 (de) * 2016-08-10 2018-02-14 voestalpine Stahl GmbH Coil-coating-verfahren und metallband
DE102020106742A1 (de) * 2020-03-12 2021-09-16 Auto-Kabel Management Gmbh Elektrisches Kontaktteil sowie Verfahren zur Herstellung eines elektrischen Kontaktteils
US20210376563A1 (en) * 2020-05-26 2021-12-02 Excelitas Canada, Inc. Semiconductor Side Emitting Laser Leadframe Package and Method of Producing Same

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003243594A (ja) * 2001-01-31 2003-08-29 Sanyo Electric Co Ltd 半導体装置の製造方法

Family Cites Families (46)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
BE786148A (fr) * 1971-07-13 1973-01-12 Westinghouse Electric Corp Ameliorations aux compositions adhesives resineuses thermodurcissables,ou se rapportant a ces compositions
US4442137A (en) * 1982-03-18 1984-04-10 International Business Machines Corporation Maskless coating of metallurgical features of a dielectric substrate
JPH0715087B2 (ja) * 1988-07-21 1995-02-22 リンテック株式会社 粘接着テープおよびその使用方法
US5059454A (en) * 1989-04-26 1991-10-22 Flex Products, Inc. Method for making patterned thin film
JP2866453B2 (ja) * 1990-07-04 1999-03-08 ローム株式会社 エキスパンドテープ及びチップ部品の実装方法
US5017271A (en) * 1990-08-24 1991-05-21 Gould Inc. Method for printed circuit board pattern making using selectively etchable metal layers
US5206181A (en) * 1991-06-03 1993-04-27 Motorola, Inc. Method for manufacturing a semiconductor device with a slotted metal test pad to prevent lift-off during wafer scribing
US5728599A (en) * 1993-10-28 1998-03-17 Lsi Logic Corporation Printable superconductive leadframes for semiconductor device assembly
US5597767A (en) * 1995-01-06 1997-01-28 Texas Instruments Incorporated Separation of wafer into die with wafer-level processing
JP3467611B2 (ja) * 1995-09-29 2003-11-17 日本テキサス・インスツルメンツ株式会社 半導体装置の製造方法
US5827394A (en) * 1996-07-15 1998-10-27 Vanguard International Semiconductor Corporation Step and repeat exposure method for loosening integrated circuit dice from a radiation sensitive adhesive tape backing
US6312800B1 (en) * 1997-02-10 2001-11-06 Lintec Corporation Pressure sensitive adhesive sheet for producing a chip
US5923995A (en) * 1997-04-18 1999-07-13 National Semiconductor Corporation Methods and apparatuses for singulation of microelectromechanical systems
US6176703B1 (en) * 1997-04-18 2001-01-23 Kaltenbach & Voigt Gmbh & Co. Medical or dental treatment instrument for chip-removing treatment of body tissue or a substitute material with an abrasive tool
JP3955659B2 (ja) * 1997-06-12 2007-08-08 リンテック株式会社 電子部品のダイボンディング方法およびそれに使用されるダイボンディング装置
US6023094A (en) * 1998-01-14 2000-02-08 National Semiconductor Corporation Semiconductor wafer having a bottom surface protective coating
JP3903447B2 (ja) * 1998-01-21 2007-04-11 リンテック株式会社 粘着シート
JP2000038556A (ja) * 1998-07-22 2000-02-08 Nitto Denko Corp 半導体ウエハ保持保護用ホットメルトシート及びその貼り付け方法
DE69914418T2 (de) * 1998-08-10 2004-12-02 Lintec Corp. Dicing tape und Verfahren zum Zerteilen einer Halbleiterscheibe
JP3784202B2 (ja) * 1998-08-26 2006-06-07 リンテック株式会社 両面粘着シートおよびその使用方法
US6278618B1 (en) * 1999-07-23 2001-08-21 National Semiconductor Corporation Substrate strips for use in integrated circuit packaging
US6715762B2 (en) * 1999-12-10 2004-04-06 Jo Ann F. Simmons System for providing entertainment and enhancing human relationships
US6525405B1 (en) * 2000-03-30 2003-02-25 Alphatec Holding Company Limited Leadless semiconductor product packaging apparatus having a window lid and method for packaging
US6383833B1 (en) * 2000-05-23 2002-05-07 Silverbrook Research Pty Ltd. Method of fabricating devices incorporating microelectromechanical systems using at least one UV curable tape
US6319754B1 (en) * 2000-07-10 2001-11-20 Advanced Semiconductor Engineering, Inc. Wafer-dicing process
US6524881B1 (en) * 2000-08-25 2003-02-25 Micron Technology, Inc. Method and apparatus for marking a bare semiconductor die
US6610167B1 (en) * 2001-01-16 2003-08-26 Amkor Technology, Inc. Method for fabricating a special-purpose die using a polymerizable tape
US6873059B2 (en) * 2001-11-13 2005-03-29 Texas Instruments Incorporated Semiconductor package with metal foil attachment film
FR2832852B1 (fr) * 2001-11-29 2004-02-27 Memscap Procede de fabrication d'un composant electronique incorporant un micro-composant inductif
DE10202881B4 (de) * 2002-01-25 2007-09-20 Infineon Technologies Ag Verfahren zur Herstellung von Halbleiterchips mit einer Chipkantenschutzschicht, insondere für Wafer Level Packaging Chips
US6709953B2 (en) * 2002-01-31 2004-03-23 Infineon Technologies Ag Method of applying a bottom surface protective coating to a wafer, and wafer dicing method
US7169685B2 (en) * 2002-02-25 2007-01-30 Micron Technology, Inc. Wafer back side coating to balance stress from passivation layer on front of wafer and be used as die attach adhesive
SG105544A1 (en) * 2002-04-19 2004-08-27 Micron Technology Inc Ultrathin leadframe bga circuit package
US6812552B2 (en) * 2002-04-29 2004-11-02 Advanced Interconnect Technologies Limited Partially patterned lead frames and methods of making and using the same in semiconductor packaging
US20040058478A1 (en) * 2002-09-25 2004-03-25 Shafidul Islam Taped lead frames and methods of making and using the same in semiconductor packaging
TW582078B (en) * 2002-11-29 2004-04-01 Chipmos Technologies Bermuda Packaging process for improving effective die-bonding area
US7002239B1 (en) * 2003-02-14 2006-02-21 National Semiconductor Corporation Leadless leadframe packaging panel featuring peripheral dummy leads
JP2004300231A (ja) * 2003-03-31 2004-10-28 Nitto Denko Corp 熱剥離性両面粘着シート、被着体の加工方法および電子部品
US6914447B2 (en) * 2003-04-23 2005-07-05 Texas Instruments Incorporated High activity, spatially distributed radiation source for accurately simulating semiconductor device radiation environments
US7014727B2 (en) * 2003-07-07 2006-03-21 Potomac Photonics, Inc. Method of forming high resolution electronic circuits on a substrate
US7265032B2 (en) * 2003-09-30 2007-09-04 Intel Corporation Protective layer during scribing
US7919864B2 (en) * 2003-10-13 2011-04-05 Stmicroelectronics S.A. Forming of the last metallization level of an integrated circuit
US7244664B2 (en) * 2003-10-30 2007-07-17 Texas Instruments Incorporated Method for dicing and singulating substrates
US7009286B1 (en) * 2004-01-15 2006-03-07 Asat Ltd. Thin leadless plastic chip carrier
US7227245B1 (en) * 2004-02-26 2007-06-05 National Semiconductor Corporation Die attach pad for use in semiconductor manufacturing and method of making same
US7169651B2 (en) * 2004-08-11 2007-01-30 Advanced Semiconductor Engineering, Inc. Process and lead frame for making leadless semiconductor packages

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003243594A (ja) * 2001-01-31 2003-08-29 Sanyo Electric Co Ltd 半導体装置の製造方法

Also Published As

Publication number Publication date
TW201005879A (en) 2010-02-01
WO2010008673A3 (en) 2010-03-11
KR20110034016A (ko) 2011-04-04
US20100015329A1 (en) 2010-01-21
CN102099904A (zh) 2011-06-15
WO2010008673A2 (en) 2010-01-21

Similar Documents

Publication Publication Date Title
JP2011528507A (ja) 薄いメタルコンタクトを具備する集積回路をパッケージングする方法及びシステム
US8003444B2 (en) Semiconductor device and manufacturing method thereof
US7968446B2 (en) Metallic bump structure without under bump metallurgy and manufacturing method thereof
JP4032063B2 (ja) 半導体装置の製造方法
KR100639736B1 (ko) 회로 장치의 제조 방법
JP2004119726A (ja) 回路装置の製造方法
TWI600097B (zh) Manufacturing method of package substrate for mounting semiconductor device, package substrate for mounting semiconductor device, and semiconductor package
US6889428B2 (en) Method of manufacturing sheet material and method of manufacturing circuit device using the same
JP2004119727A (ja) 回路装置の製造方法
KR100658022B1 (ko) 회로 장치의 제조 방법
JP2005286057A (ja) 回路装置およびその製造方法
KR100639737B1 (ko) 회로 장치의 제조 방법
CN108447840A (zh) 一种半导体电阻桥封装结构和工艺
JP4679000B2 (ja) 板状体
US7727861B2 (en) Method and device for contacting semiconductor chips
JP4663172B2 (ja) 半導体装置の製造方法
JP4605176B2 (ja) 半導体搭載基板及び半導体パッケージの製造方法並びに半導体パッケージ
JP4698080B2 (ja) 回路装置の製造方法
JP4549318B2 (ja) 半導体装置および半導体装置の製造方法
JP4073294B2 (ja) 回路装置の製造方法
JP4605177B2 (ja) 半導体搭載基板
JP6557814B2 (ja) 半導体素子搭載用基板及びその製造方法、並びに半導体装置の製造方法
JP4320841B2 (ja) 複合リードフレームおよびそれを用いた半導体装置
JP2010199266A (ja) 電子部品と可撓性基板との電気的接続の検査方法
JP2007266643A (ja) 回路装置の製造方法

Legal Events

Date Code Title Description
A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20120720

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20120807

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20130205