JP4698080B2 - 回路装置の製造方法 - Google Patents
回路装置の製造方法 Download PDFInfo
- Publication number
- JP4698080B2 JP4698080B2 JP2001225110A JP2001225110A JP4698080B2 JP 4698080 B2 JP4698080 B2 JP 4698080B2 JP 2001225110 A JP2001225110 A JP 2001225110A JP 2001225110 A JP2001225110 A JP 2001225110A JP 4698080 B2 JP4698080 B2 JP 4698080B2
- Authority
- JP
- Japan
- Prior art keywords
- conductive pattern
- conductive
- thermosetting resin
- resin layer
- separation groove
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/93—Batch processes
- H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
- H01L24/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
- H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
- H01L2224/45001—Core members of the connector
- H01L2224/45099—Material
- H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
- H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
- H01L2224/45144—Gold (Au) as principal constituent
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73251—Location after the connecting process on different surfaces
- H01L2224/73265—Layer and wire connectors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/06—Polymers
- H01L2924/078—Adhesive characteristics other than chemical
- H01L2924/07802—Adhesive characteristics other than chemical not being an ohmic electrical conductor
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/151—Die mounting substrate
- H01L2924/156—Material
- H01L2924/15786—Material with a principal constituent of the material being a non metallic, non metalloid inorganic material
- H01L2924/15787—Ceramics, e.g. crystalline carbides, nitrides or oxides
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/181—Encapsulation
Description
【発明の属する技術分野】
本発明は、回路装置およびその製造方法に関し、特に支持基板を不要にし且つ封止する絶縁樹脂層との接着強度を強化した薄型の回路装置およびその製造方法に関するものである。
【0002】
【従来の技術】
従来、電子機器にセットされる回路装置は、携帯電話、携帯用のコンピューター等に採用されるため、小型化、薄型化、軽量化が求められている。
【0003】
例えば、回路装置として半導体装置を例にして述べると、一般的な半導体装置として、従来通常のトランスファーモールドで封止されたパッケージ型半導体装置がある。この半導体装置は、図16のように、プリント基板PSに実装される。
【0004】
またこのパッケージ型半導体装置は、半導体チップ2の周囲を樹脂層3で被覆し、この樹脂層3の側部から外部接続用のリード端子4が導出されたものである。
【0005】
しかしこのパッケージ型半導体装置1は、リード端子4が樹脂層3から外に出ており、全体のサイズが大きく、小型化、薄型化および軽量化を満足するものではなかった。
【0006】
そのため、各社が競って小型化、薄型化および軽量化を実現すべく、色々な構造を開発し、最近ではCSP(チップサイズパッケージ)と呼ばれる、チップのサイズと同等のウェハスケールCSP、またはチップサイズよりも若干大きいサイズのCSPが開発されている。
【0007】
図17は、支持基板としてガラスエポキシ基板5を採用した、チップサイズよりも若干大きいCSP6を示すものである。ここではガラスエポキシ基板5にトランジスタチップTが実装されたものとして説明していく。
【0008】
このガラスエポキシ基板5の表面には、第1の電極7、第2の電極8およびダイパッド9が形成され、裏面には第1の裏面電極10と第2の裏面電極11が形成されている。そしてスルーホールTHを介して、前記第1の電極7と第1の裏面電極10が、第2の電極8と第2の裏面電極11が電気的に接続されている。またダイパッド9には前記ベアのトランジスタチップTが固着され、トランジスタのエミッタ電極と第1の電極7がボンディングワイヤー12を介して接続され、トランジスタのベース電極と第2の電極8がボンディングワイヤー12を介して接続されている。更にトランジスタチップTを覆うようにガラスエポキシ基板5に樹脂層13が設けられている。
【0009】
前記CSP6は、ガラスエポキシ基板5を採用するが、ウェハスケールCSPと違い、チップTから外部接続用の裏面電極10、11までの延在構造が簡単であり、安価に製造できるメリットを有する。
【0010】
また前記CSP6は、図16のように、プリント基板PSに実装される。プリント基板PSには、電気回路を構成する電極、配線が設けられ、前記CSP6、パッケージ型半導体装置1、チップ抵抗CRまたはチップコンデンサCC等が電気的に接続されて固着される。
【0011】
そしてこのプリント基板で構成された回路は、色々なセットの中に取り付けられる。
【0012】
つぎに、このCSPの製造方法を図18および図19を参照しながら説明する。
【0013】
まず基材(支持基板)としてガラスエポキシ基板5を用意し、この両面に絶縁性接着剤を介してCu箔20、21を圧着する。(以上図18Aを参照)
続いて、第1の電極7,第2の電極8、ダイパッド9、第1の裏面電極10および第2の裏面電極11に対応するCu箔20、21に耐エッチング性のレジスト22を被覆し、Cu箔20、21をパターニングする。尚、パターニングは、表と裏で別々にしても良い(以上図18Bを参照)
続いて、ドリルやレーザを利用してスルーホールTHのための孔を前記ガラスエポキシ基板に形成し、この孔にメッキを施し、スルーホールTHを形成する。このスルーホールTHにより第1の電極7と第1の裏面電極10、第2の電極8と第2の裏面電極10が電気的に接続される。(以上図18Cを参照)
更に、図面では省略をしたが、ボンデイングポストと成る第1の電極7,第2の電極8にNiメッキを施すと共に、ダイボンディングポストとなるダイパッド9にAuメッキを施し、トランジスタチップTをダイボンディングする。
【0014】
最後に、トランジスタチップTのエミッタ電極と第1の電極7、トランジスタチップTのベース電極と第2の電極8をボンディングワイヤー12を介して接続し、樹脂層13で被覆している。(以上図18Dを参照)
以上の製造方法により、支持基板5を採用したCSP型の電気素子が完成する。この製造方法は、支持基板としてフレキシブルシートを採用しても同様である。
【0015】
一方、セラミック基板を採用した製造方法を図19のフローに示す。支持基板であるセラミック基板を用意した後、スルーホールを形成し、その後、導電ペーストを使い、表と裏の電極を印刷し、焼結している。その後、前製造方法の樹脂層を被覆するまでは図18の製造方法と同じであるが、セラミック基板は、非常にもろく、フレキシブルシートやガラスエポキシ基板と異なり、直ぐに欠けてしまうため金型を用いたモールドができない問題がある。そのため、封止樹脂をポッティングし、硬化した後、封止樹脂を平らにする研磨を施し、最後にダイシング装置を使って個別分離している。
【0016】
【発明が解決しようとする課題】
図17に於いて、トランジスタチップT、接続手段7〜12および樹脂層13は、外部との電気的接続、トランジスタの保護をする上で、必要な構成要素であるが、これだけの構成要素で小型化、薄型化、軽量化を実現する回路素子を提供するのは難しかった。
【0017】
また、支持基板となるガラスエポキシ基板5は、前述したように本来不要なものである。しかし製造方法上、電極を貼り合わせるため、支持基板として採用しており、このガラスエポキシ基板5を無くすことができなかった。
【0018】
そのため、このガラスエポキシ基板5を採用することによって、コストが上昇し、更にはガラスエポキシ基板5が厚いために、回路素子として厚くなり、小型化、薄型化、軽量化に限界があった。
【0019】
更に、ガラスエポキシ基板やセラミック基板では必ず両面の電極を接続するスルーホール形成工程が不可欠であり、製造工程も長くなり量産に向かない問題もあった。
【0020】
【課題を解決するための手段】
本発明は、前述した多くの課題に鑑みて成され、分離溝により電気的に分離された各搭載部の複数の第1の導電パターンと、前記分離溝を埋めて前記第1の導電パターン表面を覆う熱硬化性樹脂層と、前記熱硬化性樹脂層上に形成され前記第1の導電パターンと所望個所で接続された第2の導電パターンと、前記第2の導電パターン上に絶縁されて固着された回路素子と、該回路素子を被覆し前記熱硬化性樹脂層と結合され前記第1および第2の導電パターンを一体に支持する絶縁性樹脂とを備えたことを特徴とする。
【0021】
本発明では、分離溝を埋めて第1の導電パターン表面を覆う熱硬化性樹脂層を設けることにより、回路素子を被覆する絶縁性樹脂との結合が強化され良好な封止構造の小型化、薄型化、軽量化そして多層化された回路装置が実現でき、従来の課題を解決することができる。
【0022】
また本発明の製造方法では、導電箔を用意し、少なくとも第1の導電パターンと成る領域を除いた前記導電箔に、前記導電箔の厚みよりも浅い分離溝を形成して第1の導電パターンを形成する工程と、前記分離溝を埋めて前記第1の導電パターン表面を熱硬化性樹脂層で覆う工程と、前記熱硬化性樹脂層上に第2の導電パターンを形成する工程と、前記第2の導電パターン上を絶縁被膜で覆い、回路素子の電極を接続する部分の前記絶縁被膜を選択的に除去する工程と、前記絶縁被膜上に前記回路素子を固着する工程と、前記回路素子の電極と所望の前記第2の導電パターンとを電気的に接続する接続手段を形成する工程と、前記回路素子を被覆し、前記熱硬化性樹脂層と結合して絶縁性樹脂でモールドする工程と、前記分離溝を設けていない厚み部分の前記導電箔を除去する工程とを具備することを特徴とする。
【0023】
この製造方法では、分離溝に熱硬化性樹脂層を埋め込み且つ絶縁性樹脂と結合させるので、絶縁性樹脂と第1および第2の導電パターンの接着強度が増して良好な封止構造を得られ、従来の課題を解決することができる。
【0024】
またこの製造方法では、第1および第2の導電パターンを用いて多層配線を実現できる。
【0025】
更にこの製造方法では、回路素子の搭載部を含む導電パターンを多数個ブロック毎に形成することにより、多量製造工程を提供できる。
【0026】
【発明の実施の形態】
本発明の回路装置の実施の形態
本発明の回路装置について図1を参照して説明する。
【0027】
本発明に依る回路装置は、分離溝により電気的に分離された各搭載部の複数の第1の導電パターンと、前記分離溝を埋めて前記第1の導電パターン表面を覆う熱硬化性樹脂層と、前記熱硬化性樹脂層上に形成され前記第1の導電パターンと所望個所で接続された第2の導電パターンと、前記第2の導電パターン上に絶縁されて固着された回路素子と、該回路素子を被覆し前記熱硬化性樹脂層と結合され前記第1および第2の導電パターンを一体に支持する絶縁性樹脂とから構成されている。
【0028】
図1には、熱硬化性樹脂層50Aに埋め込まれた第1の導電パターン51を有し、前記熱硬化性樹脂層50A上に設けた第2の導電パターン71を有し、第2の導電パターン51上には電気的に絶縁されて回路素子52が固着され、熱硬化性樹脂層50Aと結合した絶縁性樹脂50Bで第1の導電パターン51を支持して成る回路装置53が示されている。
【0029】
本構造は、回路素子52、複数の第1の導電パターン51と、第2の導電パターン71と、第1の導電パターン51を埋め込む熱硬化性樹脂層50Aおよびそれと結合する絶縁性樹脂50Bの4つの材料で構成され、第1の導電パターン51間には、この熱硬化性樹脂層50Aで充填された分離溝61が設けられる。そして熱硬化性樹脂層50Aおよび絶縁性樹脂50Bにより第1の導電パターン51および第2の導電パターン71が支持されている。
【0030】
本発明の特徴である熱硬化性樹脂層50Aとしては、エポキシ樹脂等の熱硬化性樹脂が用いられ、分離溝61を埋め込み且つ第1の導電パターン51の表面を被覆するように設けられる。この熱硬化性樹脂層50Aは熱硬化性樹脂を有機溶剤に溶かした液状の材料をキャスティングして分離溝61および第1の導電パターン51表面に塗布し、半硬化して有機溶剤を飛ばした後に本硬化して形成される。また熱硬化性樹脂層50Aにはシリカ、アルミナ等のフィラーを混入して第1の導電パターン51との熱膨張係数を緩和すると良い。一般的にエポキシ樹脂の熱膨張係数は50ppm/℃であり、上記したフィラー入りのエポキシ樹脂の熱膨張係数は15〜30ppm/℃であり、第1の導電パターン51を形成する銅の熱膨張係数は18ppm/℃であるので、エポキシ樹脂と銅との熱膨張係数のミスマッチを改善できる。
【0031】
また熱硬化性樹脂層50Aは液状の状態で分離溝61に充填されるので、トランスファーモールドされるエポキシ樹脂に比較して低粘度のため分離溝61の内壁に密着でき、両者の接着強度が大幅に増加できる。
【0032】
更に熱硬化性樹脂層50Aは予め半硬化したシート状のフィルムを加熱圧着して本硬化して、溶融したエポキシ樹脂で分離溝61および第1の導電パターン51表面に付着する方法も採用できる。
【0033】
絶縁性樹脂50Bとしては、エポキシ樹脂等の熱硬化性樹脂、ポリフェニレンサルファイド等の熱可塑性樹脂を用いることができる。また絶縁性樹脂は、金型を用いて固める樹脂、ディップ、塗布をして被覆できる樹脂であれば、全ての樹脂が採用できる。しかし、熱硬化性樹脂層50Aとの結合強度を考慮すると、同種の樹脂が好ましいので絶縁性樹脂50Bとしてはエポキシ樹脂等の熱硬化性樹脂を用いる。
【0034】
第1の導電パターン51としては、Cuを主材料とした導電箔、Alを主材料とした導電箔、またはFe−Ni等の合金から成る導電箔等を用いることができる。もちろん、他の導電材料でも可能であり、特にエッチングできる導電材、レーザで蒸発する導電材が好ましい。
【0035】
第2の導電パターン71としては、Cuを無電界および電界メッキして熱硬化性樹脂層50A表面に付着した導電膜が用いられ、電気的接続を求められる個所の第1の導電パターン51は予め熱硬化性樹脂層50Aを選択的に除去することで第2の導電パターンとの接続ができる。
【0036】
回路素子52の接続手段は、フェースアップ構造の場合はボンディングワイヤー55を用い、フェースダウン構造の場合はロウ材から成る導電ボール、扁平する導電ボール、半田等のロウ材を用いる。これら接続手段は、回路素子52の種類、回路素子52の実装形態で選択される。
【0037】
なおボンディングワイヤー55あるいはロウ材が固着される第2の導電パターン71は選択的に絶縁被膜72から露出されており、露出された第2の導電パターン71表面には導電被膜54が設けられている。この導電被膜54として考えられる材料は、Ag、Au、PtまたはPd等であり、蒸着、スパッタリング、CVD等の低真空、または高真空下の被着、メッキまたは焼結等により被覆される。
【0038】
裏面電極56は予定の第1の導電パターン51を選択的に露出して他の部分をレジスト層57で被覆し、半田等の導電材を付着して形成され、突起電極として設けられる。
【0039】
本回路装置は、第1の導電パターン51および第2の導電パターン71は熱硬化性樹脂層50Aおよび絶縁性樹脂50Bで支持しているため、支持基板が不要となる。この構成は、本発明の特徴である。従来の技術の欄でも説明したように、従来の回路装置の導電路は、支持基板で支持されていたり、リードフレームで支持されているため、本来不要にしても良い構成が付加されている。しかし、本回路装置は、必要最小限の構成要素で構成され、支持基板を不要としているため、薄型で安価となる特徴を有する。
【0040】
また、回路素子52を被覆し且つ第1の導電パターン51間の分離溝61に充填された熱硬化性樹脂層50Aを有し、お互いの絶縁がはかれるメリットを有する。
【0041】
また、回路素子52を被覆し、第1の導電パターン51間の分離溝61に充填され第1の導電パターン51の裏面のみを露出して一体に支持する熱硬化性樹脂層50Aおよび絶縁性樹脂50Bを有している。
【0042】
回路素子52は第2の導電パターン71を被覆する絶縁被膜72上に絶縁性接着剤58で固着され、回路素子52と第2の導電パターン71とは電気的に絶縁されている。この結果、回路素子52の下には第1の導電パターン51および第2の導電パターン71が自由に配線でき、多層配線を実現できる。回路素子52の各電極パッドは周辺に設けた第2の導電パターン71の一部で形成されるボンデイングパッドと供する導電被膜54にボンディングワイヤー55で接続されている。
【0043】
この第1の導電パターン51の裏面を露出する点は、本発明の特徴の一つである。導電路の裏面が外部との接続に供することができ、図17の如き従来構造のスルーホールTHを不要にできる特徴を有する。
【0044】
また本回路装置は、分離溝61の表面と第1の導電パターン51の裏面は、実質一致している構造となっている。本構造は、本発明の特徴であり、図17に示す裏面電極10、11の段差が設けられないため、回路装置53をそのまま水平に移動できる特徴を有する。
【0045】
なお、他の実施例として熱硬化性樹脂層50Aの代わりにUV硬化樹脂を用いることもできる。すなわち、UV硬化樹脂を真空ラミネータで塗膜した後に、UV照射、現像して本硬化すると、分離溝61および第1の導電パターン51の所望の表面を被覆するようにUV硬化樹脂を形成することができる。UV硬化樹脂もエポキシ樹脂系であり、熱硬化性樹脂層50Aと同様の効果が得られる。
本発明の回路装置の製造方法の実施の形態
まず本発明の回路装置の製造方法について図2を参照しながら説明する。
【0046】
本発明は、導電箔を用意し、少なくとも回路素子の搭載部を多数個形成する第1の導電パターンを除く領域の前記導電箔に前記導電箔の厚みよりも浅い分離溝を形成して第1の導電パターンを形成する工程と、熱硬化性樹脂で分離溝および第1の導電パターンを被覆する工程と、所定の第1の導電パターン表面をレーザーエッチングで露出する工程と、露出された第1の導電パターンに接触し熱硬化性樹脂層表面にCuメッキにより導電膜を形成し、所定のパターンにエッチングして第2の導電パターンを形成する工程と、露出された第2の導電パターンに選択的に導電被膜を形成する工程と、第2の導電パターンを覆う絶縁被膜上に回路素子を固着する工程と、前記回路素子の電極と所望の前記第2の導電パターンとを電気的に接続する接続手段を形成する工程と、各搭載部の前記回路素子を一括して被覆し、絶縁性樹脂で共通モールドする工程と、前記分離溝を設けていない厚み部分の前記導電箔を除去する工程と、複数個の前記ブロックを前記絶縁性樹脂を当接させて粘着シートに貼り付ける工程と、前記粘着シートに貼り付けられた状態で前記ブロックの各搭載部の前記回路素子の特性の測定を行う工程と、前記粘着シートに貼り付けられた状態で前記ブロックの前記絶縁性樹脂を各搭載部毎にダイシングにより分離する工程とから構成されている。
【0047】
図2に示すフローは上述した工程とは一致していないが、Cu箔、ハーフエッチングの2つのフローで第1の導電パターンの形成が行われる。熱硬化性樹脂のフローで分離溝および第1の導電パターン表面を熱硬化性樹脂で覆う。レーザーエッチング、Cuメッキ、エッチングのフローで第2の導電パターンが形成される。Auメッキでは第2の導電パターンに選択的にボンディングパッドが設けられる。ダイボンドおよびワイヤーボンディングの2つのフローで各搭載部への回路素子の固着と回路素子の電極と第2の導電パターンの接続が行われる。トランスファーモールドのフローでは絶縁性樹脂による共通モールドが行われる。裏面Cu箔除去のフローでは分離溝のない厚み部分の導電箔のエッチングが行われる。裏面処理のフローでは裏面に露出した第1の導電パターンの電極処理が行われる。粘着シートのフローでは粘着シートに複数個のブロックが貼り付けられる。測定のフローでは各搭載部に組み込まれた回路素子の良品判別や特性ランク分けが行われる。ダイシングのフローでは絶縁性樹脂からダイシングで個別の回路素子への分離が行われる。
【0048】
以下に、本発明の各工程を図1および図3〜図14を参照して説明する。
【0049】
本発明の第1の工程は、図3から図5に示すように、導電箔60を用意し、少なくとも回路素子52の搭載部を多数個形成する第1の導電パターン51を除く領域の導電箔60に導電箔60の厚みよりも浅い分離溝61を形成してブロック毎の第1の導電パターン51を形成することにある。
【0050】
本工程では、まず図3Aの如く、シート状の導電箔60を用意する。この導電箔60は、ロウ材の付着性、ボンディング性、メッキ性が考慮されてその材料が選択され、材料としては、Cuを主材料とした導電箔、Alを主材料とした導電箔またはFe−Ni等の合金から成る導電箔等が採用される。
【0051】
導電箔の厚さは、後のエッチングを考慮すると10μm〜300μm程度が好ましく、ここでは125μmの銅箔を採用した。しかし300μm以上でも10μm以下でも基本的には良い。後述するように、導電箔60の厚みよりも浅い分離溝61が形成できればよい。
【0052】
尚、シート状の導電箔60は、所定の幅、例えば45mmでロール状に巻かれて用意され、これが後述する各工程に搬送されても良いし、所定の大きさにカットされた短冊状の導電箔60が用意され、後述する各工程に搬送されても良い。
【0053】
具体的には、図3Bに示す如く、短冊状の導電箔60に多数の搭載部が形成されるブロック62が4〜5個離間して並べられる。各ブロック62間にはスリット63が設けられ、モールド工程等での加熱処理で発生する導電箔60の応力を吸収する。また導電箔60の上下周端にはインデックス孔64が一定の間隔で設けられ、各工程での位置決めに用いられる。
【0054】
続いて、ブロック毎の第1の導電パターン51を形成する。
【0055】
まず、図4に示す如く、Cu箔60の上に、ホトレジスト(耐エッチングマスク)PRを形成し、第1の導電パターン51となる領域を除いた導電箔60が露出するようにホトレジストPRをパターニングする。そして、図5Aに示す如く、ホトレジストPRを介して導電箔60を選択的にエッチングする。
【0056】
エッチングにより形成された分離溝61の深さは、例えば20〜30μmであり、その側面は、酸化処理や化学研磨処理されて粗面化され、熱硬化性樹脂層50Aとの接着強度が向上される。
【0057】
またこの分離溝61の側壁は、模式的にストレートで図示しているが、除去方法により異なる構造となる。この除去工程は、ウェットエッチング、ドライエッチング、レーザによる蒸発、ダイシングが採用できる。ウェットエッチングの場合、エッチャントは、塩化第二鉄または塩化第二銅が主に採用され、前記導電箔は、このエッチャントの中にディッピングされるか、このエッチャントでシャワーリングされる。ここでウェットエッチングは、一般に非異方性にエッチングされるため、側面は湾曲構造になる。
【0058】
またドライエッチングの場合は、異方性、非異方性でエッチングが可能である。現在では、Cuを反応性イオンエッチングで取り除くことは不可能といわれているが、スパッタリングで除去できる。またスパッタリングの条件によって異方性、非異方性でエッチングできる。
【0059】
またレーザでは、直接レーザ光を当てて分離溝61を形成でき、この場合は、どちらかといえば分離溝61の側面はストレートに形成される。
【0060】
図5Bに具体的な第1の導電パターン51を示す。本図は図3Bで示したブロック62の1個を拡大したものに対応する。黒く塗られた部分の1個が1つの搭載部65であり、第1の導電パターン51を構成し、1つのブロック62には5行10列のマトリックス状に多数の搭載部65が配列され、各搭載部65毎に同一の第1の導電パターン51が設けられている。各ブロックの周辺には枠状のパターン66が設けられ、それと少し離間してその内側にダイシング時の位置合わせマーク67が設けられている。枠状のパターン66はモールド金型との嵌合に使用され、また導電箔60の裏面エッチング後には絶縁性樹脂50Bの補強をする働きを有する。
【0061】
本発明の第2の工程は、図6に示す如く、分離溝61および第1の導電パターン51の表面を被覆するように熱硬化性樹脂層50Aを形成することにある。
【0062】
本工程は本発明の特徴とする工程であり、熱硬化性樹脂層50Aとしては、エポキシ樹脂等の熱硬化性樹脂が用いられ、分離溝61を埋め込み且つ第1の導電パターン51の表面を被覆するように設けられる。この熱硬化性樹脂層50Aは熱硬化性樹脂を有機溶剤に溶かした液状の材料をキャスティングして分離溝61および第1の導電パターン51表面に塗布し、80℃から100℃の加熱をして半硬化させ有機溶剤を飛ばした後に、150℃から170℃で1.5時間程度加熱して本硬化して形成される。従って、半硬化の状態では熱硬化性樹脂はBステージの状態であり、熱硬化されていない。
【0063】
また熱硬化性樹脂層50Aにはシリカ、アルミナ等のフィラーを混入して第1の導電パターン51との熱膨張係数を緩和すると良い。一般的にエポキシ樹脂の熱膨張係数は50ppm/℃であり、上記したフィラー入りのエポキシ樹脂の熱膨張係数は15〜30ppm/℃であり、第1の導電パターン51を形成する銅の熱膨張係数は18ppm/℃であるので、エポキシ樹脂と銅との熱膨張係数のミスマッチを改善できる。
【0064】
また熱硬化性樹脂層50Aは液状の状態で分離溝61に充填されるので、トランスファーモールドされるエポキシ樹脂に比較して低粘度のため分離溝61の内壁に密着でき、両者の接着強度が大幅に増加できる。この結果、今まででは約60μmの分離溝61で接着強度を確保していたが、接着強度の向上により分離溝61は20〜30μmと半分の深さで済み、第1の導電パターン51をよりファインパターンに形成できる利点が得られる。
【0065】
他の方法として、熱硬化性樹脂層50Aは予め半硬化したシート状の熱硬化性樹脂フィルムを加熱圧着して本硬化して、溶融したエポキシ樹脂で分離溝61および第1の導電パターン51表面に付着する方法も採用できる。熱硬化性樹脂フィルムをその表面をクッション紙で覆い、1cm2当たり100kgで圧着して150℃から170℃で加熱して溶融したエポキシ樹脂で分離溝61および第1の導電パターン51表面を被覆した状態で本硬化させる。
【0066】
なお、本工程では分離溝61と熱硬化性樹脂層50Aとの接着強度を高めるために分離溝61の内壁を酸化処理するか、有機酸系のエッチング処理液を用いて分離溝61の壁面を化学研磨して粗面化すると良い。有機酸系のエッチング液としては、メック(株)製CZ−8100を用い、このエッチング液に数分間浸漬して表面に1〜2μm程度の凹凸を形成する。これにより分離溝61の内壁表面が粗面化されるので、分離溝61と熱硬化性樹脂層50Aとの接着強度を高めることができる。
【0067】
また本工程では、他の実施例として熱硬化性樹脂層50Aの代わりにUV硬化樹脂を用いることもできる。すなわち、UV硬化樹脂を真空ラミネータで塗膜した後に、UV照射、現像して本硬化すると、分離溝61および第1の導電パターン51の所望の表面を被覆するようにUV硬化樹脂を形成することができる。この場合は、次の第3の工程を一緒に行うので、工程が簡単になる。
【0068】
本発明の第3の工程は、図7に示す如く、所望の第1の導電パターン51表面の熱硬化性樹脂層50Aをレーザーエッチングで除去して露出し、第2の導電パターン71を形成するための導電メッキ膜74を付着することにある。
【0069】
本工程では、直接描画でレーザーエッチングにより熱硬化性樹脂層50Aを選択的に取り除き、第1の導電パターン51に貫通孔73を設けて選択的に露出させる。レーザーとしては、炭酸ガスレーザーが好ましいが、エキシマレーザーやYAGレ−ザーも利用できる。またレーザーで絶縁樹脂を蒸発させた後、開口部の底部に残査がある場合は、過マンガン酸ソーダまたは過硫酸アンモニウム等でウェットエッチングもしくはエキシマレーザー等でドライエッチングし、この残査を取り除く。
【0070】
続いて、同様に図7に示す如く、貫通孔73および熱硬化性樹脂層50A表面に導電メッキ膜74を形成する。
【0071】
貫通孔73を含む熱硬化性樹脂層50A全面に導電メッキ膜74をマスクなしで形成する。この導電メッキ膜74は無電解メッキと電解メッキの両方で形成され、ここでは、無電解メッキにより約2μmのCuを少なくとも貫通孔73を含む熱硬化性樹脂層50A全面に形成する。これにより導電メッキ膜74と第1の導電パターン51が電気的に導通するため、導電箔60で連結された第1の導電パターン51を電極にして電解メッキを行い、約20μmのCuをメッキする。これにより貫通孔73はCuの導電メッキ膜74で埋め込まれる。また導電メッキ膜74は、ここではCuを採用したが、Au、Ag、Pd等を採用しても良い。またマスクを使用して部分メッキをしても良い。
【0072】
本発明の第4の工程は、図8に示す如く、導電メッキ膜74を所望のパターンにエッチングして第2の導電パターン71を形成することにある。
【0073】
導電メッキ膜74上に所望のパターンのホトレジスト層で被覆し、ボンディングパッドとなる導電被膜54およびボンディングパッドから中央に延在される第2の導電パターン71をケミカルエッチングにより形成する。導電メッキ膜74はCuを主材料とするものであるので、エッチング液は、塩化第2鉄または塩化第2銅を用いれば良い。具体的なパターンは後で図15を参照して説明する。
【0074】
導電メッキ膜74は厚さが5〜20μm程度に形成されているので、第2の導電パターン71は20μm以下のファインパターンに形成できる利点がある。
【0075】
本発明の第5の工程は、図9に示す如く、露出された第2の導電パターン71に導電被膜54を形成する。
【0076】
第2の導電パターン71はオーバーコート樹脂等の絶縁被膜75で被覆される。絶縁被膜75としては、溶剤で溶かしたエポキシ樹脂等をスクリーン印刷で付着し、熱硬化させると良い。なお絶縁被膜75としてフォトソルダーレジストを用い、露光現像して選択的に残す方法もできる。
【0077】
次に、第2の導電パターン71のボンディングパッドと供する部分を除いてホトレジスト層でマスクして、レーザーエッチングにより絶縁被膜75を選択的に取り除き、第2の導電パターン71を選択的に露出させる。レーザーとしては、炭酸ガスレーザーが好ましいが、エキシマレーザーやYAGレ−ザーも利用できる。またレーザーで絶縁樹脂を蒸発させた後、開口部の底部に残査がある場合は、過マンガン酸ソーダまたは過硫酸アンモニウム等でウェットエッチングもしくはエキシマレーザー等でドライエッチングし、この残査を取り除く。
【0078】
この導電被膜54は残された絶縁被膜75をマスクとして用い、金、銀あるいはパラジュームを電界あるいは無電界メッキで付着され、ボンディングパッドとして活用される。
【0079】
例えば銀被膜は、金線と接着するし、ロウ材とも接着する。また銀の導電被膜にはAu細線が接着できるため、ワイヤーボンディングも可能となる。従ってこれらの導電被膜54をそのままボンディングパッドとして活用できるメリットを有する。
【0080】
本発明の第6の工程は、図10に示す如く、各搭載部65の絶縁被膜75上に回路素子52を導電性あるいは絶縁性接着剤58で固着し、各搭載部65の回路素子52の電極と所望の第2の導電パターン71とを電気的に接続する接続手段を形成することにある。
【0081】
回路素子52としては、トランジスタ、ダイオード、ICチップ等の半導体素子である。また厚みが厚くはなるが、CSP、BGA等のフェイスダウンの半導体素子も実装できる。更に回路素子52は複数個のICチップを積み重ねたり、平面的に配置しても良い。
【0082】
ここでは、ベアのICチップ52が絶縁被膜75上にエポキシ樹脂等の絶縁接着剤58で固着され、ICチップ52の各電極と各搭載部65の周囲に配列された第2の導電パターン71上の導電被膜54とが熱圧着によるボールボンディングあるいは超音波によるウェッヂボンディング等により固着されたボンディングワイヤー55を介して接続される。
【0083】
本工程では、各ブロック62に多数の第2の導電パターン71が集積されているので、回路素子52の固着およびワイヤーボンディングが極めて効率的に行える利点がある。
【0084】
本発明の第7の工程は、図11に示す如く、各搭載部63の回路素子52を一括して被覆し、分離溝61に充填された熱硬化性樹脂層50Aと結合するように絶縁性樹脂50Bで共通モールドすることにある。
【0085】
本工程では、図11Aに示す如く、既に前の工程で分離溝61および複数の導電パターン51は熱硬化性樹脂層50Aで被覆されているので、絶縁性樹脂50Bは回路素子52を被覆し、分離溝61および第1の導電パターン51表面に残された熱硬化性樹脂層50Aと結合される。なお、絶縁被膜75が熱硬化性樹脂層50Aと絶縁性樹脂50Bの間に介在する形になるが、絶縁被膜75は極めて薄く熱硬化性樹脂であるエポキシ樹脂等を用いているので、お互いに馴染みが良く強力な接着強度を得られる。更に強い接着強度を実現するには絶縁性樹脂50Bでモールドする前に、絶縁被膜75の表面をUV照射もしくはプラズマ照射して絶縁被膜75表面の樹脂の極性基を活性化すると良い。そして熱硬化性樹脂層50Aと絶縁性樹脂50Bとで一体となりより強力に第1の導電パターン51が支持されている。
【0086】
本工程で、熱硬化性樹脂層50Aと絶縁性樹脂50Bとの直接の結合を望むときは、前工程での絶縁被膜75のエッチング時に同時に第2の導電パターン71の存在しない部分の絶縁被膜75を除去すると良い。
【0087】
また本工程では、トランスファーモールド、インジェクションモールド、またはディッピングにより実現できる。樹脂材料としては、エポキシ樹脂等の熱硬化性樹脂がトランスファーモールドで実現でき、ポリイミド樹脂、ポリフェニレンサルファイド等の熱可塑性樹脂はインジェクションモールドで実現できる。
【0088】
更に、本工程でトランスファーモールドあるいはインジェクションモールドする際に、図11Bに示すように各ブロック62は1つの共通のモールド金型に搭載部63を納め、各ブロック毎に1つの絶縁性樹脂50Bで共通にモールドを行う。このために従来のトランスファーモールド等の様に各搭載部を個別にモールドする方法に比べて、大幅な樹脂量の削減が図れ、モールド金型の共通化も図れる。
【0089】
導電箔60表面に被覆された絶縁性樹脂50Bの厚さは、回路素子52の最頂部から約100μm程度が被覆されるように調整されている。この厚みは、強度を考慮して厚くすることも、薄くすることも可能である。
【0090】
本工程の特徴は、絶縁性樹脂50Bを被覆するまでは、第1の導電パターン51となる導電箔60が支持基板となることである。従来では、図16の様に、本来必要としない支持基板5を採用して導電路7〜11を形成しているが、本発明では、支持基板となる導電箔60は、電極材料として必要な材料である。そのため、構成材料を極力省いて作業できるメリットを有し、コストの低下も実現できる。
【0091】
また分離溝61は、導電箔の厚みよりも浅く形成されているため、導電箔60が第1の導電パターン51として個々に分離されていない。従ってシート状の導電箔60として一体で取り扱え、絶縁性樹脂50Bをモールドする際、金型への搬送、金型への実装の作業が非常に楽になる特徴を有する。
【0092】
本発明の第7の工程は、同様に図11Aに示す如く、分離溝61を設けていない厚み部分の導電箔60を除去することにある。
【0093】
本工程は、導電箔60の裏面を化学的および/または物理的に除き、導電パターン51として分離するものである。この工程は、研磨、研削、エッチング、レーザの金属蒸発等により施される。
【0094】
実験では研磨装置または研削装置により全面を100μm程度削り、分離溝61から熱硬化性樹脂層50Aを露出させている。この露出される面を図11Aでは点線で示している。その結果、約30μmの厚さの第1の導電パターン51となって分離される。また、熱硬化性樹脂層50Aが露出する手前まで、導電箔60を全面ウェトエッチングし、その後、研磨または研削装置により全面を削り、熱硬化性樹脂層50Aを露出させても良い。更に、導電箔60を点線まで全面ウェトエッチングして熱硬化性樹脂層50Aを露出させても良い。
【0095】
この結果、熱硬化性樹脂層50Aに第1の導電パターン51の裏面が露出する構造となる。すなわち、分離溝61に充填された熱硬化性樹脂層50Aの表面と第1の導電パターン51の表面は、実質的に一致する構造となっている。従って、本発明の回路装置53は図18に示した従来の裏面電極10、11のように段差が設けられないため、マウント時に半田等の表面張力でそのまま水平に移動してセルフアラインできる特徴を有する。
【0096】
更に、第1の導電パターン51の裏面処理を行い、図1に示す最終構造を得る。すなわち、電極を形成する第1の導電パターン51を選択的に露出して他の部分をレジスト層57で被覆し、半田等の導電材を被着して裏面電極56を形成し、回路装置として完成する。
【0097】
本発明の第8の工程は、図12に示す如く、複数個のブロック62を絶縁性樹脂50Bを当接させて粘着シート80に貼り付けることにある。
【0098】
前工程で導電箔60の裏面エッチングをした後に、導電箔60から各ブロック62が切り離される。このブロック62は熱硬化性樹脂層50Aと絶縁性樹脂50Bで導電箔60の残余部と連結されているので、切断金型を用いず機械的に導電箔60の残余部から剥がすことで達成できる。
【0099】
本工程では、ステンレス製のリング状の金属枠81に粘着シート80の周辺を貼り付け、粘着シート80の中央部分には4個のブロック62をダイシング時のブレードが当たらないような間隔を設けて絶縁性樹脂50Bを当接させて貼り付けられる。粘着シート80としてはUVシート(リンテック社製)が用いられるが、各ブロック62は絶縁性樹脂50Bで機械的強度があるので、安価なダイシングシートでも使用できる。
【0100】
本発明の第9の工程は、図12に示す如く、粘着シート80に貼り付けられた状態で熱硬化性樹脂層50Aと絶縁性樹脂50Bで一括してモールドされた各ブロック62の各搭載部65の回路素子52の特性の測定を行うことにある。
【0101】
各ブロック62の裏面には図1に示すように、裏面電極56が露出されており、各搭載部65が導電パターン51形成時と全く同一にマトリックス状に配列されている。この導電パターン51の絶縁性樹脂50Bから露出した裏面電極56にプローブ68を当てて、各搭載部65の回路素子52の特性パラメータ等を個別に測定して良不良の判定を行い、不良品には磁気インク等でマーキングを行う。
【0102】
本工程では、各搭載部65の回路装置53は絶縁性樹脂50Bでブロック62毎に一体で支持されているので、個別にバラバラに分離されていない。従って、粘着シート80に貼り付けられた複数個のブロック62をテスターの載置台に真空で吸着させ、ブロック62毎に搭載部65のサイズ分だけ矢印のように縦方向および横方向にピッチ送りをすることで、極めて早く大量にブロック62の各搭載部65の回路装置53の測定を行える。すなわち、従来必要であった回路装置の表裏の判別、電極の位置の認識等が不要にでき、更に複数個のブロック62を同時に処理するので、測定時間の大幅な短縮を図れる。
【0103】
本発明の第10の工程は、図13に示す如く、粘着シート80に貼り付けられた状態でブロック62の熱硬化性樹脂層50Aと絶縁性樹脂50Bを各搭載部65毎にダイシングにより分離することにある。
【0104】
本工程では、粘着シート80に貼り付けられた複数個のブロック62をダイシング装置の載置台に真空で吸着させ、ダイシングブレード69で各搭載部65間のダイシングライン70に沿って分離溝61上の熱硬化性樹脂層50Aと絶縁性樹脂50Bをダイシングし、個別の回路装置53に分離する。
【0105】
本工程で、ダイシングブレード69は完全に熱硬化性樹脂層50Aと絶縁性樹脂50Bを切断し粘着シートの表面に達する切削深さでダイシングを行い、完全に各搭載部65毎に分離する。ダイシング時は予め前述した第1の工程で設けた各ブロックの周辺の枠状のパターン66の内側に設けた位置合わせマーク67を認識して、これを基準としてダイシングを行う。周知ではあるが、ダイシングは縦方向にすべてのダイシングライン70をダイシングをした後、載置台を90度回転させて横方向のダイシングライン70に従ってダイシングを行う。
【0106】
また本工程では、ダイシングライン70には分離溝61に充填された熱硬化性樹脂層50Aとその上に結合された絶縁性樹脂50Bしか存在しないので、ダイシングブレード69の摩耗は少なく、金属バリも発生せず極めて正確な外形にダイシングできる特徴がある。
【0107】
更に本工程後でも、ダイシング後も粘着シート80の働きで個別の回路装置にバラバラにならず、その後のテーピング工程でも効率よく作業できる。すなわち、粘着シート80に一体に支持された回路装置は良品のみを識別してキャリアテープの収納孔に吸着コレットで粘着シート80から離脱させて収納できる。このために微小な回路装置であっても、テーピングまで一度もバラバラに分離されない特徴がある。
【0108】
以上に本発明の製造方法を詳述したが、測定工程とダイシング工程を逆にしても粘着シート80で一体に支持されているので、問題なく測定をテスターで行えることは言うまでもない。ただダイシング後は粘着シート80での支持のために測定時に粘着シート80が撓むことを配慮すれば足りる。
【0109】
最後に、図15を参照して、具体化された本発明の製造方法による回路装置を説明する。まず、実線で示すパターンは第2の導電パターン71であり、点線で示すパターンは第1の導電パターン51である。第2の導電パターン71は半導体ベアチップ52を取り巻くようにボンディングパッドとして働く導電被膜54が周辺に設けられ、一部では2段に配置されて多パッドを有する半導体ベアチップ52に対応している。ボンディングパッドは半導体ベアチップ52の対応する電極パッド75とボンディングワイヤー55で接続され、ボンディングパッドからファインパターンの第2の導電パターン71が半導体ベアチップ52の下に多数延在されて、黒丸で示す貫通孔73で第1の導電パターン51と接続されている。
【0110】
斯かる構造であれば、200以上のパッドを有する半導体回路素子でも、第2の導電パターン71のファインパターンを利用して所望の第1の導電パターン51まで多層配線構造で延在でき、第1の導電パターン51に設けられた裏面電極56から外部回路への接続が行える。なお、図15では熱硬化性樹脂層50Aおよび絶縁性樹脂50B等は説明のために省略している。
【0111】
【発明の効果】
本発明では、導電パターンの材料となる導電箔自体を支持基板として機能させ、分離溝の形成時あるいは回路素子の実装、絶縁性樹脂の被着時までは導電箔で全体を支持し、また導電箔を各導電パターンとして分離する時は、絶縁性樹脂を支持基板にして機能させている。従って、回路素子、導電箔、絶縁性樹脂の必要最小限で製造できる。従来例で説明した如く、本来回路装置を構成する上で支持基板が要らなくなり、コスト的にも安価にできる。また支持基板が不要であること、導電パターンが絶縁性樹脂に埋め込まれていること、更には絶縁性樹脂と導電箔の厚みの調整が可能であることにより、非常に薄い回路装置が形成できるメリットもある。
【0112】
また、熱硬化性樹脂で分離溝および導電パターンを覆うので、熱硬化性樹脂が低粘度で分離溝との接着強度を増加できる利点がある。更に、熱硬化性樹脂と絶縁性樹脂との結合が樹脂同士であり馴染み易く、両者が一体となってより封止性の高い実装構造を実現できる。従って、導電パターンの片面モールドの構造でありながら、分離溝からの熱硬化性樹脂層と絶縁性樹脂とが剥がれやすい欠点を十分に克服できる。また接着強度の向上により分離溝は20〜30μmと半分の深さで済み、導電パターンをよりファインパターンに形成できる利点が得られる。
【0113】
更に、導電パターンは熱硬化性樹脂層で覆われているので表面の酸化が防止でき、特に銅箔を用いた場合の銅箔表面の酸化防止を実現する構造となる利点がある。
【0114】
更に、第1および第2の導電パターンで多層配線を実現できるので、極めてパッド数の多い半導体チップでも実装可能となり、高価なリードフレームを用いない実装構造を実現できる。
【0115】
本発明の製造方法では、導電パターン形成後にすぐに半硬化した熱硬化性樹脂層で被覆するので、液状の低粘度の熱硬化性樹脂で分離溝を完全に充填でき、両者の接着強度を著しく向上できる利点がある。また熱硬化性樹脂層は第1の導電パターン形成後すぐに第1の導電パターンを覆うので、第1の導電パターン表面がその後のダイボンドやワイヤーボンディング等の加熱工程で酸化されず信頼性の向上に寄与できる。
【0116】
また、熱硬化性樹脂層はレーザーエッチングにより容易に選択的に除去することができ、残された熱硬化性樹脂層をマスクとして第2の導電パターンとなる導電メッキ膜で形成でき、工程をシンプル化できる。
【0117】
更に、従来の分離溝にトランスファーモールドで絶縁性樹脂を充填する場合、絶縁性樹脂の粘度が高いために分離溝に絶縁性樹脂を十分に充填できないため、分離溝と絶縁性樹脂の接着強度は十分に得られず絶縁性樹脂が第1の導電パターンから剥がれる問題があった。本発明では分離溝と熱硬化性樹脂層との接着強度は低粘度の半硬化した熱硬化性樹脂を用いることで解決し、熱硬化性樹脂層と絶縁性樹脂は樹脂同士で馴染みが良いので、第1の導電パターンと熱硬化性樹脂層および絶縁性樹脂との接着強度はより大幅に向上できる。
【0118】
更に、粘着シート80に複数個のブロックを貼り付けることで、微小な回路装置を最後までバラバラにすることなく処理でき、極めて量産効果が高い製造方法を実現できる。
【0119】
更に、測定工程およびダイシング工程で粘着シートに貼り付けられた複数個のブロックで処理を行える利点を有する。従って、測定工程では極めて早く大量にブロックの各搭載部の回路装置の測定を行え、従来必要であった回路装置の表裏の判別、電極の位置の認識等が不要にでき、複数個のブロックを一括で処理できるので、測定時間の大幅な短縮を図れる。またダイシング工程では位置合わせマークを用いてダイシングラインの認識が早く確実に行われる利点を有する。更にダイシングは絶縁性樹脂層のみの切断でよく、導電箔を切断しないことによりダイシングブレードの寿命も長くでき、導電箔を切断する場合に発生する金属バリの発生もない。
【0120】
また図19から明白なように、スルーホールの形成工程、導体の印刷工程(セラミック基板の場合)等を省略できるので、従来より従来より製造工程を大幅に短縮でき、全行程を内作できる利点を有する。またフレーム金型も一切不要であり、極めて短納期となる製造方法である。
【図面の簡単な説明】
【図1】本発明の回路装置を説明する図である。
【図2】本発明の製造フローを説明する図である。
【図3】本発明の回路装置の製造方法を説明する図である。
【図4】本発明の回路装置の製造方法を説明する図である。
【図5】本発明の回路装置の製造方法を説明する図である。
【図6】本発明の回路装置の製造方法を説明する図である。
【図7】本発明の回路装置の製造方法を説明する図である。
【図8】本発明の回路装置の製造方法を説明する図である。
【図9】本発明の回路装置の製造方法を説明する図である。
【図10】本発明の回路装置の製造方法を説明する図である。
【図11】本発明の回路装置の製造方法を説明する図である。
【図12】本発明の回路装置の製造方法を説明する図である。
【図13】本発明の回路装置の製造方法を説明する図である。
【図14】本発明の回路装置の製造方法を説明する図である。
【図15】本発明の具体化された回路装置を説明する図である。
【図16】従来の回路装置の実装構造を説明する図である。
【図17】従来の回路装置を説明する図である。
【図18】従来の回路装置の製造方法を説明する図である。
【図19】従来の回路装置の製造方法を説明する図である。
【符号の説明】
50A 熱硬化性樹脂層
50B 絶縁性樹脂
51 第1の導電パターン
52 回路素子
53 回路装置
61 分離溝
62 ブロック
71 第2の導電パターン
80 粘着シート
Claims (4)
- 導電箔を用意し、少なくとも第1の導電パターンと成る領域を除いた前記導電箔に、前記導電箔の厚みよりも浅い分離溝を形成して第1の導電パターンを形成する工程と、
前記分離溝を埋めて前記第1の導電パターン表面を熱硬化性樹脂層で覆う工程と、
前記熱硬化性樹脂層上に第2の導電パターンを形成する工程と、
前記第2の導電パターン上を絶縁被膜で覆い、回路素子の電極を接続する部分の前記絶縁被膜を選択的に除去する工程と、
前記絶縁被膜上に前記回路素子を固着する工程と、
前記回路素子の電極と所望の前記第2の導電パターンとを電気的に接続する接続手段を形成する工程と、
前記回路素子を被覆し、前記熱硬化性樹脂層と結合して絶縁性樹脂でモールドする工程と、
前記分離溝を設けていない厚み部分の前記導電箔を除去する工程と、
前記絶縁性樹脂を切断して個別の回路装置に分離する工程とを具備することを特徴とする回路装置の製造方法。 - 導電箔を用意し、少なくとも第1の導電パターンと成る領域を除いた前記導電箔に、前記導電箔の厚みよりも浅い分離溝を形成して第1の導電パターンを形成する工程と、
前記分離溝を埋めて前記第1の導電パターン表面を熱硬化性樹脂層で覆う工程と、
前記熱硬化性樹脂層上に第2の導電パターンを形成する工程と、
前記第2の導電パターン上を絶縁被膜で覆い、前記回路素子の電極を接続する部分の前記絶縁被膜を選択的に除去する工程と、
前記絶縁被膜上に回路素子を固着する工程と、
前記回路素子の電極と所望の前記第2の導電パターンとを電気的に接続する接続手段を形成する工程と
前記回路素子を被覆し、前記熱硬化性樹脂層と結合して絶縁性樹脂でモールドする工程と、
前記分離溝を設けていない厚み部分の前記導電箔を裏面より一様に除去し前記第1の導電パターンの裏面と前記分離溝を埋める前記熱硬化性樹脂層とを実質的に平坦面にする工程ととを具備することを特徴とする回路装置の製造方法。 - 前記絶縁被膜から露出された所望の前記第2の導電パターン上には前記絶縁被膜をマスクとして用い、前記第2の導電パターンとは異なる金属材料より成る導電被膜を設けることを特徴とする請求項1または請求項2に記載の回路装置の製造方法。
- 前記絶縁性樹脂はダイシングにより個別の回路装置に分離することを特徴とする請求項1または請求項2に記載の回路装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2001225110A JP4698080B2 (ja) | 2001-07-25 | 2001-07-25 | 回路装置の製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2001225110A JP4698080B2 (ja) | 2001-07-25 | 2001-07-25 | 回路装置の製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2003037212A JP2003037212A (ja) | 2003-02-07 |
JP4698080B2 true JP4698080B2 (ja) | 2011-06-08 |
Family
ID=19058156
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2001225110A Expired - Fee Related JP4698080B2 (ja) | 2001-07-25 | 2001-07-25 | 回路装置の製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP4698080B2 (ja) |
Families Citing this family (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2006019361A (ja) | 2004-06-30 | 2006-01-19 | Sanyo Electric Co Ltd | 回路装置およびその製造方法 |
KR101824177B1 (ko) * | 2011-08-31 | 2018-01-31 | 해성디에스 주식회사 | 리드프레임을 이용한 반도체 패키지 및 그 제조 방법 |
KR20170023310A (ko) * | 2015-08-20 | 2017-03-03 | 에스케이하이닉스 주식회사 | 임베디드 회로 패턴을 가지는 패키지 기판, 제조 방법 및 이를 포함하는 반도체 패키지 |
CN113643991A (zh) * | 2021-06-29 | 2021-11-12 | 华宇华源电子科技(深圳)有限公司 | 一种新型板级塑封的加工方法及结构 |
Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH09260560A (ja) * | 1996-03-21 | 1997-10-03 | Toppan Printing Co Ltd | リードフレーム及びその製造方法 |
JPH09321173A (ja) * | 1996-05-27 | 1997-12-12 | Shinko Electric Ind Co Ltd | 半導体装置用パッケージ及び半導体装置とそれらの製造方法 |
JP2000332145A (ja) * | 1999-05-18 | 2000-11-30 | Dainippon Printing Co Ltd | 樹脂封止型半導体装置用の回路部材とそれを用いた樹脂封止型半導体装置および回路部材の製造方法 |
-
2001
- 2001-07-25 JP JP2001225110A patent/JP4698080B2/ja not_active Expired - Fee Related
Patent Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH09260560A (ja) * | 1996-03-21 | 1997-10-03 | Toppan Printing Co Ltd | リードフレーム及びその製造方法 |
JPH09321173A (ja) * | 1996-05-27 | 1997-12-12 | Shinko Electric Ind Co Ltd | 半導体装置用パッケージ及び半導体装置とそれらの製造方法 |
JP2000332145A (ja) * | 1999-05-18 | 2000-11-30 | Dainippon Printing Co Ltd | 樹脂封止型半導体装置用の回路部材とそれを用いた樹脂封止型半導体装置および回路部材の製造方法 |
Also Published As
Publication number | Publication date |
---|---|
JP2003037212A (ja) | 2003-02-07 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP3609737B2 (ja) | 回路装置の製造方法 | |
US6909178B2 (en) | Semiconductor device and method of manufacturing the same | |
JP3963655B2 (ja) | 回路装置の製造方法 | |
JP4761662B2 (ja) | 回路装置の製造方法 | |
JP2002110717A (ja) | 回路装置の製造方法 | |
JP3600131B2 (ja) | 回路装置の製造方法 | |
JP4679000B2 (ja) | 板状体 | |
JP2003037344A (ja) | 回路装置およびその製造方法 | |
JP2002076182A (ja) | 回路装置の製造方法 | |
JP4698080B2 (ja) | 回路装置の製造方法 | |
JP3634709B2 (ja) | 半導体モジュール | |
JP4663172B2 (ja) | 半導体装置の製造方法 | |
JP4748892B2 (ja) | 回路装置の製造方法 | |
JP3600137B2 (ja) | 回路装置の製造方法 | |
JP4803931B2 (ja) | 回路モジュール | |
JP2003037345A (ja) | 回路装置およびその製造方法 | |
JP3600130B2 (ja) | 回路装置の製造方法 | |
JP4342157B2 (ja) | 回路装置の製造方法 | |
JP4443190B2 (ja) | 半導体装置の製造方法 | |
JP3643764B2 (ja) | 回路装置の製造方法 | |
JP4393038B2 (ja) | 回路装置の製造方法 | |
JP3600132B2 (ja) | 回路装置の製造方法 | |
JP3600133B2 (ja) | 回路装置の製造方法 | |
JP3778783B2 (ja) | 回路装置およびその製造方法 | |
JP4334187B2 (ja) | 回路装置の製造方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20080718 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20100825 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20100901 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20101027 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20110202 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20110301 |
|
LAPS | Cancellation because of no payment of annual fees |